KR20160038194A

KR20160038194A - 데이터 구동 회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20160038194A
Application number: KR1020140130535A
Authority: KR
Inventors: 안익현; 김윤구; 박봉임
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-09-29
Filing date: 2014-09-29
Publication date: 2016-04-07
Also published as: KR102245640B1; US9691341B2; US20160093258A1

Abstract

데이터 구동 회로는 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 컨버터, 제어 신호 출력부 및 출력 버퍼를 포함한다. 쉬프트 레지스터는 수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생한다. 데이터 래치는 래치 제어 신호들 및 데이터 로드 신호에 기초하여 병렬 영상 데이터를 저장 및 출력한다. 디지털-아날로그 컨버터는 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정/부극성의 제1 및 제2 데이터 전압들을 발생한다. 제어 신호 출력부는 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 및 제2 출력 제어 신호들을 제공한다. 출력 버퍼는 제1 및 제2 출력 제어 신호들에 기초하여 제1 및 제2 데이터 전압들을 출력한다.

Description

데이터 구동 회로 및 이를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치에 포함되는 데이터 구동 회로 및 상기 데이터 구동 회로를 포함하는 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 픽셀 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻을 수 있다.

상기 액정층에 일정 방향의 전계가 계속하여 인가되면 액정 특성이 열화된다. 상기 액정의 열화를 방지하기 위해 상기 액정에 인가되는 데이터 전압을 공통 전압에 대해 일정한 주기로 위상을 반전시키는 반전 구동 방식이 채용되고 있다. 액정 표시 장치가 대형화됨에 따라서, 상기 액정 표시 장치에 포함되는 픽셀에 인가되는 데이터 전압 및 게이트 신호의 파형이 상기 픽셀의 위치 별로 달라질 수 있다. 이 경우, 하나의 픽셀이 정극성 데이터 전압에 의해 충전되는 시간과 부극성 데이터 전압에 의해 충전되는 시간이 상이할 수 있으며, 이로 인해 표시 장치의 표시 불량이 유발될 수 있다.

본 발명의 일 목적은 픽셀의 충전 시간을 보상할 수 있는 데이터 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 데이터 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 구동 회로는 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 컨버터, 제어 신호 출력부 및 출력 버퍼를 포함한다. 상기 쉬프트 레지스터는 수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생한다. 상기 데이터 래치는 상기 래치 제어 신호들에 기초하여 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력한다. 상기 디지털-아날로그 컨버터는 상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들을 발생한다. 상기 제어 신호 출력부는 상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호를 제공한다. 상기 출력 버퍼는 상기 제1 출력 제어 신호에 기초하여 상기 제1 데이터 전압들을 출력하고, 상기 제2 출력 제어 신호에 기초하여 상기 제2 데이터 전압들을 출력한다.

상기 출력 버퍼는 상기 제1 출력 제어 신호에 동기하여 상기 제1 데이터 전압들을 출력하고 상기 제2 출력 제어 신호에 동기하여 상기 제2 데이터 전압들을 출력할 수 있다. 상기 제1 출력 제어 신호는 상기 제2 출력 제어 신호보다 제1 시간만큼 앞선 위상을 가지고, 상기 제1 데이터 전압들은 상기 제2 데이터 전압들보다 상기 제1 시간만큼 앞선 위상을 가질 수 있다.

상기 제1 데이터 전압들에 의해 픽셀들이 충전되는 정극성 유효 충전 시간이 상기 제1 시간만큼 증가할 수 있다.

상기 제어 신호 출력부는 제1 선택부 및 제2 선택부를 포함할 수 있다. 상기 제1 선택부는 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택할 수 있다. 상기 제2 선택부는 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나를 선택할 수 있다.

상기 출력 버퍼는 복수의 데이터 라인들과 연결될 수 있다. 상기 제1 선택부는 상기 복수의 데이터 라인들 중 제1 데이터 라인들과 연결되고, 상기 제2 선택부는 상기 복수의 데이터 라인들 중 제2 데이터 라인들과 연결될 수 있다.

상기 출력 버퍼는 제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 제1 데이터 라인들을 통해 출력하고, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 제2 데이터 라인들을 통해 출력할 수 있다.

일 실시예에서, 상기 데이터 구동 회로는 데이터 수신부를 더 포함할 수 있다. 상기 데이터 수신부는 직렬 영상 데이터를 수신하여 상기 병렬 영상 데이터로 변환할 수 있다.

일 실시예에서, 상기 데이터 구동 회로는 감마 보정부를 더 포함할 수 있다. 상기 감마 보정부는 감마 보정 데이터를 발생할 수 있다. 상기 디지털-아날로그 컨버터는 상기 감마 보정 데이터를 기초로 상기 병렬 영상 데이터를 보정하여 상기 제1 및 제2 데이터 전압들을 발생할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 게이트 구동 회로, 데이터 구동 회로 및 타이밍 제어 회로를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결된다. 상기 게이트 구동 회로는 복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가한다. 상기 데이터 구동 회로는 출력 영상 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가한다. 상기 타이밍 제어 회로는 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 동작을 제어하고, 입력 영상 데이터에 기초하여 상기 출력 영상 데이터를 발생한다. 상기 데이터 구동 회로는 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 컨버터, 제어 신호 출력부 및 출력 버퍼를 포함한다. 상기 쉬프트 레지스터는 수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생한다. 상기 데이터 래치는 상기 래치 제어 신호들에 기초하여 상기 출력 영상 데이터에 상응하는 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력한다. 상기 디지털-아날로그 컨버터는 상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들 중 적어도 하나를 발생한다. 상기 제어 신호 출력부는 상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호 중 적어도 하나를 제공한다. 상기 출력 버퍼는 상기 제1 출력 제어 신호에 기초하여 상기 제1 데이터 전압들을 출력하고, 상기 제2 출력 제어 신호에 기초하여 상기 제2 데이터 전압들을 출력한다.

상기 제1 데이터 전압들에 의해 상기 표시 패널에 포함되는 픽셀들이 충전되는 정극성 유효 충전 시간이 상기 제1 시간만큼 증가할 수 있다.

일 실시예에서, 상기 출력 버퍼는 제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들 중 제1 데이터 라인들을 통해 출력하고, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 복수의 데이터 라인들 중 제2 데이터 라인들을 통해 출력할 수 있다.

상기 제어 신호 출력부는 제1 선택부 및 제2 선택부를 포함할 수 있다. 상기 제1 선택부는 상기 제1 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택할 수 있다. 상기 제2 선택부는 상기 제2 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나를 선택할 수 있다.

일 실시예에서, 상기 출력 버퍼는 제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들을 통해 출력할 수 있다. 상기 출력 버퍼는 상기 제1 수평 주기 이후의 제2 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 복수의 데이터 라인들을 통해 출력할 수 있다.

상기 제어 신호 출력부는 제1 선택부를 포함할 수 있다. 상기 제1 선택부는 상기 복수의 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택할 수 있다.

일 실시예에서, 상기 출력 버퍼가 상기 제1 수평 주기 동안에 상기 제1 데이터 전압들을 출력하는 경우에, 상기 게이트 구동 회로는 제1 게이트 클럭 신호를 기초로 제1 게이트 신호를 발생하고, 상기 제1 게이트 신호 및 상기 제1 데이터 전압들에 기초하여 제1 게이트 라인에 배치되는 복수의 제1 픽셀들이 충전될 수 있다. 상기 출력 버퍼가 상기 제2 수평 주기 동안에 상기 제2 데이터 전압들을 출력하는 경우에, 상기 게이트 구동 회로는 상기 제1 게이트 클럭 신호와 다른 위상을 가지는 제2 게이트 클럭 신호를 기초로 제2 게이트 신호를 발생하고, 상기 제2 게이트 신호 및 상기 제2 데이터 전압들에 기초하여 제2 게이트 라인에 배치되는 복수의 제2 픽셀들이 충전될 수 있다.

상기 제1 데이터 전압들이 상기 제1 게이트 신호에 동기하여 상기 복수의 제1 픽셀들에 인가되고, 상기 제2 데이터 전압들이 상기 제2 게이트 신호에 동기하여 상기 복수의 제2 픽셀들에 인가될 수 있다. 상기 제1 게이트 클럭 신호는 상기 제2 게이트 클럭 신호보다 제1 시간만큼 지연된 위상을 가지고, 상기 제1 수평 주기가 시작되고 상기 제1 시간만큼 지연된 후에 상기 제1 게이트 신호가 활성화될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 구동 회로는 쉬프트 레지스터, 데이터 래치, 디지털-아날로그 컨버터, 제어 신호 출력부 및 출력 버퍼를 포함한다. 상기 쉬프트 레지스터는 수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생한다. 상기 데이터 래치는 상기 래치 제어 신호들에 기초하여 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력한다. 상기 디지털-아날로그 컨버터는 상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들 중 하나를 발생한다. 상기 제어 신호 출력부는 상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호 중 하나를 선택한다. 상기 출력 버퍼는 상기 선택된 출력 제어 신호에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 출력한다.

상기 출력 버퍼는 상기 제1 출력 제어 신호에 동기하여 상기 제1 데이터 전압들을 출력하거나 상기 제2 출력 제어 신호에 동기하여 상기 제2 데이터 전압들을 출력할 수 있다. 상기 제1 출력 제어 신호는 상기 제2 출력 제어 신호보다 제1 시간만큼 앞선 위상을 가지고, 상기 제1 데이터 전압들은 상기 제2 데이터 전압들보다 상기 제1 시간만큼 앞선 위상을 가질 수 있다.

상기 출력 버퍼는 복수의 데이터 라인들과 연결될 수 있다. 상기 출력 버퍼는 제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들을 통해 출력할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 데이터 구동 회로는, 정/부극성의 데이터 전압들의 출력 타이밍을 조절함으로써, 상기 정/부극성의 데이터 전압들이 복수의 픽셀들에 인가되는 시간(즉, 상기 복수의 픽셀들의 정/부극성 유효 충전 시간)을 효과적으로 보상할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 데이터 구동 회로를 포함하는 표시 장치는, 데이터 구동 회로에서 상기 정/부극성의 데이터 전압들의 출력 타이밍을 조절 및/또는 게이트 구동 회로에서 게이트 신호들의 출력 타이밍을 조절함으로써, 상기 복수의 픽셀들의 정/부극성 유효 충전 시간을 효과적으로 보상할 수 있으며, 표시 장치의 표시 불량을 방지할 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 데이터 구동 회로를 나타내는 블록도이다.
도 3은 도 2의 데이터 구동 회로의 동작을 설명하기 위한 도면이다.
도 4a는 도 2의 데이터 구동 회로에 포함되는 출력 버퍼의 일 예를 나타내는 블록도이다.
도 4b는 도 4a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.
도 5a는 도 2의 데이터 구동 회로에 포함되는 출력 버퍼의 다른 예를 나타내는 블록도이다.
도 5b는 도 5a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 데이터 구동 회로를 나타내는 블록도이다.
도 7a는 도 6의 데이터 구동 회로에 포함되는 출력 버퍼의 일 예를 나타내는 블록도이다.
도 7b는 도 7a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.
도 8은 도 1의 표시 장치에 포함되는 게이트 구동 회로를 나타내는 블록도이다.
도 9 및 10은 도 8의 게이트 구동 회로의 동작을 설명하기 위한 도면들이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다.

표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결되고, 출력 영상 데이터(RGBD')에 기초하여 영상을 표시한다. 복수의 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 복수의 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.

표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들(미도시)을 포함할 수 있다. 상기 복수의 픽셀들 각각은 복수의 게이트 라인들(GL) 중 하나 및 복수의 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.

상기 복수의 픽셀들 각각은 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수 있다. 상기 스위칭 소자는 박막 트랜지스터일 수 있다. 상기 액정 캐패시터는 픽셀 전극과 연결되어 데이터 전압이 인가되는 제1 전극 및 공통 전극과 연결되어 공통 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 캐패시터는 상기 픽셀 전극과 연결되어 상기 데이터 전압이 인가되는 제1 전극 및 스토리지 전극과 연결되어 스토리지 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 전압은 상기 공통 전압과 동일한 레벨을 가질 수 있다.

일 실시예에서, 상기 복수의 픽셀들 각각은 직사각형 형상을 가질 수 있다. 상기 복수의 픽셀들 각각은 제1 방향(D1)의 단변 및 제2 방향(D2)의 장변을 가질 수 있다. 상기 복수의 픽셀들 각각의 단변은 게이트 라인들(GL)과 평행할 수 있고, 상기 복수의 픽셀들 각각의 장변은 데이터 라인들(DL)과 평행할 수 있다.

타이밍 제어 회로(200)는 게이트 구동 회로(300) 및 데이터 구동 회로(400)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 호스트)로부터 입력 영상 데이터(RGBD) 및 입력 제어 신호(CONT)를 수신한다. 입력 영상 데이터(RGBD)는 상기 복수의 픽셀들에 대한 입력 픽셀 데이터들을 포함할 수 있으며, 상기 픽셀 데이터들 각각은 상응하는 픽셀에 대한 적색 계조 데이터(R), 녹색 계조 데이터(G) 및 청색 계조 데이터(B)를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.

타이밍 제어 회로(200)는 입력 영상 데이터(RGBD) 및 입력 제어 신호(CONT)에 기초하여 출력 영상 데이터(RGBD'), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 발생한다.

구체적으로, 타이밍 제어 회로(200)는 입력 영상 데이터(RGBD)를 기초로 출력 영상 데이터(RGBD')를 발생하여 데이터 구동 회로(400)에 제공할 수 있다. 입력 영상 데이터(RGBD)와 유사하게, 출력 영상 데이터(RGBD')는 상기 복수의 픽셀들에 대한 출력 픽셀 데이터들을 포함할 수 있다. 실시예에 따라서, 출력 영상 데이터(RGBD')는 입력 영상 데이터(RGBD)와 실질적으로 동일한 영상 데이터일 수도 있고 입력 영상 데이터(RGBD)를 보정하여 발생된 보정 영상 데이터일 수도 있다. 실시예에 따라서, 타이밍 제어 회로(200)는 입력 영상 데이터(RGBD)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 수행할 수 있다.

또한, 타이밍 제어 회로(200)는 입력 제어 신호(CONT)를 기초로 게이트 구동 회로(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 발생하여 게이트 구동 회로(300)에 제공할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(CONT)를 기초로 데이터 구동 회로(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 발생하여 데이터 구동 회로(400)에 제공할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호, 데이터 클럭 신호, 데이터 로드 신호, 극성 제어 신호, 출력 제어 신호들 등을 포함할 수 있다.

게이트 구동 회로(300)는 타이밍 제어 회로(200)로부터 제1 제어 신호(CONT1)를 수신한다. 게이트 구동 회로(300)는 제1 제어 신호(CONT1)에 기초하여 복수의 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 복수의 게이트 라인들(GL)에 순차적으로 인가할 수 있다.

데이터 구동 회로(400)는 타이밍 제어 회로(200)로부터 제2 제어 신호(CONT2) 및 출력 영상 데이터(RGBD')를 수신한다. 데이터 구동 회로(400)는 제2 제어 신호(CONT2) 및 디지털 형태의 출력 영상 데이터(RGBD')에 기초하여 아날로그 형태의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 복수의 데이터 라인들(DL)에 순차적으로 인가할 수 있다.

실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100)에 집적될 수도 있다.

본 발명의 실시예들에 따른 표시 장치(10)에 포함되는 표시 패널(100)은 반전 구동 방식에 기초하여 동작할 수 있다. 상기 반전 구동 방식은 상기 복수의 픽셀들에 인가되는 상기 데이터 전압들을 상기 공통 전압에 대해 일정한 주기로 위상을 반전시키는 방식을 나타낸다. 상기 반전 구동 방식은 상기 데이터 전압들의 극성을 픽셀 단위로 반전시키는 도트 반전 구동 방식 및 상기 데이터 전압들의 극성을 표시 패널(100)의 라인 단위로 반전시키는 라인 반전 구동 방식이 있다. 상기 도트 반전 구동 방식 및 상기 라인 반전 구동 방식에 대해서는 도 4b, 5b 및 7b를 참조하여 후술하도록 한다.

도 2 및 6을 참조하여 후술하는 것처럼, 데이터 구동 회로(400)는 디지털-아날로그 컨버터, 제어 신호 출력부 및 출력 버퍼를 포함할 수 있다. 표시 패널(100)이 상기 반전 구동 방식에 기초하여 동작하는 경우에, 상기 데이터 전압들은 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들을 포함할 수 있다. 상기 디지털-아날로그 컨버터는 상기 제1 및 제2 데이터 전압들 중 적어도 하나를 발생할 수 있고, 상기 제어 신호 출력부는 서로 다른 위상을 가지는 제1 및 제2 출력 제어 신호들 중 적어도 하나를 제공할 수 있으며, 상기 출력 버퍼는 상기 제1 및 제2 출력 제어 신호들에 기초하여 상기 제1 및 제2 데이터 전압들을 출력할 수 있다.

본 발명의 실시예들에 따른 표시 장치(10)는 데이터 구동 회로(400)에서 상기 정/부극성의 데이터 전압들의 출력 타이밍을 조절 및/또는 게이트 구동 회로(300)에서 상기 게이트 신호들의 출력 타이밍을 조절함으로써, 상기 정/부극성의 데이터 전압들이 상기 복수의 픽셀들에 인가되는 시간(즉, 상기 복수의 픽셀들의 정/부극성 유효 충전 시간)을 효과적으로 보상할 수 있으며, 표시 장치(10)의 표시 불량을 방지할 수 있다.

도 2는 본 발명의 실시예들에 따른 데이터 구동 회로를 나타내는 블록도이다.

도 2의 데이터 구동 회로(400)는 도 1의 표시 장치(10)에 포함될 수 있으며, 특히 상기 도트 반전 구동 방식에 기초하여 동작하는 표시 패널(100)을 구동할 수 있다. 상기 도트 반전 구동 방식에서, 데이터 구동 회로(400)는 하나의 수평 주기 동안에 정극성의 데이터 전압들 및 부극성의 데이터 전압들을 동시에 출력할 수 있다.

도 2를 참조하면, 데이터 구동 회로(400)는 쉬프트 레지스터(410), 데이터 래치(420), 디지털-아날로그 컨버터(430), 출력 버퍼(440) 및 제어 신호 출력부(450)를 포함한다. 데이터 구동 회로(400)는 데이터 수신부(460) 및 감마 보정부(470)를 더 포함할 수 있다.

쉬프트 레지스터(410)는 수평 개시 신호(STH) 및 데이터 클럭 신호(DCK)에 기초하여 래치 제어 신호들(LS)을 발생한다. 수평 개시 신호(STH) 및 데이터 클럭 신호(DCK)는 타이밍 제어 회로(도 1의 200)로부터 제공되는 제2 제어 신호(도 1의 CONT2)에 포함될 수 있다.

데이터 수신부(460)는 출력 영상 데이터(RGBD')를 수신하여 병렬 영상 데이터(PRGBD)로 변환할 수 있다. 출력 영상 데이터(RGBD')는 타이밍 제어 회로(도 1의 200)로부터 제공되는 직렬 영상 데이터일 수 있다.

데이터 래치(420)는 래치 제어 신호들(LS)에 기초하여 병렬 영상 데이터(PRGBD)를 저장한다. 병렬 영상 데이터(PRGBD)는 래치 제어 신호들(LS)에 기초하여 순차적으로 데이터 래치(420)에 저장될 수 있다. 또한, 데이터 래치(420)는 데이터 로드 신호(TP)에 기초하여 병렬 영상 데이터(PRGBD)를 출력한다. 데이터 로드 신호(TP)는 제2 제어 신호(도 1의 CONT2)에 포함될 수 있다. 병렬 영상 데이터(PRGBD)는 데이터 로드 신호(TP)에 기초하여 실질적으로 동시에 출력될 수 있다.

디지털-아날로그 컨버터(430)는 병렬 영상 데이터(PRGBD) 및 극성 제어 신호(POL)에 기초하여 정극성의 제1 데이터 전압들(VD1) 및 부극성의 제2 데이터 전압들(VD2)을 발생한다. 극성 제어 신호(POL)는 제2 제어 신호(도 1의 CONT2)에 포함될 수 있다. 상기 정극성의 제1 데이터 전압들(VD1)은 공통 전압보다 레벨이 높은 전압들일 수 있고, 상기 부극성의 제2 데이터 전압들(VD2)은 상기 공통 전압보다 레벨이 낮은 전압들일 수 있다.

제어 신호 출력부(450)는 극성 제어 신호(POL)에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2)를 제공한다. 제1 출력 제어 신호(OCK1)와 제2 출력 제어 신호(OCK2)의 위상차는 제1 데이터 전압들(VD1)에 의해 픽셀들이 충전되는 정극성 유효 충전 시간과 제2 데이터 전압들(VD2)에 의해 픽셀들이 충전되는 정극성 유효 충전 시간의 차이에 상응할 수 있다. 예를 들어, 타이밍 제어 회로(도 1의 200)와 데이터 구동 회로(400) 사이의 프로토콜인 USI-T 신호 내의 프레임 구성(frame configuration)에 기초하여 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2)가 발생될 수 있다.

일 실시예에서, 제1 출력 제어 신호(OCK1)와 제2 출력 제어 신호(OCK2)는 제2 제어 신호(도 1의 CONT2)에 포함될 수 있다. 이 경우, 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 하나는 데이터 클럭 신호(DCK)와 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 출력 제어 신호(OCK1)와 제2 출력 제어 신호(OCK2)는 데이터 구동 회로(400) 내에서 발생될 수 있다. 이 경우, 데이터 구동 회로(400)는 제1 및 제2 출력 제어 신호들(OCK1, OCK2)을 발생하는 출력 제어 신호 발생부(미도시)를 더 포함할 수 있다.

제어 신호 출력부(450)는 제1 선택부(452) 및 제2 선택부(454)를 포함할 수 있다. 제1 선택부(452)는 극성 제어 신호(POL)에 기초하여 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 하나를 선택할 수 있다. 제2 선택부(454)는 극성 제어 신호(POL)에 기초하여 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 다른 하나를 선택할 수 있다. 예를 들어, 극성 제어 신호(POL)가 제1 논리 레벨(예를 들어, '0')을 가지는 경우에, 제1 선택부(452)는 제1 출력 제어 신호(OCK1)를 선택하고, 제2 선택부(454)는 제2 출력 제어 신호(OCK2)를 선택할 수 있다. 극성 제어 신호(POL)가 제2 논리 레벨(예를 들어, '1')을 가지는 경우에, 제1 선택부(452)는 제2 출력 제어 신호(OCK2)를 선택하고, 제2 선택부(454)는 제1 출력 제어 신호(OCK1)를 선택할 수 있다.

출력 버퍼(440)는 제1 출력 제어 신호(OCK1)에 기초하여 제1 데이터 전압들(VD1)을 출력하고, 제2 출력 제어 신호(OCK2)에 기초하여 제2 데이터 전압들(VD2)을 출력한다. 예를 들어, 출력 버퍼(440)는 제1 출력 제어 신호(OCK1)에 동기하여 제1 데이터 전압들(VD1)을 출력하고 제2 출력 제어 신호(OCK2)에 동기하여 제2 데이터 전압들(VD2)을 출력할 수 있다.

출력 버퍼(440)는 복수의 데이터 라인들(도 1의 DL)과 연결될 수 있으며, 제1 데이터 전압들(VD1) 및 제2 데이터 전압들(VD2)을 표시 패널(도 1의 100)에 인가할 수 있다. 예를 들어, 출력 버퍼(440)는 제1 수평 주기 동안에, 제1 및 제2 데이터 전압들(VD1, VD2) 중 하나를 복수의 데이터 라인들(도 1의 DL) 중 제1 데이터 라인들을 통해 출력하고 제1 및 제2 데이터 전압들(VD1, VD2) 중 다른 하나를 복수의 데이터 라인들(도 1의 DL) 중 제2 데이터 라인들을 통해 출력할 수 있다.

감마 보정부(470)는 감마 보정 데이터(GCD)를 발생할 수 있다. 이 경우, 디지털-아날로그 컨버터(430)는 감마 보정 데이터(GCD)를 기초로 병렬 영상 데이터(PRGBD)를 보정하여 제1 데이터 전압들(VD1) 및 제2 데이터 전압들(VD2)을 발생할 수 있다. 예를 들어, 감마 보정 데이터(GCD)는 디지털 형태의 데이터일 수 있으며, 데이터 구동 회로(400)는 감마 보정 데이터(GCD)에 기초하여 디지털 감마 보정을 수행할 수 있다.

도 3은 도 2의 데이터 구동 회로의 동작을 설명하기 위한 도면이다. 도 3은 제1 수평 주기 동안에 데이터 구동 회로(400)가 제1 및 제2 데이터 전압들(VD1, VD2)을 출력하는 동작을 나타낸다.

도 2 및 3을 참조하면, 시간 t1에서, 제1 게이트 신호(GS1)가 활성화된다. 제1 게이트 신호(GS1)는 게이트 구동 회로(도 1의 300)에 의해 활성화될 수 있다. 제1 게이트 신호(GS1)가 활성화되는 경우에, 제1 및 제2 데이터 전압들(VD1, VD2)은 제1 게이트 신호(GS1)가 인가되는 제1 게이트 라인과 연결된 픽셀들에 인가될 수 있다.

시간 t2에서, 제1 출력 제어 신호(OCK1)가 활성화된다. 출력 버퍼(440)는 제1 출력 제어 신호(OCK1)의 상승 에지에 동기하여 제1 데이터 전압들(VD1)을 출력한다. 예를 들어, 제1 데이터 전압들(VD1)은 복수의 데이터 라인들(도 1의 DL) 중 상기 제1 데이터 라인들에 인가될 수 있으며, 상기 제1 게이트 라인과 연결된 상기 픽셀들 중 상기 제1 데이터 라인들과 연결된 제1 픽셀들에 인가될 수 있다. 시간 t2 이후에, 제1 출력 제어 신호(OCK1)는 반복적으로 토글(toggle)된다.

시간 t3에서, 제2 출력 제어 신호(OCK2)가 활성화된다. 출력 버퍼(440)는 제2 출력 제어 신호(OCK2)의 상승 에지에 동기하여 제2 데이터 전압들(VD2)을 출력한다. 예를 들어, 제2 데이터 전압들(VD2)은 복수의 데이터 라인들(도 1의 DL) 중 상기 제2 데이터 라인들에 인가될 수 있으며, 상기 제1 게이트 라인과 연결된 상기 픽셀들 중 상기 제2 데이터 라인들과 연결된 제2 픽셀들에 인가될 수 있다. 시간 t3 이후에, 제2 출력 제어 신호(OCK2)는 반복적으로 토글된다.

시간 t4에서, 제1 게이트 신호(GS1)가 비활성화된다. 제1 게이트 신호(GS1)는 게이트 구동 회로(도 1의 300)에 의해 비활성화될 수 있다. 제1 게이트 신호(GS1)는 RC 딜레이에 의해 지수적으로 감소한다. 시간 t5에서, 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1)가 교차한다.

시간 t6에서, 제1 출력 제어 신호(OCK1)의 상승 에지에 동기하여 제1 데이터 전압들(VD1)의 출력이 중단된다. 제1 데이터 전압들(VD1)의 레벨은 RC 딜레이에 의해 지수적으로 감소한다. 시간 t7에서, 제2 출력 제어 신호(OCK2)의 상승 에지에 동기하여 제2 데이터 전압들(VD2)의 출력이 중단된다. 제2 데이터 전압들(VD2)의 레벨은 RC 딜레이에 의해 로그적으로 증가한다. 또한, 시간 t7에서, 제2 데이터 전압들(VD2)과 제1 게이트 신호(GS1)가 교차한다.

상술한 것처럼, 제1 및 제2 출력 제어 신호들(OCK1, OCK2)은 서로 다른 위상을 가진다. 예를 들어, 도 3에 도시된 것처럼, 제1 출력 제어 신호(OCK1)는 제2 출력 제어 신호(OCK2)보다 시간 t3과 시간 t2의 차이인 제1 시간(△T1)만큼 앞선 위상을 가질 수 있으며, 제1 데이터 전압들(VD1)은 제2 데이터 전압들(VD2)보다 제1 시간(△T1)만큼 앞선 위상을 가지고(즉, 제1 시간(△T1)만큼 먼저) 출력될 수 있다.

제1 데이터 전압들(VD1')과 제2 데이터 전압들(VD2)을 실질적으로 동일하게 출력하여 제1 및 제2 데이터 라인들에 인가하는 경우에, 제1 데이터 전압들(VD1')에 의한 정극성 유효 충전 시간(PT)이 제2 데이터 전압들(VD2)에 의한 부극성 유효 충전 시간(NT)보다 짧은 문제가 있었다. 다시 말하면, 제1 데이터 전압들(VD1')과 제2 데이터 전압들(VD2)을 실질적으로 동일하게 출력하는 경우에, 제1 데이터 전압들(VD1')에 의한 정극성 유효 충전 시간(PT)은 제1 데이터 전압들(VD1')이 인가되는 시점(즉, 시간 t3)부터 제1 데이터 전압들(VD1')과 제1 게이트 신호(GS1)가 교차하는 시점(즉, 시간 t5)까지 일 수 있고, 제2 데이터 전압들(VD2)에 의한 부극성 유효 충전 시간(NT)은 제2 데이터 전압들(VD2)이 인가되는 시점(즉, 시간 t3)부터 제2 데이터 전압들(VD2)과 제1 게이트 신호(GS1)가 교차하는 시점(즉, 시간 t7)까지 일 수 있다.

본 발명의 실시예들에 따른 데이터 구동 회로(400)는, 서로 다른 위상을 가지는 제1 및 제2 출력 제어 신호들(OCK1, OCK2)에 기초하여 제1 데이터 전압들(VD1)을 제2 데이터 전압들(VD2)보다 제1 시간(△T1)만큼 먼저 출력하여 상기 제1 및 제2 데이터 라인들에 인가할 수 있다. 이 경우, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간은 제1 데이터 전압들(VD1)이 인가되는 시점(즉, 시간 t2)부터 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1)가 교차하는 시점(즉, 시간 t5)까지 일 수 있다. 다시 말하면, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간이 제1 시간(△T1)만큼 증가할 수 있다. 따라서, 정극성 유효 충전 시간을 효과적으로 보상할 수 있으며, 데이터 구동 회로(400)를 포함하는 표시 장치(도 1의 10)의 표시 불량을 방지할 수 있다.

한편, 도시하지는 않았지만, 상기 제1 수평 주기 이후의 제2 수평 주기 동안에, 데이터 구동 회로(400)는 부극성의 제3 데이터 전압들 및 정극성의 제4 데이터 전압들을 출력할 수 있다. 구체적으로, 상기 제2 수평 주기 동안에, 상기 제1 게이트 라인과 인접한 제2 게이트 라인에 인가되는 제2 게이트 신호가 활성화될 수 있고, 제2 출력 제어 신호(OCK2)에 기초하여 상기 제3 데이터 전압들이 상기 제1 데이터 라인들에 인가될 수 있으며, 제1 출력 제어 신호(OCK1)에 기초하여 상기 제4 데이터 전압들이 상기 제2 데이터 라인들에 인가될 수 있다. 데이터 구동 회로(400)는 제1 출력 제어 신호(OCK1)에 기초하여 상기 제4 데이터 전압들에 의한 정극성 유효 충전 시간을 효과적으로 보상할 수 있다.

도 4a는 도 2의 데이터 구동 회로에 포함되는 출력 버퍼의 일 예를 나타내는 블록도이다. 도 4b는 도 4a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.

도 4a 및 4b를 참조하면, 출력 버퍼(440a)는 복수의 제1 버퍼들(B1) 및 복수의 제2 버퍼들(B2)을 포함할 수 있다.

도 4a의 출력 버퍼(440a)에서, 두 개의 제1 버퍼들(B1)과 두 개의 제2 버퍼들(B2)이 교번적으로 배치될 수 있다. 다시 말하면, 두 개의 제1 버퍼들(B1)이 연속적으로 배치되고, 이후에 두 개의 제2 버퍼들(B2)이 연속적으로 배치되며, 이후에 다시 두 개의 제1 버퍼들(B1)이 연속적으로 배치될 수 있다.

복수의 제1 버퍼들(B1) 및 복수의 제2 버퍼들(B2)은 제어 신호 출력부(450)에 포함되는 제1 선택부(452) 및 제2 선택부(454)의 출력을 각각 수신할 수 있고, 복수의 데이터 라인들(도 1의 DL) 중 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 각각 연결될 수 있다. 다시 말하면, 제1 선택부(452)는 복수의 제1 버퍼들(B1)을 통해 상기 제1 데이터 라인들과 연결될 수 있고, 제2 선택부(454)는 복수의 제2 버퍼들(B2)을 통해 상기 제2 데이터 라인들과 연결될 수 있다.

복수의 제1 버퍼들(B1)은 제1 선택부(452)의 출력에 기초하여 정극성의 데이터 전압들 및 부극성의 데이터 전압들 중 하나를 상기 제1 데이터 라인들을 통해 출력할 수 있다. 복수의 제2 버퍼들(B2)은 제2 선택부(454)의 출력에 기초하여 상기 정극성의 데이터 전압들 및 상기 부극성의 데이터 전압들 중 다른 하나를 상기 제2 데이터 라인들을 통해 출력할 수 있다.

이 경우, 도 4b에 도시된 것처럼, 표시 패널에 포함되는 복수의 픽셀들에 인가되는 데이터 전압들의 극성이 두 개의 픽셀 단위로 반전될 수 있고, 또한 프레임 단위로 반전될 수 있다.

예를 들어, 제1 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 순차적으로 "+, +, -, -, +, +, -, -"의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 순차적으로 "-, -, +, +, -, -, +, +"의 데이터 전압들이 인가될 수 있다.

또한, 도시하지는 않았지만, 상기 제1 프레임 이후의 제2 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 순차적으로 "-, -, +, +, -, -, +, +"의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 순차적으로 "+, +, -, -, +, +, -, -"의 데이터 전압들이 인가될 수 있다.

도 5a는 도 2의 데이터 구동 회로에 포함되는 출력 버퍼의 다른 예를 나타내는 블록도이다. 도 5b는 도 5a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.

도 5a 및 5b를 참조하면, 출력 버퍼(440b)는 복수의 제1 버퍼들(BA) 및 복수의 제2 버퍼들(BB)을 포함할 수 있다.

도 5a의 출력 버퍼(440b)에서, 제1 버퍼(BA)와 제2 버퍼(BB)가 교번적으로 배치될 수 있다. 다시 말하면, 하나의 제1 버퍼(BA)가 배치되고, 이후에 하나의 제2 버퍼(BB)가 배치되며, 이후에 다시 하나의 제1 버퍼(BA)가 배치될 수 있다.

복수의 제1 버퍼들(BA) 및 복수의 제2 버퍼들(BB)은 제어 신호 출력부(450)에 포함되는 제1 선택부(452) 및 제2 선택부(454)의 출력을 각각 수신할 수 있고, 복수의 데이터 라인들(도 1의 DL) 중 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 각각 연결될 수 있다. 다시 말하면, 제1 선택부(452)는 복수의 제1 버퍼들(BA)을 통해 상기 제1 데이터 라인들과 연결될 수 있고, 제2 선택부(454)는 복수의 제2 버퍼들(BB)을 통해 상기 제2 데이터 라인들과 연결될 수 있다.

복수의 제1 버퍼들(BA)은 제1 선택부(452)의 출력에 기초하여 정극성의 데이터 전압들 및 부극성의 데이터 전압들 중 하나를 상기 제1 데이터 라인들을 통해 출력할 수 있다. 복수의 제2 버퍼들(BB)은 제2 선택부(454)의 출력에 기초하여 상기 정극성의 데이터 전압들 및 상기 부극성의 데이터 전압들 중 다른 하나를 상기 제2 데이터 라인들을 통해 출력할 수 있다.

이 경우, 도 5b에 도시된 것처럼, 표시 패널에 포함되는 복수의 픽셀들에 인가되는 데이터 전압들의 극성이 하나의 픽셀 단위로 반전될 수 있고, 또한 프레임 단위로 반전될 수 있다.

예를 들어, 제1 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 순차적으로 "+, -, +, -, +, -, +, -"의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 순차적으로 "-, +, -, +, -, +, -, +"의 데이터 전압들이 인가될 수 있다.

또한, 도시하지는 않았지만, 상기 제1 프레임 이후의 제2 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 순차적으로 "-, +, -, +, -, +, -, +"의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 순차적으로 "+, -, +, -, +, -, +, -"의 데이터 전압들이 인가될 수 있다.

도 6은 본 발명의 실시예들에 따른 데이터 구동 회로를 나타내는 블록도이다.

도 6의 데이터 구동 회로(400a)는 도 1의 표시 장치(10)에 포함될 수 있으며, 특히 상기 라인 반전 구동 방식에 기초하여 동작하는 표시 패널(100)을 구동할 수 있다. 상기 라인 반전 구동 방식에서, 데이터 구동 회로(400a)는 하나의 수평 주기 동안에 정극성의 데이터 전압들 및 부극성의 데이터 전압들 중 하나를 출력할 수 있다.

도 6을 참조하면, 데이터 구동 회로(400a)는 쉬프트 레지스터(410), 데이터 래치(420), 디지털-아날로그 컨버터(430), 출력 버퍼(441) 및 제어 신호 출력부(451)를 포함한다. 데이터 구동 회로(400a)는 데이터 수신부(460) 및 감마 보정부(470)를 더 포함할 수 있다.

도 6의 쉬프트 레지스터(410), 데이터 래치(420), 디지털-아날로그 컨버터(430), 데이터 수신부(460) 및 감마 보정부(470)는 도 2의 쉬프트 레지스터(410), 데이터 래치(420), 디지털-아날로그 컨버터(430), 데이터 수신부(460) 및 감마 보정부(470)와 각각 실질적으로 동일할 수 있다.

제어 신호 출력부(451)는 극성 제어 신호(POL)에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 하나를 제공한다. 제어 신호 출력부(451)는 제1 선택부(456)를 포함할 수 있다. 제1 선택부(456)는 극성 제어 신호(POL)에 기초하여 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 하나를 선택할 수 있다.

출력 버퍼(441)는 제1 선택부(456)에 의해 선택된 출력 제어 신호에 기초하여 제1 데이터 전압들(VD1) 및 제2 데이터 전압들(VD2) 중 하나를 출력한다. 예를 들어, 출력 버퍼(441)는 제1 출력 제어 신호(OCK1)에 동기하여 제1 데이터 전압들(VD1)을 출력하거나 제2 출력 제어 신호(OCK2)에 동기하여 제2 데이터 전압들(VD2)을 출력할 수 있다.

출력 버퍼(441)는 복수의 데이터 라인들(도 1의 DL)과 연결될 수 있으며, 제1 데이터 전압들(VD1) 및 제2 데이터 전압들(VD2) 중 하나를 표시 패널(도 1의 100)에 인가할 수 있다. 예를 들어, 출력 버퍼(441)는 제1 수평 주기 동안에, 제1 및 제2 데이터 전압들(VD1, VD2) 중 하나를 복수의 데이터 라인들(도 1의 DL)을 통해 출력할 수 있다.

도 6의 데이터 구동 회로(400a)는 도 3을 참조하여 상술한 것과 유사하게 동작할 수 있다. 예를 들어, 상기 제1 수평 주기 동안에, 제1 게이트 신호(GS1)가 활성화될 수 있고, 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 하나에 기초하여 제1 및 제2 데이터 전압들(VD1, VD2) 중 하나가 복수의 데이터 라인들(도 1의 DL)에 인가될 수 있다. 또한, 상기 제1 수평 주기 이후의 제2 수평 주기 동안에, 제2 게이트 신호가 활성화될 수 있고, 제1 출력 제어 신호(OCK1) 및 제2 출력 제어 신호(OCK2) 중 다른 하나에 기초하여 제1 및 제2 데이터 전압들(VD1, VD2) 중 다른 하나가 복수의 데이터 라인들(도 1의 DL)에 인가될 수 있다. 이 때, 제1 출력 제어 신호(OCK1)는 제2 출력 제어 신호(OCK2)보다 제1 시간(△T1)만큼 앞선 위상을 가질 수 있으며, 제1 데이터 전압들(VD1)은 제2 데이터 전압들(VD2)보다 제1 시간(△T1)만큼 앞선 위상을 가지고 출력될 수 있다. 데이터 구동 회로(400a)는 제1 출력 제어 신호(OCK1)에 기초하여 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간을 효과적으로 보상할 수 있다.

도 7a는 도 6의 데이터 구동 회로에 포함되는 출력 버퍼의 일 예를 나타내는 블록도이다. 도 7b는 도 7a의 출력 버퍼를 포함하는 데이터 구동 회로에 기초하여 동작하는 표시 패널의 일 예를 나타내는 도면이다.

도 7a 및 7b를 참조하면, 출력 버퍼(441)는 복수의 버퍼들(B0)을 포함할 수 있다.

복수의 버퍼들(B0)은 제어 신호 출력부(451)에 포함되는 제1 선택부(456)의 출력을 수신할 수 있고, 복수의 데이터 라인들(도 1의 DL)과 연결될 수 있다. 다시 말하면, 제1 선택부(456)는 복수의 버퍼들(B0)을 통해 복수의 데이터 라인들(도 1의 DL)과 연결될 수 있다.

복수의 버퍼들(B0)은 제1 선택부(456)의 출력을 기초로 정극성의 데이터 전압들 및 부극성의 데이터 전압들 중 하나를 복수의 데이터 라인들(도 1의 DL)을 통해 출력할 수 있다.

이 경우, 도 7b에 도시된 것처럼, 표시 패널에 포함되는 복수의 픽셀들에 인가되는 데이터 전압들의 극성이 픽셀 행 단위로 반전될 수 있고, 또한 프레임 단위로 반전될 수 있다.

예를 들어, 제1 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 정극성의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 부극성의 데이터 전압들이 인가될 수 있다. 또한, 도시하지는 않았지만, 상기 제1 프레임 이후의 제2 프레임에서, 제1 및 제3 픽셀 행들(PR1, PR3)의 픽셀들에는 부극성의 데이터 전압들이 인가되고, 제2 및 제4 픽셀 행들(PR2, PR4)의 픽셀들에는 정극성의 데이터 전압들이 인가될 수 있다.

도 8은 도 1의 표시 장치에 포함되는 게이트 구동 회로를 나타내는 블록도이다.

도 8의 게이트 구동 회로(300)는 도 1의 표시 장치(10)에 포함될 수 있으며, 특히 상기 라인 반전 구동 방식에 기초하여 동작하는 표시 패널(100)을 구동할 수 있다. 상기 라인 반전 구동 방식에서, 데이터 구동 회로(400)는 하나의 수평 주기 동안에 정극성의 데이터 전압들 및 부극성의 데이터 전압들 중 하나를 출력할 수 있다.

도 8을 참조하면, 게이트 구동 회로(300)는 쉬프트 레지스터(310), 레벨 쉬프터(320) 및 출력 버퍼(330)를 포함할 수 있다.

쉬프트 레지스터(310)는 수직 개시 신호(STV), 제1 게이트 클럭 신호(CPV1) 및 제2 게이트 클럭 신호(CPV2)에 기초하여 레벨 쉬프터 제어 신호들(LSS)을 발생할 수 있다. 수직 개시 신호(STV), 제1 게이트 클럭 신호(CPV1) 및 제2 게이트 클럭 신호(CPV2)는 타이밍 제어 회로(도 1의 200)로부터 제공되는 제1 제어 신호(도 1의 CONT1)에 포함될 수 있다.

레벨 쉬프터(320)는 레벨 쉬프터 제어 신호(LSS)에 기초하여 프리 게이트 신호들(PG)을 발생할 수 있다. 출력 버퍼(330)는 프리 게이트 신호(PG)에 기초하여 게이트 신호들(GS)을 발생할 수 있다.

도 9 및 10은 도 8의 게이트 구동 회로의 동작을 설명하기 위한 도면들이다. 도 9는 복수의 게이트 신호들을 순차적으로 발생하는 경우를 나타내며, 도 10은 상기 복수의 게이트 신호들 중 제1 게이트 신호를 발생하는 경우를 보다 구체적으로 나타낸다.

도 1, 7b, 8 및 9를 참조하면, 데이터 구동 회로(400)는 제1 수평 주기(HP1) 동안에 정극성의 제1 데이터 전압들을 복수의 데이터 라인들(DL)을 통해 출력할 수 있다. 게이트 구동 회로(300)는 제1 수평 주기(HP1) 동안에 제1 게이트 클럭 신호(CPV1)를 기초로 제1 게이트 신호(GS1)를 발생할 수 있다. 상기 제1 데이터 전압들이 제1 게이트 신호(GS1)에 동기하여 제1 게이트 신호(GS1)가 인가되는 제1 게이트 라인에 배치되는 복수의 제1 픽셀들(즉, 제1 픽셀 행(PR1)의 픽셀들)에 인가될 수 있다. 따라서, 제1 게이트 신호(GS1) 및 상기 제1 데이터 전압들에 기초하여 상기 복수의 제1 픽셀들이 충전될 수 있다.

데이터 구동 회로(400)는 제1 수평 주기(HP1) 이후의 제2 수평 주기(GS2) 동안에 부극성의 제2 데이터 전압들을 복수의 데이터 라인들(DL)을 통해 출력할 수 있다. 게이트 구동 회로(300)는 제2 수평 주기(HP2) 동안에 제2 게이트 클럭 신호(CPV2)를 기초로 제2 게이트 신호(GS2)를 발생할 수 있다. 상기 제2 데이터 전압들이 제2 게이트 신호(GS2)에 동기하여 제2 게이트 신호(GS2)가 인가되는 제2 게이트 라인에 배치되는 복수의 제2 픽셀들(즉, 제2 픽셀 행(PR2)의 픽셀들)에 인가될 수 있다. 따라서, 제2 게이트 신호(GS2) 및 상기 제2 데이터 전압들에 기초하여 상기 복수의 제2 픽셀들이 충전될 수 있다.

데이터 구동 회로(400)는 제2 수평 주기(HP2) 이후의 제3 수평 주기(HP3) 동안에 정극성의 제3 데이터 전압들을 복수의 데이터 라인들(DL)을 통해 출력할 수 있다. 게이트 구동 회로(300)는 제3 수평 주기(HP3) 동안에 제1 게이트 클럭 신호(CPV1)를 기초로 제3 게이트 신호(GS3)를 발생할 수 있다. 상기 제3 데이터 전압들이 제3 게이트 신호(GS3)에 동기하여 제3 게이트 신호(GS3)가 인가되는 제3 게이트 라인에 배치되는 복수의 제3 픽셀들(즉, 제3 픽셀 행(PR3)의 픽셀들)에 인가될 수 있다. 따라서, 제3 게이트 신호(GS3) 및 상기 제3 데이터 전압들에 기초하여 상기 복수의 제3 픽셀들이 충전될 수 있다.

데이터 구동 회로(400)는 제3 수평 주기(HP3) 이후의 제4 수평 주기(GS4) 동안에 부극성의 제4 데이터 전압들을 복수의 데이터 라인들(DL)을 통해 출력할 수 있다. 게이트 구동 회로(300)는 제4 수평 주기(HP4) 동안에 제2 게이트 클럭 신호(CPV2)를 기초로 제4 게이트 신호(GS4)를 발생할 수 있다. 상기 제4 데이터 전압들이 제4 게이트 신호(GS4)에 동기하여 제4 게이트 신호(GS4)가 인가되는 제4 게이트 라인에 배치되는 복수의 제4 픽셀들(즉, 제4 픽셀 행(PR4)의 픽셀들)에 인가될 수 있다. 따라서, 제4 게이트 신호(GS4) 및 상기 제4 데이터 전압들에 기초하여 상기 복수의 제4 픽셀들이 충전될 수 있다.

상술한 것처럼, 제1 및 제2 게이트 클럭 신호들(CPV1, CPV2)은 서로 다른 위상을 가질 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제1 게이트 클럭 신호(CPV1)는 제2 게이트 클럭 신호(CPV2)보다 제2 시간(△T2)만큼 지연된 위상을 가질 수 있다. 따라서, 제1 수평 주기(HP1)가 시작되고 제2 시간(△T2)만큼 지연된 후에 제1 게이트 신호(GS1)가 활성화될 수 있고, 제3 수평 주기(HP3)가 시작되고 제2 시간(△T2)만큼 지연된 후에 제3 게이트 신호(GS3)가 활성화될 수 있다. 한편, 제2 수평 주기(HP2)가 시작되고 지연 없이 제2 게이트 신호(GS2)가 활성화될 수 있고, 제4 수평 주기(HP4)가 시작되고 지연 없이 제4 게이트 신호(GS4)가 활성화될 수 있다.

다시 말하면, 본 발명의 실시예들에 따른 게이트 구동 회로(300)는, 모든 게이트 신호들(GS1', GS2, GS3', GS4)을 동일한 타이밍으로 활성화시키지 않고, 서로 다른 위상을 가지는 제1 및 제2 게이트 클럭 신호들(CPV1, CPV2)에 기초하여 게이트 신호들(GS1, GS3)을 게이트 신호들(GS2, GS4)보다 제2 시간(△T2)만큼 나중에 출력할 수 있다. 게이트 신호들(GS1, GS3)은 정극성의 데이터 전압들이 인가되는 픽셀 행에 제공될 수 있고, 게이트 신호들(GS2, GS4)은 부극성의 데이터 전압들이 인가되는 픽셀 행에 제공될 수 있다.

도 10을 참조하면, 시간 tb에서, 제1 게이트 클럭 신호(CPV1)가 활성화된다. 게이트 구동 회로(300)는 제1 게이트 클럭 신호(CPV1)의 상승 에지에 동기하여 제1 게이트 신호(GS1)를 출력한다. 제1 게이트 신호(GS1)는 상기 제1 게이트 라인에 인가될 수 있다. 시간 tb 이후에, 제1 게이트 클럭 신호(CPV1)는 반복적으로 토글된다.

시간 tc에서, 정극성의 제1 데이터 전압들(VD1)이 인가된다. 제1 데이터 전압들(VD1)은 데이터 구동 회로(도 1의 400)에 의해 출력될 수 있다.

시간 tf에서, 제1 게이트 클럭 신호(CPV1)의 상승 에지에 동기하여 제1 게이트 신호(GS1)의 출력이 중단된다. 제1 게이트 신호(GS1)의 레벨은 RC 딜레이에 의해 지수적으로 감소한다. 시간 tg에서, 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1)가 교차한다.

제1 게이트 신호(GS1')를 지연하지 않고 출력하는 경우에, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간(PT')이 짧은 문제가 있었다. 예를 들어, 시간 ta에서, 제2 게이트 클럭 신호(CPV2)가 활성화되고 제2 게이트 클럭 신호(CPV2)의 상승 에지에 동기하여 제1 게이트 신호(GS1')를 출력하며, 시간 td에서, 제2 게이트 클럭 신호(CPV2)의 상승 에지에 동기하여 제1 게이트 신호(GS1')의 출력이 중단되며, 시간 te에서, 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1')가 교차할 수 있다. 이 경우, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간(PT')은 제1 데이터 전압들(VD1)이 인가되는 시점(즉, 시간 tc)부터 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1')가 교차하는 시점(즉, 시간 te)까지 일 수 있다.

본 발명의 실시예들에 따른 게이트 구동 회로(300)는, 서로 다른 위상을 가지는 제1 및 제2 게이트 클럭 신호들(CPV1, CPV2)에 기초하여 제1 수평 주기(HP1)가 시작되고 제2 시간(△T2)만큼 지연된 후에 제1 게이트 신호(GS1)를 출력할 수 있다. 이 경우, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간은 제1 데이터 전압들(VD1)이 인가되는 시점(즉, 시간 tc)부터 제1 데이터 전압들(VD1)과 제1 게이트 신호(GS1)가 교차하는 시점(즉, 시간 tg)까지 일 수 있다. 다시 말하면, 제1 데이터 전압들(VD1)에 의한 정극성 유효 충전 시간이 제2 시간(△T2)만큼 증가할 수 있다. 따라서, 정극성 유효 충전 시간을 효과적으로 보상할 수 있으며, 게이트 구동 회로(300)를 포함하는 표시 장치(도 1의 10)의 표시 불량을 방지할 수 있다.

이상, 정극성 유효 충전 시간을 보상하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들은 부극성 유효 충전 시간을 보상하는 경우에도 적용될 수 있다.

본 발명은 데이터 구동 회로, 이를 포함하는 표시 장치, 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생하는 쉬프트 레지스터;
상기 래치 제어 신호들에 기초하여 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력하는 데이터 래치;
상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들을 발생하는 디지털-아날로그 컨버터;
상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호를 제공하는 제어 신호 출력부; 및
상기 제1 출력 제어 신호에 기초하여 상기 제1 데이터 전압들을 출력하고, 상기 제2 출력 제어 신호에 기초하여 상기 제2 데이터 전압들을 출력하는 출력 버퍼를 포함하는 데이터 구동 회로.
제 1 항에 있어서,
상기 출력 버퍼는 상기 제1 출력 제어 신호에 동기하여 상기 제1 데이터 전압들을 출력하고 상기 제2 출력 제어 신호에 동기하여 상기 제2 데이터 전압들을 출력하며,
상기 제1 출력 제어 신호는 상기 제2 출력 제어 신호보다 제1 시간만큼 앞선 위상을 가지고, 상기 제1 데이터 전압들은 상기 제2 데이터 전압들보다 상기 제1 시간만큼 앞선 위상을 가지는 것을 특징으로 하는 데이터 구동 회로.
제 2 항에 있어서,
상기 제1 데이터 전압들에 의해 픽셀들이 충전되는 정극성 유효 충전 시간이 상기 제1 시간만큼 증가하는 것을 특징으로 하는 데이터 구동 회로.
제 1 항에 있어서, 상기 제어 신호 출력부는,
상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택하는 제1 선택부; 및
상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나를 선택하는 제2 선택부를 포함하는 것을 특징으로 하는 데이터 구동 회로.
제 4 항에 있어서,
상기 출력 버퍼는 복수의 데이터 라인들과 연결되며,
상기 제1 선택부는 상기 복수의 데이터 라인들 중 제1 데이터 라인들과 연결되고, 상기 제2 선택부는 상기 복수의 데이터 라인들 중 제2 데이터 라인들과 연결되는 것을 특징으로 하는 데이터 구동 회로.
제 5 항에 있어서, 상기 출력 버퍼는,
제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 제1 데이터 라인들을 통해 출력하고, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 제2 데이터 라인들을 통해 출력하는 것을 특징으로 하는 데이터 구동 회로.
제 1 항에 있어서,
직렬 영상 데이터를 수신하여 상기 병렬 영상 데이터로 변환하는 데이터 수신부를 더 포함하는 것을 특징으로 하는 데이터 구동 회로.
제 1 항에 있어서,
감마 보정 데이터를 발생하는 감마 보정부를 더 포함하고,
상기 디지털-아날로그 컨버터는 상기 감마 보정 데이터를 기초로 상기 병렬 영상 데이터를 보정하여 상기 제1 및 제2 데이터 전압들을 발생하는 것을 특징으로 하는 데이터 구동 회로.
복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 표시 패널;
복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가하는 게이트 구동 회로;
출력 영상 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가하는 데이터 구동 회로; 및
상기 게이트 구동 회로 및 상기 데이터 구동 회로의 동작을 제어하고, 입력 영상 데이터에 기초하여 상기 출력 영상 데이터를 발생하는 타이밍 제어 회로를 포함하고,
상기 데이터 구동 회로는,
수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생하는 쉬프트 레지스터;
상기 래치 제어 신호들에 기초하여 상기 출력 영상 데이터에 상응하는 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력하는 데이터 래치;
상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들 중 적어도 하나를 발생하는 디지털-아날로그 컨버터;
상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호 중 적어도 하나를 제공하는 제어 신호 출력부; 및
상기 제1 출력 제어 신호에 기초하여 상기 제1 데이터 전압들을 출력하고, 상기 제2 출력 제어 신호에 기초하여 상기 제2 데이터 전압들을 출력하는 출력 버퍼를 포함하는 표시 장치.
제 9 항에 있어서,
상기 출력 버퍼는 상기 제1 출력 제어 신호에 동기하여 상기 제1 데이터 전압들을 출력하고 상기 제2 출력 제어 신호에 동기하여 상기 제2 데이터 전압들을 출력하며,
상기 제1 출력 제어 신호는 상기 제2 출력 제어 신호보다 제1 시간만큼 앞선 위상을 가지고, 상기 제1 데이터 전압들은 상기 제2 데이터 전압들보다 상기 제1 시간만큼 앞선 위상을 가지는 것을 특징으로 하는 표시 장치.
제 10 항에 있어서,
상기 제1 데이터 전압들에 의해 상기 표시 패널에 포함되는 픽셀들이 충전되는 정극성 유효 충전 시간이 상기 제1 시간만큼 증가하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서, 상기 출력 버퍼는,
제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들 중 제1 데이터 라인들을 통해 출력하고, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 복수의 데이터 라인들 중 제2 데이터 라인들을 통해 출력하는 것을 특징으로 하는 표시 장치.
제 12 항에 있어서, 상기 제어 신호 출력부는,
상기 제1 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택하는 제1 선택부; 및
상기 제2 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나를 선택하는 제2 선택부를 포함하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서, 상기 출력 버퍼는,
제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들을 통해 출력하고,
상기 제1 수평 주기 이후의 제2 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 다른 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 다른 하나를 상기 복수의 데이터 라인들을 통해 출력하는 것을 특징으로 하는 표시 장치.
제 14 항에 있어서, 상기 제어 신호 출력부는,
상기 복수의 데이터 라인들과 연결되고, 상기 극성 제어 신호에 기초하여 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나를 선택하는 제1 선택부를 포함하는 것을 특징으로 하는 표시 장치.
제 14 항에 있어서,
상기 출력 버퍼가 상기 제1 수평 주기 동안에 상기 제1 데이터 전압들을 출력하는 경우에, 상기 게이트 구동 회로는 제1 게이트 클럭 신호를 기초로 제1 게이트 신호를 발생하고, 상기 제1 게이트 신호 및 상기 제1 데이터 전압들에 기초하여 제1 게이트 라인에 배치되는 복수의 제1 픽셀들이 충전되며,
상기 출력 버퍼가 상기 제2 수평 주기 동안에 상기 제2 데이터 전압들을 출력하는 경우에, 상기 게이트 구동 회로는 상기 제1 게이트 클럭 신호와 다른 위상을 가지는 제2 게이트 클럭 신호를 기초로 제2 게이트 신호를 발생하고, 상기 제2 게이트 신호 및 상기 제2 데이터 전압들에 기초하여 제2 게이트 라인에 배치되는 복수의 제2 픽셀들이 충전되는 것을 특징으로 하는 표시 장치.
제 16 항에 있어서,
상기 제1 데이터 전압들이 상기 제1 게이트 신호에 동기하여 상기 복수의 제1 픽셀들에 인가되고, 상기 제2 데이터 전압들이 상기 제2 게이트 신호에 동기하여 상기 복수의 제2 픽셀들에 인가되며,
상기 제1 게이트 클럭 신호는 상기 제2 게이트 클럭 신호보다 제1 시간만큼 지연된 위상을 가지고, 상기 제1 수평 주기가 시작되고 상기 제1 시간만큼 지연된 후에 상기 제1 게이트 신호가 활성화되는 것을 특징으로 하는 표시 장치.
수평 개시 신호 및 데이터 클럭 신호에 기초하여 래치 제어 신호들을 발생하는 쉬프트 레지스터;
상기 래치 제어 신호들에 기초하여 병렬 영상 데이터를 저장하고 데이터 로드 신호에 기초하여 상기 병렬 영상 데이터를 출력하는 데이터 래치;
상기 병렬 영상 데이터 및 극성 제어 신호에 기초하여 정극성의 제1 데이터 전압들 및 부극성의 제2 데이터 전압들 중 하나를 발생하는 디지털-아날로그 컨버터;
상기 극성 제어 신호에 기초하여 서로 다른 위상을 가지는 제1 출력 제어 신호 및 제2 출력 제어 신호 중 하나를 선택하는 제어 신호 출력부; 및
상기 선택된 출력 제어 신호에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 출력하는 출력 버퍼를 포함하는 데이터 구동 회로.
제 18 항에 있어서,
상기 출력 버퍼는 상기 제1 출력 제어 신호에 동기하여 상기 제1 데이터 전압들을 출력하거나 상기 제2 출력 제어 신호에 동기하여 상기 제2 데이터 전압들을 출력하며,
상기 제1 출력 제어 신호는 상기 제2 출력 제어 신호보다 제1 시간만큼 앞선 위상을 가지고, 상기 제1 데이터 전압들은 상기 제2 데이터 전압들보다 상기 제1 시간만큼 앞선 위상을 가지는 것을 특징으로 하는 데이터 구동 회로.
제 18 항에 있어서, 상기 출력 버퍼는,
복수의 데이터 라인들과 연결되며,
제1 수평 주기 동안에, 상기 제1 출력 제어 신호 및 상기 제2 출력 제어 신호 중 하나에 기초하여 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들 중 하나를 상기 복수의 데이터 라인들을 통해 출력하는 것을 특징으로 하는 데이터 구동 회로.