KR20160036366A - 단결정 실리콘 써모파일 - Google Patents

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KR20160036366A
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silicon
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thermopile
crystal silicon
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이왕훈
이유나
이영태
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재단법인 구미전자정보기술원
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    • G01F1/00—Measuring the volume flow or mass flow of fluid or fluent solid material wherein the fluid passes through a meter in a continuous flow
    • G01F1/68—Measuring the volume flow or mass flow of fluid or fluent solid material wherein the fluid passes through a meter in a continuous flow by using thermal effects
    • G01F1/684—Structural arrangements; Mounting of elements, e.g. in relation to fluid flow
    • G01F1/688—Structural arrangements; Mounting of elements, e.g. in relation to fluid flow using a particular type of heating, cooling or sensing element
    • G01F1/6888—Thermoelectric elements, e.g. thermocouples, thermopiles

Abstract

본 발명의 일 실시 예에 따른 써모파일은 하부 실리콘층, 상기 하부 실리콘층 상부에 형성되는 제1 절연층, 상기 제1 절연층 상부의 일부분에 형성되는 반도체 스트립, 상기 제1 절연층의 상부 및 상기 반도체 스트립의 상부에 형성되어, 상기 반도체 스트립을 둘러싸는 제2 절연층, 상기 제2 절연층 내부에 형성되고, 상기 반도체 스트립의 상부면 일부를 노출시키는 제1 컨택홀 및 제2 컨택홀, 상기 제1 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제1 컨택 전극, 상기 제2 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제2 컨택 전극, 및 상기 제1 컨택 전극 아래의 상기 하부 실리콘층에 형성되어 상기 제1 절연층 하면의 일부를 노출시키는 멤브레인(membrane)을 포함한다.

Description

단결정 실리콘 써모파일{SINGLE CRYSTAL SILICON THERMOPILE}
본 발명은 단결정 실리콘 써모파일에 관한 것이다.
온도센서는 의료기기, 정보기기, 가전 및 환경 모니터링 시스템 등 폭 넓게 사용되고 있다. 온도 센서에는 p-n접합(p-n junction)형, 금속 저항 형(metal resistor type) 및 써모파일(thermopile) 형 등이 있다. p-n 접합 형 및 금속 저항 형에 비해 써모파일 형은 전원이 필요하지 않아서 소비 전력이 낮고, 감도도 높은 장점이 있다.
써모파일은 2개의 서로 다른 열전 물질(thermoelectric material)이 직렬로 연결되도록 구성된다. 그리고 열전물질들은 고온부(hot region)와 저온부(cold region)에 교차하여 위치하며, 온접점(hot junction)과 냉접점(cold junction)은 열적으로 분리(thermal isolation)되어 있다.
온접점(hot junction)과 냉접점(cold junction) 사이에 온도차가 발생하면 그 온도차에 비례하여 기전력이 발생한다는 제백효과(seebeck effect)를 기본으로 하는 감지 소자이다.
본 발명의 목적은 SOI(silicon on insulator) 기판을 이용한 단결정 실리콘 써모파일을 제공하는 데 있다.
본 발명의 다른 목적은 아일랜드화된 단결정 실리콘 스트립을 구비하여 높은 기전력을 발생하는 단결정 실리콘 써모파일을 제공하는 데 있다.
본 발명의 또 다른 목적은 제백계수가 높으면서도 감도가 우수한 단결정 실리콘 써모파일을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 써모파일은 하부 실리콘층, 상기 하부 실리콘층 상부에 형성되는 제1 절연층, 상기 제1 절연층 상부의 일부분에 형성되는 반도체 스트립, 상기 제1 절연층의 상부 및 상기 반도체 스트립의 상부에 형성되어, 상기 반도체 스트립을 둘러싸는 제2 절연층, 상기 제2 절연층 내부에 형성되고, 상기 반도체 스트립의 상부면 일부를 노출시키는 제1 컨택홀 및 제2 컨택홀, 상기 제1 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제1 컨택 전극, 상기 제2 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제2 컨택 전극, 및 상기 제1 컨택 전극 아래의 상기 하부 실리콘층에 형성되어 상기 제1 절연층 하면의 일부를 노출시키는 멤브레인(membrane)을 포함한다.
실시 예에 있어서, 상기 반도체 스트립은 단결정 실리콘으로 형성되고, 서로 이격되어 배치되는 P형 실리콘 스트립 및 N형 실리콘 스트립을 포함할 수 있다.
실시 예에 있어서, 상기 P형 실리콘 스트립 및 상기 N형 실리콘 스트립의 일단이 서로 직렬로 연결될 수 있다.
실시 예에 있어서, 상기 반도체 스트립은 아일랜드 형태로 형성될 수 있다.
실시 예에 있어서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 알루미늄으로 형성될 수 있다.
본 발명에 따른 단결정 실리콘 써모파일은 SOI(silicon on insulator) 기판을 이용할 수 있다.
또한, 아일랜드화된 단결정 실리콘 스트립을 구비하여 높은 기전력을 발생할 수 있다.
또한, 제백계수가 높으면서도 감도가 우수할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 단면을 나타내는 도면이다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 형성 방법을 나타내는 도면이다.
도 3은 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일을 상부에서 바라본 도면이다.
도 4는 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 온도에 따른 출력 기전력의 그래프를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 단면을 나타내는 도면이다. 도 1을 참조하면, 단결정 실리콘 써모파일은 하부 실리콘층(110), 제1 절연층(120), 반도체 스트립(130), 제2 절연층(140), 제1 컨택홀(141), 제2 컨택홀(142), 제1 컨택 전극(151), 제2 컨택 전극(152) 및 멤브레인(160)을 포함한다.
먼저, 하부 실리콘층(110)의 상부에 제1 절연층(120)이 형성될 수 있다. 여기서, 제1 절연층(120)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
반도체 스트립(130)은 제1 절연층(120)의 상부면에 형성될 수 있다. 여기서, 반도체 스트립(130)은 제1 절연층 상부면 전체가 아닌 일부에 아일랜드 형태로 형성될 수 있고, 전달되는 열 에너지(온도 차이)에 따라 기전력을 생성한다. 그리고, 반도체 스트립(130)은 단결정 실리콘으로 형성될 수 있으며 막대 모양의 막대모양의 P형 실리콘 스트립과 N형 실리콘 스트립을 포함할 수 있다. P형 실리콘 스트립과 N형 실리콘 스트립은 붕소(B) 또는 인(P)이 이온 주입 공정으로 도핑(doping)되어 형성될 수 있다.
반도체 스트립(130)은 아일랜드 형태의 단결정 실리콘으로 형성되기 때문에, 스트립 자체의 전기저항은 감소되고 열저항은 증가하여 온도에 따른 감도가 향상되며 고온에서도 정확히 동작할 수 있다.
제2 절연층(140)은 제1 절연층(120)의 상부 및 반도체 스트립(130)의 상부에 형성되어, 반도체 스트립(130)을 보호하기 위하여 전체를 둘러싸는 형태로 형성될 수 있다. 여기서, 제2 절연층(140)은 실리콘 산화막으로 형성될 수 있다.
제1 컨택홀(141) 및 제2 컨택홀(142)은 제2 절연층(140) 내부에 형성되어, 반도체 스트립(130)의 상부면 일부를 노출시킬 수 있다. 여기서, 제1 컨택홀(141) 및 제2 컨택홀(142)은 RIE(reactive ion etching) 공정으로 제2 절연층(140)을 에칭하여 형성될 수 있다. 제1 컨택홀(141) 및 제2 컨택홀(142)은 반도체 스트립의 외각에 서로 이격되어 형성되어 각각 제1 컨택 전극(151) 및 제2 컨택 전극(152)을 내부에 포함한다.
제1 컨택 전극(151)은 제1 컨택홀(141) 내부를 채우며 제2 절연층(140) 상부에 형성될 수 있다. 그리고 제2 컨택 전극(152)은 제1 컨택홀(142) 내부를 채우며 제2 절연층(140) 상부에 형성될 수 있다. 여기서, 제1 컨택 전극(151) 및 제2 컨택 전극(152)은 알루미늄으로 형성될 수 있으며, 각각 온접점(hot junction) 및 냉접점(cold junction)에 형성되어 접촉 전극 및 출력 전극이 될 수 있다.
멤브레인(160)은 하부 실리콘층(110)에 형성되어 제1 절연층(120) 하면의 일부를 노출시킨다. 여기서, 멤브레인(160)은 실리콘 산화막으로 형성될 수 있다.
멤브레인(160)이 형성된 위치 상부에 배치된 제1 컨택 전극(151)은 온접점의 접촉 전극이 될 수 있으며, 외부로부터 열을 전달받을 수 있다. 그리고, 멤브레인(160)이 형성되지 않은 위치 상부에 배치된 제2 컨택 전극(152)은 냉접점(cold junction)의 출력 전극이 될 수 있고, 제1 컨택 전극(151)으로 전달된 열에 의해서 발생된 기전력을 출력할 수 있다.
써모파일의 출력전압은 수학식1로 나타낼 수 있다.
Figure pat00001
여기서, N은 열전쌍(thermocouple), 즉 반도체 스트립(130)의 수이며,
Figure pat00002
는 제백 계수(seebeck coefficient),
Figure pat00003
는 열저항, P는 열류를 나타낸다. 써모파일의 출력 감도를 향상시키기 위해서는, 열전쌍을 증가하거나, 제벡 계수가 높은 재료를 사용하거나, 열저항을 높게 설계하는 것이 필요하다. 여기에서, 열전쌍을 증가시키는 것은 결국에는 소자의 사이즈와 관계가 있기 때문에 설계 파라미터로 사용하는 것이 바람직 하지 않다. 따라서 제벡 계수가 높은 재료를 사용하고, 열저항을 높이는 방법이 주로 이용될 수 있다.
따라서, 단결정 실리콘으로 아일랜드 형태의 반도체 스트립(130)을 형성하고 이를 서로 연결하는 방법으로 고감도의 써모파일이 형성될 수 있다. 즉, 써모파일의 출력 기전력의 세기는 제벡 계수와 열 저항에 비례하므로, 본 발명에 따른 써모파일은 기존의 확산 저항형 써모파일 또는 다결정 실리콘으로 형성되는 써모파일에 비해 높은 기전력 발생을 알 수 있다
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 형성 방법을 나타내는 도면이다.
먼저, 도 2a와 같이, 하부 실리콘층(210), 제1 절연층(220) 및 상부 실리콘층(230)이 순차적으로 적층된 기판을 형성한다. 여기서, 기판은 SOI 기판일 수 있고, 상부 실리콘층(230) 및 하부 실리콘층(210)은 단결정 실리콘으로 형성될 수 있다. 그리고 제1 절연층(220)은 실리콘 산화막으로 형성될 수 있다.
그리고, 도 2b와 같이, 상부 실리콘층(230)을 애칭하여 서로 이격되어 아일랜드화된 실리콘 스트립(231) 형성한다. 이를 위하여 ICP-RIE(inductive coupled plasma-RIE) 공정이 사용될 수 있다. 여기서, 실리콘 스트립(231)은 제1 절연층(220) 상부의 일부분에 형성될 수 있다.
이후, 도 2c와 같이, 반도체 스트립(232)를 형성한다. 여기서, 반도체 스트립(232)은 P형 실리콘 스트립 및 N형 실리콘 스트립을 포함할 수 있고, P형 실리콘 스트립 및 N형 실리콘 스트립은 붕소(B)와 인(P)을 각각 이온 주입 공정으로 반도체 스트립(232)에 도핑(doping)하여 형성될 수 있다. 여기서, 이온 주입 조건은 P형 실리콘 스트립 형성에는 BF3를 사용하고, 가속전압은 50keV, 도즈(dose)량은
Figure pat00004
일 수 있고, N형 실리콘 스트립 형성에는 PF3를 사용하고, 가속전압은 60keV, 도즈(dose)량은
Figure pat00005
일 수 있다.
이후, 도 2d와 같이, 제1 절연층(220)의 상부 및 반도체 스트립(232)의 상부에 제2 절연층(240)을 형성한다. 제2 절연층(240)은 반도체 스트립(232)을 보호하기 위하여 LPCVD를 이용한 TEOS 공정으로 약 500nm의 실리콘 산화막으로 형성될 수 있다.
그리고, 도 2e와 같이, 제1 컨택홀(241) 및 제2 컨택홀(242)를 형성한다. 이를 위하여 RIE(reactive ion etching) 공정으로 제2 절연층(240)을 에칭할 수 있다. 에칭으로 형성된 제1 컨택홀(241) 및 제2 컨택홀(242) 각각은 반도체 스트립(232)의 상부면 일부를 노출한다. 제1 컨택홀(241) 및 제2 컨택홀(242)은 반도체 스트립(232)의 외곽에 서로 이격되어 형성될 수 있다.
이후, 도 2f와 같이, 제1 컨택 전극(251) 및 제2 컨택 전극(252)를 형성한다. 제1 컨택 전극(251) 및 제2 컨택 전극(252) 각각은 제1 컨택홀(241) 및 제2 컨택홀(242) 내부를 채우도록 형성될 수 있다. 구체적으로, 스퍼터링(sputtering) 공정 및 금속 에칭 공정으로 알루미늄 전극으로 제1 컨택홀(241) 및 제2 컨택홀(242)을 채우며, 제2 절연층(240) 상부에 형성될 수 있다.
그리고, 도 2g와 같이, XeF2 가스를 이용하여 등방성 실리콘 에칭 공정을 수행하여. 제1 콘택 전극(251) 사이에 에칭용 창(260)을 형성한다. 여 기서, 에칭용 창(260)은 RIE(Reactive Ion Etching)를 이용하여 제2 절연층(240)을 에칭하여 형성될 수 있다.
이후, 도 2h와 같이, 제1 절연층(220)에 대한 맴브레인(261)을 형성한다. 맴브레인(261)은 에칭용 창(260)에 XeF2 가스를 주입하여 실리콘의 등방성 에칭으로 형성될 수 있다. 여기서, XeF2 에칭 공정의 에칭 마스크로 제1 절연층(220) 및 포토레지스트가 이중으로 사용될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일을 상부에서 바라본 도면이다. 도 3을 참조하면, 단결정 실리콘 써모파일은 복수의 반도체 스트립(350, 260), 복수의 접촉 전극(310), 온접점(hot junction; 320), 냉접점(cold junction; 330), 에칭용 창(260), 및 출력 전극(340)을 포함한다.
복수의 반도체 스트립(350, 260)은 복수의 P형 단결정 실리콘 스트립(350) 및 복수의 N형 단결정 실리콘 스트립(360)을 포함할 수 있다. 그리고, P형 단결정 실리콘 스트립(350) 및 복수의 N형 단결정 실리콘 스트립(360)은 서로 교대로 배치되는 구조를 형성될 수 있고, 인접하는 P형 단결정 실리콘 스트립(350) 및 복수의 N형 단결정 실리콘 스트립(360)은 금속 등을 통하여 서로 직렬로 연결될 수 있다. 또한, 본 발명에 따른 써모파일은 P형 단결정 실리콘 스트립(350) 및 복수의 N형 단결정 실리콘 스트립(360)을 직렬로 연결하는 금속을 연장하여 온접점(320)에서 피측정 물체와 접촉이 가능하도록 형성될 수 있다.
그리고 온접점(320)의 하부에 위치하는 하부 실리콘층에 맴브레인 (미도시)을 형성하기 위하여 복수의 반도체 스트립(350, 360) 사이에 에칭용 창(321)이 형성될 수 있다. 그리고 형성된 에칭용 창(321)을 통하여 XeF2 가스를 이용한 실리콘 등방성 에칭(etching) 공정을 통하여 멤브레인이 형성될 수 있다.
접촉 전극(310) 및 출력 전극(340)은 앞서 설명한 바와 같이 알루미늄으로 형성될 수 있다. 여기서, 접촉 전극(310)에 피측정 물체가 접촉되면 알루미늄을 통하여 피측정 물체의 열이 온접점(320)에 전달된다. 그리고, 복수의 P형 또는 N형 단결정 실리콘 스트립(350, 360)에서 생성되는 다수 캐리어가 냉접점(330)쪽으로 이동한다. 그로 인해서 반도체 스트립(350, 360) 양단에 기전력(electromotive force)이 발생한다.
결국, 직렬 연결된 복수의 P형 또는 N형 단결정 실리콘 스트립(350, 360)에서 발생한 기전력이 모두 합해지고, 합해진 기전력은 출력 전극(340)을 통해서 외부로 출력된다. 여기서 출력 전압은 접촉된 피측정 물체의 온도에 비례해서 나타난다. 여기서, P형 및 N형 단결정 실리콘 스트립(350, 360)의 사이즈는
Figure pat00006
일 수 있고, 각 실리콘 스트립 사이의 간격은
Figure pat00007
일 수 있다. 그리고, P형 및 N형 단결정 실리콘 스트립(350, 360)의 개수는 P-N형 열전쌍(thermocouple) 15쌍(실리콘 스트립 30개)을 배치하여 이들을 직렬로 연결할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일의 온도에 따른 출력 기전력의 그래프를 나타내는 도면이다.
구체적으로, 본 발명에 따른 써모파일을 상온(24℃)에 노출한 상태로 센싱 특성을 측정했다. 여기서, x축은 온접점에 인가된 온도를 나타내고, y축은 출력 전극으로 출력되는 기전력을 나타낸다. 도 4를 참조하면, 출력 감도는 약 15.18mV/℃로 비교적 높은 값을 나타내고 있으며, 결정 계수는
Figure pat00008
로 우수한 결과를 나타낸다.
결국, 본 발명의 일 실시 예에 따른 단결정 실리콘 써모파일은 SOI 기판의 최상층에 형성된 단결정 실리콘을 ICP-RIE 공정으로 제1 절연층까지 에칭하는 방법으로 아일랜드화된 반도체 스트립을 형성하고, 이들을 직렬로 연결하기 때문에, 기존의 확산 저항형 써모파일 또는 다결정 실리콘으로 형성된 써모파일과 비교하여 높은 기전력 발생시킬 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (5)

  1. 하부 실리콘층;
    상기 하부 실리콘층 상부에 형성되는 제1 절연층;
    상기 제1 절연층 상부의 일부분에 형성되는 반도체 스트립;
    상기 제1 절연층의 상부 및 상기 반도체 스트립의 상부에 형성되어, 상기 반도체 스트립을 둘러싸는 제2 절연층;
    상기 제2 절연층 내부에 형성되고, 상기 반도체 스트립의 상부면 일부를 노출시키는 제1 컨택홀 및 제2 컨택홀;
    상기 제1 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제1 컨택 전극;
    상기 제2 컨택홀 내부 및 상기 제2 절연층 상부에 형성되는 제2 컨택 전극; 및
    상기 제1 컨택 전극 아래의 상기 하부 실리콘층에 형성되어 상기 제1 절연층 하면의 일부를 노출시키는 멤브레인(membrane)을 포함하는 써모파일.
  2. 제 1 항에 있어서,
    상기 반도체 스트립은,
    단결정 실리콘으로 형성되고, 서로 이격되어 배치되는 P형 실리콘 스트립 및 N형 실리콘 스트립을 포함하는 써모파일.
  3. 제 2 항에 있어서,
    상기 P형 실리콘 스트립 및 상기 N형 실리콘 스트립의 일단이 서로 직렬로 연결되는 써모파일.
  4. 제 1 항에 있어서,
    상기 반도체 스트립은 아일랜드 형태로 형성되는 써모파일.
  5. 제 1 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은 알루미늄으로 형성되는 써모파일.
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Cited By (2)

* Cited by examiner, † Cited by third party
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CN112484800A (zh) * 2020-11-24 2021-03-12 中国科学院上海微系统与信息技术研究所 热堆式气体质量流量传感器及其制备方法
CN112484800B (zh) * 2020-11-24 2022-02-22 中国科学院上海微系统与信息技术研究所 热堆式气体质量流量传感器及其制备方法

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