KR20160027571A

KR20160027571A - 반도체 메모리 장치의 결함 메모리 셀 리페어 방법

Info

Publication number: KR20160027571A
Application number: KR1020140115453A
Authority: KR
Inventors: 오지혁; 박기석
Original assignee: 삼성전자주식회사
Priority date: 2014-09-01
Filing date: 2014-09-01
Publication date: 2016-03-10
Also published as: US20160062819A1; KR102233068B1; US9704601B2

Abstract

시스템 매니지먼트 인터럽트와 베이직 입출력 시스템서비스 루틴에 의해 반도체 메모리 장치의 결함 메모리 셀을 리페어하는 방법이 개시된다. 개시된 결함 메모리 셀 리페어 방법은 반도체 메모리 장치로부터 리드된 데이터에 에러가 발생된 경우에 시스템 매니지먼트 인터럽트를 생성하여 베이직 입출력 시스템서비스 루틴이 호출되도록 한다. 그리고, 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하기 위한 리페어 타스크가 수행된다.

Description

반도체 메모리 장치의 결함 메모리 셀 리페어 방법{METHOD FOR REPAIRING DEFECT MEMORY CELLS IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치 및 데이터 처리 시스템에 관한 것으로, 보다 구체적으로 반도체 메모리 장치의 결함 메모리 셀 리페어 방법에 관한 것이다.

프로세서를 가지는 데이터 처리 시스템은 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 메인 메모리를 작업용 메모리로서 활용할 수 있다.

복수의 DRAM을 기판에 탑재한 DRAM 모듈은 프로세서로부터 요청을 받아 메모리 컨트롤 동작을 수행하는 메모리 컨트롤러에 의해 제어된다.

DRAM은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 복수로 구비한다. 임의의 한 메모리 셀이 저장된 데이터를 제대로 유지하기 어렵게 되는 경우에 그 메모리 셀은 결함 메모리 셀이 된다. 결함 메모리 셀은 하드 페일 또는 소프트 페일에 무관하게 리드 에러를 초래하는 메모리 셀을 말한다.

DRAM의 제조 과정에서 하드 페일된 결함 메모리 셀은 리던던시 메모리 영역내에 있는 스페어 메모리 셀로 리페어된다. 리페어 단위는 셀 대 셀, 로우 대 로우, 컬럼 대 컬럼, 블록 대 블록 으로 다양할 수 있다.

DRAM의 출하 후에 위크(weak) 메모리 셀은 리프레쉬 주기가 도래하기 이전에 저장된 데이터를 소실할 수 있다. 이와 같이 DRAM의 동작 중에 소프트 페일된 메모리 셀은 저장된 데이터가 정상적으로 읽혀지지 못하는 리드 에러를 유발할 수 있다.

리드 에러의 교정을 위해 ECC 엔진이 메모리 컨트롤러에 채용될 수 있지만 ECC 엔진에 의한 교정도 한계가 있으므로, 계속적으로 또는 빈번히 리드 에러를 유발하는 결함 메모리 셀을 데이터 처리 시스템의 동작 중에 효과적으로 구제하는 책략이 요구된다.

본 발명이 해결하고자 하는 기술적 과제는, 데이터 처리 시스템의 동작 중에 결함 메모리 셀을 스페어 메모리 셀로 리페어 할 수 있는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은,

반도체 메모리 장치로부터 리드된 데이터에 에러가 발생되었는 지를 체크하고;

상기 리드된 데이터에 에러가 발생될 시, 시스템 매니지먼트 인터럽트를 생성하여 베이직 입출력 시스템서비스 루틴이 호출되도록 하고;

상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하기 위한 리페어 타스크를 수행한다.

본 발명의 개념적 실시 예에 따라, 상기 에러 발생의 체크는 ECC 엔진을 구동함에 의해 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 후 저장하는 동작을 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 결함 셀 정보의 저장은 상기 결함 셀 정보를 2진 데이터로써 저장하는 결함 셀 정보 저장부를 통해 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 하고;

상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들을 스페어 메모리 셀들로 시스템의 런타임 구간에서 리페어하는 것을 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 리페어는 메모리 셀들의 로우 단위로 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 리페어는 메모리 셀들의 컬럼 단위로 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 베이직 입출력 시스템서비스 루틴은 BIOS 메모리에 저장되는 프로그램에 따라 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 반도체 메모리 장치는 스페어 메모리 셀 어레이를 갖는 DRAM일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 시스템 매니지먼트 인터럽트는 DRAM 콘트롤러에 의해 생성될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은,

상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 후 저장하고;

시스템 재부팅이 수행된 경우에, 상기 베이직 입출력 시스템의 POST 동안에 상기 결함 셀 정보를 리드하고;

상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작을 오퍼레이팅 시스템의 로딩 이전에 실행한다.

본 발명의 개념적 실시 예에 따라, 상기 에러 발생의 체크는 ECC 엔진의 동작결과에 따라 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 결함 셀 정보는 BIOS 메모리에 저장될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 결함 셀 정보는 CMOS 메모리에 저장될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은,

상기 리드된 데이터에 에러가 발생 시, 시스템 매니지먼트 인터럽트를 생성하여 베이직 입출력 시스템서비스 루틴이 호출되도록 하고;

상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 하고;

상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작을 시스템의 런타임 구간에서 실행하고;

리페어 동작의 완료 후에 상기 베이직 입출력 시스템 서비스 루틴을 리보크하한 후 이전의 타스크 환경으로 복귀한다.

본 발명의 개념적 실시 예에 따라, 상기 리페어는 전류 블로잉 방식에 의해 메모리 셀들의 로우 단위로 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 리페어는 안티 퓨즈를 이용하여 메모리 셀들의 컬럼 단위로 수행될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 반도체 메모리 장치는 스페어 메모리 셀 어레이를 갖는 SDRAM일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 시스템 매니지먼트 인터럽트는 SDRAM 콘트롤러에 의해 생성될 수 있다.

본 발명의 실시 예에 따르면, 사용자 레벨에서 반도체 메모리 장치의 결함 메모리 셀이 스페어 메모리 셀로 구제된다.

도 1은 본 발명의 개념에 따른 데이터 처리 시스템의 블록도이다.
도 2는 도 1중 메모리 모듈의 일면 형태를 보여주는 예시도이다.
도 3은 도 1에 따른 리페어 타스크 수행의 플로우챠트이다.
도 4는 도 3에 따른 제1 실시 예의 플로우챠트이다.
도 5는 도 3에 따른 제2 실시 예의 플로우챠트이다.
도 6은 도 1중 메모리 컨트롤러의 세부 구성을 보여주는 예시적 블록도이다.
도 7은 도 6중 메모리 컨트롤러와 연결되는 DRAM의 세부 구성을 보여주는 예시적 블록도이다.
도 8은 도 7의 DRAM 내에서 로우 단위의 리페어 원리를 설명하기 위해 제시된 예시적 도면이다.
도 9는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 10은 티에스브이(TSV)를 통해 적층되는 메모리 모듈에 적용된 본 발명의 응용 예를 나타내는 도면이다.
도 11은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.
도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.
도 13은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14는 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 16은 도 15중 하나의 칩의 내부 구성을 보여주는 예시적 블록도이다.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM에 대한 기본적 데이터 억세스 동작과 리페어 동작, 그리고 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 데이터 처리 시스템의 블록도이다.

도 1을 참조하면, 데이터 처리 시스템은 메모리 컨트롤러(100), 메모리 모듈(200), BIOS 메모리(300), 결함 셀 정보 저장부(350), 및 프로세서(400)를 포함할 수 있다.

메모리 모듈(200)은 인쇄회로기판(PCB)에 탑재된 복수의 DRAM들(250a, 250b, ..250n)로 구성된다. 복수의 DRAM들(250a, 250b, ..250n)중에서 임의의 하나의 DRAM(250)은 반도체 메모리 장치로 종종 불려질 것이다.

반도체 메모리 장치는 노말 메모리 셀들 및 스페어 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 상기 노말 메모리 셀들은 메모리 억세스 동작에서 라이트 데이터를 저장하거나 리드 데이터를 출력하기 위해 사용된다. 한편, 스페어 메모리 셀들은 리던던시 메모리 영역에 배치된 셀들로서, 노말 메모리 셀들 중 결함난 노말 메모리 셀들을 구제하기 위해 사용된다. 예를 들어, 임의의 노말 메모리 셀에 결함이 발생된 경우에 스페어 메모리 셀로 대치된다. 따라서, 상기 임의의 노말 메모리 셀을 억세스하고자 하는 어드레스가 인가될 경우에 상기 임의의 노말 메모리 셀에 연결된 워드라인 혹은 컬럼 선택라인이 디세이블되고, 대치된 스페어 메모리 셀에 연결된 스페어 워드라인 혹은 스페어 컬럼 선택라인이 인에이블된다.

리페어의 방식은 다양하게 존재할 수 있지만, 워드라인 단위로 구제하는 로우 단위의 리페어 방식이나 컬럼 선택 라인 단위로 구제하는 컬럼 단위의 리페어 방식이 흔히 이용될 수 있다.

반도체 메모리 장치(250)와 연결된 상기 메모리 컨트롤러(100)는 ECC 엔진의 구동을 통해 반도체 메모리 장치(250)의 메모리 셀들에 대한 데이터 리드 에러를 체크할 수 있다. 결국, 메모리 컨트롤러(100)는 반도체 메모리 장치(250)로부터 리드된 데이터에 에러가 발생되었는 지를 체크하고, 상기 리드된 데이터에 에러가 발생된 경우에 시스템 매니지먼트 인터럽트(SMI)를 생성한다. 시스템 매니지먼트 인터럽트(SMI)는 시스템 버스(SB)를 통해 프로세서(400)로 제공되므로 BIOS 메모리(300)의 베이직 입출력 시스템서비스 루틴이 호출된다.

상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치(250) 내에서 리드 에러를 유발한 결함 메모리 셀들이 스페어 메모리 셀들로 리페어 되도록 하기 위한 리페어 타스크가 수행될 수 있다.

여기서, 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 후 저장하는 동작을 포함할 수 있다.

결함 셀 정보 저장부(350)는 상기 결함 셀 정보를 2진 데이터로써 저장할 수 있다. 상기 결함 셀 정보 저장부(350)를 설치함이 없이도, 상기 결함 셀 정보는 BIOS 메모리(300)에도 저장될 수 있다.

한편, 또 다른 관점에서 상기 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 하고;

상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들을 스페어 메모리 셀들로 시스템의 런타임(run time) 구간에서 리페어하는 것을 포함할 수 있다.

여기서 런타임은 데이터 처리 시스템의 부팅 단계가 완료된 후 오퍼레이팅 시스템에 의해 구동되는 단계를 의미한다. 한편, 부팅 단계 중에서 POST는 파워 온 셀프 테스트를 말하며, 초기 부팅 단계에서 메모리 체크 등을 위해 실행되는 동작 모드이다.

상기 리페어는 메모리 셀들의 로우 단위 혹은 컬럼 단위로 수행될 수 있다.

본 발명의 실시 예에서 리페어 방법은 크게 2가지로 나뉘어질 수 있다.

제1 방법은 메모리 컨트롤러의 기능을 추가함이 없이도 시스템의 재부팅 이후에 실질적인 리페어를 수행하는 방법이다. 제2 방법은 메모리 컨트롤러의 기능 지원 시에 시스템의 런타임 구간에서 상기 결함 메모리 셀들을 스페어 메모리 셀들로 리페어하는 방법이다.

제1 방법에 따른 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은,

시스템의 런타임에서는 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보가 일단 저장된다.

그리고, 시스템 재부팅이 수행되면, 상기 베이직 입출력 시스템의 POST 동안에 상기 결함 셀 정보가 리드된다. 상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작이 오퍼레이팅 시스템의 로딩 이전에 실행된다.

상기 베이직 입출력 시스템서비스 루틴은 BIOS 메모리에 저장되는 프로그램에 따라 수행될 수 있다.

제2 방법에 따른 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은,

상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 하는 동작 단계들이 시스템의 런타임 구간에서 실행된다.

또한, 상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작이 시스템의 런타임 구간에서 역시 실행된다. 이 경우에는 시스템 재부팅 후에 리페어가 수행되는 것이 아니므로 결함 셀 정보가 별도로 저장되지 않을 수 있다. 시스템의 사용자가 인식하지 못하는 가운데, 런타임 구간에서 리페어 수행이 자동으로 구현될 수 있다.

리페어 동작의 완료 후에 상기 베이직 입출력 시스템 서비스 루틴은 리보크되고, 처리 타스크는 이전의 타스크 환경으로 복귀된다.

상기 리페어는 반도체 메모리 장치 내에 설치된 안티 퓨즈를 전류 블로잉 방식으로 럽쳐링함에 의해 수행될 수 있다.

상기 반도체 메모리 장치는 스페어 메모리 셀 어레이를 갖는 DRAM, 또는 동기 DRAM(SDRAM)일 수 있다. DRAM일 경우에 메모리 컨트롤러(100)는 DRAM 콘트롤러로서 기능하고, SDRAM일 경우에 메모리 컨트롤러(100)는 SDRAM 콘트롤러로서 기능할 수 있다.

메모리 컨트롤러(100)는 프로세서 또는 마이크로프로세서 등과 같은 호스트와 연결될 수 있다. 상기 메모리 컨트롤러(100)는 호스트인 프로세서(400)로부터 데이터 리드 요청이나 데이터 라이트 요청이 수신될 시, 상기 반도체 메모리 장치(250)로 리드 커맨드나 라이트 커맨드를 인가한다.

상기 반도체 메모리 장치(250)는 메모리 컨트롤러(100)로부터 커맨드, 어드레스, 데이터를 수신한다. 또한, 상기 반도체 메모리 장치(250)는 메모리 셀로부터 리드된 데이터를 메모리 컨트롤러(100)로 출력한다.

메모리 컨트롤러(100)는 DRAM에 결함 또는 불량이 발생한 경우에 SMI를 생성할 수 있다.

상기 반도체 메모리 장치(250)는 2개의 다이들로 이루어져 하나의 멀티 채널 반도체 장치를 구성할 수도 있다. 결국 하나의 다이는 하나의 칩이 되며, 2 칩들 중 제1 칩은 웨이퍼 상에서 제조된 제1 다이이고, 제2 칩은 상기 웨이퍼와 동일 웨이퍼 상에서 제조되거나 다른 웨이퍼 상에서 제조된 제2 다이일 수 있다.

다이는 웨이퍼 상에서 제조된 개별 칩을 의미한다. 웨이퍼 상에서 분리되기 이전의 복수의 다이들은 각기 하나의 개별 칩을 이루기 위해 다양한 반도체 제조 공정을 거쳐 한꺼번에 제조된다. 산화공정, 포토리소그래피 공정, 박막 형성 공정, 식각공정, 또는 CMP 공정은 다양한 반도체 제조 공정 중의 하나일 수 있다.

도 2는 도 1중 메모리 모듈의 일면 형태를 보여주는 예시도이다.

도 2를 참조하면, 메모리 모듈(200)은 인쇄회로기판(240)에 탑재된 복수의 DRAMs(250a-250n)으로 구성될 수 있다. 메모리 모듈(200)은 데이터 처리 시스템에 마련된 슬롯에 삽입되어 상기 메모리 컨트롤러(100)와 전기적으로 접속되기 위한 탭 영역(220)을 가진다.

복수의 DRAMs(250a-250n)내에서 메모리 셀들은 동작 중에 PVT 변화 등의 동작환경 변화나 사용시간의 경과에 따라 소프트 페일될 수 있다.

도 3은 도 1에 따른 리페어 타스크 수행의 플로우챠트이다.

도 3을 참조하면, 개념적 실시 예에 따른 반도체 메모리 장치의 결함 메모리 셀 리페어 방법은, 반도체 메모리 장치로부터 리드된 데이터에 에러가 발생되었는 지를 ECC 엔진을 구동을 통해 체크하는 것으로부터 시작된다.

리드된 데이터에 에러가 발생될 시, S310 단계에서 시스템 매니지먼트 인터럽트를 생성하여 베이직 입출력 시스템서비스 루틴이 호출되도록 한다.

S320 단계에서 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하기 위한 리페어 타스크가 수행된다.

리페어 타스크의 준비완료 또는 직접적 수행의 완료를 위해, 재부팅 시 리페어 실행이 되도록 하기 위하여 결함 셀 정보를 저장하거나, DRAM 내의 결함 메모리 셀들을 스페어 메모리 셀들로 직접적으로 리페어하는 S330 단계가 수행된다.

도 4는 도 3에 따른 제1 실시 예의 플로우챠트이다.

도 4는 상기 제1 방법을 나타내는 것으로, 시스템의 재부팅 이후에 실질적인 리페어가 수행된다.

도 4를 참조하면, S410 단계에서 시스템의 부팅 동작이 시작되고 난 후, S412 단계에서 오퍼레이팅 시스템(OS) 로딩 하에 미리 설정된 동작이 실행된다. 여기서, 프로세서(400)는 미리 설정된 동작을 실행하기 위해 메모리 모듈(200)의 반도체 메모리 장치(250)를 작업용 메모리로서 활용한다. 메모리 컨트롤러(100)는 반도체 메모리 장치(250)를 억세스하여 선택된 메모리 셀에 라이트 데이터를 쓰거나 선택된 메모리 셀로부터 데이터를 리드한다. 리드된 데이터는 시스템 버스(SB)를 통해 프로세서로 제공된다.

선택된 메모리 셀이 소프트 페일된 상태라면 리드된 데이터는 에러를 포함할 수 있다. 메모리 컨트롤러(100)는 리드된 데이터를 ECC 엔진으로써 체크함에 의해 ECC 에러가 발생되었는 지의 유무를 판단할 수 있다.

S414 단계에서, ECC 에러가 발생된 것이 체크되면, 메모리 컨트롤러(100)는 본 발명에 따른 리페어 타스크를 수행하기 위하여 S416 단계에서 SMI를 생성한다. 생성된 SMI는 시스템 버스(SB)를 통해 프로세서(400)로 인가된다. 상기 프로세서(400)는 SMI가 요청되면 현재 수행되던 타스크를 중지하고 베이직 입출력 시스템 (BIOS) 서비스 루틴을 호출(인보크)한다. 따라서, S418 단계에서의 BIOS 서비스 루틴의 호출이 실행된다.

BIOS 서비스 루틴이 실행되면 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 S420 단계에서 체크되고 체크된 결함 셀 정보가 결함 셀 정보 저장부 (350)혹은 BIOS 메모리(300)에 저장된다.

S420 단계는 시스템의 런타임에서 베이직 입출력 시스템 서비스 루틴의 실행 동안에 수행된다. 베이직 입출력 시스템서비스 루틴은 BIOS 메모리(300)에 저장되는 프로그램에 따라 수행될 수 있다.

상기 S420 단계에서의 동작이 종료되면 S422 단계가 수행된다. S422 단계는 BIOS 서비스 루틴을 탈출하는 단계이다. 따라서, BIOS 서비스 루틴으로 진입되기 이전의 타스크로 처리 타스크가 리턴된다. 여기서, 리페어 동작이 시스템 재부팅 후에 POST 단계에서 실행될 수 있도록 하기 위해 리페어 플래그가 세트될 수 있다.

상기 리페어 플래그는 상기 메모리 컨트롤러(100)내의 레지스터, 결함 셀 정보 저장부 (350), 또는 BIOS 메모리(300)에 저장될 수 있다.

상기 데이터 처리 시스템이 파워 오프된 후, S424 단계에서 시스템 재부팅이 수행되면, S426 단계에서 상기 베이직 입출력 시스템(BIOS)의 POST 동안에 상기 결함 셀 정보가 리드된다. 또한, S426 단계에서 상기 리드된 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작이 오퍼레이팅 시스템(OS)의 로딩 이전에 실행된다.

S428 단계는 OS 로딩을 위해 리페어 동작을 완료하는 단계이다. 리페어 동작이 완료되면 메모리 모듈(200)로 OS 로딩이 수행된다.

도 4에 따르면, 시스템의 런타임 구간에서 결함 셀 정보가 저장되었다가 시스템이 재부팅되면 사용자 레벨에서 반도체 메모리 장치의 결함 메모리 셀이 스페어 메모리 셀로 구제된다.

도 5는 도 3에 따른 제2 실시 예의 플로우챠트이다.

도 5는 상기한 바와 같은 제2 방법을 구체적으로 나타낸 것으로서, 메모리 컨트롤러의 기능 지원 시에 시스템의 런타임 구간에서 상기 결함 메모리 셀들을 스페어 메모리 셀들로 리페어하는 방법이다.

도 5를 참조하면, S510 단계에서 시스템의 부팅 동작이 시작되고 난 후, S512 단계에서 오퍼레이팅 시스템(OS) 로딩 하에 미리 설정된 동작이 실행된다. 여기서, 프로세서(400)는 미리 설정된 동작을 실행하기 위해 메모리 모듈(200)의 반도체 메모리 장치(250)를 작업용 메모리로서 활용한다. 메모리 컨트롤러(100)는 반도체 메모리 장치(250)를 억세스하여 선택된 메모리 셀에 라이트 데이터를 쓰거나 선택된 메모리 셀로부터 데이터를 리드한다. 리드된 데이터는 시스템 버스(SB)를 통해 프로세서(400)로 제공된다.

S514 단계에서, ECC 에러가 발생된 것이 체크되면, 메모리 컨트롤러(100)는 본 발명에 따른 제2 방법의 리페어 타스크를 수행하기 위하여 S516 단계에서 SMI를 생성한다. 생성된 SMI는 시스템 버스(SB)를 통해 프로세서(400)로 인가된다. 상기 프로세서(400)는 SMI가 요청되면 현재 수행되던 타스크를 중지하고 베이직 입출력 시스템 (BIOS) 서비스 루틴을 호출한다. 따라서, S518 단계에서의 BIOS 서비스 루틴의 호출이 실행된다.

BIOS 서비스 루틴이 실행되면 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들에 관련된 결함 셀 정보가 체크된다. S520 단계는 시스템의 런타임에서 베이직 입출력 시스템 서비스 루틴의 실행 동안에 수행된다. 베이직 입출력 시스템서비스 루틴은 BIOS 메모리(300)에 저장되는 프로그램에 따라 수행될 수 있다.

상기 S520 단계에서 결함 셀 정보가 체크되면, S522 단계에서 상기 결함 셀 정보가 리드된다. 또한, S522 단계에서 상기 리드된 결함 셀 정보에 근거하여 상기 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하는 리페어 동작이 시스템의 런타임 구간에서 실행된다.

리페어 동작이 종료되면 S524 단계가 수행된다. S524 단계는 BIOS 서비스 루틴을 탈출하는 단계이다. 따라서, BIOS 서비스 루틴으로 진입되기 이전의 타스크로 처리 타스크는 리턴된다.

도 5에 따르면, 시스템의 런타임 구간에서 결함 셀 정보가 체크되었다가 시스템 재부팅 없이도 사용자 레벨에서 반도체 메모리 장치의 결함 메모리 셀이 스페어 메모리 셀로 구제된다. 이 경우에는 시스템 재부팅 후에 리페어가 수행되는 것이 아니므로 결함 셀 정보가 시스템의 파워 오프 시 까지 별도로 저장되지 않아도 된다. 결국, 시스템의 사용자가 인식하지 못하는 가운데, 런타임 구간에서 리페어 수행이 자동으로 구현될 수 있다.

상기 리페어 동작은 반도체 메모리 장치 내에 설치된 안티 퓨즈를 전류 블로잉 방식으로 럽쳐링함에 의해 구현될 수 있다.

도 6은 도 1중 메모리 컨트롤러의 세부 구성을 보여주는 예시적 블록도이다.

도 6을 참조하면, 메모리 컨트롤러(100)는 이벤트 핸들러(120)를 포함한다. 이벤트 핸들러(120)는 ECC 엔진(108), 리페어 매니저(110), SMI 발생부(112)를 포함할 수 있다.

상기 ECC 엔진(108)은 리드 데이터 또는 라이트 데이터에 대한 ECC 동작을 수행하여 비트 에러를 교정한다. 상기 리페어 매니저(110)는 상기 ECC 엔진(108)의 에러 교정 결과에 따라 SMI 발생 제어신호를 활성화한다. SMI 발생 제어신호가 활성화되면, SMI 발생부(112)로부터 SMI 가 생성된다. 상기 SMI는 시스템 버스(SB)와 연결된 버스 인터페이스(102)를 통해 프로세서(400)로 제공된다.

메모리 컨트롤러(100)는 상기 버스 인터페이스(102)이외에도, 메모리 인터페이스(104), 콤포넌트 인터페이스(106)를 추가적으로 가질 수 있다.

메모리 인터페이스(104)는 DRAM 등으로 이루어진 메모리(250)와 메모리 컨트롤러(100)간의 인터페이싱을 담당한다.

콤포넌트 인터페이스(106)는 BIOS 메모리(300)등과 같은 불휘발성 메모리 소자(320)와 메모리 컨트롤러(100)간의 인터페이싱을 담당한다.

비록 도 6에서 메모리로서 DRAM이 연결되었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다.

에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.

이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.

STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.

STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.

도 7은 도 6중 메모리 컨트롤러와 연결되는 DRAM의 세부 구성을 보여주는 예시적 블록도이다.

도 7을 참조하면, DRAM(250)은 리페어 회로(262), 안티퓨즈 어레이(261), 및 메모리 셀 어레이(270)를 포함한다. 상기 리페어 회로(262)는 리페어 동작에서 인가되는 어드레스에 응답하여 안티퓨즈 어레이(261)내의 대응되는 안티퓨즈들로 블로잉 전류가 인가되도록 하는 역할을 한다. 이에 따라, 메모리 셀 어레이(270)의 노말 메모리 셀 블록(272)내의 결함 메모리 셀들은 스페어 메모리 셀 블록(274)내의 스페어 메모리 셀들로 대치된다. 즉, 메모리 억세스 동작 시 결함 메모리 셀들을 억세스하는 어드레스가 인가될 때 상기 안티퓨즈 어레이(161)에 저장된 리던던시 정보에 의해 결함 메모리 셀들 대신에 스페어 메모리 셀들이 억세스되는 것이다. 상기 리페어는 로우 단위 혹은 컬럼 단위로 수행될 수 있다.

비록 도면에서는 메모리 컨트롤러(100)가 ECC 엔진(108)과 리페어 매니저(110)를 포함하는 것으로 되어 있지만, 상기 메모리 컨트롤러(100)는 도 6과 같은 회로 구성들을 더 포함할 수 있다.

도 8은 도 7의 DRAM 내에서 로우 단위의 리페어 원리를 설명하기 위해 제시된 예시적 도면이다.

도 8을 참조하면, 메모리 셀 어레이(270)는 노말 메모리 셀 블록(272)과 스페어 메모리 셀 블록(174)을 포함한다. 노말 메모리 셀 블록(272)은 메모리 뱅크를 구성하는 일부일 수 있으며, 복수의 메모리 뱅크들이 메모리 셀 어레이(270)를 구성할 수 있다.

노말 메모리 셀 블록(272)은 복수의 노말 워드라인들(NWL-NWLn)에 각기 연결된 복수의 노말 메모리 셀들을 포함한다. 하나의 노말 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀일 수 있다.

스페어 메모리 셀 블록(274)은 복수의 스페어 워드라인들(SWL1-SWL3)에 각기 연결된 복수의 스페어 메모리 셀들을 포함한다. 하나의 스페어 메모리 셀은 하나의 노말 메모리 셀과 동일한 DRAM 셀일 수 있다.

도 8에서 노말 워드라인들(NWL-NWLn) 중에서 제3 노말 워드라인(NWL)에 연결된 복수의 노말 메모리 셀들 중 적어도 하나가 결함난 것으로 판명된 경우에, 로우 단위로 대치되는 것이 보여진다. 즉, 제3 노말 워드라인(NWL)은 리페어 수행에 의해 제1 스페어 워드라인(SWL1)으로 대치된다.

메모리 억세스 동작 시 결함 메모리 셀들의 로우(row)를 억세스하는 로우 어드레스가 인가될 때 상기 안티퓨즈 어레이(161)에 저장된 리던던시 정보에 의해 제3 노말 워드라인(NWL)대신에 제1 스페어 워드라인(SWL1)이 인에이블 된다.

도 8의 경우에는 로우 단위의 리페어 스킴이 설명되었으나 컬럼 어드레스에 응답하여 컬럼 단위의 대치를 행하는 리페어도 구현 가능함은 물론이다.

도 9는 컴퓨팅 디바이스에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 9를 참조하면, 컴퓨팅 디바이스는 DRAM(4520)과 메모리 컨트롤러(4510)를 구비하는 메모리 시스템(4500)을 포함할 수 있다. 컴퓨팅 디바이스는 정보처리 장치나 컴퓨터 등을 포함할 수 있다. 일 예로, 컴퓨팅 디바이스는 메모리 시스템(4500) 이외에, 시스템 버스(4250)에 각기 전기적으로 연결된 모뎀(MODEM:4400), CPU(4100), 램(4200), 유저 인터페이스(4300)를 포함할 수 있다. 메모리 시스템(4500)에는 CPU(4100)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.

상기 DRAM(4520)이 DDR4 DRAM 인 경우에 상기 DRAM(4520)은 모노 패키지 내에서 2개 이상의 다이들로 만들어질 수 있다. 또한, 메모리 컨트롤러(4510)가 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 수행되도록 하는 경우에 컴퓨팅 디바이스의 리드 에러가 최소화 또는 방지되어 동작 퍼포먼스가 개선된다.

컴퓨팅 디바이스는 솔리드 스테이트 디스크(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)에도 적용될 수 있다. 일 예로, 메모리 시스템(4500)은 SSD로 구성될 수 있으며, 이 경우 컴퓨팅 디바이스는 대용량의 데이터를 메모리 시스템(4500)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.

상기 메모리 시스템(4500)은 도 7에서와 같은 메모리 시스템으로도 구현될 수 있으므로, 컴퓨팅 디바이스의 퍼포먼스가 개선될 수 있다. 상기 메모리 컨트롤러(4510)는 DRAM(4520)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.

CPU(4100)는 호스트로서 기능하며 컴퓨팅 디바이스의 제반 동작을 제어한다.

상기 CPU(4100)과 상기 메모리 컨트롤러(4510)간의 호스트 인터페이스는 호스트와 메모리 컨트롤러(4500) 사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 메모리 컨트롤러(4510)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.

도 9와 같은 디바이스는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로도 제공될 수도 있다.

도 10은 티에스브이(TSV)를 통해 적층되는 메모리 모듈에 적용된 본 발명의 응용 예를 나타내는 도면이다.

도 10을 참조하면, 최하위층에 인터페이스 칩(3010)이 위치하고 그 위로 메모리 칩들(3100, 3200, 3300, 3400)이 위치한다. 각 메모리 칩들은 (3100, 3200, 3300, 3400)은 복수의 다이들로 구성될 수 있다. 칩과 칩사이는 마이크로 펌프 (uBump)를 통해 연결되고 칩들 간의 커맨드, 어드레스, 데이터는 TSV (Through Silicon Via)(3500)를 통해 연결될 수 있다. 예컨대, 적층 칩의 개수는 2 또는 그 이상 일 수 있다.

도 10의 경우에 상기 메모리 칩들(3100, 3200, 3300, 3400)은 2개 이상의 다이들로 만들어진 멀티 채널 반도체 장치로 각기 구현될 수 있다. 도 10이 메모리 하나의 메모리 모듈을 구성 시에 메모리 모듈은 전술한 바와 같이 메모리 컨트롤러와 연결될 수 있다. 상기 메모리 칩들의 동작 중에 ECC 에러가 발생되면, 메모리 컨트롤러는 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 수행되도록 한다. 따라서, 메모리 모듈에서의 리드 에러가 최소화 또는 방지되어 동작 퍼포먼스가 개선된다.

도 11은 전자 시스템에 적용된 본 발명의 응용 예를 나타낸 도면이다.

도 11을 참조하면, 시스템 버스(3250)를 통해 DRAM(3500)과, 중앙처리장치(CPU:3150)와, 유저 인터페이스(3210)가 서로 연결된다.

전자 시스템이 휴대용 전자기기인 경우에 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

상기 DRAM(3500)은 2개 이상의 다이들(3550,3551)을 하나의 패키지로 패키징한 구성일 수 있다. 예를 들어, DRAM(3500)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

한편, 도 11에서 상기 버스(3250)에는 플래시 메모리가 더 연결될 수 있다. 그러나 이에 한정됨이 없이 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

도 11의 경우에는 CPU(3150)가 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 수행되도록 할 수 있으므로, 전자 시스템의 리드 에러가 최소화 또는 방지되어 동작 퍼포먼스가 개선된다.

도 12는 옵티컬 I/O 스키마에 적용된 본 발명의 응용 예를 도시한 블록도 이다.

도 12를 참조하면, 고속 옵틱 I/0를 채용한 메모리 시스템(30)은, PCB 기판(31)에 탑재된 메모리 컨트롤러로서의 칩셋(40)과 복수의 메모리 모듈들(50,60)을 포함할 수 있다. 상기 메모리 모듈들(50,60)은 상기 PCB 메인 기판(31)상에 설치된 슬롯들(35_1,35_2)에 각기 삽입된다. 하나의 메모리 모듈(50)은 커넥터(57), 멀티 채널 DRAM들(55_1-55_n), 옵티컬 I/O 입력부(51), 및 옵티컬 I/O 출력부(53)를 포함할 수 있다.

상기 옵티컬 I/O 입력부(51)는 인가되는 광신호를 전기신호로 변환하기 위한 광-전 변환 소자, 예컨대 포토다이오드(photodiode)를 포함할 수 있다. 따라서 상기 광-전 변환 소자로부터 출력된 전기신호는 메모리 모듈(50)로 수신된다. 상기 옵티컬 I/O 출력부(53)는 메모리 모듈(50)로부터 부터 출력된 전기신호를 광신호로 변환하기 위한 전-광 변환 소자, 예컨대 레이저 다이오드(laser diode)를 포함할 수 있다. 필요한 경우에 상기 옵티컬 I/O 출력부(53)는 광원으로부터 출력된 신호를 변조하기 위한 광변조기를 더 포함할 수 있다.

광 케이블(33)은 상기 메모리 모듈(50)의 상기 옵티컬 I/O 입력부(51)와 상기 칩셋(40)의 옵티컬 전송부(41_1)사이의 광통신을 담당한다. 상기 광통신은 초당 수십 기가비트 이상의 대역폭을 가질 수 있다. 상기 메모리 모듈(50)은 상기 칩셋(40)의 신호라인들(37,39)로부터 인가되는 신호들 또는 데이터를 상기 커넥터(57)를 통해 수신할 수 있으며, 상기 광 케이블(33)을 통해 상기 칩셋(40)과 고속 데이터 통신을 수행할 수 있다.한편, 미설명된 라인들(37,39)에 설치된 저항들(Rtm)은 터미네이션 저항들이다.

도 12와 같이 옵티컬 I/O 구조를 채용하는 메모리 시스템(30)의 경우에도 본 발명의 개념에 따른 리페어 스킴이 유저 레벨에서 구현될 수 있다.

따라서, 칩셋(40)은 리드 에러의 검출 시에 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 BIOS 코드에 의해 수행되도록 할 수 있다. 따라서, 메모리 시스템(30)의 리드 에러가 최소화 또는 방지되어 리드 동작 퍼포먼스가 개선된다.

도 12의 메모리 시스템에서 상기 멀티 채널 DRAM들(55_1-55_n)은 유저 데이터 버퍼로서 사용될 수 있다.

도 13은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 13을 참조하면, 휴대용 멀티미디어 기기(500)는 AP(510), 메모리 디바이스(520), 스토리지 디바이스(530), 통신 모듈(540), 카메라 모듈(550), 디스플레이 모듈(560), 터치 패널 모듈(570), 및 파워 모듈(580)을 포함할 수 있다.

상기 AP(510)는 데이터 프로세싱 기능을 수행할 수 있다.

도 13에서, 상기 메모리 디바이스(520)은 도 7에서와 같은 DRAM으로 구성될 수 있다. 따라서, AP(510)는 상기 메모리 디바이스(520)에서의 리드 에러의 검출 시에 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 BIOS 코드에 의해 수행되도록 할 수 있다. 따라서, 휴대용 멀티미디어 기기의 동작 퍼포먼스가 개선된다.

상기 AP(510)에 연결된 통신 모듈(540)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀으로서 기능할 수 있다.

스토리지 디바이스(530)는 대용량의 정보 저장을 위해 노어 타입 혹은 낸드 타입 플래시 메모리로서 구현될 수 있다.

상기 디스플레이 모듈(560)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 구현될 수 있다. 상기 디스플레이 모듈(560)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

터치 패널 모듈(570)은 단독으로 혹은 상기 디스플레이 모듈(560) 상에서 터치 입력을 상기 AP(510)로 제공할 수 있다.

상기 휴대용 멀티미디어 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 휴대용 멀티미디어 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

상기 파워 모듈(580)은 휴대용 멀티미디어 기기의 파워 매니지먼트를 수행한다. 결국, 기기 내에 PMIC 스킴이 적용되는 경우에 휴대용 멀티미디어 기기의 파워 세이빙이 달성된다.

카메라 모듈(550)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 AP(510)와 연결된다.

비록 도면에는 도시되지 않았지만, 상기 휴대용 멀티미디어 기기에는 또 다른 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

도 14는 퍼스널 컴퓨터에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 14를 참조하면, 퍼스널 컴퓨터(700)는 프로세서(720), 칩셋(722), 데이터 네트워크(725), 브릿지(735), 디스플레이(740), 불휘발성 스토리지(760), DRAM(770), 키보드(736), 마이크로폰(737), 터치부(738), 및 포인팅 디바이스(739)를 포함할 수 있다.

도 14에서, DRAM(770)은 도 7과 같이 구성될 수 있다. 메모리 컨트롤러로서 기능하는 칩셋(722)은 리드 에러의 검출 시에 도 4나 도 5에서와 같이 SMI를 생성하고 리페어 타스크가 BIOS 코드에 의해 수행되도록 할 수 있다. 따라서, 퍼스널 컴퓨터(700)의 데이터 리드 에러가 최소화 또는 방지되어 리드 동작 퍼포먼스가 개선된다.

상기 칩셋(722)은 DRAM(770)으로 코맨드, 어드레스, 데이터, 또는 기타 제어 신호를 인가할 수 있다.

프로세서(720)는 호스트로서 기능하며 퍼스널 컴퓨터(700)의 제반 동작을 제어한다.

상기 프로세서(720)과 상기 칩셋(722)간의 호스트 인터페이스는 데이터 통신을 수행하기 위한 다양한 프로토콜들을 포함한다.

상기 불휘발성 스토리지(760)는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 14와 같은 퍼스널 컴퓨터는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 로 변경 또는 확장될 수도 있다.

도 15는 멀티채널 반도체 메모리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 15를 참조하면, 멀티 채널 반도체 장치(250)는 4개의 다이들로 구성된 4개의 칩들(251,252,253,254)을 포함한다.

제1 칩(251)과 제2 칩(252) 사이에는 제1 인터커넥션이 형성되고, 제3 칩(253)과 제4 칩(254) 사이에는 제2 인터커넥션이 형성된다.

모노 패키지내에서 상기 멀티 채널 반도체 장치(250)는 4개의 채널을 구비한다.

제1 칩(251)과 제2 칩(252)은 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.

제3 칩(253)과 제4 칩(254)도 2개의 다이들로 구성되어 있지만, 모노 다이에서 제조된 2채널 반도체 메모리 장치와 동일한 데이터 입출력 동작을 수행할 수 있다.

도 15에서 상기 멀티 채널 반도체 장치(250)는 도 7과 같이 DRAM으로 구성될 수 있다. 상기 멀티 채널 반도체 장치(250)가 메모리 모듈로 구성되어 메모리 시스템의 일부를 구성하는 경우에 메모리 컨트롤러는 SMI를 생성하고 BIOS 코드가 호출되도록 할 수 있다. 이에 따라 상기 멀티 채널 반도체 장치(250)내의 결함 메모리 셀들이 스페어 메모리 셀들로 리페어될 수 있다.

도 16은 도 15중 하나의 칩의 내부 구성을 보여주는 예시적 블록도이다.

도 16을 참조하면, 예를 들어 제1 칩(251)에 대한 회로 블록구성이 나타나 있다.

제1 칩(251)은, 메모리 셀 어레이(270), 센스앰프 및 입출력 회로(268), I/O 버퍼(269), 버퍼(262), 로우 디코더(264), 컬럼 디코더(266), 및 제어 회로(261)를 포함할 수 있다.

상기 메모리 셀 어레이(270)는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 메모리 셀들로 구성될 수 있다. 메모리 셀들은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 도면에서, 상기 메모리 셀 어레이(270)는 4개의 뱅크들로 나뉘어져 있으나 이는 실시 예에 불과하며 1 뱅크 이상으로 설계될 수 있다.

상기 제어 회로(261)는 인가되는 콘트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하는 내부 제어 신호를 발생한다.

상기 버퍼(262)는 인가되는 어드레스를 수신하여 버퍼링을 수행한다. 상기 내부 제어 신호에 응답하여 상기 버퍼(262)는 메모리 셀 어레이의 행을 선택하는 로우 어드레스를 로우 디코더(264)로 제공하고, 메모리 셀 어레이의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(266)로 제공한다.

상기 버퍼(262)는 인가되는 커맨드를 수신하여 버퍼링을 수행한다. 상기 커맨드는 상기 제어 회로(261)로 인가되어 디코딩된다.

상기 로우 디코더(264)는 상기 내부 제어 신호에 응답하여 상기 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(270)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 구동된다.

상기 컬럼 디코더(266)는 상기 내부 제어 신호에 응답하여 상기 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행된다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트라인(Bit Line)들 중 선택된 비트라인이 구동된다.

상기 센스 앰프 및 입출력 회로(268)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱한다.

상기 I/O 버퍼(269)는 입출력되는 데이터를 버퍼링한다. 리드 동작 모드에서 상기 I/O 버퍼(269)는 상기 센스 앰프 및 입출력 회로(268)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력한다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들어, 시스템 매니지먼트 인터럽트를 메모리 컨트롤러에서 발생하는 것 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 리페어의 세부 구현 방식을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM 을 포함하는 반도체 장치를 위주로 하여 설명되었으나, 이에 한정됨이 없이 MRAM 등과 같은 타의 반도체 메모리 장치에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 메모리 컨트롤러
200: 메모리 모듈
300: BIOS 메모리
400: 프로세서

Claims

반도체 메모리 장치로부터 리드된 데이터에 에러가 발생되었는 지를 체크하고;
상기 리드된 데이터에 에러가 발생될 시, 시스템 매니지먼트 인터럽트를 생성하여 베이직 입출력 시스템서비스 루틴이 호출되도록 하고;
상기 베이직 입출력 시스템 서비스 루틴의 실행 동안에 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 스페어 메모리 셀들로 리페어되도록 하기 위한 리페어 타스크를 수행하는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제1항에 있어서, 상기 에러 발생의 체크는 ECC 엔진을 구동함에 의해 수행되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제1항에 있어서, 상기 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 후 저장하는 동작을 포함하는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제3항에 있어서, 상기 결함 셀 정보의 저장은 상기 결함 셀 정보를 2진 데이터로써 저장하는 결함 셀 정보 저장부를 통해 수행되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제1항에 있어서, 상기 리페어 타스크는 상기 반도체 메모리 장치 내에서 리드 에러를 유발한 결함 메모리 셀들이 가지는 결함 셀 정보를 체크 하고;
상기 결함 셀 정보에 근거하여 상기 결함 메모리 셀들을 스페어 메모리 셀들로 시스템의 런타임 구간에서 리페어하는 것을 포함하는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제5항에 있어서, 상기 리페어는 메모리 셀들의 로우 단위로 수행되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제5항에 있어서, 상기 리페어는 메모리 셀들의 컬럼 단위로 수행되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제1항에 있어서, 상기 베이직 입출력 시스템서비스 루틴은 BIOS 메모리에 저장되는 프로그램에 따라 수행되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제1항에 있어서, 상기 반도체 메모리 장치는 스페어 메모리 셀 어레이를 갖는 DRAM인 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.
제9항에 있어서, 상기 시스템 매니지먼트 인터럽트는 DRAM 콘트롤러에 의해 생성되는 반도체 메모리 장치의 결함 메모리 셀 리페어 방법.