KR20160023988A - 표시장치 - Google Patents

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Abstract

본 발명은 표시패널과 구동부를 포함한다. 표시패널에는 서브 픽셀이 포함되며, 영상을 표시한다. 구동부는 표시패널을 구동하며, 표시패널의 서브 픽셀에 구동신호를 공급한다. 서브 픽셀은 하부기판 상에 형성된 데이터라인에 중첩된 박막 트랜지스터를 포함한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마액정패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들이 포함된 표시패널에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
한편, 액정표시장치나 유기전계발광표시장치는 고해상도 및 대형화 추세에 대응하여 표시패널에 포함된 서브 픽셀의 투과율과 개구율을 향상시켜야 함은 물론 생산 수율 등을 향상하기 위해 마스크 공정을 저감해야 하는 등의 문제가 대두하고 있다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시패널에 포함된 서브 픽셀의 투과율과 개구율을 향상시키고, 생산 수율 등을 향상하기 위해 마스크 공정을 저감함과 더불어 소자의 신뢰성을 향상시킬 수 있는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널과 구동부를 포함한다. 표시패널에는 서브 픽셀이 포함되며, 영상을 표시한다. 구동부는 표시패널을 구동하며, 표시패널의 서브 픽셀에 구동신호를 공급한다. 서브 픽셀은 하부기판 상에 형성된 데이터라인에 중첩된 박막 트랜지스터를 포함한다.
박막 트랜지스터는 데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩될 수 있다.
박막 트랜지스터는 드레인전극과 소오스전극의 형상 및 위치가 비대칭할 수 있다.
박막 트랜지스터는 드레인전극과 소오스전극이 서로 다른 높이에 위치하게 되고, 드레인전극과 소오스전극 중 하나는 채널영역과 동일한 높이에 위치할 수 있다.
박막 트랜지스터는 채널영역이 데이터라인에 대응하여 직선을 이루거나 서브 픽셀의 개구영역을 향하도록 사선을 이룰 수 있다.
박막 트랜지스터는 드레인전극과 소오스전극 중 하나가 서브 픽셀의 개구영역까지 연장되어 화소전극이 될 수 있다.
표시패널은 제1서브 픽셀을 포함하고, 제1서브 픽셀은 하부기판 상에 형성된 제i데이터라인과, 제i데이터라인 상에 위치하고 제i데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함할 수 있다.
표시패널은 제1서브 픽셀의 하부에 위치하는 제2서브 픽셀을 포함하고, 제2서브 픽셀은 하부기판 상에 형성된 제i데이터라인과, 제i데이터라인 상에 위치하고 제i데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함하고, 제1서브 픽셀은 제j게이트라인에 연결되고 제2서브 픽셀은 제j게이트라인의 다음 라인에 위치하는 제k게이트라인에 연결될 수 있다.
표시패널은 제1서브 픽셀의 하부에 위치하는 제2서브 픽셀을 포함하고, 제2서브 픽셀은 제i데이터라인과 인접하는 제j데이터라인과, 제j데이터라인 상에 위치하고 제j데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함하고, 제1서브 픽셀과 제2서브 픽셀은 제j게이트라인에 공통으로 연결될 수 있다.
서브 픽셀은 하부기판 상에 형성된 데이터금속과, 데이터금속 상에 형성되고 데이터금속을 노출하는 제1콘택홀을 갖는 적어도 하나의 하부 절연막과, 절연막 상에 형성되고 데이터금속에 연결된 반도체층과, 반도체층 상에 형성되고 제1콘택홀과 인접하는 위치에 형성된 상부 절연막과, 상부 절연막 상에 형성된 게이트금속을 포함할 수 있다.
본 발명은 박막 트랜지스터가 종래와 같이 개구영역 내에 존재하지 않고 비개구영역에 해당하는 데이터라인과 중첩하도록 형성되므로 서브 픽셀의 투과율과 개구율을 모두 향상시킬 수 있다. 또한, 본 발명은 하부기판의 바로 위에 데이터금속을 형성하고 박막 트랜지스터의 반도체층을 외광으로부터 보호하여 소자의 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 박막 트랜지스터의 구조 및 공정을 혁신적으로 변경함에 따라 전극이나 전극 간의 접촉 구조를 간소화할 수 있게 되어 증착 공정, 포토 공정, 마스크 공정 등을 생략할 수 있게 되므로 생산 수율을 향상시킬 수 있다.
도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도.
도 3은 본 발명의 제1실시예에 따른 서브 픽셀의 평면도.
도 4는 본 발명의 제1실시예의 변형예에 따른 서브 픽셀의 평면도.
도 5 내지 도 9는 도 3 및 도 4의 A1-A2 영역을 나타낸 단면도.
도 10은 본 발명의 제1실시예의 또 다른 변형예에 따른 서브 픽셀의 평면도.
도 11은 본 발명의 제2실시예에 따른 서브 픽셀의 평면도.
도 12 내지 도 15는 도 11의 B1-B2 영역을 나타낸 단면도.
도 16은 도 11의 C1-C2 영역을 나타낸 단면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하에서 설명되는 표시장치는 소형(예: 스마트폰, 시계 등), 중형(예: 모니터, 텔레비전 등) 및 대형(예: 텔레비전 등) 모델로 구현된다. 또한, 이하에서 설명되는 표시장치는 표시패널 및 표시패널에 구동신호를 공급하는 구동부(게이트구동부, 데이터구동부) 등을 포함한다. 또한, 이하에서 설명되는 표시장치는 표시패널의 구조 및 구성에 따라 액정표시장치나 유기전계발광표시장치 등으로 구현된다.
이하 본 발명에서는 설명의 편의를 위해 표시장치 중 하나인 액정표시장치를 일례로 설명한다. 구체적으로, 제1실시예는 IPS(In Plane Switching) 모드를 그리고 제2실시예는 TN(Twisted Nematic) 모드를 일례로 설명하나 다른 모드에 사용될 수도 있다. 아울러, 이하에서 설명되는 박막 트랜지스터는 유기전계발광표시장치의 표시패널에 포함된 스위칭 트랜지스터나 보상 트랜지스터 등에도 사용될 수 있다.
<제1실시예>
도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도이다.
도 1 및 도 2에 도시된 바와 같이 액정표시장치에는 타이밍제어부(130), 게이트구동부(140), 데이터구동부(150), 액정패널(160) 및 백라이트유닛(170)이 포함된다.
타이밍제어부(130)는 게이트구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 영상처리부(110)로부터 공급된 데이터신호(또는 데이터전압)(DATA)를 데이터구동부(150)에 공급한다.
게이트구동부(140)는 타이밍제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 액정패널(160)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
데이터구동부(150)는 타이밍제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(150)는 데이터라인들(DL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(150)는 IC(Integrated Circuit) 형태로 형성된다.
액정패널(160)은 게이트구동부(140)로부터 공급된 게이트신호와 데이터구동부(150)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다.
하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 스위칭 트랜지스터(SW)의 게이트전극은 게이트라인(GL1)에 연결되고 소오스전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(SW)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 스위칭 트랜지스터(SW)의 드레인전극에 연결된 화소전극(1)과 공통전압라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다.
액정패널(160)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.
백라이트유닛(170)은 광을 출사하는 광원 등을 이용하여 액정패널(160)에 광을 제공한다. 백라이트유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED가 실장된 LED기판, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판의 하부에서 광을 반사시키는 반사판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등이 포함된다.
이하, 서브 픽셀의 평면도 및 단면도를 참조하여 본 발명의 제1실시예를 구체화한다.
도 3은 본 발명의 제1실시예에 따른 서브 픽셀의 평면도이고, 도 4는 본 발명의 제1실시예의 변형예에 따른 서브 픽셀의 평면도이며, 도 5 내지 도 9는 도 3 및 도 4의 A1-A2 영역을 나타낸 단면도이고, 도 10은 본 발명의 제1실시예의 또 다른 변형예에 따른 서브 픽셀의 평면도이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따르면 서브 픽셀들(SP11, SP21)을 구동하는 박막 트랜지스터들(TFT)은 비개구영역에 형성된다. 비개구영역에는 서브 픽셀들(SP11, SP21)에 데이터신호를 전달하는 데이터라인들(DLi ~ DLj)과 게이트라인들(GLi ~ GLk)이 포함된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)를 기준으로 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. CH1은 데이터라인과 박막 트랜지스터(TFT)의 반도체층이 접촉하는 콘택홀을 의미한다.
제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)를 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다.
제11서브 픽셀(SP11)과 제11서브 픽셀(SP11)의 하부에 위치하는 제21서브 픽셀(SP21)은 제j게이트라인(GLj)에 의해 상하로 구분된다. 제11서브 픽셀(SP11)과 제21서브 픽셀(SP21)은 하나의 데이터라인을 공유하도록 제i데이터라인(DLi)에 공통으로 연결된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 제i데이터라인(DLi)에 수직한 방향으로 중첩하도록 형성된다. 그러나, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)는 제j게이트라인(GLj)에 인접하여 형성된다. 반면, 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터는 도시되어 있지 않지만 제j게이트라인(GLj)의 다음 라인인 제k게이트라인(GLk)에 인접하여 형성된다. 즉, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 동일선상에서 상하로 구분되어 위치한다.
도 4에 도시된 바와 같이, 본 발명의 제1실시예의 변형예에 따르면 서브 픽셀들(SP11, SP21)에 포함된 박막 트랜지스터들(TFT)은 비개구영역에 형성된다. 비개구영역에는 서브 픽셀들(SP11, SP21)에 데이터신호를 전달하는 데이터라인들(DLi ~ DLj)과 게이트라인들(GLi ~ GLk)이 포함된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)를 기준으로 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. CH1은 데이터라인과 박막 트랜지스터(TFT)의 반도체층이 접촉하는 콘택홀을 의미한다.
제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)를 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직(또는 상하)한 방향으로 중첩하게 된다.
제11서브 픽셀(SP11)과 제11서브 픽셀(SP11)의 하부에 위치하는 제21서브 픽셀(SP21)은 제j게이트라인(GLj)에 의해 상하로 구분된다. 제11서브 픽셀(SP11)은 제i데이터라인(DLi)에 연결되지만 제21서브 픽셀(SP21)은 옆 라인인 제j데이터라인(DLj)에 연결된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)는 제i데이터라인(DLi)에 수직한 방향으로 중첩하도록 형성되고, 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 제j데이터라인(DLj)에 수직한 방향으로 중첩하도록 형성된다. 그러나, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터는 제j게이트라인(GLj)에 인접하여 형성된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 사선상에서 상하로 구분되어 위치한다. 그리고 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 하나의 게이트라인을 공유하도록 제j게이트라인(GLj)에 공통으로 연결된다.
이상의 설명을 통해 알 수 있듯이, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 하나의 데이터라인을 공유하도록 구현될 수 있다. 또한 이와 달리, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 하나의 게이트라인을 공유하도록 구현될 수 있다.
이상의 설명과 같이 본 발명의 제1실시예는 박막 트랜지스터(TFT)가 종래와 같이 개구영역 내에 존재하지 않고 비개구영역에 해당하는 데이터라인과 수직한 방향으로 중첩하도록 형성되므로 서브 픽셀의 투과율과 개구율을 모두 향상시킬 수 있게 된다.
위의 설명에서는 도 3과 같이 제2방향(x)(또는 서브 픽셀의 단축 방향)에서 보았을 때 서브 픽셀들을 구동하는 박막 트랜지스터들이 평행 방향으로 배치된 것을 일례로 하였다. 또한, 위의 설명에서는 도 4와 같이 제2방향(x)(또는 서브 픽셀의 단축 방향)에서 보았을 때 서브 픽셀들을 구동하는 박막 트랜지스터들이 사선 방향으로 배치된 것을 일례로 하였다.
그러나 이는 예시일 뿐, 박막 트랜지스터(TFT)과 데이터라인을 일치시킨 후 다른 소자나 서브 픽셀의 화소전극의 형상에 대응하여 박막 트랜지스터(TFT)의 위치를 변경할 수도 있다. 이 때문에, 본 발명의 제1실시예에서는 도 3과 도 5를 참조하며 박막 트랜지스터(TFT)의 위치를 달리한 평면도를 보여준 것이다.
한편, 위의 설명에서는 박막 트랜지스터(TFT)를 N타입으로 하였기 때문에 서브 픽셀의 개구영역에 반도체층의 소오스영역(SA)이 존재하는 것으로 도시한 것이다. 그러나 박막 트랜지스터(TFT)가 P타입인 경우 서브 픽셀의 개구영역에는 반도체층의 드레인영역(DA)이 존재하게 될 것이다.
이하, 도 3 및 도 4의 A1-A2 영역의 단면도를 나타낸 도 5 내지 도 9를 참조하여 본 발명의 제1실시예 및 이의 변형예에 대한 구조적 이해를 돕는다.
도 5에 도시된 바와 같이, 하부기판(160a) 상에 데이터금속(161)을 형성하고, 제i데이터라인영역을 따라 패터닝한다. 데이터금속(161)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 데이터금속(161)은 제1방향(도 3의 y 방향 참조)으로 형성된다. 패터닝된 데이터금속(161)은 제i데이터라인(DLi)이 된다.
이상과 같이 본 발명의 제1실시예는 하부기판(160a)의 바로 위에 데이터금속(161)이 형성되므로 이하에서 형성되는 박막 트랜지스터의 반도체층을 외광으로부터 보호할 수 있어 소자의 신뢰성을 향상할 수 있게 된다.
도 6에 도시된 바와 같이, 하부기판(160a) 상에 데이터금속(161)을 덮도록 제1절연막(162)을 형성한다. 제1절연막(162)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제1절연막(162)은 제1보호막으로 정의될 수 있다.
제1절연막(162) 상에 제2절연막(163)을 형성한다. 제2절연막(163)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 제2절연막(163)은 평탄화막으로 정의될 수 있고, 이는 공정 및 재료에 따라 생략될 수도 있다.
데이터금속(161)이 노출되도록 제1콘택홀(CH1)을 형성한다. 제1콘택홀(CH1)은 하부기판(160a) 상에 제1절연막(162)과 제2절연막(163)을 형성한 후 일괄적으로 형성하거나 제1절연막(162)과 제2절연막(163)을 형성하는 중간에 개별적으로 형성할 수도 있다.
도 7에 도시된 바와 같이, 제2절연막(163) 상에 반도체층(164)을 형성한다. 반도체층(164)을 형성한 후, 일부는 데이터금속(161)과 수직 중첩함과 더불어 제1콘택홀(CH1)을 통해 데이터금속(161)과 연결(접촉)되고 남은 일부는 서브 픽셀의 개구영역까지 연장되도록 패터닝 한다. 반도체층(164)은 IGZO(indium gallium zinc oxide) 등과 같은 비정질 산화물 반도체로 이루어진다.
도 8에 도시된 바와 같이, 반도체층(164) 상에 제3절연막(165)을 형성한다. 제3절연막(165)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제3절연막(165)은 게이트절연막으로 정의될 수 있다.
앞서 설명하였듯이, 제1 및 제2절연막(162, 163) 중 제2절연막(163)은 구조에 따라 생략될 수 있는바, 제1 및 제2절연막(162, 163)은 하부 절연막으로 그리고 제3절연막(165)은 상부 절연막으로 정의할 수도 있다.
제3절연막(165)을 상에 게이트금속(166)을 형성하고, 제j게이트라인영역을 따라 패터닝한다. 게이트금속(166)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 게이트금속(166)은 제2방향(도 3의 x 방향 참조)으로 형성된다. 패터닝된 게이트금속(166)은 제j게이트라인(GLj)이 됨과 더불어 박막 트랜지스터(TFT)의 영역에서는 게이트전극이 된다.
위의 공정을 수행하기 위해, 하부기판(160a) 상에 제3절연막(165)과 게이트금속(166)을 차례대로 형성하고, 제1콘택홀(CH1)과 인접하는 제j게이트라인영역에 대응하는 부분만 남도록 패터닝 한다. 이에 따라, 제3절연막(165)과 게이트금속(166)은 단면에서 보았을 때 제1콘택홀(CH1)과 인접하는 위치에서 섬(Island) 형태로 존재하게 된다. 그러나, 평면에서 보면 제3절연막(165)과 게이트금속(166)은 제2방향을 따라 길게 늘어선 라인 형태가 된다.
한편, 게이트금속(166)을 패터닝 할 때에는 건식식각(Dry Etch)을 한다. 그러면, 반도체층(164)에서 제3절연막(165)에 의해 보호되는 채널영역(CHA)을 제외한 데이터금속(161)과 중첩 및 연결되는 부분(DA)과 같이 비개구영역에 존재하는 부분과 서브 픽셀의 개구영역으로 연장된 부분(SA)은 금속화(Metalization)된다.
반도체층(164)에서 데이터금속(161)과 중첩 및 연결되는 부분(DA)은 박막 트랜지스터(TFT)의 드레인전극이 되고, 서브 픽셀의 개구영역으로 연장된 부분(SA)은 박막 트랜지스터(TFT)의 소오스전극이 됨과 동시에 화소전극이 된다. 즉, 반도체층(164)의 소오스영역(SA)은 소오스전극과 더불어 화소전극 역할을 하게 된다.
통상 박막 트랜지스터(TFT)의 드레인전극과 소오스전극은 동일한 층(또는 동일한 높이)에 존재(드레인전극과 소오스전극의 형상 및 위치가 대칭 함)하게 된다. 그러나, 도면을 통해 알 수 있듯이, 본 발명의 제1실시예에 따른 구조는 박막 트랜지스터(TFT)의 드레인전극과 소오스전극이 각기 다른 층(또는 다른 높이)에 존재(드레인전극과 소오스전극의 형상 및 위치가 비대칭 함)하게 된다.
구체적으로는, 박막 트랜지스터(TFT)의 드레인전극의 일부(데이터라인과 접촉하는 부분)가 소오스전극과 다른 층에 존재하게 된다. 이와 같이 박막 트랜지스터(TFT)의 드레인전극과 소오스전극은 데이터라인과의 접촉 여부에 따라 그리고 화소전극 역할을 겸하게 됨에 따라 달라진다. 그리고 트랜지스터(TFT)의 드레인전극과 소오스전극이 비대칭하게 됨에 따라 어느 한쪽은 넓은 영역을 사용할 수 있게 된다.
예컨대, 도면과 같이 박막 트랜지스터(TFT)의 소오스전극은 드레인전극보다 높은 위치에 존재하게 된다. 달리 설명하면, 박막 트랜지스터(TFT)의 채널영역(CHA)과 소오스영역(SA)은 동일한 높이의 위치에 존재하고 있고 또한 드레인영역(DA)보다 높은 위치에 존재하고 있다고 할 수도 있다. 또한, 도면과 같이 박막 트랜지스터(TFT)의 소오스전극은 채널영역과 함께 평탄하게 존재하지만 드레인전극은 함몰되어 구부러진 형태로 존재하게 된다.
제3절연막(165)에 의해 보호되지 않는 반도체층(164)에 금속화가 일어나는 이유는 건식식각 진행시 플라즈마에 의해 기인된 산소에 IGZO와 같은 반도체층(164)이 반응을 하기 때문이다. 이하, 반도체층(164)을 금속화하는 방법은 통상의 기술에 해당하므로 이에 대한 구체적인 설명은 생략한다.
이와 같이 건식식각을 진행하게 되면, 데이터금속(161)과 중첩하는 영역에 형성된 구조물(164, 165, 166)은 박막 트랜지스터(TFT)가 된다. 한편, 위의 설명에서는 건식식각을 이용하여 반도체층(164)을 영역별로 금속화하는 것을 일례로 설명하였다. 그러나, 반도체층(164)을 영역별로 금속화하는 것은 위의 설명에 한정되지 않는다.
이상과 같이 본 발명의 제1실시예는 박막 트랜지스터(TFT)의 구조 및 공정의 변경으로 전극 간의 접촉 구조를 간소화하여 증착 공정, 포토 공정, 마스크 공정 등을 생략할 수 있게 되므로 생산 수율을 향상할 수 있다.
도 9에 도시된 바와 같이, 반도체층(164) 및 게이트금속(166)을 덮도록 제4절연막(167)을 형성한다. 제3절연막(165)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제4절연막(167)은 제2보호막으로 정의될 수 있다.
제4절연막(167) 상에 공통전극(168)을 형성한다. 공통전극(168)을 형성한 후, 개구영역 내에서 분할된 핑거(또는 포크 등) 형상을 갖도록 패터닝 한다. 공통전극(168)은 하부기판(160a) 상에 형성된 공통전압라인(미도시)에 연결된다. 공통전극(168)은 반도체층(164)과 동일한 IGZO(indium gallium zinc oxide)로 형성되거나, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 형성된다.
이상의 공정을 수행하면 총 6개의 마스크 공정으로 액정패널을 제작할 수 있게 된다. 그러나, 위의 설명은 하나의 예시일 뿐, 구현하고자 하는 서브 픽셀의 구조에 따라 마스크의 수가 증가 또는 감소할 수 있음은 물론이다.
도 10에 도시된 바와 같이, 또 다른 변형예에 따르면 박막 트랜지스터(TFT)의 채널영역(CHA)은 제1실시예(도 3 또는 도 4)와 같이 직선형으로 형성되지 않고 사선형으로 형성될 수 있다.
또 다른 변형예와 같이 박막 트랜지스터(TFT)의 채널영역(CHA)이 데이터라인을 기준으로 사선형(또는 서브 픽셀의 개구영역을 향하도록 사선형)으로 형성될 경우, 직선형 대비 채널영역의 L(length) 값을 증가시킬 수 있게 되므로 박막 트랜지스터(TFT)의 오프 커런트(off current)를 향상시킬 수 있다.
한편, 제1실시예(도 3 또는 도 4)와 같이 박막 트랜지스터(TFT)의 채널영역(CHA)이 데이터라인을 기준으로 직선형(또는 데이터라인에 대응하여 직선형)으로 형성되는 예는 채널영역(CHA)이 반도체 상태로 존재하게 되므로 기생 커패시터의 영향이 작기 때문에 가능한 것이다.
<제2실시예>
도 11은 본 발명의 제2실시예에 따른 서브 픽셀의 평면도이고, 도 12 내지 도 15는 도 11의 B1-B2 영역을 나타낸 단면도이며, 도 16은 도 11의 C1-C2 영역을 나타낸 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 제2실시예에 따르면 서브 픽셀들(SP11, SP21)을 구동하는 박막 트랜지스터들(TFT)은 비개구영역에 형성된다. 비개구영역에는 서브 픽셀들(SP11, SP21)에 데이터신호를 전달하는 데이터라인들(DLi ~ DLj)과 게이트라인들(GLi ~ GLk)이 포함된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)를 기준으로 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직한 방향으로 중첩하게 된다. CH1은 데이터라인과 박막 트랜지스터(TFT)의 반도체층이 접촉하는 콘택홀을 의미한다.
제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)를 설명하면, 박막 트랜지스터(TFT)는 제1방향(y)(또는 서브 픽셀의 장축 방향)에 형성되어 제i데이터라인(DLi)에 수직한 방향으로 중첩하게 된다. 구체적으로, 박막 트랜지스터(TFT)는 제1방향(y)에 형성되어 드레인영역(DA), 채널영역(CHA) 및 소오스영역(SA)이 제i데이터라인(DLi)에 수직한 방향으로 중첩하게 된다.
제11서브 픽셀(SP11)과 제11서브 픽셀(SP11)의 하부에 위치하는 제21서브 픽셀(SP21)은 제j게이트라인(GLj)에 의해 상하로 구분된다. 제11서브 픽셀(SP11)과 제21서브 픽셀(SP21)은 하나의 데이터라인을 공유하도록 제i데이터라인(DLi)에 공통으로 연결된다.
제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 제i데이터라인(DLi)에 수직한 방향으로 중첩하도록 형성된다. 그러나, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)는 제j게이트라인(GLj)에 인접하여 형성된다. 반면, 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터는 도시되어 있지 않지만 제j게이트라인(GLj)의 다음 라인인 제k게이트라인(GLk)에 인접하여 형성된다. 즉, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 동일선상에서 상하로 구분되어 위치한다.
이상의 설명을 통해 알 수 있듯이, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 하나의 데이터라인을 공유하도록 구현될 수 있다. 또한 이와 달리, 제11서브 픽셀(SP11)을 구동하는 박막 트랜지스터(TFT)와 제21서브 픽셀(SP21)을 구동하는 박막 트랜지스터(TFT)는 하나의 게이트라인을 공유하도록 구현될 수 있다.
이상의 설명과 같이 본 발명의 제2실시예는 박막 트랜지스터(TFT)가 종래와 같이 개구영역 내에 존재하지 않고 비개구영역에 해당하는 데이터라인과 수직한 방향으로 중첩하도록 형성되므로 서브 픽셀의 투과율과 개구율을 모두 향상시킬 수 있게 된다.
위의 설명에서는 도 11과 같이 제2방향(x)(또는 서브 픽셀의 단축 방향)에서 보았을 때 서브 픽셀들을 구동하는 박막 트랜지스터들이 평행 방향으로 배치된 것을 일례로 하였다. 그러나, 제1실시예의 도 4와 같이 제2방향(x)(또는 서브 픽셀의 단축 방향)에서 보았을 때 서브 픽셀들을 구동하는 박막 트랜지스터들이 사선 방향으로 배치될 수도 있다.
그러나 이는 예시일 뿐, 박막 트랜지스터(TFT)과 데이터라인을 일치시킨 후 다른 소자나 서브 픽셀의 화소전극의 형상에 대응하여 박막 트랜지스터(TFT)의 위치를 변경할 수도 있다.
한편, 위의 설명에서는 박막 트랜지스터(TFT)를 N타입으로 하였기 때문에 서브 픽셀의 개구영역에 반도체층의 소오스영역(SA)이 존재하는 것으로 도시한 것이다. 그러나 박막 트랜지스터(TFT)가 P타입인 경우 서브 픽셀의 개구영역에는 반도체층의 드레인영역(DA)이 존재하게 될 것이다.
이하, 도 11의 B1-B2 영역의 단면도를 나타낸 도 12 내지 도 15와 도 11의 C1-C2 영역의 단면도를 나타낸 도 16을 참조하여 본 발명의 제2실시예에 대한 구조적 이해를 돕는다.
도 12에 도시된 바와 같이, 하부기판(160a) 상에 데이터금속(161)을 형성하고, 제i데이터라인영역을 따라 패터닝한다. 데이터금속(161)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 데이터금속(161)은 제1방향(도 11의 y 방향 참조)으로 형성된다. 패터닝된 데이터금속(161)은 제i데이터라인(DLi)이 된다.
이상과 같이 본 발명의 제2실시예는 하부기판(160a)의 바로 위에 데이터금속(161)이 형성되므로 이하에서 형성되는 박막 트랜지스터의 반도체층을 외광으로부터 보호할 수 있어 소자의 신뢰성을 향상할 수 있게 된다.
도 13에 도시된 바와 같이, 하부기판(160a) 상에 데이터금속(161)을 덮도록 제1절연막(162)(하부 절연막)을 형성한다. 제1절연막(162)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제1절연막(162)은 제1보호막으로 정의될 수 있다.
이후 데이터금속(161)이 노출되도록 제1절연막(162)에 제1콘택홀(CH1)을 형성한다. 한편, 위의 설명에서는 제1절연막(162)만 형성하는 것을 일례로 하였다. 하지만, 구조에 따라 제1절연막(162) 상의 표면을 평탄화하기 위한 제2절연막(미도시)을 더 형성할 수도 있다.
도 14에 도시된 바와 같이, 제1절연막(162) 상에 반도체층(164)을 형성한다. 반도체층(164)을 형성한 후, 일부는 데이터금속(161)과 수직 중첩함과 더불어 제1콘택홀(CH1)을 통해 데이터금속(161)과 연결(접촉)되고 남은 일부는 서브 픽셀의 개구영역까지 연장되도록 패터닝 한다. 반도체층(164)은 IGZO(indium gallium zinc oxide) 등과 같은 비정질 산화물 반도체로 이루어진다.
도 15에 도시된 바와 같이, 반도체층(164) 상에 제3절연막(165)(상부 절연막)을 형성한다. 제3절연막(165)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제3절연막(165)은 게이트절연막으로 정의될 수 있다.
제3절연막(165)을 상에 게이트금속(166)을 형성하고, 제j게이트라인영역을 따라 패터닝한다. 게이트금속(166)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 게이트금속(166)은 제2방향(도 3의 x 방향 참조)으로 형성된다. 패터닝된 게이트금속(166)은 제j게이트라인(GLj)이 됨과 더불어 박막 트랜지스터(TFT)의 영역에서는 게이트전극이 된다.
위의 공정을 수행하기 위해, 하부기판(160a) 상에 제3절연막(165)과 게이트금속(166)을 차례대로 형성하고, 제1콘택홀(CH1)과 인접하는 제j게이트라인영역에 대응하는 부분만 남도록 패터닝 한다.
이에 따라, 제3절연막(165)과 게이트금속(166)은 단면에서 보았을 때 제1콘택홀(CH1)과 인접하는 위치에서 섬(Island) 형태로 존재하게 된다. 그러나, 평면에서 보면 제3절연막(165)과 게이트금속(166)은 제2방향을 따라 길게 늘어선 라인 형태가 된다.
한편, 게이트금속(166)을 패터닝 할 때에는 건식식각(Dry Etch)을 한다. 그러면, 반도체층(164)에서 제3절연막(165)에 의해 보호되는 채널영역(CHA)을 제외한 데이터금속(161)과 중첩 및 연결되는 부분(DA)과 같이 비개구영역에 존재하는 부분과 서브 픽셀의 개구영역으로 연장된 부분(SA)은 금속화(Metalization)된다.
반도체층(164)에서 데이터금속(161)과 중첩 및 연결되는 부분(DA)은 박막 트랜지스터(TFT)의 드레인전극이 되고, 서브 픽셀의 개구영역으로 연장된 부분(SA)은 박막 트랜지스터(TFT)의 소오스전극이 됨과 동시에 화소전극이 된다. 즉, 반도체층(164)의 소오스영역(SA)은 소오스전극과 더불어 화소전극 역할을 하게 된다. 이때, 화소전극이 되는 부분은 개구영역 내에서 통전극 형태로 형성되거나 핑거(또는 포크 등) 형태로 형성될 수 있다.
제3절연막(165)에 의해 보호되지 않는 반도체층(164)에 금속화가 일어나는 이유는 건식식각 진행시 플라즈마에 의해 기인된 산소에 IGZO와 같은 반도체층(164)이 반응을 하기 때문이다. 이하, 반도체층(164)을 금속화하는 방법은 통상의 기술에 해당하므로 이에 대한 구체적인 설명은 생략한다.
이와 같이 건식식각을 진행하게 되면, 데이터금속(161)과 중첩하는 영역에 형성된 구조물(164, 165, 166)은 박막 트랜지스터(TFT)가 된다. 한편, 위의 설명에서는 건식식각을 이용하여 반도체층(164)을 영역별로 금속화하는 것을 일례로 설명하였다. 그러나, 반도체층(164)을 영역별로 금속화하는 것은 위의 설명에 한정되지 않는다.
이상과 같이 본 발명의 제2실시예는 박막 트랜지스터(TFT)의 구조 및 공정의 변경으로 전극 간의 접촉 구조를 간소화하여 증착 공정, 포토 공정, 마스크 공정 등을 생략할 수 있게 되므로 생산 수율을 향상할 수 있다.
이상과 같은 공정에 의해 서브 픽셀의 개구영역에는 공통전압라인이 형성되는데, 이하 도 16을 참조하여 설명 구체화한다.
도 16에 도시된 바와 같이, 하부기판(160a) 상에는 제i데이터라인(DLi)이 되는 데이터금속(161)과 더불어 공통전압라인(169)이 형성된다. 데이터금속(161)은 비개구영역에 형성되지만 공통전압라인(169)은 서브 픽셀의 개구영역에 형성된다.
공통전압라인(169)은 하부기판(160a)과 이격 대향하는 상부기판(미도시)에 형성된 공통전극과 연결된다. 공통전극은 액정층을 사이에 두고 서브 픽셀의 화소전극과 이격 대향 하게 된다.
공통전압라인(169)은 반도체층(164)과 동일한 IGZO(indium gallium zinc oxide)로 형성되거나, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 형성된다.
데이터금속(161) 및 공통전압라인(169) 상에는 제1절연막(162)이 형성된다. 제1절연막(162)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제1절연막(162)은 제1보호막으로 정의될 수 있다.
제1절연막(162) 상에는 반도체층(164)이 형성된다. 도시된 반도체층(164)은 서브 픽셀의 개구영역까지 연장된 드레인전극 및 화소전극 부분이다. 기 설명된 바와 같이, 반도체층(164)은 IGZO 등과 같은 비정질 산화물 반도체로 이루어진다.
이상의 설명과 같이 본 발명은 박막 트랜지스터가 종래와 같이 개구영역 내에 존재하지 않고 비개구영역에 해당하는 데이터라인과 수직한 방향으로 중첩하도록 형성되므로 서브 픽셀의 투과율과 개구율을 모두 향상시킬 수 있다. 또한, 본 발명은 하부기판의 바로 위에 데이터금속을 형성하고 박막 트랜지스터의 반도체층을 외광으로부터 보호하여 소자의 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 박막 트랜지스터의 구조 및 공정을 혁신적으로 변경함에 따라 전극이나 전극 간의 접촉 구조를 간소화할 수 있게 되어 증착 공정, 포토 공정, 마스크 공정 등을 생략할 수 있게 되므로 생산 수율을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
130: 타이밍제어부 140: 게이트구동부
150: 데이터구동부 160: 액정패널
170: 백라이트유닛 TFT: 박막 트랜지스터
DA: 드레인영역 CHA: 채널영역
SA: 소오스영역 161: 데이터금속
164: 반도체층 166: 게이트금속

Claims (10)

  1. 표시패널;
    상기 표시패널에 포함된 서브 픽셀; 및
    상기 표시패널의 서브 픽셀에 구동신호를 공급하는 구동부를 포함하며,
    상기 서브 픽셀은 하부기판 상에 형성된 데이터라인에 중첩된 박막 트랜지스터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 박막 트랜지스터는
    상기 데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 박막 트랜지스터는
    드레인전극과 소오스전극의 형상 및 위치가 비대칭하는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서,
    상기 박막 트랜지스터는
    상기 드레인전극과 상기 소오스전극이 서로 다른 높이에 위치하게 되고, 상기 드레인전극과 상기 소오스전극 중 하나는 채널영역과 동일한 높이에 위치하는 것을 특징으로 하는 표시장치.
  5. 제2항에 있어서,
    상기 박막 트랜지스터는
    상기 채널영역이 상기 데이터라인에 대응하여 직선을 이루거나 상기 서브 픽셀의 개구영역을 향하도록 사선을 이루는 것을 특징으로 하는 표시장치.
  6. 제3항에 있어서,
    상기 박막 트랜지스터는
    상기 드레인전극과 상기 소오스전극 중 하나가 상기 서브 픽셀의 개구영역까지 연장되어 화소전극이 되는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 표시패널은 제1서브 픽셀을 포함하고,
    상기 제1서브 픽셀은 상기 하부기판 상에 형성된 제i데이터라인과,
    상기 제i데이터라인 상에 위치하고 상기 제i데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 표시패널은 상기 제1서브 픽셀의 하부에 위치하는 제2서브 픽셀을 포함하고,
    상기 제2서브 픽셀은 상기 하부기판 상에 형성된 상기 제i데이터라인과,
    상기 제i데이터라인 상에 위치하고 상기 제i데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함하고,
    상기 제1서브 픽셀은 제j게이트라인에 연결되고 상기 제2서브 픽셀은 상기 제j게이트라인의 다음 라인에 위치하는 제k게이트라인에 연결된 것을 특징으로 하는 표시장치.
  9. 제7항에 있어서,
    상기 표시패널은 상기 제1서브 픽셀의 하부에 위치하는 제2서브 픽셀을 포함하고,
    상기 제2서브 픽셀은 상기 제i데이터라인과 인접하는 제j데이터라인과,
    상기 제j데이터라인 상에 위치하고 상기 제j데이터라인에 드레인영역, 채널영역 및 소오스영역이 수직 중첩된 박막 트랜지스터를 포함하고,
    상기 제1서브 픽셀과 상기 제2서브 픽셀은 제j게이트라인에 공통으로 연결된 것을 특징으로 하는 표시장치.
  10. 제1항에 있어서,
    상기 서브 픽셀은
    상기 하부기판 상에 형성된 데이터금속과,
    상기 데이터금속 상에 형성되고 상기 데이터금속을 노출하는 제1콘택홀을 갖는 적어도 하나의 하부 절연막과,
    상기 절연막 상에 형성되고 상기 데이터금속에 연결된 반도체층과,
    상기 반도체층 상에 형성되고 상기 제1콘택홀과 인접하는 위치에 형성된 상부 절연막과,
    상기 상부 절연막 상에 형성된 게이트금속을 포함하는 표시장치.
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KR100915231B1 (ko) * 2002-05-17 2009-09-02 삼성전자주식회사 저유전율 절연막의 증착방법, 이를 이용한 박막트랜지스터및 그 제조방법

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