KR20160020040A - 표시 장치 및 이를 제조하는 방법 - Google Patents

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Abstract

표시 장치 및 그 제조 방법을 개시한다. 제조 방법은 제1 영역 및 제2 영역을 포함하는 투명 기판 상에 형성된 금속을 포함하는 제1 도전막을 패터닝하여, 제1 영역에 게이트 라인과 제2 영역에 게이트 전극을 형성하고, 게이트 라인 및 게이트 전극 상에 제1 절연막 및 블랙 매트릭스막을 형성하고, 투명 기판의 배면으로 자외선을 조사하여 블랙 매트릭스막을 노광 및 현상하여, 블랙 매트릭스 패턴을 형성하고, 블랙 매트릭스 패턴을 마스크로 하여 제1 절연막을 식각하여, 게이트 라인 상에 제1 절연 패턴을, 게이트 전극 상에 게이트 절연 패턴을 각각 형성하는 것을 포함한다.

Description

표시 장치 및 이를 제조하는 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이를 제조하는 방법에 관련된 것으로. 더욱 상세하게는 블랙 매트릭스 패턴을 포함하는 표시 장치 및 이를 제조하는 방법에 관련된 것이다.
표시 장치는 박막 트랜지스터, 데이터 라인, 게이트 라인 및 화소 전극이 배치된 어레이 기판과, 공통 전극이 배치된 공통 기판과, 상기 어레이 기판 및 공통 기판 사이를 채우는 액정층을 포함한다.
상기 어레이 기판 상에 구비된 박막 트랜지스터는 실리콘 질화물로 이루어진 게이트 절연막을 포함한다. 또한, 상기 박막 트랜지터 상에 실리콘 질화물로 이루어진 패시베이션막을 더 구비할 수 있다. 상기 어레이 기판의 저면으로부터 발생된 광이 상기 게이트 절연막 및 상기 패시베이션막에 의해 반사되어, 그 투과율이 감소되고 있는 실정이다.
본 발명이 이루고자 하는 일 기술적 과제는 투과율이 향상되고, 간단한 공정 및 낮은 단가로 형성되는 표시 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 표시 장치를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 표시 장치의 제조 방법을 제공한다. 상기 표시 장치의 제조 방법은, 기판 상에 금속을 포함하는 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 게이트 라인 및 게이트 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에, 금속을 포함하는 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계; 상기 제1 절연막, 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극 상에 블랙 매트릭스막을 형성하는 단계; 상기 기판의 배면으로 자외선을 조사하여 상기 블랙 매트릭스막을 노광 및 현상하여, 블랙 매트릭스 패턴을 형성하는 단계; 및 상기 블랙 매트릭스 패턴을 마스크로 하여 상기 제1 절연막을 식각하여, 상기 게이트 라인 상에 제1 절연 패턴과, 상기 게이트 전극 상에 각각 게이트 절연 패턴을 각각 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 블랙 매트릭스막은 포지티브형 포토레지스트를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 제1 절연막을 형성한 후, 상기 게이트 전극과, 상기 소스 및 드레인 전극 사이에 액티브 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 블랙 매트릭스 패턴을 식각 마스크로 사용하여, 상기 소스 및 드레인 전극들에 의해 노출된 상기 액티브 패턴의 가장자리를 식각하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 블랙 매트릭스막을 형성하기 전, 상기 데이터 라인, 상기 소스 및 드레인 전극들과 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및 상기 블랙 매트릭스 패턴을 마스크로 하여 상기 제2 절연막을 식각하여, 상기 제1 절연막 상에, 상기 데이터 라인 상에 각각 제2 절연 패턴을 형성하고, 상기 소스 및 상기 드레인 전극 상에 패시베이션 패턴을 각각 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 매트릭스 패턴은 상기 소스 및 드레인 전극들 각각의 단부를 노출시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 블랙 매트릭스 패턴을 덮은 유기막을 형성하는 단계; 상기 유기막을 식각하여, 상기 드레인 전극의 일 단부를 노출시키는 홀을 형성하는 단계; 및 상기 유기막 상에, 상기 노출된 드레인 전극의 단부와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치의 제조 방법은, 상기 블랙 매트릭스 패턴을 덮는 컬러 필터를 형성하는 단계; 상기 컬러 필터를 식각하여, 상기 드레인 전극의 일 단부를 노출시키는 홀을 형성하는 단계; 상기 컬러 필터 상에, 상기 드레인 전극의 일 단부를 노출시키는 캡핑막을 형성하는 단계; 및 상기 캡핑막 상에, 상기 노출된 드레인 전극의 일 단부와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 표시 장치를 제공한다. 상기 표시 장치는, 제1 기판 상에 배치되며, 게이트 라인 및 제1 절연 패턴이 순차적으로 적층된 게이트 라인 구조물; 상기 제1 기판 상에 배치되며, 제1 절연 패턴, 제1 도전 패턴 및 데이터 라인이 순차적으로 적층된 데이터 라인 구조물; 상기 제1 기판 상에 배치되며, 게이트 전극, 게이트 절연 패턴, 액티브 패턴, 및 소스 및 드레인 전극이 순차적으로 적층된 박막 트랜지스터; 및 상기 게이트 라인 구조물 상에 배치되는 제1 영역, 상기 데이터 라인 구조물 상에 배치되는 제2 영역 및 상기 박막 트랜지스터 상에 배치되는 제3 영역을 포함하는 블랙 매트릭스 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 라인 구조물의 제1 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제1 영역의 폭과 실질적으로 동일하며, 상기 데이터 라인 구조물의 제1 절연 패턴의 폭은 상기 데이터 라인 구조물의 제1 도전 패턴의 폭과 실질적으로 동일하며, 상기 게이트 절연 패턴의 폭은 상기 액티브 패턴의 폭과 실질적으로 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 데이터 라인 구조물의 제1 도전 패턴 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭과 실질적으로 동일하고, 상기 액티브 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭과 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 데이터 라인 구조물의 제1 도전 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭보다 크며, 상기 액티브 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 데이터 라인의 폭이 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭보다 크며, 상기 소스 및 드레인 전극의 폭이 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치는, 상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 유기물; 및 상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하되, 상기 화소 전극은 상기 블랙 매트릭스 패턴의 상기 제3 영역에 의해 노출된 드레인 전극의 상부면 및 측면과 접촉할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 라인 구조물은, 상기 게이트 라인 구조물의 제1 절연 패턴과 상기 블랙 매트릭스 패턴의 상기 제1 영역 사이에 제2 절연 패턴을 더 포함하며, 상기 데이터 라인 구조물은, 상기 데이터 라인과 상기 블랙 매트릭스 패턴의 상기 제2 영역 사이에 제2 절연 패턴을 더 포함하며, 상기 박막 트랜지스터는, 상기 소스 및 드레인 전극들과 상기 블랙 매트릭스 패턴의 상기 제3 영역 사이에 패시베이션 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 라인 구조물의 제2 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제1 영역 폭과 실질적으로 동일하며, 상기 데이터 라인 구조물의 제2 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭과 실질적으로 동일하며, 상기 패시베이션 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭과 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치는, 상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 유기물; 및 상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 표시 장치는, 상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 컬러 필터; 및 상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 게이트 라인 구조물, 데이터 라인 구조물 및 박막 트랜지스터가 형성되지 않은 부분에 형성된 제1 및 제2 절연막을 제거함으로써, 표시 장치의 투과율을 향상시킬 수 있다. 또한, 상기 블랙 매트릭스 패턴을 식각 마스크로 사용하여, 상기 제1 및 제2 절연막을 식각함으로써 추가적인 마스크 공정이 필요하지 않아 공정적으로 비용적으로 효율적일 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 3는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 5a 내지 도 5r는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(표시 장치_제1 실시예 )
도 1a는 본 발명의 일 실시에에 따른 표시 장치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 표시 장치를 I-I' 방향으로 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 표시 장치는 제1 기판(100)과, 상기 제1 기판(100)과 마주하며 이격된 제2 기판(200)과, 상기 제1 및 제2 기판들(100, 200) 사이를 충진하는 액정층(300)을 포함한다.
상기 제1 기판(100)에는 게이트 라인 구조물(GL), 데이터 라인 구조물(DL), 박막 트랜지스터(TFT), 화소 전극(142) 및 블랙 매트릭스 패턴(124)이 구비된다.
상기 제1 기판(100)은 투명 기판일 수 있다. 상기 제1 기판(100)은 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함한다. 상기 제1 기판(100)의 제1 면 상에 상기 게이트 라인 구조물(GL), 상기 데이터 라인 구조물(DL), 상기 박막 트랜지스터(TFT), 상기 화소 전극(142) 및 상기 블랙 매트릭스 패턴(124)이 배치된다.
상기 게이트 라인 구조물(GL)은 제1 방향(D1)으로 연장하는 게이트 라인(102) 및 제1 절연 패턴(126)이 순차적으로 적층된 구조를 갖는다. 본 발명의 다른 실시예에 따르면, 상기 게이트 라인 구조물(GL)은, 상기 제1 절연 패턴(126)상에 배치되는 제2 절연 패턴(128)을 더 포함될 수 있다. 도 1b에 도시된 단면적 관점에서, 상기 게이트 라인(102)은 그 측면이 경사를 가지며 상부로 갈수록 좁은 폭을 가지며, 상기 게이트 라인(102)의 상부는 제1 폭(WT1)을 갖는다. 상기 제1 절연 패턴(126) 및 상기 제2 절연 패턴(128)은 상기 제1 폭(WT1)과 실질적으로 동일한 폭을 갖는다.
상기 데이터 라인 구조물(DL)은 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장하는 데이터 라인(116), 상기 제1 기판(100) 및 상기 데이터 라인(116) 사이에 배치되는 제1 절연 패턴(130) 및 제1 도전 패턴(108)을 포함한다. 본 발명의 다른 실시예에 따르면, 상기 데이터 라인 구조물(DL)은 상기 제1 도전 패턴(108) 및 상기 데이터 라인(116) 사이에 제2 도전 패턴(112)과, 상기 데이터 라인(116) 상에 제2 절연 패턴(132)을 더 포함할 수 있다. 도 1b에 도시된 단면적 관점에서, 상기 제1 절연 패턴(130), 상기 제1 도전 패턴(108), 상기 제2 도전 패턴(112) 및 상기 데이터 라인(116)은 실질적으로 동일한 제2 폭(WT2)을 갖는다.
도 1a의 평면적 관점에서, 서로 인접한 두 개의 게이트 라인들(102)과, 서로 인접한 두 개의 데이터 라인들(112)이 화소 영역을 한정한다. 상기 화소 영역에는 상기 화소 전극(142)이 구비된다. 일 측면에 따르면, 상기 화소 영역은 복수의 도메인들(domains)로 분할될 수 있으며, 이를 위하여 상기 화소 전극(142)에는 다수의 미세 슬릿들(micro slits)이 형성될 수 있다.
상기 박막 트랜지스터(TFT)는 상기 게이트 라인(102)과 상기 데이터 라인(116)과 전기적으로 각각 연결되며, 상기 화소 전극(142)으로의 신호 공급을 스위칭(switching)한다. 구체적으로 설명하면, 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(102)으로부터 분기된 게이트 전극 (gate electrode, 104), 상기 데이터 라인(116)으로부터 분기된 소스 전극(source electrode, 118a) 및 상기 화소 전극(142)과 전기적으로 연결되는 드레인 전극(drain electrode, 118b)을 포함한다. 또한, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(104)과, 소스 및 드레인 전극들(118a, 118b) 사이에 배치되는 액티브 패턴(semiconductor pattern, 110)과, 상기 액티브 패턴(110)과 상기 게이트 전극(104) 사이에 배치되는 게이트 절연 패턴 (gate dielectric pattern, 134)을 더 포함한다.
단면적인 관점에서 도 1b를 참조하면, 상기 게이트 전극(104)은 그 측면이 경사져, 상부로 갈수록 좁아지는 폭을 가질 수 있다. 상기 게이트 절연 패턴(134)은 상기 게이트 전극(104)의 상부 및 측면을 따라 연장되어 상기 제1 기판(100)의 표면의 일부를 덮는다. 상기 게이트 절연 패턴(134)의 양단의 직선 거리를 제3 폭(WT3)이라 한다. 상기 액티브 패턴(110) 양단의 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일하다.
계속해서 도 1b를 참조하면, 상기 소스 전극(118a) 및 상기 드레인 전극(118b)은 상기 액티브 패턴(110)의 중앙 부위에 대응되는 위치에서 서로 마주하며 이격된다. 상기 소스 전극(118a)은 상기 드레인 전극(118b)과 마주하는 제1 단부와 상기 액티브 패턴(110)의 일 단부로 연장하는 제2 단부를 포함한다. 상기 드레인 전극(118b)은 상기 소스 전극(118a)과 마주하는 제1 단부와 상기 액티브 패턴(110)의 타 단부로 연장하는 제2 단부를 포함한다. 상기 소스 전극(118a)의 제2 단부와 상기 드레인 전극(118b)이 제2 단부까지의 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일하다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴(110)과, 상기 소스 및 드레인 전극들(118a, 118b) 사이에 제1 및 제2 고농도 실리콘 패턴들(114a, 114b)이 더 개재될 수 있다. 예컨대, 상기 액티브 패턴(110)이 n형 불순물이 도핑된 경우, 상기 제1 및 제2 고농도 실리콘 패턴들(114a, 114b)은 상기 액티브 패턴(110)의 n형 불순물 도핑 농도보다 큰 농도의 n형 불순물이 도핑될 수 있다. 구체적으로, 상기 액티브 패턴(110) 및 상기 소스 전극(118a) 사이에 상기 제1 고농도 실리콘 패턴(114a)이 배치되고, 상기 액티브 패턴(110) 및 상기 드레인 전극(118b) 사이에 상기 제2 고농도 실리콘 패턴(114b)이 배치된다. 상기 제1 고농도 실리콘 패턴(114a) 및 상기 제2 고농도 실리콘 패턴(114b)은 서로 이격되어 마주한다. 상기 제1 고농도 실리콘 패턴(114a)은 상기 제2 고농도 실리콘 패턴(114b)과 마주하는 제1 단부와 상기 액티브 패턴(110)의 일 단부로 연장하는 제2 단부를 포함한다. 상기 제2 고농도 실리콘 패턴(114b)은 상기 제1 고농도 실리콘 패턴(114a)과 마주하는 제1 단부와 상기 액티브 패턴(110)의 타 단부로 연장하는 제2 단부를 포함한다. 상기 제1 고농도 실리콘 패턴(114a)의 제2 단부와 상기 제2 고농도 실리콘 패턴(114b)의 제2 단부 사이의 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 소스 전극(118a) 및 드레인 전극(118b) 상에 패시베이션 패턴(passivation pattern, 136)을 더 포함할 수 있다. 도 1b의 단면적 관점에서, 상기 패시베이션 패턴(136) 양단의 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일할 수 있다.
상기 블랙 매트릭스 패턴(124)은 제1 영역(124a), 제2 영역(124b) 및 제3 영역(124a)을 포함한다. 상기 블랙 매트릭스 패턴(124)의 상기 제1 영역(124a)은 상기 게이트 라인 구조물(GL) 상에 배치되는 부분이다. 도 1b의 단면적 관점에서, 상기 블랙 매트릭스 패턴(124)의 상기 제1 영역(124a)은 상기 제1 폭(WT1)을 가질 수 있다. 상기 블랙 매트릭스 패턴(124)의 상기 제2 영역(124b)은 상기 데이터 라인 구조물(DL) 상에 배치되는 부분이다. 도 1b의 단면적 관점에서, 상기 블랙 매트릭스 패턴(124)의 상기 제2 영역(124b)은 상기 제2 폭(WT2)과 실질적으로 동일한 폭을 가질 수 있다. 상기 블랙 매트릭스 패턴(124)의 상기 제3 영역(124c)은 상기 박막 트랜지스터(TFT) 상에 배치되는 부분이다. 도 1b의 단면적 관점에서, 상기 블랙 매트릭스 패턴(124)의 양단 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일할 수 있다.
상기와 같이, 상기 게이트 라인 구조물(GL)의 제1 및 제2 절연 패턴들(126, 128)이 상기 게이트 라인(102)이 배치된 부위에만 배치되고, 상기 데이터 라인 구조물(DL)의 제1 및 제2 절연 패턴들(130, 132)이 상기 데이터 라인(116)이 배치된 부위에만 배치되고, 상기 게이트 절연 패턴(134) 및 상기 패시베이션 패턴(136)이 상기 박막 트랜지스터(TFT)가 배치된 부위에만 배치되어, 상기 제1 기판(100)의 다른 부분이 질화물로 이루어진 물질막으로 덮여지지 않아, 표시 장치의 투과율이 향상될 수 있다.
상기 제1 기판(100)에는, 상기 게이트 라인 구조물(GL), 상기 데이터 라인 구조물(DL), 상기 박막 트랜지스터(TFT) 및 상기 블랙 매트릭스 패턴(124)을 덮는 유기막(138)이 더 구비된다. 본 발명의 일 실시예에 따르면, 상기 유기막(138)은 적어도 상기 드레인 전극(118b)의 측면을 노출시키는 홀(140)을 포함한다. 상기 홀(140)은 상기 제1 기판(100)의 상기 제1 면의 일부를 노출시키도록 연장할 수 있다.
상기 화소 전극(142)은 상기 홀(140)을 갖는 상기 유기막(138) 상에 배치된다. 상기 화소 전극(142)은 상기 홀(140)에 의해 노출된 상기 드레인 전극(118b)의 일부분과 전기적으로 연결될 수 있다. 전술한 바와 같이 상기 화소 전극(142)은 상기 다수의 미세 슬릿들을 갖는 구조를 가질 수 있다.
상기 제2 기판(200)에는 컬러 필터들(color filters, 202), 오버 코팅층 (over coating layer, 204) 및 공통 전극(206)이 구비된다.
상기 제2 기판(200)은 투명 기판일 수 있다. 상기 제2 기판(200)은 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함한다. 상기 컬러 필터들(202), 상기 오버 코팅층(204) 및 상기 공통 전극(206)은 상기 제2 기판(200)의 제1 면 상에 배치된다.
상기 컬러 필터들(202) 각각은 화소 영역들 각각에 대응되도록 배치될 수 있다. 예컨대, 상기 컬러 필터들(202)은 적색 필터, 청색 필터 및 녹색 필터를 포함할 수 있다. 상기 오버 코팅층(204)은 상기 컬러 필터들(202) 사이의 단차를 보상하기 위하여 형성되는 층이다. 균일한 표면을 갖는 상기 오버 코팅층(204) 상에 상기 공통 전극(206)이 형성될 수 있다. 상기 공통 전극(206)은 하나의 평판 전극일 수 있다.
상기 제1 기판(100) 및 제2 기판(200) 사이에, 상기 제1 및 제2 기판들(100, 200) 사이 공간을 확보하기 위하여 컬럼 스페이서(column spacer, 208)가 배치될 수 있다. 상기 컬러 스페이서(208)는 상기 화소 영역의 주변 영역에 형성될 수 있다.
일 측면에 따르면, 상기 표시 장치는, 상기 액정층(300) 및 상기 화소 전극(142) 사이에 배치되는 제1 배향막(144)과, 상기 액정층(300) 및 상기 공통 전극(206) 사이에 배치되는 제2 배향막(210)을 더 포함할 수 있다. 상기 제2 배향막(210)은 상기 컬럼 스페이서(208) 및 상기 액정층(300) 사이에 배치될 수 있다.
여기에서, 어레이 기판으로 사용되는 상기 제1 기판(100) 상에 상기 블랙 매트릭스 패턴(124)이 형성된 구조의 표시 장치를 BOA(black-matrix on array) 구조 표시 장치라 한다.
(표시 장치_제2 실시예 )
도 2는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 표시 장치는, 제1 기판(100)과, 상기 제1 기판(100)과 마주하며 이격된 제2 기판(200)과, 상기 제1 및 제2 기판들(100, 200) 사이를 충진하는 액정층(300)을 포함한다.
상기 제1 기판(100)에는 게이트 라인 구조물(GL), 데이터 라인 구조물(DL), 박막 트랜지스터(TFT), 화소 전극(142), 블랙 매트릭스 패턴(124), 컬러 필터(150) 및 제1 배향막(144)이 구비된다.
상기 컬러 필터(150)는 상기 게이트 라인 구조물(GL), 데이터 라인 구조물(DL), 박막 트랜지스터(TFT) 및 블랙 매트릭스 패턴(124)이 형성된 제1 기판(100)을 덮을 수 있다. 예컨대 상기 컬러 필터(150)는 레드 필터, 그린 필터 및 블루 필터를 포함할 수 있다. 상기 컬러 필터(150)는 식각하여 드레인 전극(118b)을 노출시키는 홀(140)을 갖는다. 상기 컬러 필터(150) 및 상기 화소 전극(142) 사이에 캡핑막(capping layer, 152)이 더 구비될 수 있다. 상기 캡핑막(152)은 상기 드레인 전극(118b)을 선택적으로 노출시킬 수 있다. 또한, 상기 캡핑막(152)은 실리콘 질화물과 같은 절연물을 포함할 수 있다.
상기 제2 기판(200)에는 공통 전극(206) 및 컬럼 스페이서(208) 및 제2 배향막(210)이 구비된다.
도 2의 실시예는 도 1a 및 도 1b의 실시예에서 제1 기판(100)에 배치된 유기막(138)을 대신하여 컬러 필터(150)를 배치되고, 캡핑막(152)이 추가된다는 점과, 상기 컬러 필터(150)가 제1 기판(100)에 배치됨으로써 제2 기판(200)에 배치되는 컬러 필터(150) 및 오버 코팅층(204)이 생략된 점을 제외하면, 다른 구성요소들의 특징들은 실질적으로 동일하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다. 또한, 도 2의 본 실시예과 도 1a 및 도 1b에서, 동일한 구성 요소들에 대한 도면 부호는 도 1a 및 도 1b에서 사용한 도면 부호를 사용한다.
여기에서, 어레이 기판으로 사용하는 상기 제1 기판(100) 상에 상기 유기막(138)을 대신하여 컬러 필터들(150)이 적용된 구조의 표시 장치를 COA(color-filter on array) 구조 표시 장치라 한다.
(표시 장치_ 제3 실시예 )
도 3은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 표시 장치는 제1 기판(100)과, 상기 제1 기판(100)과 마주하며 이격된 제2 기판(200)과, 상기 제1 및 2 기판들(100, 200)(100, 200) 사이를 충진하는 액정층(300)을 포함한다.
상기 제1 기판(100)에는 게이트 라인 구조물(GL), 데이터 라인 구조물(DL), 박막 트랜지스터(TFT), 블랙 매트릭스 패턴(124), 유기막(138) 및 화소 전극(142)이 구비된다.
상기 게이트 라인 구조물(GL)은, 게이트 라인(102), 제1 절연 패턴(126) 및 제2 절연 패턴(128)이 순차적으로 적층된 구조를 가질 수 있다. 본 실시예에 따르면, 단면적 관점에서 상기 제1 절연 패턴(126) 및 제2 절연 패턴(128)은 실질적으로 동일한 제1 폭(WT1)을 가질 수 있다. 한편, 다른 실시예에 따르면, 상기 제2 절연 패턴(128)은 생략될 수 있다.
상기 데이터 라인 구조물(DL)은 제1 절연 패턴(130), 제1 도전 패턴(108), 제2 도전 패턴(112), 데이터 라인(116) 및 제2 절연 패턴(136)이 순차적으로 적층된 구조를 가질 수 있다. 본 실시예에 따르면, 단면적 관점에서 상기 데이터 라인(116) 및 상기 제2 절연 패턴(136)은 실질적으로 동일한 제2 폭(WT2)을 가질 수 있다. 상기 제1 절연 패턴(130), 제1 및 제2 도전 패턴들(116, 119)은 실질적으로 동일한 폭을 가지며, 상기 제2 폭(WT2)보다 큰 제3 폭(WT3)을 가질 수 있다. 따라서, 도 3에 도시된 바와 같이 상기 제2 도전 패턴(112)의 가장자리의 상부면이 상기 데이터 라인(116) 및 제2 절연 패턴(132)에 의해 노출될 수 있다. 한편, 다른 실시예에 따르면, 상기 제2 도전 패턴(112) 및 상기 제2 절연 패턴(132)은 생략될 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(104), 게이트 절연 패턴(134), 액티브 패턴(110), 제1 및 제2 고농도 실리콘 패턴들(114a, 114b), 소스 전극(118a), 드레인 전극(118b) 및 패시베이션 패턴(136)을 포함할 수 있다. 본 실시예에 따르면, 단면적 관점에서, 소스 전극(118a)의 제2 단부와 드레인 전극(118b)의 제2 단부 사이의 직선 거리와, 패시베이션 패턴(136) 양단의 직선 거리는 실질적으로 동일한 제4 폭(WT4)일 수 있다. 상기 게이트 절연 패턴(134) 양단의 직선 거리와, 상기 게이트 절연 패턴(134)의 양단 직선 거리는 실질적으로 동일하며, 상기 제4 폭(WT4)보다 큰 제5 폭(WT5)을 가질 수 있다. 따라서, 도 3에 도시된 바와 같이 상기 제1 고농도 실리콘 패턴(114a)의 제2 단부 상부면과 상기 제2 고농도 실리콘 패턴(114b)의 제2 단부 상부면이 상기 소스 전극(118a), 드레인 전극(118b) 및 패시베이션 패턴(136)에 의해 노출될 수 있다. 한편, 다른 실시예에 따르면, 상기 제1 및 제2 고농도 실리콘 패턴들(114a, 114b) 및 패시베이션 패턴(136)은 생략될 수 있다.
상기 블랙 매트릭스 패턴(124)은 상기 게이트 라인 구조물(GL) 상에서 상기 제1 폭(WT1)을 갖는 제1 영역(124a)과, 상기 데이터 라인 구조물(DL) 상에서 상기 제2 폭(WT2)을 갖는 제2 영역(124b)과, 상기 박막 트랜지스터(TFT) 상에서 상기 제4 폭(WT4)을 갖는 제3 영역(124c)을 포함한다.
상기 유기막(138)은 상기 드레인 전극(118b)의 제2 단부를 노출시키는 홀(140)을 갖는다. 상기 홀(140)은 상기 블랙 매트릭스 패턴의 제3 영역(124c)의 일 측면, 상기 패시베이션 패턴(136)의 일 단, 상기 드레인 전극(118b)의 제2 단부, 상기 제2 고농도 실리콘 패턴(114b)의 제2 단부와 제2 단부의 상부면, 상기 액티브 패턴(110)의 타 단, 상기 게이트 절연 패턴(134)의 일 단을 노출시키며, 상기 제1 기판(100)의 제1 면을 부분적으로 노출시킨다.
상기 홀(140)이 형성된 유기막(138) 상에 상기 드레인 전극(118b)의 제2 단부와 전기적으로 연결되는 화소 전극(142)이 배치될 수 있다.
본 실시예에서 상세하게 설명되지 않은 표시 장치의 구성 요소들은 도 1a 및 도 1b에서 설명된 표시 장치의 구성 요소들과 실질적으로 동일하여, 그 상세한 설명을 생략하기로 한다. 또한, 본 실시예과 도 1a 및 도 1b에서, 동일한 구성 요소들에 대한 도면 부호는 도 1a 및 도 1b에서 사용한 도면 부호를 사용한다.
도 3에서 설명된 표시 장치는 블랙 매트릭스 패턴(124)이 어레이 기판 상에 형성된 BOA 구조를 예시적으로 설명한다. 도 3에 따른 본 실시예의 표시 장치의 구조적 특징은, 도 2에서 설명된 COA 구조의 표시 장치에 유사하게 적용될 수 있다. 따라서 본 실시예에 따른 COA 구조 표시 장치에 대한 상세한 설명은 생략하기로 한다.
(표시 장치_제4 실시예 )
도 4는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 표시 장치는, 제1 기판(100), 상기 제1 기판(100)과 마주하며 이격된 제2 기판(200)과, 상기 제1 및 제2 기판들(100, 200) 사이를 충진하는 액정층(300)을 포함한다.
상기 제1 기판(100)에는 게이트 라인 구조물(GL), 데이터 라인 구조물(DL), 박막 트랜지스터(TFT), 블랙 매트릭스 패턴(124), 유기막(138) 및 화소 전극(142)이 구비된다.
상기 게이트 라인 구조물(GL)은, 게이트 라인(102), 제1 절연 패턴(126) 및 제2 절연 패턴(128)이 순차적으로 적층된 구조를 가질 수 있다. 본 실시예에 따르면, 단면적 관점에서, 상기 게이트 라인(102)의 상부는 제1 폭(WT1)을 가질 수 있다. 상기 제1 절연 패턴(126) 및 제2 절연 패턴(128)은 실질적으로 동일하며, 상기 제1 폭(WT1)보다 작은 제2 폭(WT2)을 갖는다. 따라서, 도 4에 도시된 바와 같이 상기 게이트 라인(102)의 가장자리 상부면이 상기 제1 및 제2 절연 패턴들(126, 128)에 의해 노출될 수 있다. 한편, 다른 실시예에 따르면, 상기 제2 절연 패턴(128)은 생략될 수 있다.
상기 데이터 라인 구조물(DL)은 제1 절연 패턴(130), 제1 도전 패턴(108), 제2 도전 패턴(112), 데이터 라인(116) 및 제2 절연 패턴(132)이 순차적으로 적층된 구조를 가질 수 있다. 본 실시예에 따르면, 단면적 관점에서, 상기 제1 절연 패턴(130), 상기 제1 및 제2 도전 패턴들(116, 119) 및 상기 데이터 라인(116)은 실질적으로 동일한 제3 폭(WT3)을 가질 수 있다. 상기 제2 절연 패턴(132)은 상기 제3 폭(WT3)보다 작은 제4 폭(WT4)을 가질 수 있다. 따라서, 도 4에 도시된 바와 같이 상기 데이터 라인(116)의 가장자리 상부면이 상기 제2 절연 패턴(132)에 의해 노출될 수 있다. 한편, 다른 실시예에 따르면, 상기 제2 도전 패턴(112) 및 제2 절연 패턴(132)은 생략될 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(104), 게이트 절연 패턴(134), 액티브 패턴(110), 제1 및 제2 고농도 실리콘 패턴들(114a, 114b), 소스 전극(118a), 드레인 전극(118b) 및 패시베이션 패턴(136)을 포함할 수 있다. 본 실시예에 따르면, 단면적 관점에서, 상기 게이트 절연 패턴(134) 양단의 직선 거리와, 상기 게이트 절연 패턴(134)의 양단 직선 거리는 실질적으로 동일한 제5 폭(WT5)일 수 있다. 상기 제1 고농도 실리콘 패턴(114a)의 제2 단부로부터 상기 제2 실리콘 패턴의 제2 단부까지의 직선 거리와, 상기 소스 전극(118a)의 제2 단부로부터 상기 드레인 전극(118b)의 제2 단부까지의 직선 거리는 상기 제5 폭(WT5)과 실질적으로 동일할 수 있다. 상기 패시베이션 패턴(136)의 양단 직선 거리는 상기 제5 폭(WT5)보다 작은 제6 폭(WT6)을 가질 수 있다. 따라서, 도 5에 도시된 바와 같이 상기 소스 전극(118a)의 제2 단부 상부면과 상기 드레인 전극(118b)의 제2 단부 상부면이 패시베이션 패턴(136)에 의해 노출될 수 있다. 한편, 다른 실시예에 따르면, 상기 제1 및 제2 고농도 실리콘 패턴들(114a, 114b) 및 패시베이션 패턴(136)은 생략될 수 있다.
상기 블랙 매트릭스 패턴(124)은 상기 게이트 라인 구조물(GL) 상에 배치된 제1 영역(124a), 상기 데이터 라인 구조물(DL) 상에 배치된 제2 영역(124b)과, 상기 박막 트랜지스터(TFT) 상에 배치된 제3 영역(124c)을 포함한다. 본 실시예에서 상기 블랙 매트릭스 패턴의 제1 영역(124a)은 상기 제2 폭(WT2)을 가지며, 상기 게이트 라인 구조물(GL)의 제2 절연 패턴(128)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 상기 블랙 매트릭스 패턴의 제2 영역(124b)은 상기 제4 폭(WT4)보다 작은 폭을 가지며, 상기 데이터 라인 구조물(DL)의 제2 절연 패턴(132)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 상기 블랙 매트릭스 패턴의 제3 영역(124c)은 상기 제6 폭(WT6)보다 작은 폭을 가지며, 상기 박막 트랜지스터(TFT)의 패시베이션 패턴(136)의 폭과 실질적으로 동일한 폭을 가질 수 있다.
상기 유기막(138)은 상기 드레인 전극(118b)의 제2 단부를 노출시키는 홀(140)을 갖는다. 상기 홀(140)은 상기 블랙 매트릭스 패턴의 제3 영역(124c)의 일 측면, 상기 패시베이션 패턴(136)의 일 단, 상기 드레인 전극(118b)의 제2 단부와 상기 제2 단부의 상부면, 상기 제2 고농도 실리콘 패턴(114b)의 제2 단부, 상기 액티브 패턴(110)의 타 단, 상기 게이트 절연 패턴(134)의 일 단을 노출시키며, 상기 제1 기판(100)의 제1 면을 부분적으로 노출시킨다.
상기 화소 전극(142)은 상기 홀(140)을 갖는 유기막(138) 상에 제공되며, 상기 드레인 전극(118b)와 전기적으로 연결된다. 전술한 바와 같이 상기 홀(140)이 상기 드레인 전극(118b)의 제2 단부와 상기 제2 단부의 상부면을 노출함으로써, 상기 화소 전극(142)와 상기 드레인 전극(118b)이 접촉하는 면적이 증가될 수 있다.
본 실시예에서 상세하게 설명되지 않은 표시 장치의 구성 요소들은 도 1a 및 도 1b에서 설명된 표시 장치의 구성 요소들과 실질적으로 동일하여, 그 상세한 설명을 생략하기로 한다. 또한, 본 실시예과 도 1a 및 도 1b에서, 동일한 구성 요소들에 대한 도면 부호는 도 1a 및 도 1b에서 사용한 도면 부호를 사용한다.
도 4에서 설명된 표시 장치는 블랙 매트릭스 패턴(124)이 어레이 기판 상에 형성된 BOA 구조를 예시적으로 설명한다. 도 4에 따른 본 실시예의 표시 장치의 구조적 특징은, 도 2에서 설명된 COA 구조의 표시 장치에 유사하게 적용될 수 있다. 따라서 본 실시예에 따른 COA 구조 표시 장치에 대한 상세한 설명은 생략하기로 한다.
(표시 장치의 제조 방법)
도 5a 내지 도 5r는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 투명한 제1 기판(100)의 제1 면 상에 게이트 라인(102) 및 게이트 전극(104)을 형성한다.
구체적으로 설명하면, 상기 기판 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 금속을 포함하며, 예컨대, Mo, Al, Al-Ni합금, Mo-W합금, Cr 또는 Cu을 포함할 수 있다. 상기 제1 도전막을 패터닝하여 상기 게이트 라인(102)과, 상기 게이트 라인(102)으로부터 분기된 게이트 전극(104)을 형성할 수 있다.
상기 게이트 라인(102) 및 상기 게이트 전극(104)을 단면적 관점에서 보면, 각각의 측면이 경사면을 갖는다. 상기 게이트 라인(102) 및 게이트 전극(104)은 상부로 갈수록 작아지는 폭을 가질 수 있다. 이때, 상기 게이트 라인(102)의 상부 폭을 제1 폭(WT1)이라 한다.
상기 제1 도전막이 상기와 같이 금속을 포함하는 물질로 형성됨으로써, 상기 제1 기판(100)이 투명하더라도 상기 제1 게이트 라인(102) 및 상기 게이트 전극(104)이 형성된 부분으로는 광 또는 자외선이 투과되지 않는다.
도 5b를 참조하면, 상기 게이트 라인(102) 및 상기 게이트 전극(104)이 형성된 제1 기판(100) 상에 제1 절연막(106)을 형성한다.
상기 제1 절연막(106)은 실리콘 질화물(SiNx)을 포함할 수 있다. 다른 예로, 상기 제1 절연막(106)은 산화물 또는 산질화물을 포함할 수 있다.
도 5c를 참조하면, 상기 제1 절연막(106) 상에 데이터 라인 구조물(DL)의 제1 도전 패턴(108) 및 박막 트랜지스터(TFT)의 액티브 패턴(110)을 형성한다.
구체적으로 설명하면, 상기 제1 절연막(106) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 비결정 실리콘을 포함할 수 있다. 상기 제2 도전막을 패터닝하여 상기 데이터 라인 구조물(DL)의 상기 제1 도전 패턴(108) 및 상기 박막 트랜지스터(TFT)의 상기 액티브 패턴(110)을 형성한다.
도 5d를 참조하면, 상기 데이터 라인 구조물(DL)의 상기 제1 도전 패턴(108) 상에 데이터 라인(116)과, 상기 박막 트랜지스터(TFT)의 상기 액티브 패턴(110) 상에 소스 전극(118a) 및 드레인 전극(118b)을 형성한다.
구체적으로 설명하면, 상기 데이터 라인 구조물(DL)의 상기 제1 도전 패턴(108), 상기 박막 트랜지스터(TFT)의 액티브 패턴(110) 및 상기 제1 절연막(106) 상에 제3 도전막(도시되지 않음)을 형성한다. 상기 제3 도전막은 금속을 포함하며, 예컨대, Mo, Al, Al-Ni합금, Mo-W합금, Cr 또는 Cu을 포함할 수 있다. 상기 제3 도전막을 패터닝하여 상기 데이터 라인(116), 상기 소스 전극(118a) 및 상기 드레인 전극(118b)을 각각 형성할 수 있다. 상기 소스 전극(118a)은 상기 데이터 라인(116)으로부터 분기되어 형성될 수 있다.
상기 제3 도전막이 상기와 같이 금속을 포함하는 물질로 형성됨으로써, 상기 데이터 라인(116), 상기 소스 전극(118a) 및 상기 드레인 전극(118b)이 형성된 부분으로는 광 또는 자외선이 투과되지 않는다.
본 발명의 일 실시예에 따르면, 단면적 관점에서 상기 소스 전극(118a)은 제1 단부 및 제2 단부를 포함하며, 상기 드레인 전극(118b)은 제1 단부 및 제2 단부를 포함한다. 상기 소스 전극(118a)의 제1 단부 및 상기 드레인 전극(118b)의 제1 단부는 서로 마주한다.
상기 제2 도전막은 비결정 실리콘을 포함하며, 상기 제3 도전막이 금속을 포함함으로써, 식각 공정에서 상기 박막 트랜지스터(TFT)의 액티브 패턴(110)의 양단이 상기 소스 전극(118a)의 제2 단부 및 상기 드레인 전극(118b)의 제2 단부보다 돌출될 수 있다. 또한, 상기 데이터 라인 구조물(DL)의 제1 도전 패턴(108)의 양단이 상기 데이터 라인(116) 양단보다 돌출될 수 있다.
선택적으로, 상기 데이터 라인 구조물(DL)의 제1 도전 패턴(108)과 상기 데이터 라인(116) 사이에 제2 도전 패턴(112)과, 상기 박막 트랜지스터(TFT)의 액티브 패턴(110)과 소스 및 드레인 전극들(118a, 118b) 사이에 제1 및 제2 고농도 실리콘 패턴들(114a, 114b)을 각각 형성할 수 있다. 일 예로, 단면적 관점에서 상기 데이터 라인 구조물(DL)의 제2 도전 패턴(112)의 폭은 상기 제2 폭(WT2)과 실질적으로 동일할 수 있다. 또한, 상기 제1 고농도 실리콘 패턴(114a)은 제1 단부 및 제2 단부를 포함하고, 상기 제2 고농도 실리콘 패턴(114b)은 제1 단부 및 제2 단부를 포함한다. 상기 제1 고농도 실리콘 패턴(114a)의 제1 단부와 상기 제2 고농도 실리콘 패턴(114b)의 제1 단부를 서로 마주한다. 상기 제1 고농도 실리콘 패턴(114a)의 제2 단부와 상기 제2 고농도 실리콘 패턴(114b)의 제2 단부까지의 직선 거리는 상기 제3 폭(WT3)과 실질적으로 동일할 수 있다.
도 5e를 참조하면, 상기 소스 전극(118a)의 제2 단부 및 상기 드레인 전극(118b)의 제2 단부에 의해 노출된 액티브 패턴(110)의 양단과, 상기 데이터 라인(116)에 의해 노출될 데이터 라인 구조물(DL)의 제1 도전 패턴(108)의 양단을 식각할 수 있다.
상기 식각 공정으로 액티브 패턴(110)의 측면들 각각이 상기 소스 전극(118a)의 제2 단부 및 드레인 전극(118b)의 제2 단부와 실질적으로 동일한 평면일 수 있다. 상기 액티브 패턴(110)이 상기 소스 전극(118a) 및 드레인 전극(118b)의 단부보다 돌출되지 않은 경우가 돌출된 경우보다 트랜지스터 특성이 좋아져 완성되는 표시 장치의 얼룩을 개선할 수 있다.
선택적으로, 상기 데이터 라인 구조물(DL)의 상기 제2 도전 패턴(112)과 상기 박막트랜지스터(TFT)의 상기 제1 및 제2 고농도 실리콘 패턴들(114a, 114b)의 양단도 식각될 수 있다.
본 식각 공정은 생략될 수 있으며, 생략된 상태로 하기의 공정을 진행하면 도 3에서 설명된 표시 장치가 완성될 수 있다.
도 5f를 참조하면, 상기 데이터 라인(116), 상기 소스 전극(118a), 상기 드레인 전극(118b) 및 상기 제1 절연막(106) 상에 제2 절연막(120) 및 블랙 매트릭스막(122)을 순차적으로 형성할 수 있다.
상기 제2 절연막(120)은 실리콘 질화물을 포함할 수 있다. 상기 제2 절연막(120) 상에 블랙 매트릭스막(122)을 형성한 후, 상기 블랙 매트릭스막(122)의 상부면을 평탄화한다. 상기 블랙 매트릭스막(122)은 포지티브형 포토레지스트(positive type photoresist)를 포함할 수 있다.
도 5g를 참조하면, 상기 제2 절연막(120) 상에 블랙 매트릭스 패턴(124)을 형성한다.
구체적으로 설명하면, 상기 제1 기판(100)의 제1 면에 대향하는 제2 면으로 자외선을 조사한다. 조사된 자외선은 금속을 포함하는 물질로 형성된 상기 게이트 라인(102), 상기 데이터 라인(116), 상기 게이트 전극(104), 상기 소스 및 드레인 전극들(118a, 118b)을 투과하지 못한다. 상기 게이트 라인(102), 상기 데이터 라인(116), 상기 게이트 전극(104), 상기 소스 및 드레인 전극들(118a, 118b)을 제외한 부분을 투과한 자외선은 블랙 매트릭스막(122)을 노광시킨다. 부분적으로 노광된 블랙 매트릭스막(122)을 현상 및 큐어링(curing)하여 상기 블랙 매트릭스 패턴(124)을 형성할 수 있다.
상기 블랙 매트릭스 패턴(124)은, 상기 게이트 라인(102) 상에 형성된 제1 영역(124a)과, 상기 데이터 라인(116) 상에 형성된 제2 영역(124b)과, 상기 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(118a, 118b) 상에 형성된 제3 영역(124b)을 포함한다.
전술한 바와 같이, 상기 블랙 매트릭스 패턴의 제1 영역(124a)은 상기 게이트 라인(102)에 의해 마스킹된 부분으로서, 단면적으로 보면 상기 블랙 매트릭스 패턴의 제1 영역(124a)은 상기 게이트 라인(102)의 폭과 실질적으로 동일할 수 있다. 이때, 상기 게이트 라인(102)은 상부로 갈수록 좁은 폭을 가지는데, 상기 노광 공정 시 상기 게이트 라인(102)의 상대적으로 얇은 두께를 갖는 가장자리에 광이 일부 투과될 수 있다. 따라서, 상기 블랙 매트릭스 패턴의 제1 영역(124a)은 상기 게이트 라인(102)의 상부의 폭과 실질적으로 동일한 제1 폭(WT1)을 갖는다.
상기 블랙 매트릭스 패턴의 제2 영역(124b)은 상기 데이터 라인(116)에 의해 마스킹된 부분으로서, 단면적으로 보면 상기 블랙 매트릭스 패턴의 제2 영역(124b)은 상기 데이터 라인(116)의 폭과 실질적으로 동일한 제2 폭(WT2)을 가질 수 있다.
상기 블랙 매트릭스 패턴의 제3 영역(124c)은 상기 게이트 전극(104), 상기 소스 전극(118a) 및 상기 드레인 전극(118b)에 의해 마스킹된 부분으로서, 단면적으로 보면 상기 블랙 매트릭스 패턴의 제3 영역(124c)은 상기 제3 폭(WT3)과 실질적으로 동일할 수 있다.
한편, 상기 블랙 매트릭스막(122)으로 조사되는 자외선의 노출 시간을 조절하여, 블랙 매트릭스 패턴(124)의 폭을 조절할 수 있다. 상기 블랙 매트릭스막(122)으로 자외선을 과노출시키면, 도 4에서 설명된 표시 장치의 블랙 매트릭스 패턴(124)을 형성할 수 있다.
도 5h를 참조하면, 상기 블랙 매트릭스 패턴(124)을 식각 마스크로 사용하여 상기 제1 및 제2 절연막들(106, 120)을 식각하여, 게이트 라인 구조물(GL), 데이터 라인 구조물(DL) 및 박막 트랜지스터(TFT)를 완성할 수 있다.
구체적으로 설명하면, 상기 블랙 매트릭스 패턴(124)을 식각 마스크로 사용하여 상기 제1 및 제2 절연막들(106, 120)을 이방성 식각을 수행할 수 있다. 이때, 상기 이방성 식각은 건식 식각을 포함할 수 있다.
상기 식각으로, 상기 블랙 매트릭스 패턴의 제1 영역(124a)에 의해 마스킹된 게이트 라인 구조물(GL) 영역에서는, 상기 게이트 라인(102) 상에 제1 절연 패턴(126) 및 제2 절연 패턴(128)이 순차적으로 형성되어 게이트 라인 구조물(GL)을 완성할 수 있다.
상기 블랙 매트릭스 패턴(124)의 상기 제2 영역(124b)에 의해 마스킹된 상기 데이터 라인 구조물(DL) 영역에서는 상기 제1 기판(100) 및 상기 제1 도전 패턴(108) 사이에 제1 절연 패턴(130)이 형성되고, 상기 데이터 라인(116) 및 상기 블랙 매트릭스 패턴(124)의 상기 제2 영역(124b) 사이에 제4 절연 패턴(132)이 형성되어 데이터 라인 구조물(DL)을 완성할 수 있다.
상기 블랙 매트릭스 패턴(124)의 상기 제3 영역(124c)에 의해 마스크된 상기 박막 트랜지스터(TFT) 영역에서는, 상기 게이트 전극(104) 및 상기 액티브 패턴(110) 사이에 게이트 절연 패턴(134)이 형성되고, 상기 소스 및 드레인 전극(118a, 118b)과 상기 블랙 매트릭스 패턴(124)의 상기 제3 영역(124c) 사이에 패시베이션 패턴(136)이 형성되어 상기 박막 트랜지스터(TFT)를 완성할 수 있다.
상기와 같이, 상기 블랙 매트릭스 패턴(124)을 식각 마스크로 사용하여, 상기 제1 및 제2 절연막들(106, 120)을 식각함으로써, 추가적인 마스크 형성 공정이 필요하지 않아 공정 효율을 향상시킬 수 있다.
도 5i를 참조하면, 상기 게이트 라인 구조물(GL), 상기 데이터 라인 구조물(DL), 상기 박막 트랜지스터(TFT) 및 상기 블랙 매트릭스 패턴(124)을 완전하게 덮는 유기막(138)을 형성한다. 상기 유기막(138)은 감광성을 갖는 아크릴계 수지로 이루어질 수 있다.
도 2의 COA 구조 표시 장치일 경우, 유기막(138)을 대신하여 컬러 필터(150)를 형성할 수 있다. 또한, 상기 컬러 필터(150) 상에 캡핑막(152)이 컨포멀하게 형성될 수 있다.
도 5j를 참조하면, 상기 유기막(138)을 식각하여 상기 드레인 전극(118b)의 일부를 노출시키는 홀(140)을 형성한다. 상기 홀(140)에 의해 상기 드레인 전극(118b)의 제2 단부가 노출될 수 있다. 상기 홀(140)은 연장되어 제1 기판(100)의 제1 면 일부를 노출시킬 수 있다.
도 5k를 참조하면, 상기 유기막(138) 상에 상기 드레인 전극(118b)과 전기적으로 연결되는 화소 전극(142)을 형성한다. 일 실시예에 따르면, 상기 화소 전극(142)은 화소 영역을 다수의 도메인으로 분할하는 다수의 미세 슬릿들을 포함할 수 있다.
선택적으로 도 5l를 참조하면, 상기 화소 전극(142) 상에 컨포멀하게 제1 배향막(144)을 형성할 수 있다.
도 5m를 참조하면, 제2 기판(200)의 제1 면 상에 컬러 필터(202)를 형성한다. 상기 컬러 필터(202)는 각 화소 영역에 각 컬러 별로 형성될 수 있다. 도 2의 COA 구조 표시 장치일 경우, 본 공정은 생략될 수 있다.
선택적으로 도 5n를 참조하면, 상기 컬러 필터(202)는 컬러 별로 그 두께가 상이하여, 이로 인하여 발생되는 단차를 없애기 위하여 오버 코팅층(204)을 형성할 수 있다.
도 5o를 참조하면, 상기 오버 코팅층(204) 상에 공통 전극(206)을 형성할 수 있다. 상기 공통 전극(206)은 판형 구조를 가질 수 있다. 상기 공통 전극(206) 상에, 액정층(300)이 형성될 공간을 확보하기 위한 컬럼 스페이서(208)를 형성할 수 있다.
선택적으로 도 5p를 참조하면, 상기 공통 전극(206) 및 상기 컬럼 스페이서(208)가 형성된 제2 기판(200) 상에 컨포멀하게 제2 배향막(210)을 형성할 수 있다.
도 5q를 참조하면, 상기 게이트 라인 구조물(GL), 상기 데이터 라인 구조물(DL), 상기 박막 트랜지스터(TFT), 상기 블랙 매트릭스 패턴(124), 상기 유기막(138), 상기 화소 전극(142) 및 상기 제1 배향막(144)이 형성된 제1 기판(100)의 제1 면과, 상기 컬러 필터(202), 오버 코팅층(204), 공통 전극(206), 컬러 스페이서(208) 및 제2 배향막(210)이 형성된 제2 기판(200)의 제1 면이 서로 마주하도록 부착시킨다. 상기 컬러 스페이서(208)에 의해 상기 제1 및 제2 기판들(100, 200) 사이에 이격 공간이 확보될 수 있다.
도 5r를 참조하면, 상기 제1 및 제2 기판들(100, 200) 사이의 광간에 액정층(300)을 주입하여, 표시 장치를 완성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판
GL: 게이트 라인 구조물
DL: 데이터 라인 구조물
TFT: 박막 트랜지스터
124: 블랙 매트릭스 패턴
200: 제2 기판

Claims (18)

  1. 기판 상에 금속을 포함하는 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 게이트 라인 및 게이트 전극 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에, 금속을 포함하는 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제1 절연막, 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극 상에 블랙 매트릭스막을 형성하는 단계;
    상기 기판의 배면으로 자외선을 조사하여 상기 블랙 매트릭스막을 노광 및 현상하여, 블랙 매트릭스 패턴을 형성하는 단계; 및
    상기 블랙 매트릭스 패턴을 마스크로 하여 상기 제1 절연막을 식각하여, 상기 게이트 라인 상에 제1 절연 패턴과, 상기 게이트 전극 상에 각각 게이트 절연 패턴을 각각 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 블랙 매트릭스막은 포지티브형 포토레지스트(positive type photoresist)를 포함하는 표시 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 절연막을 형성한 후,
    상기 게이트 전극과, 상기 소스 및 드레인 전극 사이에 액티브 패턴을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 블랙 매트릭스 패턴을 식각 마스크로 사용하여, 상기 소스 및 드레인 전극들에 의해 노출된 상기 액티브 패턴의 가장자리를 식각하는 단계를 더 포함하는 표시 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 블랙 매트릭스막을 형성하기 전, 상기 데이터 라인, 상기 소스 및 드레인 전극들과 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 블랙 매트릭스 패턴을 마스크로 하여 상기 제2 절연막을 식각하여, 상기 제1 절연막 상에, 상기 데이터 라인 상에 각각 제2 절연 패턴을 형성하고, 상기 소스 및 상기 드레인 전극 상에 패시베이션 패턴을 각각 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 매트릭스 패턴은 상기 소스 및 드레인 전극들 각각의 단부를 노출시키는 표시 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 블랙 매트릭스 패턴을 덮은 유기막을 형성하는 단계;
    상기 유기막을 식각하여, 상기 드레인 전극의 일 단부를 노출시키는 홀을 형성하는 단계; 및
    상기 유기막 상에, 상기 노출된 드레인 전극의 단부와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 블랙 매트릭스 패턴을 덮는 컬러 필터를 형성하는 단계;
    상기 컬러 필터를 식각하여, 상기 드레인 전극의 일 단부를 노출시키는 홀을 형성하는 단계;
    상기 컬러 필터 상에, 상기 드레인 전극의 일 단부를 노출시키는 캡핑막을 형성하는 단계; 및
    상기 캡핑막 상에, 상기 노출된 드레인 전극의 일 단부와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  9. 제1 기판 상에 배치되며, 게이트 라인 및 제1 절연 패턴이 순차적으로 적층된 게이트 라인 구조물;
    상기 제1 기판 상에 배치되며, 제1 절연 패턴, 제1 도전 패턴 및 데이터 라인이 순차적으로 적층된 데이터 라인 구조물;
    상기 제1 기판 상에 배치되며, 게이트 전극, 게이트 절연 패턴, 액티브 패턴, 및 소스 및 드레인 전극이 순차적으로 적층된 박막 트랜지스터; 및
    상기 게이트 라인 구조물 상에 배치되는 제1 영역, 상기 데이터 라인 구조물 상에 배치되는 제2 영역 및 상기 박막 트랜지스터 상에 배치되는 제3 영역을 포함하는 블랙 매트릭스 패턴을 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 게이트 라인 구조물의 제1 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제1 영역의 폭과 실질적으로 동일하며,
    상기 데이터 라인 구조물의 제1 절연 패턴의 폭은 상기 데이터 라인 구조물의 제1 도전 패턴의 폭과 실질적으로 동일하며,
    상기 게이트 절연 패턴의 폭은 상기 액티브 패턴의 폭과 실질적으로 동일한 표시 장치.
  11. 제9항에 있어서,
    상기 데이터 라인 구조물의 제1 도전 패턴 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭과 실질적으로 동일하고,
    상기 액티브 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭과 실질적으로 동일한 표시 장치.
  12. 제9항에 있어서,
    상기 데이터 라인 구조물의 제1 도전 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭보다 크며,
    상기 액티브 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭보다 큰 표시 장치.
  13. 제9항에 있어서,
    상기 데이터 라인의 폭이 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭보다 크며,
    상기 소스 및 드레인 전극의 폭이 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭보다 큰 표시 장치.
  14. 제13항에 있어서,
    상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 유기물; 및
    상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하되,
    상기 화소 전극은 상기 블랙 매트릭스 패턴의 상기 제3 영역에 의해 노출된 드레인 전극의 상부면 및 측면과 접촉하는 표시 장치.
  15. 제9항에 있어서,
    상기 게이트 라인 구조물은, 상기 게이트 라인 구조물의 제1 절연 패턴과 상기 블랙 매트릭스 패턴의 상기 제1 영역 사이에 제2 절연 패턴을 더 포함하며,
    상기 데이터 라인 구조물은, 상기 데이터 라인과 상기 블랙 매트릭스 패턴의 상기 제2 영역 사이에 제2 절연 패턴을 더 포함하며,
    상기 박막 트랜지스터는, 상기 소스 및 드레인 전극들과 상기 블랙 매트릭스 패턴의 상기 제3 영역 사이에 패시베이션 패턴을 더 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 게이트 라인 구조물의 제2 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제1 영역 폭과 실질적으로 동일하며,
    상기 데이터 라인 구조물의 제2 절연 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제2 영역의 폭과 실질적으로 동일하며,
    상기 패시베이션 패턴의 폭은 상기 블랙 매트릭스 패턴의 상기 제3 영역의 폭과 실질적으로 동일한 표시 장치.
  17. 제9항에 있어서,
    상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 유기물; 및
    상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 표시 장치.
  18. 제9항에 있어서,
    상기 블랙 매트릭스 패턴을 덮으며, 상기 드레인 전극을 노출시키는 홀을 갖는 컬러 필터; 및
    상기 홀에 의해 노출된 드레인 전극과 전기적으로 연결되는 화소 전극을 더 포함하는 표시 장치.
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