KR20160019345A - 반도체 디바이스 및 반도체 디바이스 형성 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스 형성 방법 Download PDF

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시 옌 린
시 첸 리
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Abstract

본 발명은 반도체 디바이스 및 반도체 디바이스의 형성 방법에 관한 것이다. 반도체 디바이스는 기판과, 기판 위에 위치되는 제1 활성 영역과, 기판 위에 위치되는 제2 활성 영역과, 제1 활성 영역과 제2 활성 영역 사이에 위치되는 그래핀 채널과, 제1 평면내 게이트를 포함한다. 몇몇 실시예에서, 그래핀 채널, 제1 평면내 게이트, 제1 활성 영역 및 제2 활성 영역은 그래핀을 포함한다. 또한, 제1 평면내 게이트, 제1 활성 영역, 제2 활성 영역 및 그래핀 채널을 단일 층의 그래핀으로 형성하는 방법도 제공된다.

Description

반도체 디바이스 및 반도체 디바이스 형성 방법{SEIMICONDUCTOR DEVICE AND METHOD OF FORMATION}
본 발명은 반도체 디바이스 및 반도체 디바이스 형성 방법에 관한 것이다.
트랜지스터와 같은 반도체 디바이스에서, 전류는 반도체 디바이스의 게이트에 충분한 전압 또는 바이어스가 인가될 때 소스 구역과 드레인 구역 사이의 채널 구역을 통해 유동한다. 전류가 채널 구역을 통해 유동할 때 트랜지스터는 통상 "온" 상태에 있는 것으로 간주되고, 전류가 채널 구역을 통해 유동하지 않을 때 트랜지스터는 통상 "오프" 상태에 있는 것으로 간주된다.
본 발명의 목적은 개선된 반도체 디바이스 및 반도체 디바이스 형성 방법을 제공하는 것이다.
상술된 본 발명의 목적은 청구항에 개시된 본원 발명에 의해 달성된다.
본 발명에 따르면, 그래핀 트랜지스터의 페르미 준위를 조절할 수 있으며, 그래핀을 포함하는 평면내 게이트의 사용으로 인해 반도체 디바이스의 제조 절차를 단순화할 수 있다.
도 1은 몇몇 실시예에 따른 반도체 디바이스의 상면도.
도 2는 몇몇 실시예에 따른 반도체 디바이스의 단면도.
도 3은 몇몇 실시예에 따른 반도체 디바이스의 상면도.
도 4는 몇몇 실시예에 따른 반도체 디바이스의 단면도.
도 5는 몇몇 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시하는 흐름도.
도 6은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 7은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 8은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 9는 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 10은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 11은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 12는 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 단면도.
도 13은 몇몇 실시예에 따른 제조 단계에서의 반도체 디바이스의 상면도.
도 14는 몇몇 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시하는 흐름도.
도 15는 몇몇 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시하는 흐름도.
본 발명의 양태들은 첨부된 도면을 참조하는 이하의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업상의 표준 관행에 따라 다양한 도면들은 일정한 비율로 도시된 것은 아니다. 실제로, 다양한 구성요소들의 치수는 설명의 명료함을 위해 임의로 증감될 수도 있다.
이하의 상세한 설명은 본 발명의 다양한 구성요소를 실시하기 위한 다양한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정한 예들이 본 발명의 단순화를 위해 이하에 제공된다. 물론, 그런 예들은 예일 뿐 제한적인 것이 아니다. 예컨대, 이하의 상세한 설명에서 제2 구성요소 위의 또는 상의 제1 구성요소의 형성은 제1 구성요소와 제2 구성요소가 직접 접촉되게 형성되는 실시예, 또는 제1 구성요소와 제2 구성요소가 직접 접촉되지 않도록 추가의 구성요소가 제1 구성요소와 제2 구성요소 사이에 형성되는 실시예도 포함할 수 있다. 또한, 본 발명은 다양한 예들에서 도면부호 및/또는 용어를 반복할 수도 있다. 그런 반복은 단순화와 명료함을 위한 것일 뿐, 개시된 다양한 실시예 및/또는 구성 사이의 관계를 자체로 나타내는 것이 아니다.
또한, "아래" "하부" "위" "상부" 등과 같은 공간적으로 상대적인 용어들은 도면에 도시된 바와 같이 하나의 요소 또는 구성요소의 다른 요소(들) 또는 구성요소(들)에 대한 관계를 나타내기 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 배향 이외에도 사용시 디바이스의 다른 배향 또는 작업을 포함하는 것이다. 장치는 달리(90도로 회전되거나 다른 배향으로) 배향될 수도 있기 때문에, 본 명세서에 사용된 공간적으로 상대적인 기술 용어들은 유사하게 해석될 수도 있다.
반도체 디바이스를 형성하기 위한 하나 이상의 기술, 및 이런 기술에 의해 형성되는 최종 구조체가 본 명세서에 제공된다. 본 발명의 몇몇 실시예는 이하의 특징 및/또는 이점의 하나 또는 조합을 갖는다.
몇몇 실시예에 따르면, 반도체 디바이스는 제1 활성 영역과 제2 활성 영역 사이에 위치되는 그래핀 채널을 포함한다. 몇몇 실시예에서, 그래핀 채널은 제1 평면내 게이트(in-plane gate)에 근접해 있는 제1 측부와, 제2 평면내 게이트에 근접해 있는 제2 측부를 포함한다. 몇몇 실시예에서, 제1 평면내 게이트와 제2 평면내 게이트 중 적어도 하나는 니켈, 구리, 금 등 중에서 적어도 하나를 포함한다. 또 다른 실시예에서, 제1 평면내 게이트, 제2 평면내 게이트, 제1 활성 영역 및 제2 활성 영역 중 적어도 하나는 그래핀을 포함한다. 몇몇 실시예에서, 제1 평면내 게이트, 제2 평면내 게이트, 제1 활성 영역 및 제2 활성 영역 중 적어도 하나를 그래핀으로 형성함으로써, 제1 평면내 게이트, 제2 평면내 게이트, 제1 활성 영역 및 제2 활성 영역 중 적어도 하나와 그래핀 채널 사이의 높이 차이가 감소된다. 몇몇 실시예에서, 제1 평면내 게이트, 제2 평면내 게이트, 제1 활성 영역 및 제2 활성 영역 중 적어도 하나를 그래핀으로 대체함으로써 반도체 디바이스의 제조 공정이 단순화된다.
도 1 및 도 3은 몇몇 실시예에 따른 반도체 디바이스(100)의 상면도이며, 도 2 및 도 4는 몇몇 실시예에 따른 반도체 디바이스(100)의 단면도이다. 도 1 및 도 2를 참조하면, 도 2는 도 1의 라인 1-1을 따라 취한 몇몇 실시예에 따른 반도체 디바이스(100)의 단면도이다. 몇몇 실시예에서, 도 2에 도시된 바와 같이 유전체 층(104)이 기판(102) 위에 형성된다. 몇몇 실시예에서, 기판(102)은 실리콘, 게르마늄, 탄소 등 중에서 적어도 하나를 포함한다. 몇몇 실시예에서, 기판(102)은 실리콘을 포함한다. 몇몇 실시예에서, 기판(102)은 에피택시얼 층, 실리콘 온 인슐레이터(SOI) 구조체, 웨이퍼, 및 웨이퍼로 형성된 다이 중 적어도 하나를 포함한다. 몇몇 실시예에서, 기판(102)은 제1 두께(130)를 갖는다. 몇몇 실시예에서, 제1 두께(130)는 약 350㎛ 내지 약 525㎛이다. 몇몇 실시예에서, 유전체 층(104)은 산화물, 질화물 등 중에서 적어도 하나를 포함한다. 몇몇 실시예에서, 유전체 층(104)은 SiO2와 같은 실리콘 산화물을 포함한다. 몇몇 실시예에서, 유전체 층(104)은 에피택시얼 층, 실리콘 온 인슐레이터(SOI) 구조체, 웨이퍼, 및 웨이퍼로 형성된 다이 중 적어도 하나를 포함한다. 몇몇 실시예에서, 유전체 층(104)은 제2 두께(132)를 갖는다. 몇몇 실시예에서, 제2 두께(132)는 약 10㎚ 내지 약 300㎚이다.
몇몇 실시예에서, 반도체 디바이스(100)는 제1 활성 영역(106) 및 제2 활성 영역(108)을 포함한다. 제1 활성 영역(106)과 제2 활성 영역(108) 중 적어도 하나는 소스와 드레인 중 적어도 하나를 포함한다. 몇몇 실시예에서, 제1 활성 영역(106)은 제1 전도성 타입과 제2 전도성 타입 중 적어도 하나를 포함한다. 몇몇 실시예에서, 제2 활성 영역(108)은 제1 전도성 타입과 제2 전도성 타입 중 적어도 하나를 포함한다. 몇몇 실시예에서, 제1 전도성 타입은 n-타입과 p-타입 중 적어도 하나를 포함한다. 몇몇 실시예에서, 제1 전도성 타입은 제2 전도성 타입이 p-타입을 포함하는 경우 n-타입을 포함하며, 제2 전도성 타입은 제1 전도성 타입이 p-타입을 포함하는 경우 n-타입을 포함한다. 몇몇 실시예에서, 제1 활성 영역(106)과 제2 활성 영역(108) 중 적어도 하나는 제3 두께(134)를 갖는다. 몇몇 실시예에서, 제3 두께(134)는 약 50㎚ 내지 약 100㎚이다.
몇몇 실시예에서, 그래핀 채널(110)이 기판(102) 위에 형성된다. 몇몇 실시예에서, 그래핀 채널(110)은 유전체 층(104) 위에 형성된다. 몇몇 실시예에서, 그래핀 채널(110)은 그래핀을 포함한다. 몇몇 실시예에서, 그래핀 채널(110)은 약 70% 내지 약 90%의 그래핀을 포함한다. 몇몇 실시예에서, 그래핀 채널(110)은 제1 활성 영역(106)과 제2 활성 영역(108) 사이에 위치된다. 몇몇 실시예에서, 그래핀 채널(110)은 제1 측부(112) 및 제2 측부(114)를 갖는다. 몇몇 실시예에서, 그래핀 채널(110)은 도 1에 도시된 바와 같이 채널 길이(136)를 갖는다. 몇몇 실시예에서, 채널 길이(136)는 약 5㎛ 내지 약 75㎛이다. 몇몇 실시예에서, 채널 길이(136)는 약 25㎛ 내지 약 35㎛이다. 몇몇 실시예에서, 도 2에 도시된 바와 같이 그래핀 채널(110)은 채널 폭(138)을 갖는다. 몇몇 실시예에서, 채널 폭(138)은 약 1㎛ 내지 약 25㎛이다. 몇몇 실시예에서, 채널 폭(138)은 약 5㎛ 내지 약 15㎛이다. 몇몇 실시예에서, 그래핀 채널(110)은 채널 높이(140)를 갖는다. 몇몇 실시예에서, 채널 높이(140)는 약 1 옹스트롬 내지 500 옹스트롬이다.
몇몇 실시예에서, 반도체 디바이스(100)는 제1 평면내 게이트(116)와 제2 평면내 게이트 중 적어도 하나를 포함한다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 바이어스 인가와 같은 게이팅 기능을 수행하기 위한 전극으로서 동일한 평면 또는 층에 위치된다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 제1 바이어스와 제2 바이어스 중 적어도 하나를 반도체 디바이스(100)에 인가한다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 그래핀 채널(110), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나와 동일한 평면에 위치된다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 그래핀 채널(110)의 제1 측부(112)와 제2 측부(114) 중 적어도 하나에 근접하게 위치된다. 몇몇 실시예에서, 제1 평면내 게이트(116)는 그래핀 채널(110)의 제1 측부(112)에 근접해 있으며, 제2 평면내 게이트(118)은 그래핀 채널(110)의 제2 측부(114)에 근접해 있다. 몇몇 실시예에서, 제1 평면내 게이트(116)는 제2 평면내 게이트(118)에 연결된다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 니켈, 구리, 그래핀, 금 등 중에서 적어도 하나를 포함한다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나를 이용하는 것은 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나를 그래핀 채널(110), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나와 동일한 평면에 위치설정함으로써 반도체 디바이스(100)의 전자 이동도를 향상시킨다. 몇몇 실시예에서, 제1 평면내 게이트(116)와 제2 평면내 게이트(118) 중 적어도 하나는 그래핀 채널(110)의 페르미 준위를 조절하는데 사용된다. 몇몇 실시예에서, 드레인 전류 특성이 조절되는 바닥 게이트(112)는 평면내 게이트(116, 118)를 적용함으로써 다른 도핑 결과를 야기할 것이다.
몇몇 실시예에서, 도 2에 도시된 바와 같이 반도체 디바이스(100)는 바닥 게이트(112)를 포함한다. 몇몇 실시예에서, 바닥 게이트(112)는 기판(102) 아래에 위치된다. 몇몇 실시예에서, 바닥 게이트(112)는 제3 바이어스를 반도체 디바이스(100)에 인가한다. 몇몇 실시예에서, 바닥 게이트(112)는 니켈, 구리, 금 등 중 적어도 하나를 포함한다.
도 3 및 도 4를 참조하면, 도 4는 도 3의 라인 3-3을 따라 취한 몇몇 실시예에 따른 반도체 디바이스(100)의 단면도이다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106), 제2 활성 영역(108) 및 그래핀 채널(110) 중 적어도 하나는 그래핀을 포함한다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106), 제2 활성 영역(108) 및 그래핀 채널(110) 중 적어도 하나는 그래핀 층으로 형성된다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106), 제2 활성 영역(108) 및 그래핀 채널(110) 중 적어도 하나는 그래핀 층을 에칭함으로써 형성된다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106), 제2 활성 영역(108) 및 그래핀 채널(110) 중 적어도 하나는 (도시 안 된)제2 그래핀 층 위에 적층된 제1 그래핀 층으로 형성된다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나는 제4 두께(402)를 갖는다. 몇몇 실시예에서, 제4 두께(402)는 약 1 옹스트롬 내지 약 500 옹스트롬이다. 몇몇 실시예에서, 제4 두께(402)는 채널 높이(140)와 사실상 동일하다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나를 단일의 그래핀 층으로 형성하는 것은 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나와 그래핀 채널(110) 사이의 높이 차이를 감소시킨다. 몇몇 실시예에서, 제1 평면내 게이트(116), 제2 평면내 게이트(118), 제1 활성 영역(106) 및 제2 활성 영역(108) 중 적어도 하나를 동일한 그래핀 층으로 형성하는 것은 반도체 디바이스(100)의 제조 공정을 단순화한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 디바이스(100)를 형성하는 방법(500)이 도시되어 있다. 502에서, 도 6에 도시된 바와 같이 유전체 층(104)이 기판(102) 위에 형성된다. 몇몇 실시예에서, 기판(102)과 유전체 층(104) 중 적어도 하나는 실리콘과 실리콘 산화물 중 적어도 하나를 포함한다. 504에서, 도 7에 도시된 바와 같이 탄소 층(520)이 퇴적에 의해 유전체 층(104) 위에 형성된다. 몇몇 실시예에서, 탄소 층(520)은 비정질 탄소 층이다. 몇몇 실시예에서, 탄소 층(520)은 스퍼터링 공정에 의해 퇴적된다. 몇몇 실시예에서, 스퍼터링 공정은 무선 주파수(RF) 스퍼터링 공정을 포함한다. 몇몇 실시예에서, 탄소 층(520)은 약 5분 내지 20분 동안 약 50 와트 내지 약 150 와트의 플라즈마 파워로 퇴적된다. 몇몇 실시예에서, 탄소 층(520)은 90 와트의 플라즈마 파워로 11분 동안 퇴적된다. 몇몇 실시예에서, 탄소 층(520)은 제5 두께(524)를 갖는다. 몇몇 실시예에서, 제5 두께(524)는 약 10㎚ 내지 약 500㎚이다.
506에서, 도 8에 도시된 바와 같이 금속 층(522)이 예컨대 퇴적에 의해 형성된다. 몇몇 실시예에서, 금속 층(522)은 니켈, 구리 등 중 적어도 하나를 포함한다. 몇몇 실시예에서, 금속 층(522)은 제6 두께(526)를 갖는다. 몇몇 실시예에서, 제6 두께(526)는 약 50㎚ 내지 약 500㎚이다. 몇몇 실시예에서, 금속 층(522)은 약 20 와트 내지 80 와트의 플라즈마 파워로 퇴적된다. 몇몇 실시예에서, 금속 층(522)은 그래핀이 형성되는 탄소 층(520) 상에 퇴적된다. 508에서, 도 9에 도시된 바와 같이 어닐링 공정(530)이 수행된다. 몇몇 실시예에서, 어닐링 공정(530)은 약 750℃ 내지 약 1200℃의 온도에서 수행된다. 몇몇 실시예에서, 어닐링 공정(530)은 약 10분 내지 약 20분 동안 수행된다. 몇몇 실시예에선, 제2 어닐링 공정이 수행된다. 몇몇 실시예에서, 어닐링 공정 동안 탄소 층(520)이 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나로 변형된다. 몇몇 실시예에서, 도 10에 도시된 바와 같이 제1 그래핀 층(532)이 금속 층(522)의 바닥면(536)에 형성되고, 제2 그래핀 층(534)이 금속 층(522)이 금속 층(522)의 상부면(538)에 형성된다. 몇몇 실시예에서, 제1 그래핀 층(532)은 제7 두께(540)를 갖는다. 몇몇 실시에에서, 제2 그래핀 층(534)은 제8 두께(542)를 갖는다. 몇몇 실시에에서, 제7 두께(540)와 제8 두께(542) 중 적어도 하나는 약 1 옹스트롬 내지 약 500 옹스트롬이다.
510에서, 도 11에 도시된 바와 같이 금속 층(522)과 제2 그래핀 층(534) 중 적어도 하나가 제거된다. 몇몇 실시예에서, 금속 층(522)을 산용액으로 처리함으로써 금속 층(522)이 제거된다. 몇몇 실시예에서, 산용액은 약 10% 염산을 포함한다. 몇몇 실시예에서, 금속 층(522)의 상부면(538)의 제2 그래핀 층(534)은 산소 플라즈마 공정에 의해 제거된다. 몇몇 실시예에서, 도 12에 도시된 바와 같이 금속 층(522)이 제거된 후에 제2 그래핀 층(534)이 제1 그래핀 층(532) 상에 퇴적된다. 몇몇 실시예에서, 제2 그래핀 층(534)은 폐기된다. 512에서, 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116), 제2 평면내 게이트(118) 및 그래핀 채널(110) 중 적어도 하나가 형성된다. 몇몇 실시예에서, 도 13의 반도체 디바이스(100)의 상면도에 도시된 바와 같이, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나가 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116), 제2 평면내 게이트(118) 및 그래핀 채널(110) 중 적어도 하나를 형성하도록 에칭된다.
도 14를 참조하면, 몇몇 실시예에 따라 반도체 디바이스(100)를 제조하는 방법(1400)이 도시되어 있다. 1402에서, 탄소 층(520)이 기판(102)과 유전체 층(104) 중 적어도 하나의 위에 예컨대 퇴적에 의해 형성된다. 몇몇 실시예에서, 탄소 층(520)은 비정질 탄소 층이다. 1404에서, 패턴이 탄소 층(520)에 형성된다. 몇몇 실시예에서, 패턴은 포토리소그래피 공정에 의해 형성된다. 몇몇 실시예에서, 패턴은 포토레지스트에 의해 형성된다. 1406에서, 금속 층(522)이 패턴 위에 퇴적된다. 몇몇 실시예에서, 금속 층(522)은 스퍼터링 공정에 의해 퇴적된다. 몇몇 실시예에서, 금속 층(522)은 구리, 니켈, 금 등 중에서 적어도 하나를 포함한다.
1408에서, 리프트 오프(lift off) 공정이 금속 층(522)에 대해 수행된다. 몇몇 실시예에서, 금속 층(522) 아래의 포토레지스트뿐만 아니라 포토레지스트 아래의 금속 층(522)도 제거된다. 몇몇 실시예에서, 포토레지스트는 용제를 이용하여 제거된다. 몇몇 실시예에서, 용제는 염산과 질산 제2철(ferric nitrate) 중 적어도 하나이다. 1410에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나가 형성된다. 몇몇 실시예에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나는 어닐링 공정에 의해 형성된다. 몇몇 실시예에서, 어닐링 공정은 약 750℃ 내지 약 1200℃의 온도에서 수행된다. 몇몇 실시예에서, 어닐링 공정은 약 10분 내지 약 20분 동안 수행된다. 몇몇 실시예에서, 제1 그래핀 층(532)은 유전체 층(104)과 금속 층(522) 사이에 위치된다. 몇몇 실시예에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나는 탄소 층(520)으로부터의 탄소 종의 분리(segregation)와 석출(precipitation) 중 적어도 하나에 의해 형성된다. 1412에서, 제2 그래핀 층(534)과 금속 층(522) 중 적어도 하나가 제거된다. 몇몇 실시예에서, 금속 층(522)은 염산 또는 질산 제2철과 같은 용제로의 침지와 에칭 공정 중 적어도 하나에 의해 제거된다. 몇몇 실시예에서, 제2 그래핀 층(534)은 산소 플라즈마 공정에 의해 제거된다. 1414에서, 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116), 제2 평면내 게이트(118) 및 그래핀 채널(110) 중 적어도 하나가 형성된다.
도 15를 참조하면, 몇몇 실시예에 따라 반도체 디바이스(100)를 제조하는 방법(1500)이 도시되어 있다. 1502에서, 금속 층(522)이 기판(102)과 유전체 층(104) 중 적어도 하나의 위에 예컨대 퇴적에 의해 형성된다. 몇몇 실시예에서, 금속 층(522)은 스퍼터링 공정에 의해 퇴적된다. 몇몇 실시예에서, 금속 층(522)은 패턴으로 또는 템플릿 위에 퇴적된다. 몇몇 실시예에서, 금속 층(522)은 구리, 니켈, 금 등 중 적어도 하나를 포함한다. 몇몇 실시예에서, 금속 층(522)의 두께는 약 300㎚이다. 1504에서, 탄소 소스가 제공된다. 몇몇 실시예에서, 탄소 소스는 메탄, 에탄, 프로판, 부탄 등 적어도 하나를 포함한다. 몇몇 실시예에서, 탄소 소스는 예컨대 메탄, 에탄, 프로판, 부탄 등으로부터 해리된 수소 원자를 포함한다. 몇몇 실시예에서, 탄소 소스는 금속 층(522) 상에 해리된다. 1506에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나가 형성된다. 몇몇 실시예에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나는 화학 증착(CVD) 공정과 분자 빔 에피택시(MBE) 공정 중 적어도 하나에 의해 형성된다. 몇몇 실시예에서, 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나는 반도체 디바이스(100)를 가스 혼합물과 함께 오븐 내에 배치함으로써 형성된다. 몇몇 실시예에서, 가스 혼합물은 메탄, 에탄, 프로판, 질소, 수소 등 중 적어도 하나의 혼합물을 포함한다. 몇몇 실시예에서, 반도체 디바이스(100)는 약 2분 내지 약 1분 동안 오븐 내에 배치된다. 몇몇 실시예에서, 오븐은 약 850℃ 내지 약 1200℃의 온도로 유지된다. 몇몇 실시예에서, 오븐은 약 900℃의 온도로 유지된다.
1508에서, 제2 그래핀 층(534)과 금속 층(522) 중 적어도 하나가 제거된다. 몇몇 실시예에서, 제2 그래핀 층(534)은 산소 플라즈마 공정에 의해 제거된다. 몇몇 실시예에서, 금속 층(522)은 에칭 공정에 의해 제거된다. 몇몇 실시예에서, 에칭 공정은 질산 제2철, 염산, 인산 등과 같은 습식 에천트를 이용한다. 몇몇 실시예에서, 제2 그래핀 층(534)은 제1 그래핀 층(532) 상에 퇴적된다. 1510에서, 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116), 제2 평면내 게이트(118) 및 그래핀 채널(110) 중 적어도 하나가 형성된다. 몇몇 실시예에서, 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116), 제2 평면내 게이트(118) 및 그래핀 채널(110) 중 적어도 하나는 제1 그래핀 층(532)과 제2 그래핀 층(534) 중 적어도 하나로부터 형성된다. 몇몇 실시예에서, 제1 활성 영역(106), 제2 활성 영역(108), 제1 평면내 게이트(116) 및 제2 평면내 게이트(118) 중 적어도 하나는 금, 구리, 니켈 등 중 적어도 하나로 형성된다.
몇몇 실시예에 따르면, 반도체 디바이스는 기판과, 기판 위에 위치되는 제1 활성 영역과, 기판 위에 위치되는 제2 활성 영역과, 제1 활성 영역과 제2 활성 영역 사이에 위치되는 그래핀 채널과, 제1 평면내 게이트를 포함한다. 몇몇 실시예에서, 그래핀 채널은 제1 측부 및 제2 측부를 갖는다. 몇몇 실시예에서, 제1 평면내 게이트는 그래핀 채널의 제1 측부에 근접하게 위치된다.
몇몇 실시예에 따르면, 반도체 디바이스는 기판과, 기판 위에 위치되는 제1 활성 영역과, 기판 위에 위치되는 제2 활성 영역과, 제1 활성 영역과 제2 활성 영역 사이에 위치되는 그래핀 채널과, 제1 평면내 게이트를 포함한다. 몇몇 실시예에서, 그래핀 채널은 제1 측부 및 제2 측부를 갖는다. 몇몇 실시예에서, 제1 평면내 게이트는 그래핀 채널의 제1 측부에 근접하게 위치된다. 몇몇 실시예에서, 제1 평면내 게이트는 그래핀을 포함한다.
몇몇 실시예에 따르면, 반도체 디바이스는 기판과, 기판 위에 위치되는 제1 활성 영역과, 기판 위에 위치되는 제2 활성 영역과, 제1 활성 영역과 제2 활성 영역 사이에 위치되는 그래핀 채널과, 제1 평면내 게이트와, 제2 평면내 게이트를 포함한다. 몇몇 실시예에서, 그래핀 채널은 제1 측부 및 제2 측부를 갖는다. 몇몇 실시예에서, 제1 평면내 게이트는 그래핀 채널의 제1 측부에 근접하게 위치되고, 제2 평면내 게이트는 그래핀 채널의 제2 측부에 근접하게 위치된다. 몇몇 실시예에서, 제1 평면내 게이트 및 제2 평면내 게이트는 그래핀을 포함한다.
당업자들이 본 발명의 양태를 더 잘 이해할 수 있도록 몇몇 실시예에 대한 상술된 구성요소가 개시되어 있다. 당업자들은 본 명세서에 개시된 다양한 실시예의 동일한 목적 및/또는 이점을 달성하기 위해 다른 공정 및 구조를 설계하거나 변경하기 위한 기초로서 본 명세서의 내용을 용이하게 이용할 수 있을 것이다. 또한, 당업자들은 그런 등가 구성들은 본 발명의 기술 사상 및 범주를 벗어나지 않음을 알 것이며, 본 발명의 기술 사상 및 범주 내에서 다양한 변형예, 대체예 및 변경예를 실시할 수 있을 것이다.
본 발명이 구조적 특징부 또는 방법론적 작동에 대해 특정한 용어로 개시되었지만, 첨부된 특허청구범위에 개시된 본 발명은 상술된 특정한 특징부 또는 작동에 제한될 필요는 없다. 또한, 상술된 특정한 특징부 또는 작동은 특허청구범위의 적어도 일부를 실시하기 위한 예로서 개시되어 있다.
본 발명의 다양한 작업들이 본 명세서에 개시되어 있다. 본 명세서에 개시된 작업들 중 일부 또는 모두의 순서는 순서 의존적이 것이 아니다. 본 발명의 이점을 갖는 다른 순서도 고려될 수 있다. 또한, 모든 작업들이 본 명세서에 제공된 각각의 실시예에서 수행될 필요도 없다. 또한, 모든 작업들이 몇몇 실시예에서 필요한 것도 아니다.
본 명세서에 개시된 층, 특징부, 요소 등은 예컨대 단순화와 용이한 이해를 위해 구조적인 치수 또는 배향과 같이 상대적인 특정 치수로 도시되어 있으며, 이들의 실제 치수는 몇몇 실시예에서 본 명세서에 도시된 치수와 사실상 다를 수 있음을 알아야 한다. 또한, 예컨대 에칭 기술, 평탄화 기술, 주입 기술, 도핑 기술, 스핀 온 기술, 스퍼터링 기술, 성장 기술, 및 화학 증착(CVD)과 같은 퇴적 기술 중 적어도 하나와 같은 다양한 기술들이 본 명세서에 개시된 층, 구역, 특징부, 요소 등을 형성하기 위해 제공된다.
또한, 본 명세서에 사용된 "예"라는 용어는 예컨대 실례라는 의미일 뿐, 유리한 것일 필요는 없다. 본 명세서에 사용된 바와 같이, "또는"이라는 용어는 배타적인 "또는"이 아닌 포괄적인 "또는"을 의미한다. 또한, 본 명세서 및 특허청구범위에 사용된 "하나"라는 용어는 단수 형태라고 달리 특정되지 않는 한 "하나 이상"을 대체로 의미한다. 또한, A와 B 중 적어도 하나와 같은 표현은 대체로 A 또는 B를 의미하거나, A와 B 양자 모두를 의미한다. 또한, "갖다(는)"과 같은 용어 및 이와 유사한 용어들은 "포함"이라는 용어와 마찬가지로 포괄적인 의미이다. 또한, "제1" 및 "제2", 또는 이와 유사한 용어들은 특정되지 않는 한 공간적, 시간적, 순서적 양태 등을 의미하지 않는다. 또한, 이런 용어들은 특징부, 요소, 구성요소 등을 위한 식별자, 명칭 등으로서 단지 사용된다. 예컨대, 제1 요소 및 제2 요소는 요소 A와 요소 B, 또는 2개의 상이하거나 동일한 요소, 또는 동일한 요소에 대체로 대응한다.
본 발명이 하나 이상의 실시예에 대해 도시되고 기술되었지만, 당업자들은 본 명세서(도면 포함)의 독해함으로써 등가의 변형예 및 변경예를 실시할 수 있을 것이다. 본 발명은 그런 변형예 및 변경예 모두를 포함하며, 첨부된 특허청구범위의 범주에 의해서만 제한된다. 상술된 구성요소(예컨대, 요소, 재료 등)에 의해 수행되는 다양한 기능과 특히 관련하여, 그런 구성요소를 기술하는데 사용된 용어들은 특정되지 않는 한 본 발명의 구조와 구조적으로 동등하지 않더라도 (예컨대, 기능적으로 동등한)개시된 구성요소의 특정한 기능을 수행하는 임의의 구성요소에 대응한다. 또한, 본 발명의 특정한 특징부는 다수의 실시예들 중 하나의 실시예에 대해서만 기술되었지만, 그런 특징부는 임의의 또는 특정한 어플리케이션에 있어서 유리하고 필요한 경우에는 다른 실시예의 하나 이상의 다른 특징부와 결합될 수 있다.
100 : 반도체 디바이스 102 : 기판
104 : 유전체 층 110 : 그래핀 채널
112 : 제1 측부 114 : 제2 측부
116 : 제1 평면내 게이트 118 : 제2 평면내 게이트(118)

Claims (10)

  1. 반도체 디바이스로서,
    기판과,
    상기 기판 위에 위치되는 제1 활성 영역과,
    상기 기판 위에 위치되는 제2 활성 영역과,
    상기 제1 활성 영역과 제2 활성 영역 사이에 위치되고 제1 측부와 제2 측부를 갖는 그래핀 채널과,
    상기 제1 측부에 근접하게 위치되는 제1 평면내 게이트(in-plane gate)를 포함하는
    반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 측부에 근접하게 위치되는 제2 평면내 게이트를 더 포함하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 평면내 게이트는 그래핀을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 활성 영역 또는 제2 활성 영역 중 적어도 하나는 그래핀을 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 활성 영역, 제2 활성 영역 또는 제1 평면내 게이트 중 적어도 하나는 금, 구리 또는 니켈 중 적어도 하나를 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 기판 아래에 위치되는 바닥 게이트를 더 포함하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 기판과 그래핀 채널 사이에 위치되는 유전체 층을 더 포함하는 반도체 디바이스.
  8. 반도체 디바이스로서,
    기판과,
    상기 기판 위에 위치되는 제1 활성 영역과,
    상기 기판 위에 위치되는 제2 활성 영역과,
    상기 제1 활성 영역과 제2 활성 영역 사이에 위치되고 제1 측부와 제2 측부를 갖는 그래핀 채널과,
    상기 제1 측부에 근접하게 위치되고 그래핀을 포함하는 제1 평면내 게이트를 포함하는
    반도체 디바이스.
  9. 제8항에 있어서, 상기 제2 측부에 근접하게 위치되고 그래핀을 포함하는 제2 평면내 게이트를 더 포함하는 반도체 디바이스.
  10. 반도체 디바이스로서,
    기판과,
    상기 기판 위에 위치되고 그래핀을 포함하는 제1 활성 영역과,
    상기 기판 위에 위치되고 그래핀을 포함하는 제2 활성 영역과,
    상기 제1 활성 영역과 제2 활성 영역 사이에 위치되고 제1 측부와 제2 측부를 갖는 그래핀 채널과,
    상기 제1 측부에 근접하게 위치되고 그래핀을 포함하는 제1 평면내 게이트와,
    상기 제2 측부에 근접하게 위치되고 그래핀을 포함하는 제2 평면내 게이트를 포함하는
    반도체 디바이스.
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