KR20160018777A - 유전체 필름 없는 전자 모듈 및 그 제조 방법 - Google Patents
유전체 필름 없는 전자 모듈 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20160018777A KR20160018777A KR1020167000577A KR20167000577A KR20160018777A KR 20160018777 A KR20160018777 A KR 20160018777A KR 1020167000577 A KR1020167000577 A KR 1020167000577A KR 20167000577 A KR20167000577 A KR 20167000577A KR 20160018777 A KR20160018777 A KR 20160018777A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- metal layer
- metal
- adhesive
- pads
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 69
- 239000000853 adhesive Substances 0.000 claims abstract description 44
- 230000001070 adhesive effect Effects 0.000 claims abstract description 43
- 239000002313 adhesive film Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 3
- 238000005553 drilling Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 64
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 41
- 229910052802 copper Inorganic materials 0.000 description 41
- 239000010949 copper Substances 0.000 description 41
- 239000010408 film Substances 0.000 description 34
- 238000003475 lamination Methods 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000002787 reinforcement Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000011104 metalized film Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000011505 plaster Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000006163 transport media Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07745—Mounting details of integrated circuit chips
- G06K19/07747—Mounting details of integrated circuit chips at least one of the integrated circuit chips being mounted as a module
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/032—Organic insulating material consisting of one material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Credit Cards Or The Like (AREA)
Abstract
본 발명은 전자 모듈(M)에 관한 것으로, 전자 모듈은, 연결 또는 상호연결을 위한 적어도 하나의 콘택트 패드(2A) 또는 도전성 패드를 포함하는 제1 금속 층(1), 제1 표면을 통해 금속 층에 전기적으로 연결되는 절연 층(5), 및 절연 층에 그 반대 표면 상에서 연결되는 제2 금속 층(3, 2B, 10, 11, 12)을 포함하고, 절연 층 내의 개구들(6)을 통해, 상기 적어도 하나의 콘택트 패드(2A)에 전기적으로 연결되는 칩 로케이션 또는 전자 칩(7)을 포함하고, 절연 층은 접착제인 것을 특징으로 한다.
Description
본 발명은 전자 모듈들 및 전자 모듈들의 제조 방법들뿐만 아니라 그러한 전자 모듈을 포함하는 전자 디바이스들, 특히 칩 카드들에 관한 것이다.
대체적으로, 전자 모듈들은 유전체 필름 및 금속화 층을 조립함으로써 형성된다. 금속화 층은 예컨대 칩 카드 등의 전자 디바이스의 표면과 같은 높이로 되도록 설계되는 연결 단자의 콘택트 패드들을 포함한다. 전자 칩은, 금속화 층 반대편의, 금속화 층의 상이한 콘택트 패드들에 연결되는 콘택트 스터드들을 갖는, 유전체 필름의 표면에 부착된다.
통상적으로, 칩은 유전체 필름에, 칩의 활성 표면이 필름의 외부를 직면하도록 부착되고, 그것의 콘택트 스터드들은 콘택트 패드들 반대편의, 유전체 필름의 두께에서 보존된 공간들을 통과하는 골드 배선들에 의해 콘택트 패드들에 연결된다. 칩은 후속적으로 보호 수지 내에 캡슐화된다.
현재 듀얼-통신 인터페이스 모듈들은, 그들이 앞과 뒤의 금속 필름, 칩 카드 본체에 위치한 안테나와의 상호연결을 제공하기 위한 넓은 연결 영역들, 캡슐화 수지, 및 모듈로의 칩의 전기 연결을 위한 7개의 납땜 배선들을 포함하기 때문에, 비싸다.
듀얼 인터페이스 필름들(콘택트/비콘택트)은 다음과 같은 층들의 스택을 포함한다: 금속화된 구리 / 접착제 / 유전체 / 유전체에 제2 구리 표면을 접착식으로 부착하기 위한 접착제 / 금속화 구리. 일부 경우들에서, 양쪽 구리 표면들 상에 어떤 접착제도 없을 수 있다. 특히, 에칭형 기술들의 경우에, 접착제들 중 하나는, 유전체의 에폭시 매트릭스 상에 구리를 핫 라미네이팅(hot laminating)하는 것으로 대체될 수 있다. 그러므로 다음의 중첩이 획득된다: 금속화 구리 / 유전체 / 구리의 제2 층을 접착식으로 부착하기 위한 접착제 / 금속화 구리.
칩에 ISO 8716 콘택트들을 연결하기 위해 그리고 칩과 카드의 안테나 사이에 링크를 제공하기 위해 설계된 2개의 패드들을 연결하기 위해, 가요성 회로는 (두 개의 구리 표면들을 가진) 양면형이어야 한다. 이는 구리, 접착제, 및 유전체에 기초하여 생성되는 단면형 필름들보다 그것을 더 비싸게 만든다.
게다가, 패턴들을 가진 두 개의 구리 표면들을 갖는다는 사실은, 단일 표면에 대해 사용될 수 있는, 그리고 그 결과 경제적으로 더 실용적인, 압형 및 라미네이트형 그리드 기술들을 사용하는 것을 거의 불가능하게 한다. 사실상, 양면형 필름의 경우에, 두 개의 압형 그리드들의 이중 라미네이션을 수행하고 후자를 +/- 100 ㎛로 인덱싱하는 것을 성공하는 것이 필수적일 것인데, 이는 사실상 산업상 불가능하다.
듀얼 인터페이스 모듈들에 대해 모듈들의 크기를 줄이는 것이 불가능하다. 듀얼 인터페이스에 대한 앞과 뒤의 모듈들은 전기적 콘택트 타입의 작은 모듈들보다 대략 3배 더 비싸다. 동일 문제는 특히 디스플레이를 포함할 수 있고 인쇄 회로 상호 연결부들을 필요로 할 수 있는 멀티-컴포넌트 카드들에 대한 모듈들에 영향을 미친다.
그러므로 본 발명의 목적은 종래 기술의 단점들 중 적어도 하나를 제거하는 것이다. 특히 본 발명은 제조하기 용이하고 비용이 낮은 전자 모듈을 제공하는 것을 목적으로 한다.
본 발명에 있어서 원칙적으로, 비싼 유전체 필름(특히 에폭시)은 접착제 필름, 바람직하게는 온전히 그대로 또는 질량 상으로(100% 동질성) 접착제, 또는 100% 접착제 층 / 질량으로 대체된다. 바람직하게, 금속화들의 양면들 중 하나 상에 금속(구리)이 없는 모든 장소들 또는 라인들은, 제2 층에 의한 금속으로, 적어도 부분적으로 커버되거나(상기 장소들 또는 라인들의 영역의 적어도 30% 위에 커버됨), 또는 대체로 그들 대부분이 커버되거나(예를 들어, 상기 장소들 또는 라인들의 영역의 50% 초과의 영역 위에 커버됨), 또는 대체로 그들의 전체가 커버되고, 그 역으로도 마찬가지로 성립한다.
따라서, 강성이 유지되고; 그러므로, 단지 모듈의 전체 평면의 수직 방향으로 접착제를 가지는 위치, 구역, 또는 라인에서 모듈의 어떤 구역도 약해지지 않는다.
이를 위해, 본 발명의 대상은 연결 또는 상호연결을 위한 적어도 하나의 콘택트 패드 또는 도전성 패드를 포함하는 제1 금속 층, 제1 표면을 통해 금속 층에 연결되는 전기적 절연 층, 그 반대 표면 상에서 절연 층에 연결되는 제2 금속 층을 포함하는 전자 모듈이다. 모듈은 절연 층이 접착제라는 점에 특징이 있다.
모듈의 실시예의 다른 특징들 또는 변형들에 따르면:
- 전자 칩은 절연 층 내의 개구들을 통해, 상기 적어도 하나의 콘택트 패드에 전기적으로 연결되고;
- 제2 금속 층은 제1 층에 관련하여 또는 정반대로, 콘택트 패드들 또는 제1 층의 금속 구역들의 분할 또는 불연속 라인들과, 전체적으로 또는 적어도 대부분, 수직 방향으로 오버랩하도록 배열되고,
- 제2 금속 층은 연결 천공들을 가진 연속 층 또는 규칙적인 절삭부들을 가진 층으로 형성되고,
- 제2 금속 층은 안테나의 연결부들에 대한 패드들을 연결하도록 설계되고 모듈의 대략 전체 바닥 표면에 걸쳐 연장되는 적어도 두 개의 패드들을 형성하고,
제2 금속 층은 적어도 하나의 안테나 및/또는 칩에의 연결을 위한 패드들을 형성한다.
본 발명의 대상은 또한 예컨대 칩 카드 또는 전자 키... 등과 같은, 전술한 모듈을 포함하는 전자 디바이스이다.
본 발명의 대상은 또한 전자 모듈의 제조 방법이며, 이 방법은 다음의 단계들:
- 연결 단자의 적어도 하나의 콘택트 패드를 포함하는 제1 금속 층을 도포하는 단계,
- 적어도 하나의 금속 패드를 포함하는 제2 금속 층을 도포하는 단계,
- 조립체를 형성하기 위해 금속 층의 제1 표면에 전기적 절연 층을 부착하는 단계,
- 바로 전 2개의 층들을 포함하는 조립체에 구멍들(또는 개구들)을 형성하는 단계 - 상기 구멍들은 집적 회로 칩과 같은 전자 컴포넌트를 연결하기 위해 도전체가 통과하도록 의도됨 -,
- 절연 층을 통해 제1 금속 층을 조립체에 부착하는 단계를 포함하고, 전기적 절연 층이 접착제, 열-활성화형 접착제, 또는 접착제 필름 중에서 선택되는 것을 특징으로 한다.
하나의 특징에 따르면, 방법은 제2 금속 층을 제1 층과 관련하여 또는 정반대로, 콘택트 패드들 또는 제1 층의 금속 구역들의 분할 또는 불연속 라인들과, 전체적으로 또는 적어도 대부분, 수직 방향으로 오버랩하도록 배열하는 단계를 포함한다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따라 유전체 없이 전자 칩 모듈을 생성하는 방법의 구현 단계들의 개략도들을 나타낸다; 이러한 도들은 도 1에서, 그것의 수송 매체(리본)로부터 절삭한 다음의 제1 콘택트 그리드의 상면도를 도시하고, 그리고 도 2a에서, 제1 그리드에 고정되도록 의도된, 내부에 상면에 접착제를 가진 제2 그리드의 상면도를 도시하고, 그리고 도 2b에서, 도 2a의 A-A를 따른 단면을 도시하고, 그리고 도 3a에서, 양면형 리드프레임(LF) 라미네이트형 모듈 필름을 형성하기 위해 도 1의 그리드(1)에 의해 커버되는 도 2a의 물체(3)를 나타내고, 후속적으로 도 3b에서, 도 3a의 B-B를 따른 단면도를 도시한다.
도 4는 보호 캡슐화부(8)에 의해 연결된 칩(7)을 구비한, 도 3a 및 도 3b의 양면 필름을 포함하는 완전한 모듈 M1의 단면도를 도시한다.
도 5a와 도 5b는 본 발명의 제3 실시예에 따른 콘택트들(단일-인터페이스)을 가진 전자 칩 모듈 M3의 제2 실시예의 개략도를 도시한다.
도 6은 본 발명의 제2 실시예에 따라 생성된, 유전체 없이 듀얼-인터페이스 전자 칩 모듈 M2(콘택트 및 라디오 주파수)의 제3 실시예의 개략도를 하면도 및 C-C를 따른 단면도로 도시한다.
도 7은 모듈 로케이션을 위한 고체 구리 플레이트를 도시한다.
도 8은 접착제 층 또는 필름으로 커버된 모듈 로케이션을 위한 다른 구리 플레이트를 도시한다.
도 9 및 도 10은 각각 모듈의 상면도, 및 정면도의 아래로부터의 도를 도시하며, 여기서 도 7 및 8의 구리 플레이트들은 하나가 다른 것의 상면에 함께 위치되어 라미네이트된다.
도 11은 양쪽 표면들(또는 적어도 하나의 표면)의 화학적 에칭 다음에 얻어진 모듈 또는 라미네이트를 도시한다.
도 4는 보호 캡슐화부(8)에 의해 연결된 칩(7)을 구비한, 도 3a 및 도 3b의 양면 필름을 포함하는 완전한 모듈 M1의 단면도를 도시한다.
도 5a와 도 5b는 본 발명의 제3 실시예에 따른 콘택트들(단일-인터페이스)을 가진 전자 칩 모듈 M3의 제2 실시예의 개략도를 도시한다.
도 6은 본 발명의 제2 실시예에 따라 생성된, 유전체 없이 듀얼-인터페이스 전자 칩 모듈 M2(콘택트 및 라디오 주파수)의 제3 실시예의 개략도를 하면도 및 C-C를 따른 단면도로 도시한다.
도 7은 모듈 로케이션을 위한 고체 구리 플레이트를 도시한다.
도 8은 접착제 층 또는 필름으로 커버된 모듈 로케이션을 위한 다른 구리 플레이트를 도시한다.
도 9 및 도 10은 각각 모듈의 상면도, 및 정면도의 아래로부터의 도를 도시하며, 여기서 도 7 및 8의 구리 플레이트들은 하나가 다른 것의 상면에 함께 위치되어 라미네이트된다.
도 11은 양쪽 표면들(또는 적어도 하나의 표면)의 화학적 에칭 다음에 얻어진 모듈 또는 라미네이트를 도시한다.
기재의 계속 중에, 전자 모듈의 "정면", "가시 표면", "외부 표면", 또는 "외부 층"은 전자 디바이스의 표면과 같은 높이가 되도록 의도된 측면을 의미한다. 대조적으로, "후방" 또는 "숨겨진 표면"은 전자 디바이스의 공동 안으로 슬롯을 형성하도록 의도된 모듈의 측면을 의미한다.
용어 "금속 층"은 예를 들어 콘택트 패드들 및 상호연결 트랙들의 한계를 정하는, 전기 도전성 금속 구역들을 포함하는 층을 나타내는 데 사용된다. 반대로, 용어 "금속 필름 또는 시트"는 특정 구역들의 한계를 정하지 않고 전체적 금속 층을 나타낸다.
용어들 "구리", "구리 그리드", 및 "구리 층"은 "금속", "금속 그리드", 및 구리와 다른 "금속 층"을 각각 그리고 교환 가능하게 나타낼 수 있다. 일부 경우들에서, 도전성 탄소 또는 폴리머로 특히 만들어지는 도전성 표면들 또는 층들은 본 발명의 체계에서 벗어나지 않고서 전기 도전성 금속 시트를 대체할 수 있다.
기술된 상이한 실시예들에서, 콘택트 패드는 외부 콘택트 리더의 연결을 위한 하나 또는 여러 개의 콘택트(들)에의 연결을 위한 단자에 속할 수 있거나, 또는 연결 또는 상호연결 또는 라디오주파수 통신 인터페이스를 위한 전기 도전성 패드로 대체될 수 있다.
도 1은 기계적 절삭 다음의 구리 그리드 패턴(1)을 나타낸다.
전류 공급을 위한(또는 접지를 위한) 콘택트 패드들 및/또는 트랙들을 상호 유지하기 위해 필수적인 브리지들이 후속적으로 절삭될 것이라면, 구리 그리드(1)는 종래의 방식으로, 특히 연속적 릴 테이프에 의해, 또는 고객 맞춤식으로 제공될 수 있다. 도면의 가시 표면은 콘택트 리더와 접촉시키도록 의도된 정면이다. 그리드는 상면도로 도시된다.
도 2a는 접착제와의 라미네이션 및 다음의 기계적 절삭 후의 구리 그리드 패턴(3)을 나타낸다. 접착제는 "액체"일 수 있고 적절한 방법을 이용하여 펼쳐질 수 있다.
구리 그리드는 연속적인 테이프 또는 플레이트의 형태로 이전처럼 제공될 수 있고, 상면도(접착제 필름과 접촉되도록 설계된 표면)로 도시되나, 이전의 그리드의 것과는 상이한 콘택트 패드들 또는 상호연결부(2B)의 패턴을 갖는다. 이 그리드(2B)는 이 표면 상에, 특히 열-활성화형(가역적이거나 그렇지 않음) 접착제 필름과 라미네이트된다(바람직하게는, 절삭 전에). 특히 핫 또는 콜드 라미네이션에 의해 제조된 조립체(그리드 + 접착제 필름)는 후속적으로 홀들(6)(조립체를 관통함)에 의해 천공되었다; 이러한 홀들은 전기적 연결부들, 특히 배선 또는 도전성 수지의 통로를 공급할 것이다. 이러한 홀들은 단락을 회피하기 위해 브릿지를 절연시키는 수지에 의해 크기가 정해질 수 있거나 그것과 동반할 수 있다. 도전체 배선들은 필요한 경우 절연 코팅 또는 에나멜을 포함할 수 있다.
도 3a(상면도) 및 도 3b(B-B를 따른 단면도)는 이전의 도 2a 및 도 2b의 라미네이트(3) 상에 도 1의 그리드(1 또는 2A)의 라미네이션에 의해 얻어진 LF 양면 필름을 도시한다. 그리드(2A)는 두 개의 그리드들(2A, 2B) 사이에 분할 라인들(16, 18)의 오프셋을 나타내도록 이전의 도면에서의 라미네이트된 조립체(3)에 접착에 의해 부착된다. 이것은, 최적의 구성에서, 콘택트 패드들(2A)의 어떤 분할 라인(16)도 다른 그리드(2B)의 상호연결 패드들의 분할 라인(18)을 교차하지 않는 것이(주면에 대해 수직의 사영에 의해) 그리고 그 역으로도 마찬가지로 성립하는 것이 유리하게 관찰된다. 덜 최적화된 구성에 있어서, 본 발명의 체계에서 벗어나지 않고서 소수의 작은 오버랩들(각각의 약한 직선 또는 구역의 영역의 50% 미만)을 갖는 것이 생각될 수도 없지 않다고 진술된다.
금속 층들 또는 시트들 중 하나는 약한 라인들 또는 구역들의 대략 최고 50 - 40%까지를 커버하기 위해 그리고 따라서 보강 표면들을 형성하기 위해 다른 금속 층에 의해 노출되는 적어도 약한 라인들 또는 구역들의 레벨에서 절삭부들을 가질 수 있다.
금속 보강 표면들은 약한 라인들 또는 구역들과 수직하게 위치되고, 후자와 수직으로 중첩하도록 패드들의 아래로 연장된다; 이러한 보강 표면들은 바람직하게는 약한 라인들 또는 구역들 아래에 규칙적으로 분포된다. 그 층은 예를 들어, 체크무늬형 그리드로 에칭될 수 있거나 또는 고체 금속 시트에서 절삭될 수 있다. 또한 예를 들면, 약한 라인들 또는 구역들의 수직 방향의 또는 대각선 방향의 교차 또는 체크무늬형 패턴은 칩에 연결되거나 연결되지 않은 능동 또는 수동 안테나의 나선에 의해 획득될 수 있다. 통상의 기술자는 기계 시험들에 의해 금속 시트, 그것의 기계적 강도 속성, 및 예상되는 내구성의 두께에 따라 요구되는 보강 및 분포 비율을 조절할 수 있다.
도면에서의 두 개의 금속 층들은 아마 교환될 수 있다: 예를 들어, 안테나 등의 보강은 디바이스의 외부 상에 있을 수 있고, 콘택트 또는 상호연결 패드들, 또는 사실상 커패시터 플레이트들은 내부에 있을 수 있다.
그러나, 본 발명의 가치는 관찰될 기계 시험들 덕분에 오히려 집적 회로 칩 카드의 콘택트 또는 혼성 모듈(콘택트 및 라디오주파수)에 있다.
본 발명자들은 카드 본체에 접착을 위한 열-접착제 물질 상에 단순히 콘택트 패드들을 (유전체 지지 필름 없이) 포함하는 전기적 콘택트들을 가진 모듈들을 갖는 칩 카드들이 전기적 콘택트 패드들의 분할 라인들에서 (또는 패드들 사이의 구역들에서) 크랙 발생이 빠르게 나타남을 주목했다.
듀얼 인터페이스 필름은 최첨단의 "라미네이트된 리드프레임"(예를 들어 PRETEMA 회사에 의해 공급됨)이라고 지칭되는, 종래의 기술을 통해 생산될 수 있지만, 본 발명에서는 구리 또는 다른 도전성 금속으로 형성된 그리드 또는 2개의 층들 사이에 배치되는 접착제에 의해 유전체를 제거하며 전기적 절연을 제공하는 이점을 제공한다.
이전에 이용된 유전체는 섬유유리-보강형 에폭시 수지, 폴리에틸렌 테레프탈레이트(PET) 필름, 폴리이미드 필름, 폴리에틸렌 나프탈레이트(PEN) 필름, 또는 폴리비닐 염화물(PVC) 필름일 수 있다. 본 발명은 일반적으로 금속 그리드 또는 층 상에 접착제 층에 의해 조립되는 이러한 타입의 유전체를 포함하지 않는다.
이 접착제는 15와 50 ㎛ 사이의 두께를 가질 수 있다. (50과 100 ㎛ 사이의 두께의) 요구되는 2개의 그리드들은, 마치 금속 그리드와 유전체가 그리고 더욱이 기존의 기계들 상에서 수반되던 것과 동일한 방식으로 서로에 라미네이트되기 전에 기계적으로 절삭될 수 있다.
본 발명의 원리들 중 하나는 특히, 구리의 2개의 표면들 중 하나 상의 기계적 강도의 약함, 특히 천공 또는 금속의 부재를 나타내는 모든 포인트들에서 적절한 강성률을 보장하는 것에 있다. 이러한 포인트들에서의 제2 층의 구리(또는 다른 금속)의 존재에 의해 보상이 제공되거나, 또는 그 역으로도 마찬가지이다. 그러므로, (라미네이션 다음에) 완성된 필름은 임의의 스루 홀들 또는 임의의 약화된 구역 또는 라인을 전혀 포함하지 않거나 단지 소수만을 포함하거나, 또는 단지 접착제만이 라미네이트형 필름의 주 표면에 수직 방향으로 존재한다. 이것은 특히 모듈의 표면 위에 상당히 연장되는 구역들, 특히 모듈들의 폭의 적어도 1/3 위에 연장되는 콘택트 패드들의 분할 라인들과 관련된다.
접착제와 라미네이트된 구리의 바닥 층은, 유전체가 존재하는 경우와 마찬가지로, 칩 스터드들에의 연결을 위한 블라인드 홀들을 생성하기 위해 천공된다.
본 발명의 일 실시예에 따른 양면 필름은 단면 필름, 즉, 단일 라미네이션: 구리 / 접착제 / 구리와 같은 방식으로 생성될 수 있다. 결과적으로 이것은 유전체 필름과 하나의 라미네이션 단계를 제거함으로써, 양면 인터페이스 필름의 가격을 단면 필름의 가격(전체적으로 절반 가격)으로 줄인다. 필요하다면, 홀들은 접착제와 제2 금속 층(2B)에서 미리 개별적으로 뚫어질 수 있다.
접착제는 임의의 공지된 수단에 의해 고정 또는 제공될 수 있고, 예를 들어 동일 공정 동안, 고체로, 액체로, 중합가능하게, 열-활성화형 형태로, 실크스크린 인쇄 ...등에 의해, 예를 들어 홀들이 형성되어 있는 그리드들 중 하나 상에 잉크젯에 의해 분무될 수 있다. 접착제는 연속적 또는 불연속적인, 필름 또는 이질성 접착제 질량체로 구성될 수 있지만, 동질성인 것이 바람직하다.
또한, 필름의 제조는 라미네이션을 제거함으로써 상당히 단순화되고, 이것은 공정들의 수를 감소시키기 때문에, 그만큼 양쪽 그리드들의 절삭이 거의 없고(단지 접착제에 의해서만 유지되는 영역들을 방치하는 것을 회피하기 위해); 금속 양면 필름은 그러므로 상대적으로 강건하고 채택하기 용이하다.
가요성 전자 회로들의 제조 분야에서 통상적인 것으로 된 (마스킹 또는 기계적 도구들에 의한) 선택적 금속화 기법들은 귀금속(Au, Pd, ...) 피착을 엄격히 최소로 줄이는 것을 가능하게 한다. 그러므로 유전체의 부재, 및 구리 그리드가 상대적으로 밀도가 높다는 사실은 비용의 관점에서 해롭지 않다.
양쪽 그리드들은 그들이 필요한 장소들에 선택적으로 정확하게 금속화될 수 있다: ISO 콘택트들 상에, 납땜 구역들, 및 필요한 경우 안테나 연결 영역들에 대해.
천공들에 있어서 두 개의 구리 층들 중 하나의 존재를 항상 보장하는 것은 전체적으로 강성률을 보장하고, 완성품의 신뢰성 문제들을 회피한다. 또한, 칩 아래에서 제2 표면(2B)의 구리를 유지하는 것도 가능하여, 이에 의해 또한 후자에 의해 양호한 강성률을 보장한다. 칩은 비도전성 접착제를 이용하여 접착식으로 부착될 것이다.
그러므로 생산되는 양면 필름의 전체 두께는 대략 현재 두께(현재 165 ㎛)와 대략 동일하다. 이것은 카드 본체 구조들을 과감하게 수정하기를 회피하는 것을 가능하게 한다.
콘택트 패드들의 절삭부들은 바람직하게는, 블라인드 홀의 에지를 접촉할 수 있는 연결 배선들과의 단락을 회피하도록(칩 측 상의 ISO 콘택트들의 각각의 구역이 분리됨) 배치 및/또는 배열 / 크기설정된다.
도 3a의 실시예에서, 제2 금속 층(2B)은 아래에 더 기술되는 도 6의 실시예와 비교하여 특히 향상된 전기적 절연성을 위해 서로 분리된 패드들을 포함한다.
다른 이점은, 안테나 연결부 Z1, Z2에 대한 비콘택트 패드들의 표면적이 그에 따라 최대화된다는 것이고, 이것은 예를 들어, 도전성 요소들의 크기 및 위치의 관점에서 안테나에의 연결 방법들(후속의 절연화)을 더 용이하게 할 수 있다.
도 4는 전기적 연결 배선들에 의해 칩(4)에 연결되는 모듈 M1의 단면을 도시한다; 칩은 도 3a 및 도 3b의 양면 필름(4)에 옮겨지고 연결된다. 보호 수지(8)는 칩(7)과 그것의 연결부들(13)을 커버한다. 칩은 모듈(M1)을 수용하는 카드의 본체에 위치한 안테나에 연결되도록 설계된 상호연결 구역들(Z1, Z2)을 포함하는 상호연결 패드들(2B)에 연결된다.
마찬가지로, 후자의 상호연결 패드들의 큰 표면은 배선 납땜 구역들의 선택, 또는 칩을 이러한 패드들에 연결하고 후속적으로 구역들 Z1, Z2를 안테나에 상호연결함에 있어서 큰 유연성을 허용한다.
도 3a(제2 그리드의 상면도에서) 및 도 3b(도 3a의 단면)는 구리 그리드들(2A, 2B)의 라미네이션에 의한 조립을 나타내고; 처음에 제2 구리 그리드(2B) 상에 존재하는 접착제(5)는 그 둘 사이에 위치된다. 접착제가 단지 양면 필름의 전체 평면에 대해 수직 방향으로만 존재하는 경우에 약한 구역들은 없다.
도 3a 및 도 3b에 있어서, 제2 금속 층(2B)은 제1 층(2A)과 관련하여 또는 정반대로, 콘택트 패드들 또는 제1 층(2A)의 금속 구역들의 분할 라인들(16) 또는 불연속 라인들을, 전체적으로 또는 적어도 대부분, 수직 방향으로 오버랩하도록 배열된다.
특히, 중심 금속 구역(Z3)은 측면 패드들과 중심 패드 사이에 형성되는 슬롯들(18)을 수직으로 커버한다. 모듈 듀얼 금속화 필름의. 이러한 슬롯들(18)은 특히 ISO 7816의, 표준화된 벤딩 / 트위스팅 시험들 동안 모듈들의 기계적 강도에 치명적일 모듈의 약한 구역들을 형성한다.
본 발명의 이 실시예에 따르면, 제2 층(2B)은 도전성 금속이 없는 제1 층(24)의 구역들 또는 슬롯들(16)을 완전히 또는 부분적으로 커버하는 부분들을 적어도 포함한다. 제2 금속 층(2B)의 변형에서, 이 금속 층은 다소 연속적인 금속 층(또는 필름)의 것과 동일한 저항을 제공하도록 치수가 정해진 바람직하게는 규칙적인 개구들을 갖는 메쉬 또는 절삭부들을 갖는 플레이트일 수 있다.
도 4에서 칩은 옮겨지고 연결된다. 안테나 연결 구역들 Z1, Z2는 넓고(여기서 점선으로서), 이것이 골드 배선 납땜에 대해 그리고 안테나 연결에 대해 모두 이점을 나타낸다: 칩은 접착식으로 부착되고, 배선들(13)은 그것들이 콘택트 표면(2A)을 연결시키는 것들인 경우에 웰들(6) 내에서 납땜되고, 배선들(14)(도 6에서 가시적임)은 비콘택트 패드들(2B)(상호연결 구역들 Z1, Z2를 포함함) 상에 그리고 칩의 스터드들 LA, LB에 납땜된다.
도 5a 및 그것의 단면도 도 5b는 아래에 기술되는 형태의 본 발명의 변형을 도시한다; 동일한 구리(2A)가 도 4에서 전술한 바와 같이 콘택트 패드들에 사용된다; 대조적으로, 카드 본체 내에 숨겨지는 구리(2B)(또는 금속화)를 위해, 플레이트를 통해 천공들(6)을 단순히 갖는 연속적 고체 플레이트가 채택되어 콘택트 패드들(2A)에 배선들의 납땜을 허용한다. 대안적으로, 절삭부들 또는 정규적 천공들을 가진 그리드는 그리드 내의 어떤 위치에서도 기계적 약함의 임의의 미리 정해진 포인트들을 가지는 것을 회피하도록 이용될 수 있다. 그러므로, 모듈 M3은 콘택트 전용 모듈이고, 그것의 유전체가 금속 층으로 대체되었다. 이 모듈은 이 경우에, 옮겨지고, 연결되고 캡슐화(8)되는 칩(7)을 포함한다.
도 6에서는, 다른 변형에 있어서, 안테나에의 연결을 위한 패드들은 이 경우에, 그리드(2B)가, 캡슐화(8)의 외부의 카드 본체의 안테나에 대한 상호연결부 Z1, Z2를 위한 두 개의 구역들을 정의하는, 단지 두 개의 상호연결 패드들(12(2B), 11(2B))을 포함하기 때문에, 이 경우에 최대로 확장된다. 이 모듈 M2는 도 4에서의 구성과 유사하고, 층(2B)이 단지 2개의 상호연결 패드들만을 포함한다는 사실에서 상이하다. 이러한 패드들(12, 11)은 연결부들(14)을 통한 칩의 스터드들 LA, LB의 상호연결 패드들로의 연결에 대한 상당한 자유도를 제공한다.
마찬가지로, 이러한 패드들은 혼성 모듈 M2를 수용하도록 설계된 카드 본체에 위치한 라디오주파수 안테나에의 연결을 위한 큰 표면을 제공한다. 이러한 두 개의 패드들의 분할 라인(18)은 제1 층(2A)의 분할 라인(16)과 교차하지 않도록 또는 그 위에 적어도 중첩되지 않도록 배열되는 것이 마찬가지로 관찰된다.
본 발명에 의하면, 적어도 조립체의 강성화의 기능성을 갖는 구리 또는 다른 금속의 플레이트 또는 필름으로 유리 에폭시 유전체 필름을 간단히 대체함으로써, 동일한 원리를 통해 단면 필름을 생성하는 것이 가능하다. 실제로, 이것은 구리가 유리 에폭시 유전체보다 훨씬 적은 비용이 들기 때문에, 높은 경제성을 입증한다.
구현의 다른 대안 또는 제2의 방법에 따르면, 본 발명은 이전의 실시예들의 금속 절삭 방법 대신에 "리드프레임"(LF)의 또는 금속의 에칭 방법을 채택할 수 있다.
에칭에 의한 대안적인 방법은 다음을 수반할 수 있고, 여기서 플레이트들이 적어도 하나의 모듈 또는 여러 개의 모듈들에 제공된다(플레이트들은 또한 필요한 경우 절삭될 몇 개의 모듈 위치들을 포함하는 대형 크기의 플레이트로서 또는 연속적인 테이프로서 공급될 수 있다):
도 7에서, 모듈 로케이션을 위해 금속 플레이트 또는 고체 구리 시트(20)가 제공된다. 이것은 특히 압연기로부터 획득될 수 있다.
도 8에서, 모듈 로케이션을 위해, 구리(21)의 다른 플레이트 또는 시트에는 하나의 조립 표면(도면에서 비가시적임) 상의 접착제의 층 또는 필름의 커버링이 제공된다; 이것은 접착제를 천공들에서 제거하기 위해 그리고 특히 전기적 납땜에 의한 연결 배선들에 대한 통로를 제공하기 위해, 바람직하게는 접착제를 조립한 후, 특히 기계적 절삭에 의해 수행되는 천공들(6)을 포함한다; 대안적으로, 이미 천공된 접착제가 동일 장소들에 라미네이트될 수 있다. 또한 대안적으로, 접착제는 레이저에 의해 천공들에서 제거될 수 있거나, 또는 전기 연결은 필요하다면 접착제를 통해 수행될 수 있다.
도 9 및 도 10에서, 구리 플레이트들(20) 및 구리(21)는 그 둘 사이에 위치되는 접착제(5)에 의해 서로 함께 라미네이트되고 서로에 부착된다.
도 11에서, 두 표면들의(또는 적어도 하나의 표면의) 화학적 에칭은 금속화된 필름을 생성하기 위한 종래 기술들에 의해 수행된다. 도면의 가시적인 표면은 상호 연결 패드들(21B) 또는 납땜 구역의 에칭들을 포함한다(보통 이러한 패드들은 모듈의 숨겨진 표면을 형성하도록 의도된다). 모듈의 반대 표면은 콘택트 리더를 연결하기 위한 특히 ISO 7816 포맷의 전기적 콘택트 패드들(20B)의 에칭을 포함한다.
본 발명은 이 실시예에서, 모듈(또는 일반적인 의미에서 라미네이트, 결과적으로 생기는 모듈을 완전히 관통하는 임의의 홀들 없이 전기적 또는 금속 회로들을 포함하는 복합 조립체)을 획득하는 것을 가능하게 하는 것으로 관찰된다.
마찬가지로, 모듈은 단지 접착제만 존재하는 임의의 약한 구역들을 갖지 않는다. 따라서, 구리의 적어도 하나의 층이 플레이트 조립체의 (또는 라미네이트의) 전체 표면 위에 존재한다. 그러므로 이 모듈은, 이것이 콘택트 또는 상호연결 패드들의 분할 라인들의 교차 또는 오버랩핑을 포함하게 될 경우보다 벤딩 / 트위스팅 시험들에 대해 더 큰 저항력이 있다. 이미 설명한 바와 같이, 모듈은 전술한 기계적 강도를 훼손하지 않는 다수의 작은 교차들 또는 중첩들을 포함할 수 있다.
Claims (9)
- 전자 모듈(M)로서,
연결 또는 상호연결을 위한 적어도 하나의 콘택트 패드(2A) 또는 도전성 패드를 포함하는 제1 금속 층(1),
제1 표면을 통해 상기 금속 층에 연결되는 전기적 절연 층(5), 및
상기 절연 층에 그 반대 표면 상에서 연결되는 제2 금속 층(3, 2B, 10, 11, 12)을 포함하고,
상기 절연 층 내의 개구들(6)을 통해, 상기 적어도 하나의 콘택트 패드(2A)에 전기적으로 연결되는 칩을 위한 로케이션 또는 전자 칩(7)을 포함하고, 상기 절연 층은 접착제인 것을 특징으로 하는, 전자 모듈. - 제1항에 있어서,
상기 제2 금속 층(2B)은 상기 제1 층에 관련하여 또는 정반대로, 상기 콘택트 패드들(2A) 또는 상기 제1 층(2A)의 금속 구역들의 분할 라인들(16) 또는 불연속 라인들과, 전체적으로 또는 적어도 대부분, 수직 방향으로 오버랩하도록 배열되는 것을 특징으로 하는, 전자 모듈. - 제1항 또는 제2항에 있어서,
상기 제2 금속 층(10, 2B)은 연결 천공들(6)을 가진 연속 층 또는 규칙적인 절삭부들을 가진 층으로 형성되는 것을 특징으로 하는, 전자 모듈. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제2 금속 층(2B)은 안테나의 연결부들에 대한 패드들을 연결하도록 설계되고 상기 모듈의 대략 전체 바닥 표면에 걸쳐 연장되는 적어도 두 개의 패드들(11, 12)을 형성하는 것을 특징으로 하는, 전자 모듈. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제2 금속 층(10)은 적어도 하나의 안테나 및 상기 칩에의 연결을 위한 패드들을 형성하는 것을 특징으로 하는, 전자 모듈. - 전자 디바이스로서,
제1항 내지 제5항 중 어느 한 항에 따른 상기 모듈을 포함하는, 전자 디바이스. - 전자 모듈을 제조하는 방법으로서, 상기 방법은:
- 연결 단자의 적어도 하나의 콘택트 패드(2A)를 포함하는 제1 금속 층을 도포하는 단계,
- 적어도 하나의 금속 패드(2B, 10, 11, 12)를 포함하는 제2 금속 층을 도포하는 단계,
- 조립체(3)를 형성하기 위해 상기 금속 층(2B, 10, 11, 12)의 제1 표면에 전기적 절연 층(5)을 부착하는 단계,
- 바로 전 2개의 층들에, 집적 회로 칩과 같은 전자 컴포넌트를 연결하기 위해 도전체가 통과하도록 의도된 구멍들(6)을 천공하는 단계,
- 상기 절연 층(5)을 통해 상기 제1 금속 층(1, 2A)을 상기 조립체(3)에 부착하는 단계
를 포함하고,
- 상기 전기적 절연 층(5)이 접착제, 열-활성화형 접착제, 또는 접착제 필름 중에서 선택되는 것을 특징으로 하는, 방법. - 제7항에 있어서,
상기 제2 금속 층(2B)은 상기 제1 층(1, 2A)과 관련하여 또는 정반대로, 상기 콘택트 패드들(2A) 또는 상기 제1 층의 금속 구역들의 분할 라인들(16) 또는 불연속 라인들과, 전체적으로 또는 적어도 대부분, 수직 방향으로 오버랩하도록 배열되는 것을 특징으로 하는, 방법. - 제7항 또는 제8항에 있어서,
전자 칩을 이동시키고 상기 절연 층(5) 내의 구멍들(6)을 통해, 상기 적어도 하나의 콘택트 패드(2A)에 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는, 방법.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP13305985.7 | 2013-07-10 | ||
EP13305985.7A EP2825001A1 (fr) | 2013-07-10 | 2013-07-10 | Module électronique à film dielectrique adhésif et son procédé de fabrication |
EP13306169 | 2013-08-23 | ||
EP13306169.7 | 2013-08-23 | ||
PCT/EP2014/062973 WO2015003884A1 (fr) | 2013-07-10 | 2014-06-19 | Module electronique sans film dielectrique et son procede de fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160018777A true KR20160018777A (ko) | 2016-02-17 |
KR101961529B1 KR101961529B1 (ko) | 2019-03-22 |
Family
ID=50979773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167000577A KR101961529B1 (ko) | 2013-07-10 | 2014-06-19 | 유전체 필름 없는 전자 모듈 및 그 제조 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10091883B2 (ko) |
EP (1) | EP3020256B1 (ko) |
KR (1) | KR101961529B1 (ko) |
CN (1) | CN105359630B (ko) |
SG (1) | SG11201510464UA (ko) |
WO (1) | WO2015003884A1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11907791B2 (en) * | 2013-01-18 | 2024-02-20 | Amatech Group Lijited | Smart cards with metal layer(s) and methods of manufacture |
RU2016107435A (ru) | 2013-09-13 | 2017-10-18 | Дженентек, Инк. | Композиции и способы обнаружения и количественного определения белка клеток-хозяев в клеточных линиях и рекомбинантные полипептидные продукты |
US10698005B2 (en) * | 2017-04-20 | 2020-06-30 | Asahi Kasei Microdevices Corporation | Magnetic detection device, current detection device, method for manufacturing magnetic detection device, and method for manufacturing current detection device |
FR3086098B1 (fr) * | 2018-09-18 | 2020-12-04 | Smart Packaging Solutions | Procede de fabrication d'un module electronique pour objet portatif |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0307773A1 (fr) * | 1987-09-14 | 1989-03-22 | EM Microelectronic-Marin SA | Procédé de fabrication de modules électroniques, notamment pour cartes à microcircuits |
US4833022A (en) * | 1987-08-20 | 1989-05-23 | Olin Corporation | Polymer/copper laminate and method for fabrication thereof |
EP0438742A1 (en) * | 1989-12-22 | 1991-07-31 | Oki Electric Industry Company, Limited | Method of fabricating a semiconductor device of thin package type |
KR20010082630A (ko) * | 2000-02-14 | 2001-08-30 | 다케다 마사토시 | 폴리이미드와 도체 층을 포함하는 적층물, 이를 사용한다층 배선판 및 이의 제조방법 |
US20040159462A1 (en) * | 1999-06-01 | 2004-08-19 | Chung Kevin Kwong-Tai | Flexible dielectric electronic substrate and method for making same |
KR20070010297A (ko) * | 2005-07-18 | 2007-01-24 | 삼성전자주식회사 | 와이어 본딩 및 플립 칩 본딩이 가능한 스마트 카드 모듈기판 및 이를 포함하는 스마트 카드 모듈 |
EP2178032A1 (fr) * | 2008-10-17 | 2010-04-21 | Oberthur Technologies | Module, carte à microcircuit et procédé de fabrication correspondant |
US20130062419A1 (en) * | 2010-08-12 | 2013-03-14 | Féinics AmaTech Nominee Limited | Rfid antenna modules and methods of making |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1175716C (zh) | 1996-07-18 | 2004-11-10 | 纳格雷股份有限公司 | 生产印刷电路的方法和按照这种方法生产的印刷电路 |
US8487194B2 (en) * | 2004-08-05 | 2013-07-16 | Imbera Electronics Oy | Circuit board including an embedded component |
WO2010091363A1 (en) | 2009-02-06 | 2010-08-12 | Fontaine Trailer Company | Light bar and bumper |
-
2014
- 2014-06-19 EP EP14731636.8A patent/EP3020256B1/fr active Active
- 2014-06-19 SG SG11201510464UA patent/SG11201510464UA/en unknown
- 2014-06-19 KR KR1020167000577A patent/KR101961529B1/ko active IP Right Grant
- 2014-06-19 US US14/903,770 patent/US10091883B2/en active Active
- 2014-06-19 CN CN201480039154.XA patent/CN105359630B/zh active Active
- 2014-06-19 WO PCT/EP2014/062973 patent/WO2015003884A1/fr active Application Filing
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4833022A (en) * | 1987-08-20 | 1989-05-23 | Olin Corporation | Polymer/copper laminate and method for fabrication thereof |
EP0307773A1 (fr) * | 1987-09-14 | 1989-03-22 | EM Microelectronic-Marin SA | Procédé de fabrication de modules électroniques, notamment pour cartes à microcircuits |
EP0438742A1 (en) * | 1989-12-22 | 1991-07-31 | Oki Electric Industry Company, Limited | Method of fabricating a semiconductor device of thin package type |
US20040159462A1 (en) * | 1999-06-01 | 2004-08-19 | Chung Kevin Kwong-Tai | Flexible dielectric electronic substrate and method for making same |
KR20010082630A (ko) * | 2000-02-14 | 2001-08-30 | 다케다 마사토시 | 폴리이미드와 도체 층을 포함하는 적층물, 이를 사용한다층 배선판 및 이의 제조방법 |
US20010030122A1 (en) * | 2000-02-14 | 2001-10-18 | Shoji Hara | Laminate comprising polyimide and conductor layer, multi-layer wiring board with the use of the same and process for producing the same |
KR20070010297A (ko) * | 2005-07-18 | 2007-01-24 | 삼성전자주식회사 | 와이어 본딩 및 플립 칩 본딩이 가능한 스마트 카드 모듈기판 및 이를 포함하는 스마트 카드 모듈 |
EP2178032A1 (fr) * | 2008-10-17 | 2010-04-21 | Oberthur Technologies | Module, carte à microcircuit et procédé de fabrication correspondant |
US20130062419A1 (en) * | 2010-08-12 | 2013-03-14 | Féinics AmaTech Nominee Limited | Rfid antenna modules and methods of making |
Also Published As
Publication number | Publication date |
---|---|
KR101961529B1 (ko) | 2019-03-22 |
EP3020256B1 (fr) | 2019-02-27 |
CN105359630A (zh) | 2016-02-24 |
EP3020256A1 (fr) | 2016-05-18 |
WO2015003884A1 (fr) | 2015-01-15 |
SG11201510464UA (en) | 2016-02-26 |
US20160183377A1 (en) | 2016-06-23 |
CN105359630B (zh) | 2019-04-19 |
US10091883B2 (en) | 2018-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3557130B2 (ja) | 半導体装置の製造方法 | |
CN102074552B (zh) | 半导体元件封装及其制作方法 | |
JP4557186B2 (ja) | 無線icデバイスとその製造方法 | |
JP2006108211A (ja) | 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法 | |
KR101961529B1 (ko) | 유전체 필름 없는 전자 모듈 및 그 제조 방법 | |
JP2000182017A (ja) | 接触型非接触型共用icカードおよびその製造方法 | |
KR101613388B1 (ko) | 다층 배선판 | |
CN100377351C (zh) | 集成电路和分层引线框封装 | |
US20140085833A1 (en) | Chip packaging substrate, method for manufacturing same, and chip packaging structure having same | |
CN108885709B (zh) | 制造芯片卡和芯片卡天线支撑件的方法 | |
CN105228343A (zh) | 一种软硬结合板及其制作方法 | |
CN102573278A (zh) | 多层布线基板 | |
JP7474251B2 (ja) | チップカード用電子モジュール | |
US7869222B2 (en) | Embedded electronic component structure and fabrication method thereof | |
KR100411862B1 (ko) | 배선기판 및 반도체장치 | |
JP2010250467A (ja) | デュアルインターフェイスicカードの製造方法及びアンテナ内蔵カード | |
EP0598497B1 (en) | Multi-layer lead frame for a semiconductor device | |
JPS6347265B2 (ko) | ||
JP2001298273A (ja) | 電子部品内蔵実装基板及びそれを用いた半導体パッケージ | |
US7171744B2 (en) | Substrate frame | |
JPH11340609A (ja) | プリント配線板、および単位配線板の製造方法 | |
US20060285301A1 (en) | Method for making a pre-laminated inlet | |
JP4450921B2 (ja) | Icカード用icチップ実装基板 | |
CN104952858B (zh) | 半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法 | |
US11374304B2 (en) | Antenna device and circuit board having the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |