KR20160018614A - 인덕터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 인덕터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 박막형으로 제조되어 얇은 두께를 유지하고 소형화가 가능하면서도 고주파 및 고전류에서도 자성 손실에 따른 효율 저하를 방지할 수 있으며, 충진율을 향상시킴으로써 고투자율, 고효율 및 높은 Isat 값을 나타낼 수 있는 인덕터에 관한 것이다.
Description
본 발명은 인덕터에 관한 것으로, 보다 상세하게는 IT 디바이스 등에 구비되어 노이즈(Noise)를 제거할 수 있는 인덕터에 관한 것이다.
인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
한편, 휴대폰, 노트북 PC 등 디지털 기기 및 멀티미디어 제품 등 각종 전기전자 정보통신기기가 소형 경량화 및 박형화되는 추세에 따라 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 이에 도금으로 올려진 코일 도선 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
점점 소형 경량화 및 박형화되는 추세에 더불어 높은 인덕턴스(Inductance, L) 또는 미세용량, 높은 품질계수(Quality Factor, Q), 높은 자기 공진 주파수(Self Resonant Frequency, SRF, 낮은 직류저항(Rdc) 및 높은 내전류 특성(Rated Current)의 제품이 요구되고 있다.
정해진 단위 부피에서 높은 인덕턴스(Inductance)를 얻기 위해서는 높은 투자율의 재료가 요구되며, 통상 이러한 높은 투자율을 얻기 위해서는 입도가 큰 자성체를 사용한다.
그러나 이러한 큰 입자는 주파수 및 사용 전류가 커지면 자성 손실(Core Loss)에 따른 효율이 저하되는 문제점이 있다. 따라서 고주파에서의 효율 저하를 막기 위해서는 입자 크기는 줄이는 것이 필요하다.
다만, 작은 입자를 사용할 경우 큰 입자에 비하여 투자율이 낮아 인덕턴스(Inductance)가 감소하는 문제가 있으므로 충진율을 높여 투자율을 높이는 방안이 필수적이다. 도 1은 종래의 박막형 인덕터의 단면도를 도시한 것으로, 균일한 입자의 자성체를 사용하기 때문에 충진율이 낮아 충분한 투자율을 얻지 못하는 문제점이 있었다.
아래의 특허문헌 1은 입도 분포가 5~30㎛인 금속 자성 분말의 자성층을 사용한 코일장치를 개시하고 있다. 그러나 특허문헌 1의 발명은 균일한 입도의 자성체 입자로 구성되기 때문에 충분한 충진율을 확보할 수 없어 투자율 향상에 한계가 있는 문제점이 있다.
본 발명에 따른 일 실시형태의 목적은 박막형으로 제조되어 얇은 두께를 유지하고 소형화가 가능하며, 충진율을 향상시킴으로써 고투자율, 고효율 및 높은 Isat 값을 가지는 인덕터 및 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
절연 기판을 포함하는 자성체 본체; 및 상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;를 포함하며, 상기 자성체 본체는 제 1 자성입자 및 제 2 자성입자를 포함하고, 상기 제 1 자성입자 및 제 2 자성입자는 철(Fe)을 포함하는 금속이며, 상기 제 1 자성입자는 장축의 길이가 15 ㎛ 이상의 조분이고, 상기 제 2 자성입자는 장축의 길이가 5 ㎛ 이하의 미분으로 이루어지며, 1MHz 이상의 고주파에서 인덕턴스 값이 1.0uH 이상인 인덕터를 제공한다.
본 발명의 일 실시형태의 인덕터은 박막형으로 제조되어 얇은 두께를 유지하고 소형화가 가능하면서도 고주파 및 고전류에서도 자성 손실에 따른 효율 저하를 방지할 수 있으며, 충진율을 향상시킴으로써 고투자율, 고효율 및 높은 Isat 값을 나타낼 수 있다.
도 1은 종래의 인덕터의 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 인덕터의 사시도이다.
도 3은 도 2에 도시된 I-I' 선에 의한 단면도이다.
도 4는 도 2의 인덕터의 제조 방법을 개략적으로 설명하는 도면이다.
도 5는 본 발명의 일 실시형태에 따른 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 2,000배 확대하여 관찰한 사진이다.
도 6은 본 발명의 일 실시형태에 따른 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 2,000배 확대하여 관찰한 사진이다.
도 2는 본 발명의 일 실시형태에 따른 인덕터의 사시도이다.
도 3은 도 2에 도시된 I-I' 선에 의한 단면도이다.
도 4는 도 2의 인덕터의 제조 방법을 개략적으로 설명하는 도면이다.
도 5는 본 발명의 일 실시형태에 따른 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 2,000배 확대하여 관찰한 사진이다.
도 6은 본 발명의 일 실시형태에 따른 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 2,000배 확대하여 관찰한 사진이다.
이하, 구체적인 실시예 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
인덕터
도 2는 본 발명의 일 실시형태에 따른 인덕터의 개략 사시도이며, 도 3는 도 2에 도시된 I-I' 선에 의한 단면도이다.
도 2 및 도 3을 참조하면, 인덕터의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(10)가 개시된다. 상기 인덕터은 칩 인덕터 이외에도 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(10)는 자성체 본체(50), 절연 기판(23). 내부 도체 패턴부(42, 44) 및 외부 전극(80)을 포함한다.
상기 자성체 본체(50)는 육면체 형상일 수 있으며, 도 2에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 본체(50)는 두께 방향 양 단면, 길이 방향의 양 단면 및 폭 방향의 양 단면을 포함할 수 있다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다.
상기 자성체 본체(50) 내부에 형성되는 상기 절연 기판(23)은 전해 도금(electroplating)으로 내부 도체 패턴부(42, 44)를 형성할 수 있는 재질이면 특별하게 제한되지 않으며 예를 들어, 에폭시 수지 등을 포함하여 얇은 박막으로 형성될 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 내부 도체 패턴부(42)가 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 내부 도체 패턴부(44)가 형성될 수 있다. 상기 절연 기판(23)의 일면에 형성되는 내부 도체 패턴부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(23)의 반대 면에 형성되는 내부 도체 패턴부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
또한, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 내부 도체 패턴부(42, 44)는 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.
상기 절연 기판(23) 중앙부에는 절연 기판을 관통하는 홀이 형성될 수 있으며, 상기 홀은 자성체 본체를 형성하는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(71)를 형성할 수 있다. 자성체로 충진되는 코어부(71)를 형성함에 따라 인덕턴스를 향상시킬 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면에는 노출되는 상기 내부 도체 패턴부(42, 44)와 접속하도록 외부전극(80)이 형성될 수 있다. 상기 내부 도체 패턴부(42, 44), 비아 전극(46), 외부전극(80)은 전기 전도성이 뛰어난 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
한편, 상기 자성체 본체(50)는 보다 구체적으로, 제1 자성입자(52)와 제2 자성 입자(53)를 포함하며, 상기 제 1 자성입자(52) 및 제 2 자성입자는 철(Fe)을 포함하는 비정질 금속이며, 상기 제 1 자성입자는 장축의 길이가 15 ㎛ 이상의 조분이고, 상기 제 2 자성입자는 장축의 길이가 5 ㎛ 이하의 미분으로 이루어진다.
본 발명의 일 실시형태의 박막형 인덕터(10)의 단면도인 도 3을 살펴보면, 자성체 본체(50)는 조분의 제 1 자성 입자(52)와 미분의 제 2 자성 입자(53)이 혼합되어 형성된다.
이와 같이 입도 분포가 상이한 제 1 자성 입자(52) 및 제 2 자성 입자(53)를 혼합하여 자성체 본체(50)를 형성함으로써 충진율을 향상시키는 효과가 있으며, 이에 따라 투자율이 현저히 향상되어 인덕턴스 및 Isat 값이 향상될 수 있다.
상기 제 1 자성입자(52) 및 제 2 자성입자(53)는 철(Fe) 이외에 적어도 3 이상의 금속을 더 포함하는 비정질 금속일 수 있다.
조분의 제 1 자성입자(52) 뿐만 아니라 미분의 제 2 자성입자(53)도 비정질 금속으로 형섬됨으로써 인덕턴스 등의 성능 향상에 유리한 효과가 있으며, 비정질 금속일 때 입자의 형상도 구형을 이루기 쉬워 충진율 향상에도 효과적일 수 있다.
상기 제 1 자성입자(52) 및 제 2 자성입자(53)는 철(Fe)과, 규소(Si), 붕소(B), 크롬(Cr), 니켈(Ni), 코발트(Co) 및 알루미늄(Al)으로 이루어진 군에서 선택된 적어도 3 이상의 금속을 포함하는 비정질 금속일 수 있으며 예를 들어, Fe-Si-B-Cr 계 비정질 금속일 수 있다.
상기 제 1 자성입자(52)와 제 2 자성입자(53)는 동일한 종류의 비정질 금속일 수도 있으며, 각각 다른 종류의 비정질 금속을 선택할 수도 있다.
상기 제 1 자성입자(52)의 입도 분포 D50은 제 2 자성입자(53)의 입도 분포 D50에 비하여 4 내지 13.5 배 클 수 있다.
여기서, 입도 분포 D50은 1,000배로 촬영한 SEM(Scanning Eletron Microscope) 사진의 1 시야 당 면적을 12.5㎛2로 하였을 때, 50 시야분에 해당하는 자성 입자의 입도를 구하여 입도가 작은 순서대로 나열하고, 각 입도의 누계가 시야 전체의 50%에 달하는 순위의 입도를 그 시야에서의 입도 분포 D50으로 정의하였다.
제 1 자성입자(52)의 입도 분포 D50이 제 2 자성입자(53)의 입도 분포 D50에 비하여 4 내지 13.5배 클 때 충진율이 현저히 향상되고, 투자율이 증가하여 인덕턴스가 현저히 향상되는 효과가 있다. (표 3 참조)
보다 구체적으로, 상기 제 1 자성 입자(52)의 입도 분포 D50은 제 2 자성 입자(53)의 입도 분포 D50 에 비하여 15 내지 18 ㎛ 클 수 있다. 제 1 자성 입자(52)와 제 2 자성 입자(53)의 입도 분포 D50 의 차가 15㎛ 미만이거나 18㎛ 를 초과할 경우 충진율 향상의 효과가 미비하여 인덕턴스 향상이 적어질 수 있다.
상기 제 1 자성 입자(52)는 입도 분포 D50 이 18 내지 22 ㎛ 일 수 있다. 제 1 자성 입자(52)의 입도 분포 D50 가 18 내지 22 ㎛ 일 때, 고주파에서의 자성 손실이 적으면서도 높은 투자율을 확보할 수 있다. 제 1 자성 입자(52)의 입도 분포 D50 이 18 ㎛ 미만일 경우 충분한 투자율을 확보할 수 없으며, 22 ㎛를 초과할 경우 고주파수 및 고전류에서의 효율이 현저히 감소하는 문제가 발생할 수 있다.
또한, 상기 제 2 자성 입자(53)는 입도 분포 D50 이 2 내지 4 ㎛ 일 수 있다. 제 2 자성 입자(53)의 입도 분포 D50 가 2 내지 4 ㎛ 일 때, 제 1 자성 입자(52)와 혼합되어 충진율이 현저히 향상되고 투자율이 현저히 향상될 수 있다. 제 2 자성 입자(53)의 입도 분포 D50 이 2 ㎛ 미만이거나 4 ㎛를 초과하는 경우 충진율의 향상이 미비하고 투자율이 감소하는 문제가 발생할 수 있다.
상기 제 1 자성입자 및 제 2 자성입자는 6 : 4 내지 8 : 2의 중량비로 혼합하여 자성체 본체(50)를 형성할 수 있다.
이때, 자성체 본체(50)를 파단하여 일 단면을 관찰하면, 상기 조분의 제 1 자성입자(52) 및 제 2 자성입자(53)가 차지하는 단면적 비가 10 : 1 내지 18 : 1 일 수 있다. 상기 제 1 자성입자(52)와 제 2 자성입자(53)가 상기 범위 내의 단면적 비가 나타날 때 충진율이 현저히 향상되고 고투자율을 나타낼 수 있다.
본 발명의 일 실시형태에 따른 상기 자성체 본체(50)는 충진율(density)이 80% 이상을 만족할 수 있다.
입도 분포 D50 이 3 ㎛인 자성 입자를 균일하게 형성한 경우(비교예 1) 충진율(density)이 62.7%에 불과하나, 본 발명의 일 실시형태에 따라 입도 분포 D50이 20 ㎛인 제 1 자성입자와 입도 분포 D50 이 3 ㎛인 제 2 자성입자를 7 : 3의 중량비로 혼합 형성한 경우(실시예 5) 충진율(density)이 76.1%로 약 14% 이상 향상되었다. (표 1 참조)
이에 따라 본 발명의 일 실시형태에 따른 박막형 인덕터(10)는 고투자율, 고효율 및 높은 Isat 값을 구현할 수 있다. (표 2 참조)
인덕터의 제조방법
도 4는 도 2의 인덕터의 제조 방법을 개략적으로 설명하는 도면이다.
도 4(a)를 참조하면, 절연 기판(23)의 일면 및 반대 면에 내부 도체 패턴부(42, 44)를 형성한다. 내부 도체 패턴부(42, 44)의 형성 방법으로써 프린트배선판의 제조공정으로 이용되고 있는 도금, 에칭, 인쇄법, 전사법 등의 공정이 가능할 수 있으며, 내부 도체 패턴(42, 44)을 보다 두껍게 형성하기 위해서는 도금이 바람직하다. 상기 내부 도체 패턴부(42, 44)는 전기 전도성이 뛰어난 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 내부 도체 패턴부(42, 44)는 전기적으로 접속될 수 있다.
상기 절연 기판(23) 중앙부에는 절연 기판을 관통하는 홀(70)이 형성될 수 있다. 홀(70)의 형성은 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 형성할 수 있으나, 이에 제한되지는 않는다.
도 4(b)를 참조하면, 절연 기판(23)의 일면 및 반대 면에 형성된 내부 도체 패턴부(42, 44)를 절연층(27)으로 피복할 수 있다.
다음으로, 도 4(c)를 참조하면, 상기 내부 도체 패턴(42, 44)이 형성된 절연 기판(23)의 상면 및 하면에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다. 자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀(70)이 자성체로 충진될 수 있도록 하여 코어부(71)를 형성할 수 있다.
이때, 상기 자성체 본체(50)는 제1 자성입자와 제2 자성 입자를 포함하며, 제 1 자성입자 및 제 2 자성입자는 철(Fe)을 포함하는 비정질 금속이며, 상기 제 1 자성입자는 장축의 길이가 15 ㎛ 이상의 조분이고, 상기 제 2 자성입자는 장축의 길이가 5 ㎛ 이하의 미분으로 이루어진다.
본 발명의 일 실시형태의 인덕터의 제조방법에 동일하게 적용되는 상술한 제 1 자성입자 및 제 2 자성입자에 대한 상세한 설명은 이하 생략하도록 한다.
마지막으로, 도 4(d)를 참조하면, 상기 자성체 본체(50)의 길이 방향의 양 단면에 외부전극(80)을 형성하여 박막형 인덕터(10)를 제조할 수 있다. 상기 외부전극(80)은 상기 내부 도체 패턴(42, 44)의 단부와 연결되도록 형성되며, 딥핑(dipping)법 등을 수행하여 형성할 수 있다. 상기 외부전극은 전기 전도성이 뛰어난 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 등으로 형성될 수 있다.
하기 표 1 및 표 2는 Fe-Si-B-Cr 계 비정질 금속인 제 1 자성 입자 및 제 2 자성 입자의 혼합 중량비에 따른 박막형 인덕터의 충진율, 투자율 및 인덕턴스 값의 결과를 나타낸 표이다.
|
|
혼합 중량비 | 충진율(%) |
투자율(μ) |
|
| 제1자성입자 (D50 = 20㎛) |
제2자성입자 (D50 = 3㎛) |
|||
| 실시예 1 | 3 | 7 | 67.7 | 17.6 |
| 실시예 2 | 5 | 5 | 72.9 | 23.8 |
| 실시예 3 | 6 | 4 | 76.0 | 27.7 |
| 실시예 4 | 6.6 | 3.4 | 75.6 | 27.7 |
| 실시예 5 | 7 | 3 | 76.1 | 30.2 |
| 실시예 6 | 7.6 | 2.4 | 75.0 | 27.6 |
| 비교예 1 | 0 | 10 | 62.7 | 13.3 |
| 비교예 2 | 10 | 0 | 67.4 | 20.7 |
|
|
1MHz | 3MHz | 9MHz | ||||||
| Ls(uH) | Q | Rs | Ls(uH) | Q | Rs | Ls(uH) | Q | Rs | |
| 실시예1 | 0.78 | 41.00 | 0.12 | 0.78 | 58.33 | 0.24 | 0.78 | 45.53 | 1.01 |
| 실시예2 | 0.97 | 48.20 | 0.13 | 0.97 | 53.54 | 0.34 | 0.96 | 27.55 | 2.02 |
| 실시예3 | 1.09 | 51.99 | 0.14 | 1.09 | 48.13 | 0.41 | 1.09 | 22.84 | 2.73 |
| 실시예4 | 1.11 | 50.89 | 0.14 | 1.10 | 46.25 | 0.43 | 1.10 | 22.14 | 2.83 |
| 실시예5 | 1.18 | 54.93 | 0.14 | 1.18 | 47.15 | 0.47 | 1.18 | 20.33 | 3.34 |
| 실시예6 | 1.1 | 51.85 | 0.13 | 1.09 | 45.71 | 0.45 | 1.09 | 21.18 | 2.96 |
| 비교예1 | 0.63 | 31.20 | 0.12 | 0.62 | 61.41 | 0.19 | 0.62 | 87.97 | 0.41 |
| 비교예2 | 0.92 | 45.12 | 0.13 | 0.91 | 45.18 | 0.38 | 0.91 | 24.03 | 2.18 |
하기 표 3은 Fe-Si-B-Cr 계 비정질 금속인 제 1 자성 입자 및 제 2 자성 입자의 입자 크기 비에 따른 충진율, 투자율 및 인덕턴스 값의 결과를 나타낸 표이다.
| 제1자성 입자(D50)/제2자성 입자(D50) | 혼합 중량비 (제1자성입자:제2자성입자) |
충진율(%) | 투자율(μ) | Ls(uH) | |
| 실시예7 | 8.0 | 7 : 3 | 80 | 33 | 1.15 |
| 실시예8 | 6.0 | 7 : 3 | 75 | 30 | 1.0 |
| 실시예9 | 4.0 | 7 : 3 | 74 | 28 | 0.9 |
| 실시예10 | 6.7 | 7 : 3 | 76 | 28 | 0.9 |
| 실시예11 | 13.3 | 7 : 3 | 84 | 33 | 1.15 |
| 실시예12 | 4.6 | 7 : 3 | 65 | 25 | 0.75 |
| 실시예13 | 9.3 | 7 : 3 | 78 | 29 | 0.95 |
| 실시예14 | 7.3 | 7 : 3 | 76 | 28 | 0.9 |
| 비교예3 | 3㎛ 단독 | - | 63 | 13 | 0.6 |
| 비교예4 | 4㎛ 단독 | - | 64 | 15 | 0.65 |
| 비교예5 | 5㎛ 단독 | - | 64 | 17 | 0.68 |
| 비교예6 | 11㎛ 단독 | - | 65 | 18 | 0.70 |
| 비교예7 | 14㎛ 단독 | - | 66 | 19 | 0.75 |
| 비교예8 | 20㎛ 단독 | - | 67 | 20 | 0.78 |
| 비교예9 | 24㎛ 단독 | - | 68 | 23 | 0.8 |
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 박막형 인덕터 46 : 비아 전극
50 : 자성체 본체 27 : 절연층
52 : 제1 자성입자 70 : 홀
53 : 제2 자성입자 71 : 코어부
23 : 절연기판 80 : 외부전극
42, 44 : 내부 도체 패턴부
50 : 자성체 본체 27 : 절연층
52 : 제1 자성입자 70 : 홀
53 : 제2 자성입자 71 : 코어부
23 : 절연기판 80 : 외부전극
42, 44 : 내부 도체 패턴부
Claims (18)
- 절연 기판을 포함하는 자성체 본체; 및
상기 절연 기판의 적어도 일면에 형성되는 내부 도체 패턴부;를 포함하며,
상기 자성체 본체는 제 1 자성입자 및 제 2 자성입자를 포함하고,
상기 제 1 자성입자 및 제 2 자성입자는 철(Fe)을 포함하는 금속이며,
상기 제 1 자성입자는 장축의 길이가 15 ㎛ 이상의 조분이고,
상기 제 2 자성입자는 장축의 길이가 5 ㎛ 이하의 미분으로 이루어지며,
1MHz 이상의 고주파에서 인덕턴스 값이 1.0uH 이상인 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 철(Fe) 이외에 적어도 3 이상의 금속을 더 포함하는 금속인 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 철(Fe)과, 규소(Si), 붕소(B), 크롬(Cr), 니켈(Ni), 코발트(Co) 및 알루미늄(Al)으로 이루어진 군에서 선택된 적어도 3 이상의 금속을 포함하는 금속인 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 Fe-Si-B-Cr 계 금속인 인덕터.
- 제 1항에 있어서,
상기 자성체 본체의 일 단면을 관찰했을 때 상기 제 1 자성입자 및 제 2 자성입자가 차지하는 단면적 비는 10 : 1 내지 18 : 1 인 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자의 입도 분포 D50은 제2 자성입자의 입도 분포 D50 에 비하여 4 내지 13.5 배 큰 것을 특징으로 하는 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자는 입도 분포 D50 이 18 내지 22 ㎛ 인 것을 특징으로 하는 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자의 입도 분포 D50은 제 2 자성입자의 입도 분포 D50 에 비하여 15 내지 18 ㎛ 큰 것을 특징으로 하는 인덕터.
- 제 1항에 있어서,
상기 제2 자성입자는 입도 분포 D50 이 2 내지 4 ㎛ 인 것을 특징으로 하는 인덕터.
- 제 1항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 6 : 4 내지 8 : 2의 중량비로 혼합된 것을 특징으로 하는 인덕터.
- 절연 기판의 적어도 일면에 내부 도체 패턴을 형성하는 단계; 및
상기 내부 도체 패턴이 형성된 기판의 상면 및 하면에 자성체층을 적층하고 압착하여 자성체 본체를 형성하는 단계; 를 포함하며,
상기 자성체 본체는 제 1 자성입자 및 제 2 자성입자를 혼합하여 형성되며,
상기 제 1 자성입자 및 제 2 자성입자는 철(Fe)을 포함하는 금속이며,
상기 제 1 자성입자는 장축의 길이가 15 ㎛ 이상의 조분이고,
상기 제 2 자성입자는 장축의 길이가 5 ㎛ 이하의 미분으로 이루어지며,
1MHz 이상의 고주파에서 인덕턴스 값이 1.0uH 이상인 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 철(Fe)과, 규소(Si), 붕소(B), 크롬(Cr), 니켈(Ni), 코발트(Co) 및 알루미늄(Al)으로 이루어진 군에서 선택된 적어도 3 이상의 금속을 포함하는 금속인 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자는 Fe-Si-B-Cr 계 금속인 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 1 자성입자 및 제 2 자성입자를 6 : 4 내지 8 : 2 의 혼합 중량비로 혼합하는 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제1 자성입자의 입도 분포 D50은 제2 자성입자의 입도 분포 D50에 비하여 4 내지 13.5 배 큰 것을 특징으로 하는 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 1 자성입자는 입도 분포 D50 이 18 내지 22 ㎛ 인 것을 특징으로 하는 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 1 자성입자의 입도 분포 D50은 제 2 자성입자의 입도 분포 D50에 비하여 15 내지 18 ㎛ 큰 것을 특징으로 하는 인덕터의 제조방법.
- 제 11항에 있어서,
상기 제 2 자성입자는 입도 분포 D50 이 2 내지 4 ㎛ 인 것을 특징으로 하는 인덕터의 제조방법.
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