KR20160016944A - 저전압 광검출기 - Google Patents

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Abstract

Ge일 수 있는 반도체 장치층을 포함하는 저전압 광검출기 구조가 예를 들어 광 집적 회로(PIC) 칩 내에서 측방으로 연장하는 도파관의 일부 내에서 Si일 수 있는 기판 반도체 위에 배치된다. 장치층이 절연체 층 위에 형성되는 실시예들에서, 절연체 층은 반도체 장치층의 표면을 노출하도록 제거되며, 패시베이션 재료가 높은 장(field) 영역들 내에 절연체 층에 대한 대체물로서 형성된다. 추가 실시예들에서는, 캐리어가 충돌 이온화에 충분한 에너지를 획득하기 위해 이동해야 하는 거리의 10배 이상보다 훨씬 크지 않은 거리를 통해 충돌 이온화에 충분한 장 강도를 제공하기 위해, 금속-반도체-금속(MSM) 아키텍처에서 전극들을 이격시킴으로써 또는 p-i-n 아키텍처에서 상보적인 도핑 영역들을 이격시킴으로써 애벌란시 이득 제어가 달성된다.

Description

저전압 광검출기{LOW VOLTAGE PHOTODETECTORS}
본 발명의 실시예들은 전반적으로 모놀리식 광검출기에 관한 것으로서, 특히 애벌란시 광다이오드(avalanche photodiode(APD))에 관한 것이다.
광 집적 회로(photonic integrated circuit(PIC))는 광통신, 고성능 컴퓨팅 및 데이터 센터와 같은 응용들에서 광 데이터 링크로서 유용하다. 이동 컴퓨팅 플랫폼들에 대해서도, PIC는 무선 링크가 불충분한 대역폭을 갖는 경우에 이동 장치를 신속하게 갱신하거나 호스트 장치 및/또는 클라우드 서비스와 동기화하기 위한 유망한 I/O이다. 그러한 광 링크들은 광 송신기 및/또는 광 수신기를 포함하는 광 I/O 인터페이스를 이용하여, 광 송신기 및 광 수신기 중 적어도 하나는 광검출기, 통상적으로 광다이오드를 이용한다.
애벌란시 광다이오드(APD)는 광전 반도체 재료 내의 캐리어 증식 메커니즘들을 통해 신호 이득을 제공할 수 있다는 점에서 높은 감도가 요구되는 응용들에서 특히 유용한 일 타입의 광다이오드이다. 그러한 응용들은 많은 응용 중에서 특히 광섬유 원격 통신, 레이저 거리계, 및 단일 광자 레벨 검출 및 이미징을 포함한다. 이득-대역폭 곱은 광검출기들에서 중요한 측정 기준이며, 가장 유망한 APD 설계들 중 일부는 실리콘을 이용하였는데, 그 이유는 이득-대역폭 곱을 제한하는 하나의 중요한 특성이 광전 재료의 유효 k 비율(keff)이기 때문이다. keff는 정공 및 전자 충돌 이온화 계수들 간의 비율이며, APD에 대해서는 낮은 keff가 바람직하다. 실리콘은 <0.1의 우수한 keff를 갖지만, 많은 광 응용(예로서, 광섬유 원격 통신)에 의해 이용되는 근적외선 대역에서 낮은 흡광도를 겪는다. 게르마늄 및 많은 III-V 재료 시스템은 그러한 파장들에서 양호한 응답성을 갖지만, 이러한 재료들의 keff는 너무 높아서 지금까지는 APD 응용들에 적합하지 않은 것으로 입증되었다. 예를 들어, InP의 keff는 0.4-0.5이고, Ge의 keff는 0.8-0.9이다. 더구나, 실리콘 기판 상에 Ge 또는 III-V 재료들을 모놀리식 방식으로 집적하는 것은 비용이 많이 들고, 기술적으로 어렵다. 예를 들어, 에피텍셜 처리가 종종 필요하며, 이는 고가이다.
광검출기들, 구체적으로 APD의 성능을 제한하는 또 하나의 문제는 높은 암전류(dark current)이다. 높은 암전류는 초과 잡음과 같이 검출기의 감도를 제한할 수 있다. 실리콘 계열의 APD에서는 나노암페어 범위 내의 암전류가 종종 달성되지만, 예를 들어 Ge 계열의 APD에서의 암전류는 수십 또는 수백 마이크로암페어 정도일 수 있다. 암전류는 예를 들어 격자 불일치(예로서, Ge와 Si 간의 4% 불일치)에 기인하는 페르미 레벨 핀드 표면 상태(Fermi-level pinned surface state) 및 결정 결함으로부터 발생하는 열이온 방출 및 트랩 지원 터널링을 포함하는 다수의 소스를 가질 수 있다.
높은 동작 바이어스도 단일 칩 상에 실리콘 CMOS 회로 및 포토닉스를 집적하는 PIC에 대한 여전한 장애물이다. 광다이오드 출력을 감지하기 위한 아날로그 회로와 같은 실리콘 계열 전기 회로는 통상적으로 3.3V 전원에 대해 설계된다. 그러나, 해당 기술 분야에서 설명되는 APD들은 종종 훨씬 더 높은 바이어스 전압을 필요로 하며, 따라서 일반적으로 심지어는 시스템-온-칩(SoC) 기술들의 동작 공간을 초과한다.
따라서, 근적외선 파장에서 충분한 이득-대역폭 곱을 갖는 저전압 동작을 가능하게 하는 실용적인 광검출기 설계 및 제조 프로세스가 유리할 것이다.
본 명세서에서 설명되는 내용은 첨부 도면들에서 한정이 아니라 예시적으로 도시된다. 도시의 간명화를 위해, 도면들에 내에 도시되는 요소들은 반드시 축척으로 그려지지는 않는다. 예를 들어, 일부 요소들의 치수들은 명료화를 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 간주되는 경우, 도면들 사이에서 참조 부호들은 대응하거나 유사한 요소들을 지시하기 위해 반복되었다. 도면들에서:
도 1a는 일 실시예에 따른 도파관 결합 금속-반도체-금속(MSM) 광검출기 구조의 평면도이다.
도 1b는 일 실시예에 따른, 도 1a에 도시된 b-b' 라인을 따른 MSM 광검출기의 단면도이다.
도 1c는 일 실시예에 따른, 도 1a에 도시된 c-c' 라인을 따른 MSM 광검출기의 단면도이다.
도 2a는 일 실시예에 따른 도파관 결합 p-i-n 광검출기의 평면도이다.
도 2b는 일 실시예에 따른, 도 2a에 도시된 b-b' 라인을 따른 p-i-n 광검출기의 단면도이다.
도 2c는 일 실시예에 따른, 도 2a에 도시된 c-c' 라인을 따른 p-i-n 광검출기의 단면도이다.
도 3 및 4는 일 실시예에 따른, MSM 또는 p-i-n 광검출기를 제조하는 방법들을 도시하는 흐름도들이다.
도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 일 실시예에 따른, MSM 검출기가 제조될 때의 소정 동작들을 따르는 도 1a에 도시된 b-b' 라인을 따른 단면도들이다.
도 6은 본 발명의 일 실시예에 따른, 도파관 결합 저전압 광검출기를 갖는 PIC를 포함하는 광 수신기 모듈을 이용하는 이동 컴퓨팅 플랫폼 및 데이터 서버 기계를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 전자 컴퓨팅 장치의 기능 블록도이다.
하나 이상의 실시예가 첨부된 도면들을 참조하여 설명된다. 특정 구성들 및 배열들이 도시되고 상세히 설명되지만, 이것은 단지 예시의 목적을 위해 행해질 뿐이라는 것을 이해해야 한다. 관련 분야의 기술자들은 설명의 사상 및 범위로부터 벗어나지 않고서 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에서 설명되는 기술들 및/또는 배열들은 본 명세서에서 상세히 설명되는 것이 아닌 다양한 다른 시스템들 및 응용들에서 이용될 수 있다는 것이 관련 분야의 기술자들에게 명백할 것이다.
아래의 상세한 설명에서는 그 일부를 형성하고 실시예들을 도시하는 첨부 도면들이 참조된다. 또한, 청구 발명의 범위로부터 벗어나지 않고서 다른 실시예들이 이용될 수 있고, 구조 및/또는 논리적 변경들이 행해질 수 있다는 것을 이해해야 한다. 방향들 및 참조들, 예를 들어 위, 아래, 상, 하 등은 단지 도면들 내의 특징들의 설명을 용이하게 하기 위해 사용될 수 있으며, 청구 발명의 응용을 한정하는 것을 의도하지 않는다는 점에도 유의해야 한다. 따라서, 아래의 상세한 설명은 한정의 의미로 간주되지 않아야 하며, 청구 발명의 범위는 첨부된 청구항들 및 그들의 균등물들에 의해서만 정의된다.
아래의 설명에서는 다양한 상세들이 설명되지만, 본 발명은 이러한 특정 상세 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 일부 예들에서는, 본 발명을 불명확하게 하지 않기 위해 공지 방법들 및 장치들은 상세히 도시되는 것이 아니라 블록도 형태로 도시된다. 본 명세서 전반에서 "일 실시예" 또는 "하나의 실시예"에 대한 참조는 그 실시예와 관련하여 설명되는 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예 내에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에서 다양한 곳에서의 "일 실시예에서" 또는 "하나의 실시예에서"라는 표현의 출현들은 반드시 본 발명의 동일한 실시예를 지칭하지는 않는다. 더구나, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예는 2개의 실시예와 관련된 특정 특징들, 구조들, 기능들 또는 특성들이 서로 배타적이 아닌 한은 결합될 수 있다.
본 발명의 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an", "the")은 상황이 명확히 달리 지시하지 않는 한은 복수 형태들도 포함하는 것을 의도한다. 본 명세서에서 사용되는 바와 같은 "및/또는"이라는 용어는 관련된 열거된 아이템들 중 하나 이상의 아이템의 임의의 그리고 모든 결합들을 지칭하고 포함한다는 것도 이해할 것이다.
"결합" 및 "접속"이라는 용어들 및 이들의 파생어들은 본 명세서에서 컴포넌트들 간의 기능 또는 구조적 관계들을 설명하는 데 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어인 것을 의도하지 않는다는 것을 이해해야 한다. 오히려, 특정 실시예들에서, "접속"은 2개의 이상의 요소가 서로 직접 물리적으로, 광학적으로 또는 전기적으로 접촉한다는 것을 지시하는 데 사용될 수 있다. "결합"은 2개의 이상의 요소가 서로 직접 또는 간접적으로(그들 간에 다른 개재 요소들을 갖고서) 물리적으로, 광학적으로 또는 전기적으로 접촉한다는 것을 그리고/또는 둘 이상의 요소가 (예로서, 인과 관계에서와 같이) 서로 협력 또는 상호작용한다는 것을 지시하는 데 사용될 수 있다.
본 명세서에서 사용되는 바와 같은 "위에(over)", "아래에(under)" 및 "상에(on)"와 같은 용어들은 그러한 물리적 관계들이 주목할 만한 경우에 하나의 컴포넌트 또는 재료층의 다른 컴포넌트들 또는 층들에 대한 상대 위치를 지칭한다. 예를 들어, 재료층들과 관련하여, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 더욱이, 2개의 층 사이에 배치된 하나의 층은 2개의 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 이와 달리, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다. 컴포넌트 조립체들과 관련하여 유사한 구별들이 행해져야 한다.
아래에서 더 상세히 설명되는 바와 같이, 저전압 광다이오드 구조들은 PIC 칩의 범위에 걸쳐 측방으로 연장하는 도파관 내에 배치될 수 있다. 근적외선 응용들에 적합한 반도체 장치층, 예로서 Ge를 포함하는 저전압 광다이오드 구조는 집적 회로에 적합한 기판 반도체, 예로서 Si 위에 배치된다. 장치층이 유전층 위에 형성되는 실시예들에서, 유전층은 반도체 장치층의 표면을 노출하도록 제거되며, 패시베이션 층이 높은 장(field) 영역들 내에 유전층에 대한 대체물로서 형성된다. 유전층의 대체는 암전류를 줄여 광다이오드 감도(즉, 이득-대역폭 곱)를 개선하는 이점을 제공할 수 있다. 추가 실시예들에서는, 캐리어가 충돌 이온화에 충분한 에너지를 획득하기 위해 이동해야 하는 거리의 10배 이상보다 훨씬 크지 않은 거리를 통해 충돌 이온화에 충분한 장 강도를 제공하기 위해, 금속-반도체-금속(MSM) 아키텍처에서 전극들을 이격시킴으로써 또는 p-i-n 아키텍처에서 상보적인 도핑 영역들을 이격시킴으로써 애벌란시 이득 제어를 통해 감도가 개선된다.
일 실시예의 일례로서 도 1a를 참조하면, 저전압 광다이오드 구조(101)는 기판(105) 위에 배치된, 패터닝된 반도체 장치층(115)을 포함한다. 일반적으로, 광다이오드 구조(101)는 금속 전극들(131, 132)의 쌍들이 장치층(115)과 일련의 쇼트키 다이오드들을 형성하는 금속-반도체-금속(MSM) 구조이다. 금속 전극(131)은 기판(105)의 영역 내에서 장치층(115)에 전기적으로 결합되는 복수의 제1 전극 중 하나이다. 이러한 제1 전극들 모두는 예를 들어 라우팅 금속(141)에 의해 함께 결합되어, 제1 전위(예로서, Vs)를 유지한다. 또한, 전극(132)은 장치층(115)에 전기적으로 결합되는 그리고 인접 전극 쌍들 간에 전극 간격(S)을 갖도록 제1 전극들과 맞물리는 복수의 제2 전극 중 하나이다. 유사하게, 제2 전극들은 예를 들어 라우팅 금속(142)에 의해 함께 결합되어, 제2 전위(예로서, 접지)를 유지한다. 하나의 금속화층 레벨만이 이용되는 실시예들에서, 전극 쌍들(131, 132)은 장치층(115)의 대향하는 세로 에지들에 걸쳐 연장하는 손가락 구조들을 형성하여 라우팅 금속(141, 142)을 구현한다.
장치층(115)은 광전 반도체 재료이며, 따라서 반도체의 대역 갭보다 큰 에너지의 전자기 복사선에 노출될 때 전하 캐리어들(전자-정공 쌍들)이 생성되며, 동작 바이어스(Vs)에 의해 구동되는 광전류로서 수집된다. 실시예들에서, 장치층은 실리콘이 아닌 다른 반도체이며, 하나의 유리한 실시예에서, 장치층(115)은 Ge이지만, 원하는 광 파장에서 흡광성을 갖는 임의의 그룹 IV 합금(예로서, SiGe, SiGeC 등) 또는 그룹 III-V 합금 시스템(예로서, GaAs, InP, InAs 등)일 수도 있다. 예를 들어, 다른 실시예에서, 장치층(115)은 Ge와 같이 또한 근적외선을 흡수하는 InGaAs이다. 유리한 MSM 실시예들에서, 장치층(115)은 진성 레벨들의 균일한 도핑을 갖는 실질적으로 순수한(합금이 아닌) 층이다. 예를 들어, Ge 실시예에서, 불순물 레벨들은 1017/cm3 아래이다. 추가 실시예들에서, 장치층(115)은 적어도 다결정, 유리하게는 실질적으로 단결정이다. 일반적으로, 더 큰 범위의 결정도에 대해 더 높은 양자 효율 및 더 낮은 암전류가 예상될 수 있다. 추가 실시예들에서, 장치층(115)은 기판층(110) 내의 결정 구조의 격자 배향에 대해 에피텍셜인 격자 배향을 갖는다(즉, 장치층(115)의 결정 평면들은 기판층(110)의 결정 평면들과 정렬된다).
기판(105)은 IC를 형성하는 데 적합한 것으로 이 분야에 알려진 임의의 기판, 예로서 반도체 기판, 반도체-온-절연체(SOI) 기판, 절연체 기판(예로서, 사파이어) 등 및/또는 이들의 조합들일 수 있지만 이에 한정되지 않는다. 일 실시예에서, 기판(105)은 실리콘과 같은, 그러나 이에 한정되지 않는 실질적으로 단결정인 반도체를 포함한다. 기판층(110)은 벌크 기판의 상부 또는 SOI 기판의 상층일 수 있다. 도 1a 및 1c에 더 도시된 바와 같이, 기판층(105) 및 장치층(115) 양자는 세로 길이(예로서, x 차원)에 걸쳐 실질적으로 일정한 공칭 가로 폭(W)(예로서, y 차원)을 갖는 가늘고 긴 광 도파관으로 패터닝된다. 실시예들에서, 장치층(115)은 예를 들어 에바네슨트 결합에 의해 기판층(110)에 광학적으로 결합되며, 그에 따라 도파관의 세로 길이를 따라 전파되는 일 모드의 전자기 복사선의 부분들이 장치층(115)에 들어가기 위해 기판층(115)을 지나 z 차원으로 연장된다. 장치층(115) 및 기판층(110)의 폭 및 z-두께의 적당한 치수 조정을 이용하여, 도 1c에서 파선 링들(177)에 의해 도시된 바와 같이 장치층(115) 내에서 광 모드 강도가 가장 높아질 수 있다. 일반적으로, 폭(W)은 2 마이크로미터이고, 서브-마이크로미터일 수도 있으며, Ge 장치층(115) 및 실리콘 기판층(110)을 갖는 일 실시예에서 폭(W)은 유리하게도 양 층(110, 115)에 대해 0.2와 0.75㎛ 사이이다. 유사한 범위가 층(110) 또는 층(115)의 z-높이에도 적용될 수 있으며, 유리한 Ge 실시예들은 장치층(115)의 두께에 걸쳐 장 균일성을 개선하기 위해 400nm보다 작은 z-두께를 갖는다. 전극 쌍(131, 132)으로부터 거리가 증가함에 따라 화살표 길이를 감소시킴으로써 도 1b에 도시된 바와 같이, 쇼트키 접합의 얕은 특성은 장치층(110)을 향하는 장의 감소를 유발할 수 있다. 유리하게도, 장치층(110)에 가장 가까운 장치층(115)의 표면에서의 장 강도는 적어도 캐리어 이동 속도들을 포화시키기에 충분하다.
도 1a를 계속 참조하면, 장치 동작 동안, 금속 전극 쌍들(131, 132) 양단에 인가되는 동작 바이어스(Vs)는 인접 전극들 사이의 간격(S) 내에 전기장을 생성한다. 도시된 실시예에서, 모든 전극 쌍들은 실질적으로 동일한 치수들을 가지며, 전극 쌍들(131, 132)은 패터닝된 장치층(115)의 가로 폭(W)의 대부분을 가로질러 연장하는 치수를 갖는다. 특정 실시예들에서, 전극 쌍들(131, 132)은 폭(W)의 적어도 50%, 유리하게는 폭(W)의 적어도 75%, 더 유리하게는 폭(W)의 적어도 90%를 가로질러 연장한다. 그러한 치수를 가짐에 따라, 간격(S) 내의 전기장은 폭(W)에 걸쳐 실질적으로 균일할 수 있다(즉, 장 라인들(170)은 폭(W)에 실질적으로 직교하거나, 폭(W)의 더 큰 비율에 걸쳐, 패터닝된 장치층(115)의 세로 길이에 실질적으로 평행하다). 대안 실시예에서, 전극 쌍들(131, 132)은 폭(W)의 25% 이하인 직경들을 갖는 포인트 콘택들에 가깝다. 그러한 포인트 전극 콘택들은 예를 들어 장치층(115)의 세로 길이를 따라 배열될 수 있다. 그러한 포인트 콘택 실시예들에서, 가장 가까운 이웃들 양단에 인가되는 동작 바이어스는 폭(W) 및 간격(S) 양자에 걸쳐 불균일한 전기장을 유발하며, 이는 도 1a에 도시된 실시예에 비해 이득-대역폭 곱을 제한하는 더 낮은 응답도 및/또는 더 느린 응답 시간을 유발할 수 있다.
실시예들에서, 인접 전극 쌍들은 충분히 작은 간격(S)에 의해 이격되어, 장치층(115) 내의 증식 영역이 애벌란시 이득(M)을 제공하며, 따라서 광다이오드 구조(101)는 APD로서 기능한다. 본 명세서에서 사용되는 바와 같이, 애벌란시 이득은 충분히 강한 전기장에 의해 유발되는 충돌 이온화를 통한 장치층(115) 내의 전하 캐리어들의 증식을 통한 증폭을 지칭한다. 증식 영역(170)은 충돌 이온화 및 반도체 장치층(115) 내의 전하 캐리어들의 증폭을 트리거링하는 임계 장 강도의 또는 그 이상의 장 강도를 갖는다. 필요한 장 강도는 반도체 재료의 함수이며, 문헌으로부터 쉽게 결정될 수 있다. 충분히 높은 장을 달성하는 데 필요한 동작 바이어스(Vs)는 간격(S)의 치수의 함수이며, 따라서 간격(S)이 더 작을수록 더 낮은 바이어스가 필요하다. 전기장이 너무 강한 경우, 대역 대 대역 터널링이 불리하게도 충돌 이온화를 지배할 것이다. 따라서, 실시예들에서, 동작 바이어스(Vs)는 간격(S) 내에 증식 영역이 존재하게 해야 한다. 도 1a에 도시된 실시예에서는, 균일하나 장으로 인해, 간격(S) 내의 증식 영역(170)은 폭(W)의 적어도 대부분에 걸쳐 연장한다. 특정 실시예들에서, 전극 쌍들(131, 132)이 폭(W)의 적어도 50%, 유리하게는 폭(W)의 적어도 75%, 더 유리하게는 폭(W)의 적어도 90%에 걸쳐 연장하는 경우, 증식 영역은 유리하게도 폭(W)의 적어도 50%, 유리하게는 폭(W)의 적어도 75%, 더 유리하게는 폭(W)의 적어도 90%에 걸쳐 연장한다.
추가 실시예들에서, 원하는 동작 바이어스(Vs)에서의 전기장은 간격(S)의 적어도 대부분, 유리하게는 간격(S)의 적어도 75%, 더 유리하게는 간격(S)의 적어도 90%에 걸쳐 충돌 이온화를 위한 임계 장 강도 이상이다. 도 1a에 도시된 바와 같이, 증식 영역(170)은 전체 간격(S)에 걸쳐 연장한다. 따라서, 장은 전체 간격(S)에 걸쳐 캐리어 이동 속도를 포화시키기에 충분한 것보다 높아서, 간격(S) 내에서 생성되는 임의의 캐리어가 포화 속도에 도달하는 것을 보증한다. 임계 장 강도는 반도체 장치층(115)의 조성의 함수이며, 벌크 반도체들에 대한 값들은 문헌에서 입수 가능하다(예로서, Ge의 경우에 ~120keV/cm). 장이 간격(S)의 적어도 대부분에 걸쳐 충돌 이온화를 위한 임계 장 강도를 초과하는 소정 실시예들에서는, 세로 차원(예로서, 도 1a에서 x 차원)에서의 증식 영역을 반도체 재료 및 장 강도와 관련된 사각 공간보다 약간만 더 큰(예로서, 사각 공간의 10배 이상보다 크지 않은) 거리로 축소함으로써 벌크 상태에서 높은 keff를 갖는 반도체 재료 내의 증식 프로세스로 인한 잡음이 감소된다. 본 명세서에서 사용되는 바와 같이, 사각 공간은 새로 생성된 캐리어가 충돌 이온화를 유발하기에 충분한 에너지를 얻기 전에 전기장 내에서 이동하는 최소 거리이다.
증식 프로세스와 관련된 초과 잡음은 종종 아래와 같이 표현된다.
Figure pct00001
재료가 높은 keff를 갖는 경우, 정공 충돌 이온화 레이트 대 전자 충돌 이온화 레이트의 비율은 불리하게도 대칭적이며, 이는 주어진 이득에 대해 더 높은 초과 잡음을 유발한다. 이론에 얽매이지 않지만, 일반적으로 이온화 경로 길이 확률 분포는 유리하게도 증식 영역이 더 작아짐에 따라 감소되는 것으로 생각되며, 이는 keff가 더 작아지게 하는 증식 프로세스에 대한 더 많은 제어를 제공하고, 또한 이득 레벨을 완화하는 효과를 갖는다. 증식 영역(170)의 폭은 초과 잡음의 레벨이 허용 가능하고 동작 바이어스에서 이득이 (예로서, 1 이상으로) 유지될 때까지 사각 공간의 크기를 향해 감소될 수 있다. 따라서, 높은 균일한 전기장이 전극 간격(S)의 대부분(예로서, 90-100%)에 걸쳐 임계 장 강도를 초과하는 폭(W)에 걸치지만, 간격은 세로 차원에서 증식 영역을 충분히 작게 할 만큼 충분히 작아서, 결과적인 이득은 10보다 크지 않게 된다. 이러한 조건들에서, 매우 균일한 장의 장점들은 신호 이득 및 keff 감소의 장점들과 함께 달성되어, 이득-대역폭 곱을 공동으로 개선한다. 장치층(115)이 Ge인 일 실시예에서, 전극 간격(S)은 100nm보다 훨씬 작고, 20-80nm의 범위에 걸칠 수 있고, 유리하게는 30-60nm, 더 유리하게는 40-50nm이다. Ge 실시예에서, 본 명세서의 다른 곳에서 설명되는 장 강도들을 달성하기 위한 대응하는 동작 바이어스는 2.5V 이하이고, 특정한 예시적인 전극 간격 범위들에 대해 1-2V 범위 내일 수 있다.
더 작은 전극 간격으로부터 이익을 얻는 구조(101)의 경우에, 높은 장 조건들에서 동작하기 위해, 추가 실시예들은 패시베이션 재료를 이용하여 암전류를 제한할 수 있다. 암전류는 전하 캐리어들의 광 생성의 부재시에도 흐르며, 따라서 불리하게도 광검출기 감도를 줄일 수 있다. 따라서, 그러한 암전류의 제어는 전극 간격(S) 또는 간격(S) 내의 전기장의 균일성에 관계없이 유리하지만, 암전류의 완화는 더 작은 전극 간격(S) 및 장치층(115)의 상당한 부분들에 걸쳐 균일한 높은 장들을 갖는 실시예들에 대해 모두 더 중요할 수 있다. 도 1b에 도시된 바와 같이, 장치층(115)과 기판층(110) 사이에 유전성 재료층(112)이 배치된다. 유전층(112)은 장치층(115)과 기판층(110) 사이의 누설 전류를 줄이며, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 및 Al2O3과 같은, 그러나 이에 한정되지 않는 임의의 통상적인 유전성 재료일 수 있다. 유전층(112)의 z 두께는 광 도파관 설계의 함수로서 상당히 변할 수 있지만, 일례에서는 약 0.1㎛이다. 유전성 재료층(112)은 MSM 전극들에 의해 점유되는 기판(105)의 영역 주변에 또는 밖에 배치되는 반면, 패시베이션 재료(121)는 일반적으로 MSM 전극들에 의해 점유되는 기판(105)의 영역 내에 배치되고, 더 구체적으로는 전극 쌍들(131, 132) 양자 사이에 배치된다. 패시베이션 재료(121)는 표면(115A)과 접촉하며, 또한 장치층(115)과 기판층(110) 사이에 배치되어 표면(115B)과 접촉한다.
일반적으로, 패시베이션 재료(121)는 적어도 장치층(115) 내에 높은 장들이 존재하는 영역들에서 유전층(112)을 대체한다. 아래에서 더 상세히 설명되는 바와 같이, 장치층(115)이 유전층(112) 위에 형성되는 방식은 장치층(115)과 유전체(112) 간의 계면이 열악한 품질을 갖게 하여 암전류를 증가시킬 수 있다. 예를 들어, 장치층(115)이 고속 용융 성장(RMG)에 의해 형성되는 일 실시예에서, 결정화된 반도체 표면의 계면을 따른 표면 상태들은 매우 높은 결함 밀도, 트랩 위치 및 중간 갭 에너지 상태를 가질 수 있으며, 이는 암전류에 상당히 기여할 수 있다. 유전체(112)의 RMG 후의 제거 및 패시베이션 층(121)의 형성은 유리하게도 암전류를 줄이는 것으로 밝혀졌다. 따라서, 본 명세서에서의 소정 실시예들은 장치층의 주변 부분에 의해 점유되는 제1 기판 영역 내에서 장치층과 기판층 사이에 배치되는 유전성 재료층 및 상당한 전기장들이 존재하는 장치층의 중심 부분에 의해 점유되는 제2 기판 영역 내에서 장치층과 기판층 사이에 배치되는 패시베이션 재료를 이용한다.
소정의 유리한 실시예들에서, 패시베이션 재료(121)는 구조의 활성 또는 높은 장 영역 내에서(예를 들어, 전극 쌍들(131, 132)이 존재하는 세로 길이를 따라) 장치층(115)을 완전히 둘러싼다. 도 1c에 도시된 바와 같이, 패시베이션 재료(121)는 측벽 표면들(115D)과 접촉하여, 전극들 또는 다른 유전성 재료들(예로서, 유전체(112))에 의해 점유되지 않은 장치층(115)의 모든 표면을 완전히 둘러싼다. 패시베이션 재료(121)의 두께는 변할 수 있다. 유리한 실시예들에서, 패시베이션 재료(121), 또는 패시베이션 재료(121) 및 ILD(145)를 포함하는 유전성 막 스택은 장치층(115)과 기판층(110) 사이에 형성된 임의의 빈 공간을 완전히 채우기에 충분한 두께를 가져서, 둘 사이의 양호한 모드 결합을 보증한다.
실시예들에서, 패시베이션 재료(121)는 유전층(112)과 다른 조성을 갖는다. 그러나, 암전류의 개선이 유전체의 제거 및 재형성으로부터 이루어질 수 있으므로, 패시베이션 재료(121)가 유전성 재료(112)와 동일한 조성을 갖는 실시예들도 가능하다. 패시베이션 재료(121)의 조성이 유전층(112)의 조성과 동일한 경우에도, 둘 간의 구조적 차이는 명백할 수 있다. 예를 들어, 패시베이션 재료(121)는 다층 유전성 스택일 수 있는 반면, 유전층(112)은 아닐 수 있거나, 그 반대일 수도 있다. 다른 실시예들에서, 패시베이션 재료(121)는 유전층(112)과 다른 z 두께를 가질 수 있다. 다른 실시예들에서, 패시베이션 재료(121)는 유전성 재료(112) 또는 장치층(115)과의 계면을 통해(예로서, SEM/STM 이미지에서 보이는 원자 레벨에서) 또는 이질성의 다른 지시들(예로서, 막 에치 레이트 등에 의해 분명한 상이한 스트레스 레벨들)을 통해 분명할 수 있다. 패시베이션 재료(121)의 조성은 많은 옵션이 존재함에 따라 통상적인 실리콘 계열 유전체들(예로서, SiO2, Si3N4, SiOxNy) 및 무기 폴리머 유전체들(예로서, HSQ, MSQ), 유기 폴리머 유전체들(예로서, 벤조사이클로부텐), 비고유 금속 산화물들(예로서, HfO2, ZrO2, TiO2, Al2O3 및 이들의 혼합물) 및 넓은 대역 갭 반도체 재료들(예로서, SiC, SiGe, SiGeC)의 범위에 걸쳐 다양하게 변할 수 있다. 그러나, 장치층(115)이 Ge인 특정 실시예들에서, 패시베이션 재료(121)는 유리하게도 장치층(115)의 표면들과 직접 접촉하는 Ge 계열 화합물을 포함한다.
Ge 계열 패시베이션 재료의 예시적인 형태들은 GeO, GeO2와 같은 게르마늄 산화물을 포함한다. 그러한 산화물들이 불안정할 수 있고, 따라서 제조하기 어렵다는 점에 주목하면, Ge 계열 패시베이션 재료는 대신에 또는 추가로 예를 들어 Ge3N4 또는 GeOxNy 형태의 질화물을 포함할 수 있다. 다른 실시예에서, Ge 계열 패시베이션 재료는 칼코겐이며, 이는 유리하게도 장치층(115)과 접촉하는 GeS 또는 GeS2일 수 있다. 이러한 옵션들 중에서, 특히 유리한 결과들이 GeOxNy를 이용하여 얻어질 수 있다. 추가 실시예들에서, Ge 계열 패시베이션 재료에 대해 그리고 더 일반적으로는 임의의 패시베이션 재료 조성에 대해, 다층 또는 하이브리드 재료가 존재할 수 있다. 예를 들어, 하이브리드 Ge 계열 패시베이션 재료에서, Ge 계열 재료는 장치층과 계면을 갖고, 제2의 비 Ge 계열 재료(예로서, Si 계열 유전체)는 장치층의 반대 쪽에서 Ge 계열 재료와 계면을 갖는다. 그러한 하이브리드 패시베이션 층 구조는 후속 처리 동안 베이스 계면 재료(예로서, Ge 계열 유전체)의 안정성을 개선하는 데 사용될 수 있으며, 유전체(112)에 의해 정식으로 점유된 영역의 z 두께를 다시 채우는 데에도 사용될 수 있다. 옵션으로서, 백엔드 유전체를 이용하여 단층 또는 다층 패시베이션이 더 형성될 수 있다. 이것은 도 1b에 도시되며, 여기서는 임의의 통상적인 또는 낮은 k의 유전체(예로서, 탄소 도핑 실리콘 이산화물)일 수 있는 ILD(145)가 패시베이션(121)과 기판층(110) 사이에 배치되어, 유전체(112)에 의해 정식으로 점유된 영역을 완전히 채운다.
추가 실시예들에서, 제2 패시베이션 재료가 장치층과 전극 사이에 배치된다. 예를 들어, 도 1c에 더 도시된 바와 같이, 제2 패시베이션 재료(122)가 장치층(115)과 전극(131) 사이에 배치된다. 제2 패시베이션 재료(122)는 전극(131)의 금속과 장치층(115)의 반도체 사이에 형성되는 쇼트키 접합과 관련된 암전류를 더 줄일 수 있다. 제2 패시베이션 재료(122)는 패시베이션 재료(121)에 대해 전술한 조성들 중 임의의 조성일 수 있으며, Ge 계열 재료들이 유리할 수 있고, 그들 중에서 칼코겐들이 이러한 능력에서 잠재적으로 특히 유용할 수 있다. 실시예에서, 제2 패시베이션 재료(122)는 패시베이션 재료(121)와 동일한 조성을 갖는다. 제2 패시베이션 재료(122)의 z 두께는 낮은 접촉 저항을 유지하기 위해 동일 조성의 경우에도 패시베이션 재료(121)의 z 두께와 다를 수 있다. 예를 들어, 제2 패시베이션 재료(122)는 패시베이션 재료(121)보다 얇을 수 있으며, 예시적인 두께는 5nm 미만, 유리하게는 2nm 미만일 수 있다.
다른 실시예에서, 저전압 광검출기는 도 2a-2c에 도시된 바와 같이 p형 및 n형 불순물 도핑 영역들을 포함하는 p-i-n 광다이오드 아키텍처를 갖는다. 도 2a 및 2b에 도시된 바와 같이, 상보적인 불순물 도핑 영역들(235, 236)은 패터닝된 장치층(115)의 세로 길이에 걸쳐 배치된다. 광다이오드 구조(201)는 에지 조명에 적합하며, 장치층(115)은 광다이오드 구조(101)(예로서, Ge)와 관련하여 전술한 임의의 것이다. 장치층(115) 및 기판층(110)의 패터닝도 전술한 바와 같다. 그러나, p-i-n 실시예들의 경우, 금속 전극들(231, 232)의 쌍들은 일련의 콘택들을 형성하여, 인접하는 상보적인 불순물 도핑 영역들((p형인 235 및 n형인 236) 사이에 (역) 바이어스를 제공한다. 금속 전극(231)은 또한 복수의 제1 불순물 영역(235)에 전기적으로 결합되는 복수의 제1 전극 중 하나이며, 이러한 제1 불순물 영역들(235) 모두는 라우팅 금속(141)에 의해 함께 결합되어 제1 전위를 유지한다. 또한, 전극(232)은 실시예 내의 모든 전극들에 걸쳐 실질적으로 일정한 인접 불순물 영역들 간의 간격(S')을 갖도록 복수의 제1 불순물 영역(235)과 맞물리는 복수의 제2 불순물 영역(236)에 전기적으로 결합되는 복수의 제2 전극 중 하나이다. 따라서, 사용되는 금속들은 상이한 일함수들을 가질 수 있으며, 가로 폭(W)의 대부분에 걸쳐 연장할 필요가 없다. 실시예들에서, 불순물 도핑 영역들은 광다이오드 구조(101)와 관련하여 전극 쌍들에 대해 설명된 것과 적어도 동일한 폭(W)에 걸쳐 연장하여, 폭(W)의 적어도 대부분에 걸쳐 매우 균일한 장을 유사하게 제공한다.
인접하는 상보적인 도핑 영역들 사이의 간격(S') 내의 반도체는 비교적 더 약하게(예로서, 진성 불순물 레벨로) 도핑되며, 또한 광다이오드 구조(101)와 관련하여 전술한 전극 간격(S)의 다른 기능적 특성들 중 하나 이상을 공유할 수 있다. 예를 들어, p-i-n 광다이오드 구조(201)에서, 간격(S')은 장 강도가 (예로서, 2.5V 미만, 바람직하게는 2.0V 미만인) 동작 전압에서 간격(S')의 적어도 대부분, 유리하게는 간격(S')의 적어도 75%, 더 유리하게는 간격(S')의 적어도 90%에 걸쳐 충돌 이온화 임계 장을 초과하는 것을 보증할 만큼 충분히 작다. 그러한 실시예들에서, 증식 영역(270)은 초과 잡음 레벨이 허용 가능하고 최적 이득-대역폭 곱에 대해 동작 전압에서 이득이 (예로서, 1 이상으로) 유지될 때까지 사각 공간의 크기를 향해 세로(y) 차원에서 좁아질 수 있다. 따라서, 매우 균일한 전기장이 간격(S')의 90% 또는 그 이상(예로서, 100%)에 걸쳐 임계 장 강도를 초과하는 폭(W)에 걸쳐 제공되는 반면, 이러한 간격은 증식 영역(270)을 충분히 얇게 하여 결과적인 이득이 10 이하가 되게 할 만큼 충분히 작다.
도 2b에 도시된 바와 같이, 장치층(115)의 z 두께에 걸치는 전기장 강도는 MSM 광다이오드 구조(101)에서 발견되는 것보다 더 균일할 수 있다. 따라서, 장치층(115)은 MSM 실시예들에 대한 것보다(예로서, 1㎛까지, 심지어는 그를 초과하여) 비교적 더 두꺼워서, 잠재적으로 더 높은 응답성을 제공할 수 있다. 불순물 도핑 영역들(235, 236)은 일반적으로 장치층 z 두께를 통해 연장하지 않는 대신, 유리하게는 장치층 z 두께의 절반 미만, 더 바람직하게는 장치층 z 두께의 25% 미만인 더 작은 표면 깊이로 제한되어, 불순물 관련 손실들을 최소화한다.
2개의 예시적인 저전압 광검출기 구조(101, 201)에 관한 제조 특징들의 설명을 진행하면, 도 3 및 4는 일 실시예에 따른, MSM 또는 p-i-n 광검출기를 제조하는 방법들을 나타내는 흐름도들이다. 도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 일 실시예에 따른, MSM 검출기가 제조될 때의 소정 동작들을 따르는 도 1a에 도시된 b-b' 라인을 따른 단면도들이다. 도 5a-5g 내의 참조 부호들은 참조되는 객체의 속성들이 동일하게 유지되는 경우에 도 1a-1c로부터 유지된다.
도 3을 먼저 참조하면, 방법(301)은 위에 배치된 제1 유전성 재료층을 갖는 기판을 수령하는 동작(310)에서 시작된다. 이어서, 동작 320에서, 이 유전층 위에 반도체 장치층이 형성된다. 도 5a는 반도체 층(515)이 화학 기상 증착, 및/또는 특정 반도체(예로서, Ge)에 적합한 다른 통상적인 증착 기술에 의해 유전층(112) 상에 증착되는 일 실시예를 나타낸다. 일 실시예에서, 반도체 층(515)은 증착 직후에 과립 또는 실질적 비정질 상태에 있다. 대안으로서, 층 전사 프로세스를 이용하여 반도체 장치층을 유전층(112)에 본딩할 수 있다. 그러한 실시예들에서, 반도체 장치층은 본딩 직후에 실질적으로 단결정 상태일 수 있다.
이어서, 방법(301)은 동작 330으로 진행하며, 여기서 반도체 층은 특정 재료 조성들에 대해 이 분야에서 통상적인 리소그래피 및 반도체 에치 프로세스들을 이용하여 예를 들어 원하는 가로 폭 등을 갖는 광 도파관으로 패터닝된다. 도 5a를 참조하면, 동작 330 동안, 유전층(112) 및 기판층(110)은 전파될 전자기 모드들의 원하는 광 결합/안내를 제공하도록 유사하게 패터닝될 수 있다. 동작 340에서, 제1 유전성 재료의 일부를 제거하여 장치층을 언더커팅한다. 이어서, 동작 345에서, 노출된 반도체 표면들이 패시베이션되고, 이어서 동작 350에서, 적어도 제1 및 제2 전극이 장치층에 전기적으로 결합된다.
동작 340 전에, 고도의 과립 및/또는 비정질 반도체 장치층(예로서, 도 5a의 반도체 층(515))을 갖는 실시예들이 도 4 및 도 5b 및 5c에 예시되는 RMG 프로세스를 통해 더 처리된다. 도 4를 참조하면, 방법(401)은 예를 들어 동작 330(도 3)으로부터 패터닝된 반도체 장치층을 갖는 기판을 수령하는 동작 410에서 시작된다. 동작 420에서, 장치층의 노출된 표면들 위에 캡핑 층이 형성된다. 예를 들어, 도 5b에 도시된 바와 같이, 캡핑 층(516)이 장치층(515)의 모든 노출된 도파관 표면들 위에 증착된다. 도 4를 다시 참조하면, 동작 430에서, 반도체 장치층이 용융되고 재결정화된다. 일반적으로, 그러한 용융은 빠르게, 예를 들어 1초 정도에 수행되며, 임의의 통상적인 고속 열 프로세스가 사용될 수 있다. 용융에 이어서, 도 5c에 도시된 바와 같이, 재결정화가 기판층(110)의 시딩 표면(seeding surface)으로부터 진행되고, 패터닝된 반도체 층(515)을 통해 연장하여, 상당한 장거리 질서 개선을 유발하며, 패터닝된 반도체 층(515)을 결정성의 패터닝된 장치층(115)으로 유리하게 변환한다.
도 4를 참조하면, RMG 동작 430에 이어서, 동작 440에서 패시베이션 개구 마스크가 형성된다. 임의의 통상적인 리소그래피를 이용하여, 윈도를 패터닝하여, 반도체 표면들을 노출하기 위해 장치층(115) 상의 유전체를 제거할 곳을 정의한다. 동작 440으로부터 시작하여, 방법(401)은 RMB를 이용하지 않는 실시예들에도 적용될 수 있다. 예를 들어, 층 전사 프로세스가 사용되는 실시예에서는, 광다이오드 구조들의 적어도 높은 장 영역 내의 압축/열 본드에 관여하는 유전체의 대체를 통해 암전류가 유리하게 감소될 수 있다. 동작 450에서, 캡핑 재료들(존재할 경우) 및 장치층과 기판층 간에 배치된 유전성 재료를 에칭하여, 동작 440에서 형성된 윈도 개구 내의 도파관의 전체 폭을 유리하게 언더커팅한다. 윈도 밖에 유지되는 유전층(112)의 영역들은 언더커팅된 장치층을 앵커링할 수 있다. 예를 들어, 도 5d에 도시된 바와 같이, 빈 공간(545)이 동작 450 동안 형성되며, 장치층(115)의 모든 표면들이 이 중앙 영역 내에서 노출된다. 소정 실시예들에서는, 동작 450에서 장치층의 (예로서, 습식 화학) 에치를 또한 수행하여, 예를 들어 3-10nm의 반도체 표면을 제거할 수 있다.
이어서, 방법(401)은 동작 460으로 진행하고, 여기서 장치층의 노출 표면을 반응(예로서, 산화, 질화 등)시켜 패시베이션 층을 형성하고/하거나, 장치층의 노출 표면들 위에 패시베이션 층을 증착한다. 반도체 표면의 반응 및/또는 표면 상의 증착은 유리하게도 매우 균일하며, 열 산화, CVD 또는 원자 층 증착(ALD)와 같은, 그러나 이에 한정되지 않는 기술들을 이용하여, 언더커팅된 영역들 내의 커버리지를 보증한다. 예를 들어 소정의 습식 화학 약품들을 이용하여 장치층 상에 황 리간드들을 형성할 수도 있다. 도 5e는 패시베이션 재료 두께의 함수인 패시베이션 재료(121)의 형성에 이어서 빈 공간(545)이 유지되는 동작 460 후의 구조의 일례를 나타낸다.
도 4를 참조하면, 동작 470에서, 임의의 통상적인 기술을 이용하여 층간 유전체(ILD)를 후속 증착하여, 낮은 k 유전체(예로서, 탄소 도핑 실리콘 이산화물 등)와 같은, 그러나 이에 한정되지 않는 임의의 통상적인 재료를 형성한다. 이어서, 도 5f에 도시된 바와 같이, 장치층(115)과 기판(110) 간의 양호한 광 결합을 보증하기 위해 빈 공간(545)이 ILD(145)에 의해 채워질 수 있다. 또한, 동작 470에서, 특정 ILD에 적합한 것으로 이 분야에 알려진 임의의 통상적인 리소그래피 및 에치 기술들을 이용하여 전극 콘택 개구들이 ILD 내에 형성된다. 콘택 개구들은 더 높은 장치 밀도를 위해 종종 행해지는 바와 같이 반드시 최소한의 리소그래피 프로세스 능력은 아닌 간격을 갖도록 유리하게 정의된다. 대신, 콘택 간격은 증식 영역의 적절한 장 강도 및 두께를 보증하기 위해 바람직한 전극 간격을 설정해야 한다. 이를 위해, 최소 피치를 가능하게 하는 리소그래피 프로세스를 적용하여, 임의의 공칭 전극 치수에서의 원하는 간격, 이어서 피치 능력으로부터의 결과들을 달성할 수 있다. 이어서, 동작 490에서, 이러한 개구들이 MSM 광다이오드 구조(101)로 채워지고, 방법(401)이 완료된다. 방법(401)에서의 추가 옵션으로서, 동작 480은 콘택 금속 증착 동작 490 전에 수행될 수 있다. 동작 480에서, 콘택 개구들(531, 532) 내에 노출된 반도체를 반응시키고/시키거나 증착을 수행하여, 패시베이션 재료(121)와 동일하거나 상이한 조성을 갖는 얇은(예로서, 3-10nm의) 제2 패시베이션 재료(예로서, GeS 또는 GeS2 등)를 형성함으로써, 콘택 금속화층을 이용하여 원하는 쇼트키 특성들을 달성할 수 있다.
광다이오드 구조들(101(도 1a) 및 201(도 2a)) 간의 유사성에 주목하면, MSM 광다이오드 구조(101)와 관련하여 도시되고 설명된 방법들(301, 401) 내의 동작들은 일반적으로 p-i-n 광다이오드 구조(210)에 동일하게 적용되며, 불순물 도핑 영역들을 형성하는 것이 더 필요하다. RMG 실시예들에서, 그러한 도핑 영역들은 일반적으로 임계 간격(S')을 정의하는 도펀트 마스킹과 함께 이 분야에 통상적인 임의의 도핑 기술들을 이용하여 RMG 프로세스 전 또는 후에 형성될 수 있다.
도 6은 본 발명의 실시예들에 따른, 이동 컴퓨팅 플랫폼(605) 및/또는 데이터 서버 기계(606)가 저전압 광다이오드를 이용하는 시스템(600)을 나타낸다. 서버 기계(606)는 예를 들어 선반 내에 배치되고 전자 데이터 처리를 위해 함께 네트워킹되는 임의 수의 고성능 컴퓨팅 플랫폼을 포함하는 임의의 상용 서버일 수 있으며, 본 실시예에서 통합 시스템(610)을 포함한다. 이동 컴퓨팅 플랫폼(605)은 전자 데이터 표시, 전자 데이터 처리, 무선 전자 데이터 송신 등 각각을 위해 구성되는 임의의 휴대용 장치일 수 있다. 예를 들어, 이동 컴퓨팅 플랫폼(605)은 임의의 태블릿, 스마트폰, 랩탑 컴퓨터 등일 수 있으며, 디스플레이 스크린(예로서, 용량성, 유도성, 저항성 터치스크린), 칩 레벨 또는 패키지 레벨 통합 시스템(610) 및 배터리(615)를 포함할 수 있다.
확대 도면(620)에 더 도시되는 통합 시스템(610) 내에 또는 독립 패키징 칩으로서 배치되는지에 관계없이, 패키징 모놀리식 PIC(604)는 본 발명의 실시예들에 따른 도파관 결합 저전압 광다이오드를 포함한다. 광 와이어(653)는 예를 들어 상측 결합 또는 에지 결합에 의해 단일 광빔을 입력한다. 이어서, 선택된 파장들이 광 디멀티플렉서(618)를 이용하여 분리되어, 기판(105) 상에 배치된 복수의 광 도파관(605A-605N)으로 출력된다. 광 도파관들(605A-605N) 각각은 저전압 광검출기들(101A-101N) 내로 더 결합되며, 저전압 광검출기들 각각은 본 명세서의 다른 곳에서 설명되는 하나 이상의 실시예에 따른 MSM 또는 p-i-n 광다이오드 구조를 포함한다. 광검출기들(101A-101N)은 또한 예를 들어 전압 공급 및 감지 회로를 더 포함할 수 있는 다운스트림 집적 회로(699)에 전기적으로 결합된다. 소정 실시예들에서, 전압 공급 및 감지 회로는 기판(105) 상에 또한 배치되고 광검출기들이 동작하는 것보다 낮지 않은 전압 레벨로 급전되는 CMOS 트랜지스터들을 이용하여 구현된다. 광검출기들(101A-101N)이 본 명세서에서 설명되는 Ge APD 아키텍처들을 이용하는 실시예들에서, 광검출기들(101A-101N) 및 회로(699) 양자는 (예로서, 3.3V보다 높지 않은) 동일한 동작 전압에서 급전된다. 실시예들에서, 광검출기들(101A-101N) 각각은 광다이오드 구조들(101, 201)의 하나 이상의 실시예에 대해 설명된 특징들 중 하나 이상을 포함한다.
도 7은 본 발명의 적어도 일부 구현들에 따라 배열된 컴퓨팅 장치(700)의 기능 블록도이다. 컴퓨팅 장치(700)는 예를 들어 플랫폼(605) 또는 서버 기계(606) 내에서 발견될 수 있으며, 본 명세서에서 설명되는 바와 같은 로컬 레벨간 상호접속들을 포함할 수 있는 프로세서(704))(예로서, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(706)과 같은, 그러나 이에 한정되지 않는 다수의 컴포넌트를 호스팅하는 마더보드(702)를 더 포함한다. 실시예들에서, 프로세서(704), 하나 이상의 통신 칩(706) 등 중 적어도 하나. 프로세서(704)는 마더보드(702)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(706)도 마더보드(702)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(706)은 프로세서(704)의 일부일 수 있다. 컴퓨팅 장치(700)는 그의 응용들에 따라 마더보드(702)에 물리적으로, 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예로서, 하드 디스크 드라이브, 반도체 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등) 등을 포함하지만 이에 한정되지 않는다.
통신 칩들(706)은 컴퓨팅 장치(700)로의 그리고 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어들은 무형 매체를 통해 피변조 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련 장치들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 관련 장치들이 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩들(706)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 설명되는 바와 같이, 컴퓨팅 장치(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 와이파이 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
본 명세서에서 설명되는 소정 특징들은 다양한 구현들과 관련하여 설명되었지만, 이러한 설명은 한정의 의미로 해석되는 것을 의도하지 않는다. 따라서, 본 발명과 관련된 분야의 기술자들에게 명백한, 본 명세서에서 설명되는 구현들은 물론, 다른 구현들의 다양한 변경들은 본 발명의 사상 및 범위 내에 있는 것으로 간주된다.
아래의 예들은 특정 실시예들과 관련된다.
하나의 예시적인 광검출기는 반도체 기판층의 영역에 걸쳐 측방으로 연장하는 세로 길이 및 가로 폭을 갖는 반도체 장치층; 상기 장치층에 전기적으로 결합되고 간격에 의해 분리되는 적어도 제1 및 제2 전극; 상기 간격 밖의 영역에서 상기 장치층과 상기 기판층 사이에 배치된 유전성 재료층; 및 상기 간격 내의 영역에서 상기 장치층과 상기 기판층 사이에 배치된 패시베이션 재료를 포함한다.
추가 예로서, 상기 제1 전극은 제2 기판 영역 내에서 상기 장치층에 전기적으로 결합되는 복수의 제1 전극 중 하나이고, 모든 제1 전극들은 함께 결합되어 제1 전위를 유지한다. 상기 제2 전극은 상기 제2 기판 영역 내에서 상기 장치층에 전기적으로 결합되고 인접 전극들 간에 간격을 갖도록 상기 제1 전극들과 맞물리는 복수의 제2 전극 중 하나이고, 모든 제2 전극들은 함께 결합되어, 동작 바이어스만큼 상기 제1 전위와 다른 제2 전위를 유지한다. 상기 패시베이션 재료는 상기 제1 및 제2 전극들 사이의 각각의 간격 내에서 상기 장치층의 표면 상에 더 배치된다.
추가 예로서, 상기 제1 전극은 제2 기판 영역 내에서 상기 장치층에 전기적으로 결합되는 복수의 제1 전극 중 하나이고, 모든 제1 전극들은 함께 결합되어 제1 전위를 유지한다. 상기 제2 전극은 상기 제2 기판 영역 내에서 상기 장치층에 전기적으로 결합되고 인접 전극들 간에 간격을 갖도록 상기 제1 전극들과 맞물리는 복수의 제2 전극 중 하나이고, 모든 제2 전극들은 함께 결합되어, 동작 바이어스만큼 상기 제1 전위와 다른 제2 전위를 유지한다. 상기 패시베이션 재료는 상기 제1 및 제2 전극들 사이의 각각의 간격 내에서 상기 장치층의 표면 상에 배치되고, 상기 장치층과 상기 제1 및 제2 전극들 각각 사이에 제2 패시베이션 재료가 배치된다.
추가 예로서, 상기 장치층은 단결정 또는 다결정 Ge이고; 상기 패시베이션 재료는 상기 Ge 장치층의 표면들과 직접 접촉하는 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 또는 게르마늄 칼코겐을 포함한다.
추가 예로서, 상기 장치층은 단결정 또는 다결정 Ge를 포함하고, 상기 패시베이션 층은 상기 장치층과 기판층 사이의 영역을 완전히 채우는 유기 폴리머 유전체, 실리콘 계열 폴리머 유전체 또는 도핑된 실리콘 이산화물을 포함한다.
추가 예로서, 상기 장치층은 상기 제2 기판 영역에 걸쳐 측방으로 연장하는 세로 길이 및 가로 폭을 갖는 제1 광 도파관으로 패터닝된 단결정 또는 다결정 Ge 또는 III-V 반도체 합금이다. 상기 기판층은 Si를 포함하고, 제2 광 도파관으로 패터닝되며, 상기 제2 광 도파관은 상기 제1 광 도파관 아래 배치되고, 또한 광을 상기 제1 광 도파관과 에바네슨트 결합하기 위해 상기 제2 기판 영역에 걸쳐 측방으로 연장하는 세로 길이를 갖는다. 상기 패시베이션 층은 제1 및 제2 광 도파관들 사이에 배치되며, 상기 장치층의 측벽과 상기 제1 및 제2 전극들 사이에 연장하는 상기 장치층의 표면을 더 접촉시키기 위해 상기 제1 광 도파관의 상기 세로 길이를 둘러싼다.
추가 예로서, 상기 제1 및 제2 전극들 각각은 상기 장치층의 표면과 직렬 금속-반도체-금속 쇼트키 다이오드들을 형성하는 동일 금속을 포함한다. 상기 제1 및 제2 전극 사이의 상기 간격은 상기 제1 및 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 상기 제1 및 제2 전극들 사이의 상기 장치층 내의 증식 영역이 10보다 작은 애벌란시 이득을 제공할 만큼 충분히 작다.
추가 예로서, 상기 제1 및 제2 전극들 각각은 상기 장치층의 표면과 직렬 금속-반도체-금속 쇼트키 다이오드들을 형성하는 동일 금속을 포함한다. 상기 제1 및 제2 전극 사이의 상기 간격은 상기 제1 및 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 충돌 이온화를 유도하기 위해 상기 간격 전체에 걸쳐 충분히 높은 전기장을 제공하기에 충분하며, 상기 간격 내에 존재하는 증식 영역은 상기 동작 바이어스에서 이득이 1 내지 10이 될 만큼 충분히 얇다.
추가 예로서, 상기 제1 전극은 상기 장치층의 p형 불순물 도핑 영역에 전기적으로 결합된다. 상기 제2 전극은 상기 장치층의 n형 불순물 도핑 영역에 전기적으로 결합되며, 상기 간격 내의 상기 장치층의 영역은 상기 p형 및 n형 도핑 영역들보다 더 약하게 불순물 도핑된다.
추가 예로서, 상기 제1 전극은 상기 장치층의 p형 불순물 도핑 영역에 전기적으로 결합된다. 상기 제2 전극은 상기 장치층의 n형 불순물 도핑 영역에 전기적으로 결합된다. 상기 간격 내의 상기 장치층의 영역은 상기 p형 및 n형 도핑 영역들보다 더 약하게 불순물 도핑된다. 상기 더 약하게 불순물 도핑된 영역의 치수는 상기 제1 및 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 충돌 이온화를 유도하기 위해 상기 약하게 불순물 도핑된 영역 전체에 걸쳐 충분히 높은 전기장을 제공하기에 충분하며, 상기 간격 내에 존재하는 증식 영역은 이득이 1 내지 10이 될 만큼 충분히 얇다.
하나의 예시적인 PIC는 광검출기, 및 동작 전압을 제공하기 위해 제1 및 제2 전극에 결합되는 전압 공급 회로를 포함한다. 광검출기는 반도체 기판층의 영역 위에 배치되는 패터닝된 반도체 장치층, 상기 장치층에 전기적으로 결합되는 적어도 제1 및 제2 전극, 상기 장치층에 의해 점유되는 제1 기판 영역 내에서 상기 장치층과 상기 기판층 사이에 배치되는 유전성 재료층, 및 상기 장치층에 의해 점유되는 제2 기판 영역 내에서 상기 장치층과 상기 기판층 사이에 배치되는 패시베이션 재료를 더 포함한다. 감지 회로가 상기 제1 전극에 결합되어 상기 제1 및 제2 전극들 사이의 전류를 감지한다.
추가 예로서, 감지 회로는 상기 반도체 기판층의 제2 영역 위에 배치되는 CMOS 트랜지스터들을 더 포함하고, 상기 CMOS 트랜지스터들은 또한 상기 전압 공급 회로에 의해 급전된다.
하나의 예시적인 전자 장치는 프로세서, 메모리, 및 상기 프로세서 및 상기 메모리 중 적어도 하나에 통신가능하게 결합되는 광 수신기 모듈 칩을 포함한다. 상기 광 수신기 모듈은 반도체 기판 위에 배치되는 광 도파관을 포함하는 PIC를 더 포함하고, 상기 도파관은 광검출기에 광학적으로 결합되고, 상기 광검출기는 반도체 기판층의 영역 위에 배치되는 패터닝된 반도체 장치층, 상기 장치층에 전기적으로 결합되는 적어도 제1 및 제2 전극, 상기 장치층에 의해 점유되는 제1 기판 영역 내에서 상기 장치층과 상기 기판층 사이에 배치되는 유전성 재료층, 및 상기 장치층에 의해 점유되는 제2 기판 영역 내에서 상기 장치층과 상기 기판층 사이에 배치되는 패시베이션 재료를 더 포함한다.
광검출기를 형성하는 예시적인 방법은 반도체 기판층 위에 배치된 유전성 재료층 위에 반도체 장치층을 형성하는 단계; 상기 장치층을 가로 폭보다 상당히 긴 세로 길이를 갖는 특징으로 패터닝하는 단계; 상기 유전성 재료층의 일부를 제거하여, 상기 세로 길이를 따라 상기 가로 폭을 충분히 언더커팅하고, 상기 장치층의 표면을 노출하는 단계; 상기 장치층의 상기 노출된 표면과 직접 접촉하는 패시베이션 재료를 형성하는 단계; 및 상기 장치층과 전기적으로 결합되는 제1 및 제2 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 전극들은 사이에 간격을 갖는다.
추가 예로서, 상기 반도체 장치층을 형성하는 단계는 상기 유전성 재료층 상에 반도체 재료를 증착하는 단계; 및 상기 반도체 재료를 용융 및 결정화하는 단계를 더 포함한다. 패시베이션 재료를 형성하는 단계는 상기 반도체 재료를 용융 및 결정화한 후에 상기 제1 및 제2 전극들 사이에서 상기 특징의 모든 노출된 표면들 상에 상기 패시베이션 재료를 형성하는 단계를 더 포함한다.
추가 예로서, 상기 반도체 장치층을 형성하는 단계는 단결정 또는 다결정 Ge를 형성하는 단계를 더 포함하고, 상기 패시베이션 재료를 형성하는 단계는 상기 Ge 장치층의 표면들과 직접 접촉하는 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 또는 게르마늄 칼코겐을 형성하는 단계를 더 포함한다.
추가 예로서, 상기 반도체 장치층을 형성하는 단계는 단결정 또는 다결정 Ge를 형성하는 단계를 더 포함하고, 상기 패시베이션 재료를 형성하는 단계는 상기 장치층과 기판층 사이의 영역을 완전히 채우는 유기 폴리머 유전체, 실리콘 계열 폴리머 유전체 또는 도핑된 실리콘 이산화물을 형성하는 단계를 더 포함한다.
추가 예로서, 상기 패시베이션 재료를 형성하는 단계는 상기 세로 길이를 따라 상기 가로 폭을 충분히 다시 채우기 위해 상기 유전성 재료층의 상기 일부를 완전히 대체하는 단계를 더 포함한다.
추가 예로서, 상기 제1 및 제2 전극에 대한 금속화층이 상기 장치층을 커버하는 ILD 내에 형성된 콘택 개구 내에 배치된 제2 패시베이션 재료 상에 증착된다.
본 발명은 위에서 설명된 실시예들로 한정되는 것이 아니라 첨부된 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변경을 이용하여 실시될 수 있다는 것을 인식할 것이다. 예를 들어, 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 위의 실시예들은 이와 관련하여 한정되지 않으며, 다양한 구현들에서 위의 실시예들은 그러한 특징들의 서브세트만을 수행하고, 그러한 특징들을 상이한 순서로 수행하고, 그러한 특징들의 상이한 조합을 수행하고/하거나, 명확히 열거된 특징들이 아닌 추가적인 특징들을 수행하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들 및 그러한 청구항들이 권리를 갖는 균등물들의 최대 범위를 함께 참조하여 결정되어야 한다.

Claims (20)

  1. 반도체 기판층의 영역에 걸쳐 측방으로(laterally) 연장하는 세로 길이 및 가로 폭을 갖는 반도체 장치층과,
    상기 반도체 장치층에 전기적으로 결합되고 간격에 의해 분리되는 적어도 제1 전극 및 제2 전극과,
    상기 간격 밖의 영역에서 상기 반도체 장치층과 상기 반도체 기판층 사이에 배치된 유전성 재료층과,
    상기 간격 내의 영역에서 상기 반도체 장치층과 상기 반도체 기판층 사이에 배치된 패시베이션 재료(a passivation material)를 포함하는
    광검출기.
  2. 제1항에 있어서,
    상기 제1 전극은 제2 기판 영역 내에서 상기 반도체 장치층에 전기적으로 결합되는 복수의 제1 전극 중 하나이고, 모든 제1 전극은 함께 결합되어 제1 전위를 유지하고,
    상기 제2 전극은 상기 제2 기판 영역 내에서 상기 반도체 장치층에 전기적으로 결합되고 인접 전극 간에 상기 간격을 갖도록 상기 제1 전극과 맞물리는(interdigitated) 복수의 제2 전극 중 하나이고, 모든 제2 전극은 함께 결합되어 상기 제1 전위와 동작 바이어스만큼 다른 제2 전위를 유지하고,
    상기 패시베이션 재료는 상기 제1 전극 및 상기 제2 전극 사이의 각각의 간격 내에서 상기 반도체 장치층의 표면 상에 더 배치되는
    광검출기.
  3. 제1항에 있어서,
    상기 제1 전극은 제2 기판 영역 내에서 상기 반도체 장치층에 전기적으로 결합되는 복수의 제1 전극 중 하나이고, 모든 제1 전극은 함께 결합되어 제1 전위를 유지하고,
    상기 제2 전극은 상기 제2 기판 영역 내에서 상기 반도체 장치층에 전기적으로 결합되고 인접 전극 간에 상기 간격을 갖도록 상기 제1 전극과 맞물리는 복수의 제2 전극 중 하나이고, 모든 제2 전극은 함께 결합되어 상기 제1 전위와 동작 바이어스만큼 다른 제2 전위를 유지하고,
    상기 패시베이션 재료는 상기 제1 전극 및 상기 제2 전극 사이의 각각의 간격 내에서 상기 반도체 장치층의 표면 상에 배치되고,
    상기 반도체 장치층과 상기 제1 전극 및 상기 제2 전극 각각 사이에 제2 패시베이션 재료가 배치되는
    광검출기.
  4. 제1항에 있어서,
    상기 반도체 장치층은 단결정 또는 다결정 Ge이고,
    상기 패시베이션 재료는 Ge 반도체 장치층의 표면과 직접 접촉하는 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 또는 게르마늄 칼코겐을 포함하는
    광검출기.
  5. 제1항에 있어서,
    상기 반도체 장치층은 단결정 또는 다결정 Ge 또는 III-V 합금을 포함하고, 상기 패시베이션 재료는 상기 반도체 장치층과 상기 반도체 기판층 사이의 영역을 완전히 채우는 유기 폴리머 유전체, 실리콘 계열 폴리머 유전체 또는 도핑된 실리콘 이산화물을 포함하는
    광검출기.
  6. 제1항에 있어서,
    상기 반도체 장치층은 상기 제2 기판 영역에 걸쳐 측방으로 연장하는 세로 길이 및 가로 폭을 갖는 제1 광 도파관으로 패터닝된 단결정 또는 다결정 Ge 또는 III-V 합금이고,
    상기 반도체 기판층은 Si를 포함하고, 제2 광 도파관으로 패터닝되고, 상기 제2 광 도파관은 상기 제1 광 도파관 아래 배치되고, 또한 광을 상기 제1 광 도파관과 에바네슨트 결합(evanescently couple)하기 위해 상기 제2 기판 영역에 걸쳐 측방으로 연장하는 세로 길이를 가지고,
    상기 패시베이션 재료는 상기 제1 광 도파관과 상기 제2 광 도파관 사이에 배치되고, 상기 반도체 장치층의 측벽과 상기 제1 전극 및 상기 제2 전극 사이에 연장하는 상기 반도체 장치층의 표면을 더 접촉시키기 위해 상기 제1 광 도파관의 상기 세로 길이를 둘러싸는
    광검출기.
  7. 제1항에 있어서,
    상기 반도체 장치층은 단결정 또는 다결정 Ge 또는 III-V 합금이고,
    상기 제1 전극 및 상기 제2 전극의 각각은 상기 반도체 장치층의 표면과 직렬 금속-반도체-금속 쇼트키 다이오드(Schottky doides)를 형성하는 동일 금속을 포함하고,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 간격은 상기 제1 전극 및 상기 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 상기 전극 제1 및 상기 제2 전극 사이의 상기 반도체 장치층 내의 증식 영역(a multiplication region)이 10보다 작은 애벌란시 이득(an avalanche gain)을 제공할 만큼 충분히 작은
    광검출기.
  8. 제1항에 있어서,
    상기 반도체 장치층은 단결정 또는 다결정 Ge 또는 III-V 합금이고,
    상기 제1 전극 및 상기 제2 전극의 각각은 상기 반도체 장치층의 표면과 직렬 금속-반도체-금속 쇼트키 다이오드를 형성하는 동일 금속을 포함하고,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 간격은 상기 제1 전극 및 상기 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 충돌 이온화를 유도하기 위해 상기 간격 전체에 걸쳐 충분히 높은 전기장을 제공하기에 충분하고,
    상기 간격 내에 존재하는 증식 영역은 상기 동작 바이어스에서 이득이 1 내지 10이 될 만큼 충분히 얇은
    광검출기.
  9. 제1항에 있어서,
    상기 제1 전극은 상기 반도체 장치층의 p형 불순물 도핑 영역에 전기적으로 결합되고,
    상기 제2 전극은 상기 반도체 장치층의 n형 불순물 도핑 영역에 전기적으로 결합되고,
    상기 간격 내의 상기 반도체 장치층의 영역은 상기 p형 및 n형 도핑 영역보다 더 약하게 불순물 도핑되는
    광검출기.
  10. 제1항에 있어서,
    상기 제1 전극은 상기 반도체 장치층의 p형 불순물 도핑 영역에 전기적으로 결합되고,
    상기 제2 전극은 상기 반도체 장치층의 n형 불순물 도핑 영역에 전기적으로 결합되고,
    상기 간격 내의 상기 반도체 장치층의 영역은 상기 p형 및 n형 도핑 영역보다 더 약하게 불순물 도핑되고,
    상기 더 약하게 불순물 도핑된 영역의 치수는 상기 제1 전극 및 상기 제2 전극에 걸쳐 인가되는 동작 바이어스가 2.0V보다 작을 때 충돌 이온화를 유도하기 위해 상기 약하게 불순물 도핑된 영역 전체에 걸쳐 충분히 높은 전기장을 제공하기에 충분하고,
    상기 간격 내에 존재하는 증식 영역은 이득이 1 내지 10이 될 만큼 충분히 얇은
    광검출기.
  11. 광검출기 - 상기 광검출기는
    반도체 기판층의 영역 위에 배치되는 패터닝된 반도체 장치층과,
    상기 반도체 장치층에 전기적으로 결합되는 적어도 제1 전극 및 제2 전극 - 상기 반도체 장치층에 의해 점유되는 제1 기판 영역 내에서 상기 반도체 장치층과 상기 반도체 기판층 사이에 유전성 재료층이 배치됨 - 과,
    상기 반도체 장치층에 의해 점유되는 제2 기판 영역 내에서 상기 반도체 장치층과 상기 반도체 기판층 사이에 배치되는 패시베이션 재료를 더 포함함 - 와,
    동작 전압을 제공하기 위해 상기 제1 전극 및 상기 제2 전극에 결합되는 전압 공급 회로와,
    상기 제1 전극에 결합되어 상기 제1 전극 및 상기 제2 전극 사이의 전류를 감지하는 감지 회로를 포함하는
    광 집적 회로(photonic integrated circuit(PIC)).
  12. 제11항에 있어서,
    상기 감지 회로는 상기 반도체 기판층의 제2 영역 위에 배치되는 CMOS 트랜지스터를 더 포함하고, 상기 CMOS 트랜지스터는 또한 상기 전압 공급 회로에 의해 급전되는
    PIC.
  13. 프로세서와,
    메모리와,
    상기 프로세서 및 상기 메모리 중 적어도 하나에 통신가능하게 결합되는 광 수신기 모듈 칩을 포함하되,
    상기 광 수신기 모듈 칩은 광 집적 회로(PIC)를 포함하고, 상기 PIC는 반도체 기판 위에 배치되는 광 도파관을 포함하고, 상기 광 도파관은 제1항 내지 제10항 중 어느 한 항의 광검출기에 광학적으로 결합되는
    전자 장치.
  14. 반도체 기판층 위에 배치된 유전성 재료층 위에 반도체 장치층을 형성하는 단계와,
    상기 반도체 장치층을 가로 폭보다 상당히 긴 세로 길이를 갖는 피처(feature) 내로 패터닝하는 단계와,
    상기 유전성 재료층의 일부를 제거하여, 상기 세로 길이를 따라 상기 가로 폭을 충분히 언더커팅하고, 상기 반도체 장치층의 표면을 노출하는 단계와,
    상기 반도체 장치층의 상기 노출된 표면과 직접 접촉하는 패시베이션 재료를 형성하는 단계와,
    상기 반도체 장치층과 전기적으로 결합되는 제1 전극 및 제2 전극을 형성하는 단계 - 상기 제1 전극 및 상기 제2 전극은 사이에 간격을 가짐 - 를 포함하는
    광검출기 형성 방법.
  15. 제14항에 있어서,
    상기 반도체 장치층을 형성하는 단계는
    상기 유전성 재료층 상에 반도체 재료를 증착하는 단계와,
    상기 반도체 재료를 용융 및 결정화하는 단계를 더 포함하고,
    상기 패시베이션 재료를 형성하는 단계는 상기 반도체 재료를 용융 및 결정화한 후에 상기 제1 전극 및 상기 제2 전극 사이에서 상기 피처의 모든 노출된 표면 상에 상기 패시베이션 재료를 형성하는 단계를 더 포함하는
    광검출기 형성 방법.
  16. 제14항에 있어서,
    상기 반도체 장치층을 형성하는 단계는 단결정 또는 다결정 Ge를 형성하는 단계를 더 포함하고,
    상기 패시베이션 재료를 형성하는 단계는 상기 Ge 반도체 장치층의 표면과 직접 접촉하는 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 또는 게르마늄 칼코겐을 형성하는 단계를 더 포함하는
    광검출기 형성 방법.
  17. 제14항에 있어서,
    상기 반도체 장치층을 형성하는 단계는 단결정 또는 다결정 Ge를 형성하는 단계를 더 포함하고,
    상기 패시베이션 재료를 형성하는 단계는 상기 반도체 장치층과 상기 반도체 기판층 사이의 영역을 완전히 채우는 유기 폴리머 유전체, 실리콘 계열 폴리머 유전체 또는 도핑된 실리콘 이산화물을 형성하는 단계를 더 포함하는
    광검출기 형성 방법.
  18. 제14항에 있어서,
    상기 패시베이션 재료를 형성하는 단계는 상기 세로 길이를 따라 상기 가로 폭을 충분히 다시 채우기 위해 상기 유전성 재료층의 상기 일부를 완전히 대체하는 단계를 더 포함하는
    광검출기 형성 방법.
  19. 제14항에 있어서,
    상기 패시베이션 재료는 제1 패시베이션 재료이고,
    상기 방법은 상기 반도체 장치층을 커버하는 ILD 내에 형성된 콘택 개구 내에 배치된 제2 패시베이션 재료 상에 상기 제1 전극 및 상기 제2 전극에 대한 금속화층을 증착하는 단계를 더 포함하는
    광검출기 형성 방법.
  20. 제19항에 있어서,
    상기 제2 패시베이션 재료는 상기 제1 패시베이션 재료와 동일한 조성을 갖지만, 상기 콘택 개구 내의 상기 제2 패시베이션 재료의 두께는 상기 콘택 개구 밖의 상기 제1 패시베이션 재료의 두께보다 작은
    광검출기 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3608973A1 (en) * 2018-08-08 2020-02-12 Meyer Burger Research AG Method for manufacturing photovoltaic devices and photovoltaic devices made with the method

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324804B2 (en) * 2014-03-21 2016-04-26 Wisconsin Alumni Research Foundation Graphene-on-semiconductor substrates for analog electronics
US9287359B1 (en) 2014-09-15 2016-03-15 Wisconsin Alumni Research Foundation Oriented bottom-up growth of armchair graphene nanoribbons on germanium
US20160247956A1 (en) * 2015-02-20 2016-08-25 Dee-Son Pan Transistor Barrier-Controlled Internal Photoemission Detector
US9647165B2 (en) 2015-08-20 2017-05-09 GlobalFoundries, Inc. Germanium photodetector with SOI doping source
JP6814798B2 (ja) * 2016-05-25 2021-01-20 タワー パートナーズ セミコンダクター株式会社 固体撮像素子
US9761669B1 (en) 2016-07-18 2017-09-12 Wisconsin Alumni Research Foundation Seed-mediated growth of patterned graphene nanoribbon arrays
US10103280B1 (en) 2017-04-13 2018-10-16 International Business Machines Corporation Rapid melt growth photodetector
CN107275416A (zh) * 2017-05-09 2017-10-20 浙江大学 一种光探测器及其制备方法
CN108873161B (zh) * 2017-05-15 2020-06-05 上海新微科技服务有限公司 硅基光波导结构及其制作方法
US10741705B2 (en) * 2017-07-14 2020-08-11 The Board Of Trustees Of The University Of Illinois Optoelectronic device having an antireflective surface
US10908286B2 (en) 2017-09-29 2021-02-02 Intel Corporation Integrated optical transmitter and receiver
GB2576491A (en) * 2018-07-17 2020-02-26 Cambridge Entpr Ltd A photodetector
CN109276268A (zh) * 2018-11-21 2019-01-29 京东方科技集团股份有限公司 X射线探测装置及其制造方法
CN110854147B (zh) * 2019-11-19 2022-04-22 京东方科技集团股份有限公司 一种探测基板及其制作方法
US11460634B2 (en) * 2020-09-04 2022-10-04 Marvell Asia Pte Ltd. Method for detecting low-power optical signal with high sensitivity
US11618681B2 (en) 2021-06-28 2023-04-04 Wisconsin Alumni Research Foundation Graphene nanoribbons grown from aromatic molecular seeds
CN113972298B (zh) * 2021-09-29 2024-03-22 华南理工大学 一种自供电偏振可见光探测器及制备方法与应用

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US6897498B2 (en) * 2003-03-31 2005-05-24 Sioptical, Inc. Polycrystalline germanium-based waveguide detector integrated on a thin silicon-on-insulator (SOI) platform
US20050161695A1 (en) * 2003-09-05 2005-07-28 Sae Magnetics (H.K.) Ltd. Systems and methods having a metal-semiconductor-metal (MSM) photodetector with buried oxide layer
KR100593307B1 (ko) * 2003-11-28 2006-06-26 한국전자통신연구원 광검출기가 집적 가능한 광결합 장치
US7138697B2 (en) * 2004-02-24 2006-11-21 International Business Machines Corporation Structure for and method of fabricating a high-speed CMOS-compatible Ge-on-insulator photodetector
WO2006113725A2 (en) * 2005-04-18 2006-10-26 The Regents Of The University Of California Optical transceiver integratable with silicon vlsi
US20070170476A1 (en) * 2006-01-20 2007-07-26 Giziewicz Wojciech P Lateral photodetectors with transparent electrodes
WO2007105593A1 (ja) * 2006-03-13 2007-09-20 Nec Corporation フォトダイオード、およびその製造方法、ならびに光通信デバイスおよび光インタコネクションモジュール
US7880241B2 (en) * 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
US7547641B2 (en) * 2007-06-05 2009-06-16 International Business Machines Corporation Super hybrid SOI CMOS devices
US8119971B2 (en) 2008-01-17 2012-02-21 Ball Corporation Pulse data recorder in which a value held by a bit of a memory is determined by a state of a switch
US7902620B2 (en) * 2008-08-14 2011-03-08 International Business Machines Corporation Suspended germanium photodetector for silicon waveguide
US8084838B2 (en) * 2008-03-28 2011-12-27 Research Foundation Of State University Of New York Large-area PIN diode with reduced capacitance
US8253215B2 (en) * 2009-01-15 2012-08-28 Wavefront Holdings, Llc Mesa heterojunction phototransistor and method for making same
US8232516B2 (en) * 2009-07-31 2012-07-31 International Business Machines Corporation Avalanche impact ionization amplification devices
US9673243B2 (en) * 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8461624B2 (en) 2010-11-22 2013-06-11 Intel Corporation Monolithic three terminal photodetector

Cited By (2)

* Cited by examiner, † Cited by third party
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EP3608973A1 (en) * 2018-08-08 2020-02-12 Meyer Burger Research AG Method for manufacturing photovoltaic devices and photovoltaic devices made with the method
WO2020030443A1 (en) * 2018-08-08 2020-02-13 Meyer Burger Research Ag Method for manufacturing photovoltaic devices and photovoltaic devices made with the method

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