KR20160003453A - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과; 상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과; 상기 화소 전극과 전계를 형성하는 공통 전극과; 상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 형성하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.
평판형 표시 장치 중 액정 표시 장치는 화소 전극과 공통 전극에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 화소전극에 충전된 화소전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 하는 스토리지 커패시터를 구비한다. 이러한 스토리지 커패시터는 화소 전극과 공통 전극이 절연막을 사이에 두고 중첩됨으로써 형성된다. 그러나, 액정 표시 장치의 해상도가 증가할수록 화소 전극의 크기가 작아져 화소 전극과 공통 전극 간의 중첩 면적도 작아진다. 이에 따라, 스토리지 커패시터의 용량값도 작아지게 되어 화질이 저하되고 소비전력이 증가하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과; 상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과; 상기 화소 전극과 전계를 형성하는 공통 전극과; 상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 형성하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터가 형성된 기판 상에 스토리지 개구부를 가지는 스토리지 전극을 형성하는 단계와; 상기 스토리지 전극이 형성된 기판 상에 상기 스토리지 전극과 절연되게 중첩되는 공통 전극을 형성하는 단계와; 상기 박막트랜지스터의 드레인 전극 상에 위치하는 다층의 보호막을 관통하여 상기 드레인 전극을 노출시키며 상기 스토리지 개구부와 동일 패턴을 가지는 화소 컨택홀을 형성하는 단계와; 상기 화소 컨택홀을 통해 상기 드레인 전극 및 상기 스토리지 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 다층의 보호막은 상기 박막트랜지스터를 덮도록 형성되는 제1 보호막과; 상기 스토리지 개구부보다 넓은 선폭의 컨택 개구부를 가지며 상기 제1 보호막 상에 형성되는 제2 보호막과; 상기 제2 보호막 상에 형성된 상기 스토리지 전극을 덮도록 형성되는 제3 보호막과; 상기 제3 보호막 상에 형성되는 공통 전극을 덮도록 형성되는 제4 보호막을 구비하며, 상기 화소 컨택홀은 상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과; 상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 구비하는 것을 특징으로 한다.
상기 제2 보호막은 유기 절연 물질로 형성되며, 상기 제1, 제3 및 제4 보호막은 무기 절연 물질로 형성되며, 상기 스토리지 전극은 상기 공통 전극 및 상기 화소 전극 중 적어도 어느 하나와 동일한 투명 도전성 재질로 형성되는 것을 특징으로 한다.
상기 스토리지 커패시터는 상기 스토리지 전극과 상기 공통전극이 제3 보호막을 사이에 두고 중첩되어 형성되는 제1 스토리지 커패시터와; 상기 제1 스토리지 커패시터와 병렬로 연결되며, 상기 공통 전극과 상기 화소 전극이 제4 보호막을 사이에 두고 중첩되어 형성되는 제2 스토리지 커패시터를 구비하는 것을 특징으로 한다.
상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루도록 형성되거나 계단면을 이루도록 형성되는 것을 특징으로 한다.
상기 화소 전극은 핑거 형상의 화소 핑거부를 구비하며, 상기 스토리지 전극은 상기 화소 전극의 핑거부와 중첩되도록 판 형태로 형성되거나, 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 구비하도록 형성되는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 제1 및 제2 스토리지 커패시터가 병렬로 연결되므로 스토리지 커패시터의 총용량값이 증가된다. 이에 따라, 박막트랜지스터의 누설전류에 따른 스토리지 커패시터의 변동이 적어져 플리커, 수직 크로스토크 등을 방지할 수 있으므로 화질이 향상되며, 로우 리플래쉬 레이트(low refresh rate)의 적용이 가능해져 소비전력을 낮출 수 있다.
또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 동일 특성을 가지는 재질로 형성된 제1 , 제3 및 제4 보호막이 하나의 포토마스크를 이용한 패터닝공정을 통해 일괄적으로 식각됨으로써 마스크 공정 수를 줄일 수 있어 비용이 절감된다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 2에 도시된 제1 화소 컨택홀의 다른 실시예를 나타내는 단면도이다.
도 4는 도 2에 도시된 스토리지 전극의 다른 실시 예를 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅱ-Ⅱ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 1 및 도 2에 도시된 액티브층의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 게이트 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b는 도 1 및 도 2에 도시된 소스 컨택홀 및 드레인 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b는 도 1 및 도 2에 도시된 데이터 라인, 소스 전극 및 드레인 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b는 도 1 및 도 2에 도시된 컨택 개구부의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b는 도 1 및 도 2에 도시된 스토리지 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b는 도 1 및 도 2에 도시된 공통 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b는 도 1 및 도 2에 도시된 제1 및 제2 화소 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b는 도 1 및 도 2에 도시된 화소 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 15는 도 2에 도시된 스토리지 커패시터를 가지는 터치 패널을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 박막트랜지스터, 화소 전극(122), 공통 전극(136) 및 스토리지 커패시터를 구비한다.
게이트 라인(102) 및 데이터 라인(104)은 층간 절연막(116)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 게이트 라인(102)은 각 화소 영역의 박막트랜지스터의 게이트 전극(106)에 스캔 신호를, 데이터 라인(104)은 각 화소 영역의 박막트랜지스터의 소스 전극(108)에 데이터 신호를 공급한다.
박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비한다,
게이트 전극(106)은 게이트 라인(102)에 포함되는 다수개의 게이트 전극을 구비한다. 본 발명에서는 2개의 게이트 전극, 즉 제1 및 제2 게이트 전극(106A,106B)을 구비하는 것을 예로 들어 설명하기로 한다.
제1 게이트 전극(106A)은 액티브층의 제1 채녈 영역(114A)과 중첩되며, 제2 게이트 전극(106B)은 액티브층의 제2 채널 영역(114B)과 중첩된다. 이러한 제1 및 제2 게이트 전극(106A,106B)은 직렬로 형성되므로 소스 영역 및 드레인 영역(114S,114D) 사이에는 제1 및 제2 채널 영역(114A,114B)이 형성된다. 이에 따라, 박막트랜지스터의 채널 영역(114A,114B)의 전체 길이가 길어지므로, 소스 영역(114S)과 접속된 소스 전극(108)과, 드레인 영역(114D)과 접속된 드레인 전극(110) 사이의 저항이 커진다. 이에 따라, 다수개의 게이트 전극(즉, 다수개의 채널 영역)을 가지는 박막트랜지스터의 턴 오프시 오프 전류를 낮출 수 있다.
소스 전극(108)은 데이터 라인(104)과 접속되며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 소스 컨택홀(124S)을 통해 액티브층의 소스 영역(114S)과 접속된다.
드레인 전극(110)은 소스 전극(108)과 마주하며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 드레인 컨택홀(124D)을 통해 액티브층의 드레인 영역(114D)과 접속된다. 또한, 드레인 전극(110)은 화소 컨택홀(144,146)을 통해 화소 전극(122)과 접속된다.
액티브층(114)은 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 이 액티브층(114)은 도 1에 도시된 바와 같이 버퍼막(126) 상에 "U"자 또는 역"U"자 형태로 형성되거나, 다른 형태로도 형성가능하다. 액티브층(114)은 제1 및 제2 채널 영역(114A,114B), 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다.
제1 채널 영역(114A)은 게이트 절연막(112)을 사이에 두고 제1 게이트 전극(106A)과 중첩되며, 제2 채널 영역(114B)은 게이트 절연막(112)을 사이에 두고 제2 게이트 전극(106B)과 중첩된다. 공통 영역(114C)은 제1 및 제2 채널 영역(114A,114B) 사이에 형성되며, n형 또는 p형 불순물이 주입된다. 소스 영역(114S)은 n형 또는 p형 불순물이 주입되며, 소스 콘택홀(124S)을 통해 소스 전극(108)과 접속된다. 드레인 영역(114D)은 n형 또는 p형 불순물이 주입되며, 드레인 콘택홀(124D)을 통해 드레인 전극(110)과 각각 접속된다. 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에는 서로 동일하거나 다른 불순물이 서로 동일한 농도 또는 다른 농도로 주입될 수 있다. 다만, 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에 서로 동일한 불순물이 동일한 농도로 주입되는 경우, 마스크 공정 수 증가를 방지할 수 있다.
버퍼막(126)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(126)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
보호막은 개구율을 향상시키고 외부로부터의 수분 유입을 차단하여 박막트랜지스터를 보호한다. 이러한 보호막은 다층 구조로 형성되며, 본 발명에서는 제1 내지 제4 보호막(118,128,138,148)을 구비하는 경우를 예로 들어 설명하기로 한다.
제2 보호막(128)은 유기 절연 물질로 형성되어 고해상도를 구현할 수 있도록 한다.
제1, 제3 및 제4 보호막(118,138,148)은 무기 절연 물질로 형성되며, 무기 절연 물질보다 성긴 구조의 유기 절연 물질로 고분자로 형성되는 제2 보호막(128)을 통해 외부로부터 유입되는 수분을 차단하여 박막트랜지스터를 구성하는 전극들의 부식을 방지한다.
화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제4 보호막(148) 상에 형성된다. 이 화소 전극(122)은 드레인 전극(110)과 중첩되는 수평부(122A)와, 수평부(122A)로부터 화소 영역으로 신장되며 핑거형상의 다수의 핑거부(122B)를 구비한다. 화소 전극의 수평부(122A)는 제1 및 제2 화소 컨택홀(144,146)을 통해 노출된 드레인 전극(110)과 전기적으로 접속된다. 여기서, 제2 화소 컨택홀(146)은 제1 보호막(118)을 관통하도록 형성되어 드레인 전극(110)을 노출시키며, 스토리지 전극의 스토리지 개구부(132)와 동일 패턴으로 형성된다. 그리고, 제1 화소 컨택홀(144)에 의해 노출되는 스토리지 전극(130)과 제3 및 제4 보호막(138,148)의 측면은 도 2에 도시된 바와 같이 경사면을 이루거나 도 3에 도시된 바와 같이 계단형태로 형성된다. 도 3에 도시된 바와 같이 제1 화소 컨택홀(144)에 의해 노출되는 스토리지 전극(130)과 제3 및 제4 보호막(138,148)이 계단 형태로 형성되므로 화소 전극(122)의 스텝 커버리지는 향상된다.
공통 전극(136)은 제1 및 제2 화소 컨택홀(120)과 중첩되는 영역에서 화소 컨택홀(120)보다 면적이 큰 공통 개구부(134)를 가지도록 형성된다. 이러한 공통 전극(136)은 공통 개구부(134)를 제외한 나머지 영역의 제3 보호막(138) 상에서 형성된다. 이에 따라, 공통 전극(136)은 별도의 공통 라인 없이 인접한 화소 영역의 공통 전극(136)과 전기적으로 연결된다. 그리고, 공통 전극(136)은 각 화소 영역에서 제4 보호막(148)을 사이에 두고 화소 전극(122)의 핑거부(122B)과 중첩되어 프린지 필드를 형성한다. 이에 따라, 공통 전압이 공급된 공통 전극(136)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 커패시터(Cst1,Cst2)는 화소 전극(122)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다. 이러한 스토리지 커패시터는 병렬로 연결되는 제1 및 제2 스토리지 커패시터(Cst1,Cst2)를 구비한다.
제1 스토리지 커패시터(Cst1)는 제3 보호막(138)을 사이에 두고 스토리지 전극(130)과 공통 전극(136)이 중첩됨으로써 형성된다. 스토리지 전극(130)은 제1 및 제2 화소 컨택홀(144,146) 형성시 식각액 또는 식각 가스에 노출되므로, 그 식각액 또는 식각 가스에 내성이 강한 배리어 금속으로 형성된다. 즉, 스토리지 전극(130)은 Mo, MoTi 보다 내성이 강한 배리어 금속인 ITO로 형성된다. 이에 따라, 스토리지 전극(130)은 제1 및 제2 화소 컨택홀(144,146) 형성시 제1, 제3 및 제4 보호막(118, 138, 148)과 반응하는 식각액 또는 식각 가스에 반응하지 않으므로 손상되는 것을 방지할 수 있다.
한편, 스토리지 전극(130)은 도 1 및 도 2에 도시된 바와 같이 화소 전극(122)과 동일한 판 형태로 형성되거나 도 4 및 도 5에 도시된 바와 같이 스토리지 핑거부(130B)를 가지도록 형성된다.
도 1 및 도 2에 도시된 스토리지 전극(130)은 화소 전극의 화소 핑거부들(122B) 및 공통 전극(136)과 중첩되므로, 공통 전극(136)과 스토리지 전극(130) 간의 중첩면적이 최대화되므로 제1 스토리지 커패시터(Cst1)의 용량값을 증가시킬 수 있다.
도 4 및 도 5에 도시된 스토리지 전극(130)은 화소 전극의 화소 수평부(122A)와 중첩되는 스토리지 수평부(130A)와, 스토리지 수평부(130A)로부터 화소 영역으로 신장되며 화소 핑거부들(122B) 사이에 형성되는 스토리지 핑거부(130B)를 구비한다. 이 스토리지 핑거부(130B)는 화소 전극의 화소 핑거부(122B)와 중첩이 최소화되므로, 백라이트 유닛으로부터 출사된 광이 스토리지 전극(130)에 의해 손실되는 것을 방지할 수 있어 광투과율이 향상된다.
제2 스토리지 커패시터(Cst2)는 제4 보호막(148)을 두고 화소 전극(122)과 공통 전극(136)이 중첩됨으로써 형성된다.
이와 같이, 제1 및 제2 스토리지 커패시터(Cst1,Cst2)가 병렬로 연결되므로 스토리지 커패시터의 총용량값이 증가된다. 이에 따라, 박막트랜지스터의 누설전류에 따른 스토리지 커패시터의 변동이 작아져 플리커, 수직 크로스토크 등을 방지할 수 있으므로 화질이 향상되며, 로우 리플래쉬 레이트(low refresh rate)의 적용이 가능해져 소비전력을 낮출 수 있다.
도 6a 내지 도 14b는 도 1 및 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 및 도 6b를 참조하면, 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 액티브층(114)이 형성된다.
구체적으로, 기판(101) 상에 LPCVD(Low Pressure Chemical Vpeor Deposition), PECVD(Plasma Enhanced Chemical Vpeor Deposition) 등의 방법을 통해 버퍼막(126) 및 아몰퍼스 실리콘 박막이 순차적으로 형성된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.
도 7a 및 도 7b를 참조하면, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.
구체적으로, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 패터닝함으로써 게이트 절연막(112) 상에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.
그리고, 제1 및 제2 게이트 전극(106A,106B)을 마스크로 이용하여 액티브층(114)에 n+형 또는 p+형 불순물을 주입함으로써, 불순물이 주입된 액티브층(114)의 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)과, 불순물이 미주입되는 액티브층(114)의 제1 및 제2 채널 영역(114A,114B)이 형성된다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 층간 절연막(116)이 형성된다.
구체적으로, 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116) 및 게이트 절연막(112)이 패터닝됨으로써 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다. 여기서, 소스 컨택홀(124S)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 소스 영역(114S)을 노출시키며, 드레인 컨택홀(124D)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 드레인 영역(114D)을 노출시킨다.
도 9a 및 도 9b를 참조하면, 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된다.
구체적으로, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된다.
도 10a 및 10b를 참조하면, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 제1 보호막(118)이 형성되고, 제1 보호막(118) 상에 컨택 개구부(142)을 가지는 제2 보호막(128)이 형성된다.
구체적으로, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포됨으로써 제2 보호막(128)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 제2 보호막(128)이 선택적으로 패터닝됨으로써 컨택 개구부(142)이 형성된다. 여기서, 컨택 개구부(142)는 제2 보호막(128)을 관통하여 드레인 전극(110) 상부에 위치하는 제1 보호막(118)을 노출시킨다.
한편, 제1 및 제2 보호막(118,128)은 서로 다른 특성의 재질로 형성되므로, 제1 및 제2 보호막(118,128)은 서로 다른 공정 조건에서 패터닝이 진행되어야 한다. 따라서, 무기 절연 재질의 제1 보호막(118)은 유기 절연 재질의 제2 보호막(128)과 동일한 포토 마스크를 이용하여 패터닝되지 않고, 그 제1 보호막(118)과 동일 특성의 무기 절연 재질로 형성되는 제3 및 제4 보호막(138,148)과 추후에 일괄적으로 패터닝된다.
도 11a 및 도 11b를 참조하면, 보호막(128) 상에 스토리지 전극(130)이 형성된다.
구체적으로, 제2 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝함으로써 스토리지 개구부(132)를 가지는 스토리지 전극(130)이 형성된다. 이 때, 스토리지 전극(130)의 스토리지 개구부(132)는 컨택 개구부(142) 내에 위치한다.
도 12a 및 도 12b를 참조하면, 스토리지 전극(130)이 형성된 제2 보호막(128) 상에 제3 보호막(138)이 형성되고, 제3 보호막(138) 상에 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다.
구체적으로, 스토리지 전극(130)이 형성된 제2 보호막(128) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제3 보호막(138)이 형성된다. 그런 다음, 제3 보호막(138) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다. 이 때, 공통 전극(136)의 공통 개구부(134)는 컨택 개구부(142)보다 넓은 폭으로 컨택 개구부(142)를 둘러싸도록 형성된다.
도 13a 및 도 13b를 참조하면, 공통 전극(136)이 형성된 제3 보호막(138) 상에 제4 보호막(148)이 형성되고, 제1 및 제2 화소 컨택홀(144,146)이 형성된다.
구체적으로, 공통 개구부(134)를 가지는 공통 전극(136)이 형성된 제3 보호막(138) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제4 보호막(148)이 형성된다. 그런 다음, 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정을 통해 제3 및 제4 보호막(138,148)이 패터닝됨으로써 스토리지 전극(130)을 노출시키는 제1 화소 컨택홀(144)이 형성된다. 그런 다음, 노출된 스토리지 전극(130) 및 포토레지스트 패턴을 마스크로 이용한 식각 공정을 통해 제1 보호막(118)이 패터닝됨으로써 드레인 전극(110)을 노출시키는 제2 화소 컨택홀(132)이 형성된다. 제2 화소 컨택홀(132)은 스토리지 전극(130)을 마스크로 이용한 식각 공정을 통해 형성되므로, 제2 화소 컨택홀(132)은 스토리지 전극(130)의 스토리지 개구부(132)와 동일 패턴으로 형성된다. 이와 같이, 제2 화소 컨택홀(132)을 형성하기 위한 제1 보호막(118)의 패터닝 공정이 제1 보호막(118)과 동일 특성의 무기 절연 물질로 형성되는 제3 및 제4 보호막(138,148)과 일괄적으로 진행된다. 이에 따라, 제1, 제3 및 제4 보호막(118,138,148)이 하나의 포토마스크를 이용하여 일괄적으로 패터닝됨으로써 포토마스크 증가를 방지할 수 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 화소 컨택홀(144,146)이 형성된 기판(101) 상에 화소 전극(!22)이 형성된다.
구체적으로, 제4 보호막(148) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 제1 및 제2 화소 컨택홀(144,146)을 통해 노출된 스토리지 전극(130) 및 드레인 전극(110)과 동시에 전기적으로 접속된다.
한편, 본 발명은 프린지 전계형 액정 표시 패널을 예로 들어 설명하였지만, 이외에도 수평 전계형 등 공통 전극 및 화소 전극이 동일 기판 상에 위치하는 모든 액정 표시 패널에 적용가능하다. 또한, 본 발명에 따른 스토리지 커패시터는 액정 표시 패널에 적용되는 것을 예로 들어 설명하였지만, 이외에도 박막트랜지스터를 구비하는 유기 발광 표시 패널 뿐만 아니라 박막트랜지스터를 구비하는 모든 평판 표시 패널에도 적용가능하다. 예를 들어, 도 15에 도시된 바와 같이 터치 센서가 내장된 표시 패널에도 적용가능하다. 도 15에 도시된 터치 센서가 내장된 표시 패널은 터치 센싱 라인(150)과 접속된 공통 전극(136)이 사용자의 터치 위치를 검출하기 위한 터치 센싱 전극으로 구동된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
114 : 액티브층 122 : 화소 전극
130 : 스토리지 전극 136 : 공통 전극

Claims (10)

  1. 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와;
    상기 박막트랜지스터를 덮도록 형성되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과;
    상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과;
    상기 화소 전극과 전계를 형성하는 공통 전극과;
    상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 형성하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 다층의 보호막은
    상기 박막트랜지스터를 덮도록 형성되는 제1 보호막과;
    상기 스토리지 개구부보다 넓은 선폭의 컨택 개구부를 가지며 상기 제1 보호막 상에 형성되는 제2 보호막과;
    상기 제2 보호막 상에 형성된 상기 스토리지 전극을 덮도록 형성되는 제3 보호막과;
    상기 제3 보호막 상에 형성되는 공통 전극을 덮도록 형성되는 제4 보호막을 구비하며,
    상기 화소 컨택홀은
    상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과;
    상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제2 보호막은 유기 절연 물질로 형성되며, 상기 제1, 제3 및 제4 보호막은 무기 절연 물질로 형성되며,
    상기 스토리지 전극은 상기 공통 전극 및 상기 화소 전극 중 적어도 어느 하나와 동일한 투명 도전성 재질로 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 스토리지 커패시터는
    상기 스토리지 전극과 상기 공통전극이 제3 보호막을 사이에 두고 중첩되어 형성되는 제1 스토리지 커패시터와;
    상기 제1 스토리지 커패시터와 병렬로 연결되며, 상기 공통 전극과 상기 화소 전극이 제4 보호막을 사이에 두고 중첩되어 형성되는 제2 스토리지 커패시터를 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 2 항에 있어서,
    상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루도록 형성되거나 계단면을 이루도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 화소 전극은 핑거 형상의 화소 핑거부를 구비하며,
    상기 스토리지 전극은 상기 화소 전극의 핑거부와 중첩되도록 판 형태로 형성되거나, 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 구비하도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터가 형성된 기판 상에 스토리지 개구부를 가지는 스토리지 전극을 형성하는 단계와;
    상기 스토리지 전극이 형성된 기판 상에 상기 스토리지 전극과 절연되게 중첩되는 공통 전극을 형성하는 단계와;
    상기 박막트랜지스터의 드레인 전극 상에 위치하는 다층의 보호막을 관통하여 상기 드레인 전극을 노출시키며 상기 스토리지 개구부와 동일 패턴을 가지는 화소 컨택홀을 형성하는 단계와;
    상기 화소 컨택홀을 통해 상기 드레인 전극 및 상기 스토리지 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 박막트랜지스터가 형성된 기판 상에 상기 박막트랜지스터를 덮도록 제1 보호막을 형성하는 단계와;
    상기 제1 보호막 상에 상기 스토리지 개구부보다 넓은 폭의 컨택 개구부를 가지는 제2 보호막을 형성하는 단계와;
    상기 제2 보호막 상에 형성된 상기 스토리지 전극을 덮도록 제3 보호막을 형성하는 단계와;
    상기 제3 보호막 상에 형성된 상기 공통 전극을 덮도록 제4 보호막을 형성하는 단계를 더 포함하며,
    상기 화소 컨택홀을 형성하는 단계는
    상기 제1, 제3 및 제4 보호막을 일괄적으로 패터닝하여 상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과, 상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 형성하는 단계인 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 화소 컨택홀을 형성하는 단계는 상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루거나 계단면을 이루도록 상기 제3 및 제4 보호막을 패터닝하여 제1 화소 컨택홀을 형성하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  10. 제 7 항에 있어서,
    상기 스토리지 전극을 형성하는 단계는
    상기 화소 전극의 핑거부와 중첩되도록 판 형태로 스토리지 전극을 형성하거나, 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 가지도록 스토리지 전극을 형성하는 단계인 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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JP2021196559A (ja) * 2020-06-17 2021-12-27 セイコーエプソン株式会社 電気光学装置および電子機器

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