KR20150144750A - 상보성 금속 산화물 반도체(cmos) 초음파 트랜스듀서 및 그 형성 방법 - Google Patents

상보성 금속 산화물 반도체(cmos) 초음파 트랜스듀서 및 그 형성 방법 Download PDF

Info

Publication number
KR20150144750A
KR20150144750A KR1020157029571A KR20157029571A KR20150144750A KR 20150144750 A KR20150144750 A KR 20150144750A KR 1020157029571 A KR1020157029571 A KR 1020157029571A KR 20157029571 A KR20157029571 A KR 20157029571A KR 20150144750 A KR20150144750 A KR 20150144750A
Authority
KR
South Korea
Prior art keywords
membrane
cavity
wafer
thickness
layer
Prior art date
Application number
KR1020157029571A
Other languages
English (en)
Other versions
KR102170559B1 (ko
Inventor
조나단 엠. 로스버그
키스 지. 피페
타일러 에스. 랄스톤
그레고리 엘. 찰바트
네바다 제이. 산체스
Original Assignee
버터플라이 네트워크, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 버터플라이 네트워크, 인크. filed Critical 버터플라이 네트워크, 인크.
Publication of KR20150144750A publication Critical patent/KR20150144750A/ko
Application granted granted Critical
Publication of KR102170559B1 publication Critical patent/KR102170559B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
    • B06B1/0292—Electrostatic transducers, e.g. electret-type
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/00158—Diaphragms, membranes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
    • G01N29/22—Details, e.g. general constructional or apparatus details
    • G01N29/24—Probes
    • G01N29/2406—Electrostatic or capacitive probes, e.g. electret or cMUT-probes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/005—Electrostatic transducers using semiconductor materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0191—Transfer of a layer from a carrier wafer to a device wafer
    • B81C2201/0195—Transfer of a layer from a carrier wafer to a device wafer the layer being unstructured
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0757—Topology for facilitating the monolithic integration
    • B81C2203/0771—Stacking the electronic processing unit and the micromechanical structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Pathology (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Immunology (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Acoustics & Sound (AREA)
  • Signal Processing (AREA)
  • Transducers For Ultrasonic Waves (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Pressure Sensors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Apparatuses For Generation Of Mechanical Vibrations (AREA)

Abstract

상보성 금속 산화물 반도체(CMOS) 초음파 트랜스듀서들(CUTs)과 CUT들을 형성하기 위한 방법들이 설명된다. CUT들은 모놀리식으로 통합된 초음파 트랜스듀서들과, 이 트랜스듀서들과 관련하여 작동하기 위한 집적 회로들을 포함할 수 있다. CUT들은 초음파 촬상 장치들 및/또는 고강도 집속 초음파(HIFU) 장치들과 같은 초음파 장치들에 사용될 수 있다.

Description

상보성 금속 산화물 반도체(CMOS) 초음파 트랜스듀서 및 그 형성 방법{Complementary metal oxide semiconductor(CMOS) Ultrasonic transducers and methods for forming the same}
[관련 출원들에 대한 상호 참조]
이 출원은 대리인 사건 번호 B1348.70007US00호로 2013년 3월 15일에 출원된 "COMPLEMENTARY METAL OXIDE SEMICONDUCTOR (CMOS) ULTRASONIC TRANSDUCERS AND METHODS FOR FORMING THE SAME"이라는 제하의 미국 가출원 번호 61/794,744호의 우선권을 35 USC. §119(e) 규정에 따라 주장하며, 그 전체 내용이 본원에 참고로 인용되어 있다.
여기에서 설명된 기술은 상보성 금속 산화물 반도체(CMOS) 트랜스듀서들 및 그 형성 방법들과 관련된다.
미세 제조된 용량성 초음파 트랜스듀서(CMUT)들은 미세 제조된 캐비티 위에 멤브레인을 포함하는 공지의 장치들이다. 멤브레인은 음향 신호를 전기 신호로 변환하는데 사용될 수 있고, 또는 그 반대의 경우도 마찬가지이다. 따라서, CMUT들은 초음파 트랜스듀서들로서 작동할 수 있다.
2가지 타입의 프로세스들이 CMUT들을 제조하는데 사용될 수 있다. 희생 층 프로세스들은 희생 층 위의 제1 기판에 CMUT의 멤브레인을 형성한다. 희생 층의 제거는 캐비티 위에 멤브레인을 뒤에 남겨둔다. 웨이퍼 접합 프로세스들은 멤브레인을 갖는 캐비티를 형성하기 위해 2개의 웨이퍼들을 함께 접합시킨다.
본 기술의 한 양태에 따르면, 초음파 트랜스듀서, 및 이 초음파 트랜스듀서에 결합되고 CMOS 웨이퍼 내에 형성된 집적 회로를 포함하는 장치가 제공된다. 적어도 일부 실시 형태들에서, 그러한 구성은 소형의 완전 통합 초음파 장치가 만들어지게 한다. 초음파 트랜스듀서는 CMOS 웨이퍼 내에 형성된 캐비티, 이 캐비티를 덮는 단결정 실리콘과는 다른 재료로 형성된 멤브레인, 및 이 멤브레인과 집적 회로와의 사이에 전기적 접속성을 제공하는 전기적 접촉을 포함한다. 적어도 일부 실시 형태들에서, 멤브레인으로서 단결정 실리콘과는 다른 재료의 사용은 단결정 재료를 포함하지 않음으로써 장치의 제조를 용이하게 한다. 적어도 일부 실시 형태들에서, 단결정 재료들의 사용은 단결정이 아닌 재료들의 사용에 비해 더 많은 제조 노력과 시간 소모를 필요로 한다.
본 기술의 한 양태에 따르면, 초음파 트랜스듀서를 형성하는 방법이 제공되고, 이 방법은 CMOS 웨이퍼 내에 캐비티를 형성하는 단계, 및 단결정 실리콘을 포함하지 않은 재료로 형성된 전면을 갖는 트랜스퍼 웨이퍼를 CMOS 웨이퍼에 접합하는 단계를 포함한다. 전면은 CMOS 웨이퍼와 접촉하도록 배열된 트랜스퍼 웨이퍼의 표면일 수 있다. 일부 실시 형태들에서, 트랜스퍼 웨이퍼는 하나 이상의 핸들 층들을 포함할 수 있고, 전면은 핸들 층(들)과 대향할 수 있다. CMOS 웨이퍼에 트랜스퍼 웨이퍼를 접합시키는 것은, 일부 실시 형태들에서, 450℃ 미만에서 수행되며, 이는 접합 전에 CMOS 웨이퍼 위에 형성되어 있는 집적 회로 및/또는 금속 층들을 손상시키지 않고 초음파 트랜스듀서의 제조를 용이하게 한다. 이전에 설명된 것처럼, 트랜스퍼 웨이퍼를 위한 단결정 실리콘과는 다른 재료를 이용하는 것은 단결정 재료가 이용되는 경우에 비해 소모될 노력과 시간을 더 적게 필요로 함으로써 제조를 용이하게 할 수 있다.
본 기술의 한 양태에 따르면, 집적 회로(IC)가 내부에 형성되어 있는 상보성 금속 산화물 반도체(CMOS) 웨이퍼, CMOS 웨이퍼 내의 캐비티 위에 배치된 멤브레인 - 상기 멤브레인은 CMOS 웨이퍼와 통합되고 캐비티에 가까운 제1 측면 및 캐비티에서 가장 먼 제 2 측면을 가짐 -, 및 캐비티에 가까운 멤브레인의 제1 측면과 접촉하고 멤브레인을 IC에 전기적으로 접속시키는 도전성 전기 경로를 포함하는 장치가 제공된다. 일부 실시 형태들에서, 그러한 구성은 통합 초음파 트랜스듀서와 집적 회로를 포함하는 장치의 기본이거나, 또는 그러한 장치를 나타낸다. 따라서, 소형 초음파 장치는 단일 CMOS 웨이퍼 위에 장치 컴포넌트들을 형성하게 함으로써 만들어질 수 있다.
적어도 일부 실시 형태들에서, 캐비티와 인접한 멤브레인의 제1 측면과 접촉하고 멤브레인을 IC에 전기적으로 접속시키는 도전성 전기 경로에 대한 준비는, 캐비티로부터 멀어지는 방향을 향하고 있는 멤브레인의 측면에 전기적 접촉을 가져야 할 필요성을 제거함으로써 초음파 트랜스듀서와 IC의 집적화를 용이하게 한다.
일부 실시 형태들에서, 캐비티는 도전성 재료로 형성된 도전성 측벽에 의해 적어도 부분적으로 규정되고 도전성 전기 경로는 도전성 측벽의 적어도 일부를 포함한다. 일부 그와 같은 실시 형태들에서, 도전성 전기 경로의 형성은 캐비티의 경계를 규정하는 측벽을 이용함으로써 용이해진다. 일부 실시 형태들에서, 도전성 측벽은 금속을 포함하고 멤브레인의 제1 측면은 금속의 층을 포함하는데, 이 구성은 예를 들어 접합에 의해 적어도 일부 실시 형태들에서 도전성 측벽과 멤브레인의 집적화를 용이하게 한다. 일부 실시 형태들에서, 티타늄 질화물(TiN)은 멤브레인의 제1 측면의 층 및/또는 도전성 측벽에 사용된다. 일부 실시 형태들에서, 캐비티는 비도전성 측벽에 의해 적어도 부분적으로 규정되고 도전성 전기 경로는 비도전성 측벽 내에 매립형 비아를 포함한다. 그러한 구성은 도전성 전기 경로를 캐비티의 경계로서 노출된 채로 남겨두지 않음으로써 유익한 전기적 절연 속성들을 제공한다.
일부 실시 형태들에서, 멤브레인은 폴리실리콘을 포함하고, 그리고 일부 실시 형태들에서는 비정질 실리콘을 포함한다. 그와 같은 재료들의 사용은 단결정 재료들의 사용을 피함으로써 제조를 완화시킬 수 있다. 이전에 설명된 것처럼, 그와 같은 재료들의 사용은 적어도 일부 실시 형태들에서는, 단결정 재료들을 이용한 제조보다는 더 적은 노력과 시간을 요구한다. 일부 실시 형태들에서, 멤브레인은 축퇴적으로 도핑된 실리콘(degeneratively doped silicon)을 포함하고, 이는 일부 실시 형태들에서 전기적으로 도전성인 멤브레인에 기여한다.
일부 실시 형태들에서, 멤브레인은 제1 두께를 갖는 중심부와 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는다. 일부 실시 형태들에서, 멤브레인이 피스톤으로서 구성될 수 있도록, 제2 두께는 제1 두께보다 작다. 일부 실시 형태들에서, 제1 두께는 제2 두께보다 작다. 일부 실시 형태들에서, 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있고, 일부 실시 형태들에서는 대략 0.1 미크론과 대략 2 미크론 사이에 있다. 일부 실시 형태들에서, 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있다.
불균일한 두께들을 가진 멤브레인들에 대한 준비는 바람직한 주파수 및/또는 전력 특성과 같은, 멤브레인의 바람직한 작동의 달성을 용이하게 한다.
일부 실시 형태들에서, CMOS 웨이퍼는 복수의 캐비티들과 이 복수의 캐비티들의 각각의 캐비티들 위에 복수의 멤브레인들을 포함하여 복수의 초음파 트랜스듀서들을 규정한다. 일부 실시 형태들에서, 멤브레인들은 각각의 캐비티들을 밀봉하도록 배열된다. 일부 실시 형태들에서, 복수의 초음파 트랜스듀서들은 초음파 이미지들을 형성하는데 적합한 초음파 데이터를 수집하도록 기능을 할 수 있는 초음파 촬상 장치의 적어도 일부로서 구성된다. 일부 실시 형태들에서, 복수의 초음파 트랜스듀서들은 고강도 집속 초음파(HIFU) 에너지를 목표 대상에 인가하도록 기능을 할 수 있는 HIFU 장치의 적어도 일부로서 구성된다. 일부 실시 형태들에서, 복수의 초음파 트랜스듀서들은 초음파 촬상 장치 및/또는 고강도 집속 초음파(HIFU) 장치로서 작동 가능한 장치를 형성하도록 구성되고, 일부 실시 형태들에서는, 예를 들어 초음파 트랜스듀서들의 적어도 일부에 의해 수집된 초음파 데이터가 HIFU를 대상에 적용함에 있어 고려될 수 있는 초음파 이미지를 형성하는데 사용되는 이미지-유도 HIFU를 수행하기 위해 촬상 장치와 HIFU 장치로서 작동 가능한 장치를 형성하도록 구성된다.
일부 실시 형태들에서, 장치는 예를 들어, 멤브레인(들)이 위치한 단부의 반대편에 있는 캐비티의 단부에 가까이 위치하는 캐비티의 밑에 있는 CMOS 웨이퍼 내의 전극을 더 포함한다. 일부 실시 형태들에서, 캐비티는 제1 폭을 갖고 있고 전극은 제2 폭을 갖는다. 일부 실시 형태들에서, 제1 폭은 제2 폭보다 더 크며, 이는 캐비티를 포함하는 초음파 트랜스듀서가 유익한 용량 특성을 나타내게 할 수 있다. 일부 실시 형태들에서, 제1 폭은 대략 제2 폭과 동일하고, 일부 실시 형태들에서 제1 폭은 제2 폭보다 작으며, 이는 일부 실시 형태들에서 전극과 캐비티의 측벽들과의 사이의 간격을 증가시킴으로써 바람직하지 않은 용량성 동작을 최소화한다. 일부 실시 형태들에서, 전극은 TiN을 포함한다.
본 기술의 한 양태에 따르면, 캐비티가 내부에 형성되어 있는 기판과, 이 기판과 통합되고 캐비티를 덮는 멤브레인을 포함하는 초음파 트랜스듀서가 제공된다. 일부 실시 형태들에서, 멤브레인은 캐비티를 밀봉하도록 구성된다. 일부 실시 형태들에서, 멤브레인은 대략 0.05 미크론과 대략 1 미크론 사이에 두께를 갖는데, 이는 예를 들어, 바람직한 주파수 또는 주파수들의 범위에 대해 초음파 트랜스듀서의 유익한 작동을 용이하게 한다.
일부 실시 형태들에서, 기판은 집적 회로(IC)가 내부에 형성되어 있는 상보성 금속 산화물 반도체(CMOS) 웨이퍼이고, 멤브레인은 기판과 모놀리식으로 통합된다. 적어도 일부 실시 형태들에서, 그러한 구성은 컴포넌트들이 동일한 기판과 통합되게 함으로써 소형의 초음파 변환 장치가 만들어지게 한다.
일부 실시 형태들에서, 멤브레인은 대략 0.1 미크론과 대략 0.5 미크론 사이의 두께를 갖는다. 일부 실시 형태들에서, 멤브레인은 폴리실리콘을 포함하고, 일부 실시 형태들에서 멤브레인은 비정질 실리콘을 포함한다. 그와 같은 재료들의 사용은 적어도 일부 실시 형태들에서, 단결정 재료들로의 제조보다 더 적은 노력과 시간을 요구한다.
일부 실시 형태들에서, 멤브레인은 제1 두께를 갖는 중심부와 제2 두께를 갖는 외측부를 포함하여, 불균일한 두께를 갖는다. 일부 실시 형태들에서, 제1 두께는 제2 두께보다 작다. 일부 실시 형태들에서, 멤브레인이 피스톤으로서 형성될 수 있도록, 제2 두께는 제1 두께보다 작다. 일부 실시 형태들에서, 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있고, 일부 실시 형태들에서는 대략 0.1 미크론과 대략 2 미크론 사이에 있다. 일부 실시 형태들에서, 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있다. 일부 실시 형태들에서, 중심부는 예를 들어, 멤브레인의 둘레의 두께보다 더 큰 두께를 갖는 멤브레인을 위한 매스(mass)로서 구성된다. 불균일한 두께들을 가진 멤브레인들을 위한 준비는 바람직한 주파수 및/또는 전력 특성과 같은, 멤브레인의 달성 바람직한 작동을 용이하게 한다.
본 기술의 한 양태에 따르면, 상보성 금속 산화물 반도체(CMOS) 웨이퍼 내의 집적 회로(IC)를 CMOS 웨이퍼 내의 캐비티를 커버하는 멤브레인의 제1 측면 - 상기 멤브레인의 상기 제1 측면은 상기 캐비티에 가까이 있고 상기 멤브레인은 상기 캐비티에서 먼 제2 측면을 더 가짐 -에 접속하는 도전성 전기 경로를 형성함으로써 초음파 트랜스듀서를 형성하는 단계를 포함하는 방법이 제공된다. 설명된 것처럼 도전성 전기 경로에 대한 준비는 캐비티로부터 멀어지는 방향을 향하고 있는 한 측면 상에 전기적 접촉을 가져야 할 필요성을 제거함으로써 초음파 트랜스듀서와 IC의 집적화를 용이하게 할 수 있다.
일부 실시 형태들에서, CMOS 웨이퍼 내의 IC를 멤브레인의 제1 측면에 연결하는 도전성 전기 경로를 형성하는 단계는 CMOS 웨이퍼 내에 도전성 전기 경로를 형성하고 다음에 멤브레인을 CMOS 웨이퍼와 모놀리식으로 통합하는 단계를 포함한다. 따라서, 일부 실시 형태들에서 멤브레인에 대한 전기적 접속은 멤브레인이 CMOS 웨이퍼와 통합될 때 완성될 수 있다.
일부 실시 형태들에서, 멤브레인을 CMOS 웨이퍼와 모놀리식으로 통합하는 단계는 CMOS 웨이퍼와 트랜스퍼 웨이퍼를 접합시키기 위해 웨이퍼 접합 프로세스를 수행하는 단계를 포함한다. 웨이퍼 접합 프로세스는 450℃ 미만에서 수행되는데, 이는 집적 회로 및/또는 금속층들에 손상을 주지 않는다는 관점에서 이전에 설명된 유용성을 제공할 수 있게 한다. 일부 실시 형태들에서, 이 방법은 CMOS 웨이퍼와 트랜스퍼 웨이퍼를 접합하는 단계에 이어서 트랜스퍼 웨이퍼로부터 멤브레인을 형성하는 단계를 더 포함한다. 적어도 일부 실시 형태들에서, 접합한 후 트랜스퍼 웨이퍼로부터 멤브레인을 형성하는 단계는 웨이퍼 접합을 용이하게 하는 더 두꺼운 트랜스퍼 웨이퍼의 사용을 가능케 한다.
일부 실시 형태들에서, 멤브레인은 제1 두께를 갖는 중심부와 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖고 있고 멤브레인을 CMOS 웨이퍼와 모놀리식으로 통합하는 단계는 멤브레인의 외측부와 캐비티의 측벽의 상면과의 사이에 밀봉을 형성하는 단계를 포함한다. 캐비티의 측벽의 상면은 측벽의 노출면일 수 있고 일부 실시 형태들에서는 캐비티의 깊이를 적어도 부분적으로 규정할 수 있다. 일부 실시 형태들에서, 상면은 접합면을 나타낼 수 있다.
일부 실시 형태들에서, 이 방법은 적어도 부분적으로 캐비티의 도전성 측벽을 형성함으로써 CMOS 웨이퍼 내에 캐비티를 형성하는 단계를 더 포함한다. 일부 실시 형태들에서, 도전성 전기 경로는 도전성 측벽의 적어도 일부를 포함한다. 일부 그와 같은 실시 형태들에서, 도전성 전기 경로의 형성은 캐비티의 경계를 규정하는 측벽을 이용함으로써 용이해진다. 일부 실시 형태들에서, 도전성 측벽은 금속을 포함하고, 멤브레인의 제1 측면은 금속의 층을 포함하는데, 이 구성은 예를 들어 접합에 의해, 적어도 일부 실시 형태들에서 도전성 측벽과 멤브레인의 집적화를 용이하게 한다. 일부 실시 형태들에서, 도전성 측벽 및/또는 멤브레인의 층은 티타늄 질화물(TiN)을 포함한다.
일부 실시 형태들에서, 이 방법은 적어도 부분적으로 캐비티의 비도전성 측벽을 형성함으로써 CMOS 웨이퍼 내에 캐비티를 형성하는 단계를 더 포함한다. 일부 실시 형태들에서, 도전성 전기 경로를 형성하는 단계는 캐비티의 비도전성 측벽 내에 매립형 비아를 형성하는 단계를 포함한다. 일부 실시 형태들에서, 그러한 구성은 도전성 전기 경로를 캐비티의 경계로서 노출된 채로 남겨두지 않음으로써 유익한 전기적 절연 속성을 제공한다. 일부 실시 형태들에서, 이 방법은 폴리실리콘의 멤브레인을 형성하는 단계를 더 포함하고, 일부 실시 형태들에서는 비정질 실리콘의 멤브레인을 형성하는 단계를 더 포함하는데, 이는 적어도 일부 실시 형태들에서 단결정 재료들을 이용하여 하는 것보다 제조 노력과 시간이 덜 소모되게 한다.
일부 실시 형태들에서, 멤브레인은 제1 두께를 갖는 중심부와 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는다. 일부 실시 형태들에서, 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있고, 일부 실시 형태들에서 제2 두께는 대략 0.1 미크론과 대략 2 미크론 사이에 있다. 일부 실시 형태들에서, 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있다. 일부 실시 형태들에서, 멤브레인은 피스톤으로서 구성된다. 불균일한 두께들을 가진 멤브레인들에 대한 준비는 바람직한 주파수 및/또는 전력 특성과 같은, 멤브레인의 바람직한 작동의 달성을 용이하게 한다.
본 기술의 한 양태에 따르면, 초음파 트랜스듀서를 만드는 방법이 제공되는데, 이 방법은 캐비티를 폴리실리콘 또는 비정질 실리콘 멤브레인으로 밀봉함으로써 상보성 금속 산화물 반도체(CMOS) 웨이퍼 내에 커버된 캐비티를 형성하는 단계를 포함한다. 적어도 일부 실시 형태들에서, 그러한 구성은 단결정 재료를 이용할 시에 수반되는 것보다 더 적은 제조 노력과 시간으로 초음파 트랜스듀서의 제조를 가능케 한다.
일부 실시 형태들에서, 밀봉형 캐비티를 형성하는 단계는 CMOS 웨이퍼 내에 캐비티를 형성하고, 폴리실리콘 또는 비정질 실리콘의 층을 포함하는 트랜스퍼 웨이퍼와 CMOS 웨이퍼를 접합시키고, 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 층으로부터 멤브레인을 형성하는 단계를 포함한다. 일부 실시 형태들에서, 트랜스퍼 웨이퍼와 CMOS 웨이퍼를 접합시키는 단계는 450℃ 미만에서 접합을 수행하는 단계를 포함하는데, 이는 집적 회로 및/또는 금속층들을 손상시키지 않는다는 관점에서 이전에 설명된 유용성을 제공할 수 있게 한다. 일부 실시 형태들에서, 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 층으로부터 멤브레인을 형성하는 단계는 폴리실리콘 또는 비정질 실리콘의 층을 얇게 하는 단계를 포함하는데, 이 기술은 일부 실시 형태들에서 웨이퍼 접합을 위해 두꺼운 트랜스퍼 웨이퍼들의 사용을 가능케 한다. 일부 실시 형태들에서, 트랜스퍼 웨이퍼는 기저 실리콘 층, 절연층, 및 폴리실리콘 또는 비정질 실리콘의 층을 포함하는 다층 웨이퍼이다. 일부 실시 형태들에서, 폴리실리콘 또는 비정질 실리콘의 층은 폴리실리콘의 층이고, 일부 실시 형태들에서 비정질 실리콘의 층인데, 이 실시 형태들은 단결정 재료들을 이용할 시에 수반되는 것보다 더 적은 제조 노력과 시간을 소모함으로써 제조를 용이하게 할 수 있다. 일부 실시 형태들에서, 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 층으로부터 멤브레인을 형성하는 단계는 기저 실리콘 층과 절연층을 제거하는 단계를 포함한다.
일부 실시 형태들에서, CMOS 웨이퍼 내에 밀봉형 캐비티를 형성하는 단계는 캐비티를 폴리실리콘 멤브레인으로 밀봉하는 단계를 포함하고, 일부 실시 형태들에서 캐비티를 비정질 실리콘 멤브레인으로 밀봉하는 단계를 포함한다. 적어도 일부 실시 형태들에서, 그러한 기술은 단결정 재료를 이용할 시에 수반되는 것보다 더 적은 제조 노력과 시간으로 초음파 트랜스듀서의 제조를 가능케 한다.
일부 실시 형태들에서, 멤브레인은 제1 두께를 갖는 중심부와 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는다. 일부 실시 형태들에서, 멤브레인의 외측부는 제1 두께를 갖고 있고 이 방법은 폴리실리콘 또는 비정질 실리콘 멤브레인으로 캐비티를 밀봉하는 단계에 이어서 제1 두께보다 더 큰 제2 두께를 갖는 멤브레인의 중심부를 형성하는 단계를 더 포함한다. 일부 실시 형태들에서, 제2 두께를 갖는 멤브레인의 중심부를 형성하는 단계는 멤브레인 상에 제1 재료를 퇴적하고 패턴화하는 단계를 포함한다. 일부 실시 형태들에서, 제1 재료를 퇴적하고 패턴화하는 단계는 450℃ 미만에서 수행되는데, 이는 집적 회로 및/또는 금속층들에 손상을 주지 않는 관점에서 이전에 설명된 유용성을 제공할 수 있게 한다. 일부 실시 형태들에서, 제1 재료는 폴리실리콘 또는 비정질 실리콘이 아니다. 일부 실시 형태들에서, 폴리실리콘 또는 비정질 실리콘 멤브레인은 축퇴적으로 도핑되며, 이는 적어도 일부 실시 형태들에서 멤브레인에 전기적 접촉을 만드는 것을 용이하게 한다.
멤브레인이 캐비티 위에 배치되는 그와 같은 모든 실시 형태들에서, 멤브레인은 선택적으로 캐비티를 밀봉하도록 구성될 수 있다.
본 출원의 다양한 양태들과 실시 형태들은 다음과 같은 도면들과 관련하여 설명될 것이다. 도면들이 반드시 실제 크기로 도시되는 것은 아니라는 것이 이해될 것이다. 복수의 도면들에 나타나는 항목들은 그들이 나타나는 모든 도면들에서의 동일 참조 번호에 의해 표시된다.
도 1a-1k는 본 출원의 비-제한적 실시 형태에 따른, CMOS 웨이퍼 내의 캐비티 위에 형성된 멤브레인을 갖는 CMOS 초음파 트랜스듀서(CUT)를 제조하기 위한 프로세스 시퀀스를 설명한다.
도 2a-2c는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인이 트랜스퍼 웨이퍼로부터 이송되는 피스톤 멤브레인을 갖는 CUT를 제조하기 위한 프로세스 시퀀스를 설명한다.
도 3a-3b는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인을 갖는 대안적 CUT를 형성하기 위한 프로세스 시퀀스를 설명하며, 여기서 피스톤 멤브레인은 웨이퍼 접합 후에 형성된다.
도 4a-4c는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인을 갖는 CUT를 형성하기 위한 대안적 프로세스 시퀀스를 설명하며, 여기서 피스톤 멤브레인은 트랜스퍼 웨이퍼로부터 이송된다.
도 5는 본 출원의 비-제한적 실시 형태에 따른, CUT의 캐비티의 바닥면에 배치된 멤브레인 스톱을 갖는 CUT를 설명한다.
도 6은 본 출원의 비-제한적 실시 형태에 따른, CUT의 캐비티의 바닥부에 배치된 피스톤 멤브레인과 멤브레인 스톱을 갖는 CUT를 설명한다.
도 7a-7h는 본 출원의 비-제한적 실시 형태에 따른, CUT의 멤브레인의 바닥 측에 전기적 접촉을 만들기 위해 CMOS 웨이퍼 내에 매립형 비아를 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 8a-8b는 본 출원의 비-제한적 실시 형태에 따른, 도 7a-7h의 프로세스로부터 얻어진 장치로부터 피스톤 멤브레인을 형성하기 위한 프로세스 시퀀스를 설명한다.
도 9a-9b는 본 출원의 비-제한적 실시 형태에 따른, 트랜스퍼 웨이퍼로부터 이송된 피스톤 멤브레인을 갖고 멤브레인의 바닥 측에 전기적 접촉을 만들기 위해 CMOS 웨이퍼 내에 매립형 비아를 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 10a-10h는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인과, CMOS 웨이퍼에 전기적 접촉을 만들기 위해 멤브레인을 통해 매립형 비아를 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 11은 도 10h에서의 CUT의 것보다 더 두꺼운 중심부를 갖는 피스톤 멤브레인을 포함하는 도 10a-10h의 프로세스로부터 얻어진 것에 대안적인 CUT를 설명한다.
도 12는 본 출원의 비-제한적 실시 형태에 따른, CMOS 웨이퍼와 CUT의 멤브레인의 상면과의 사이에 전기적 접촉을 만들기 위해 라이닝된 비아(lined via)를 갖는 CUT를 설명한다.
도 13a-13i는 본 출원의 비-제한적 실시 형태에 따른, CUT의 멤브레인의 상면에 전기적 접촉들을 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 14는 본 출원의 비-제한적 실시 형태에 따른, 캐비티의 폭보다 더 좁은 CUT의 캐비티의 밑에 전극을 포함하는 도 13a-13i의 프로세스로부터 얻어진 것에 대안적인 CUT를 설명한다.
도 15는 본 출원의 비-제한적 실시 형태에 따른, CUT가 피스톤 멤브레인을 포함하는 도 14의 것에 대안적인 CUT를 설명한다.
도 16a-16b는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인과 멤브레인에 대한 상면의 전기적 접촉들을 갖는 대안적 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 17a-17c는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인과 멤브레인에 대한 상면의 전기적 접촉들을 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 18a-18e는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인과 멤브레인에 대한 상면의 전기적 접촉들을 갖는 CUT를 형성하기 위한 대안적 프로세스 시퀀스를 설명한다.
도 19a-19b는 본 출원의 비-제한적 실시 형태에 따른, 피스톤 멤브레인과 멤브레인에 대한 상면의 전기적 접촉들을 갖는 CUT를 형성하기 위한 추가 대안적 프로세스 시퀀스를 설명한다.
도 20a-20i는 본 출원의 비-제한적 실시 형태에 따르른, CUT의 멤브레인의 상면의 전기적 접촉들을 갖고 있고 CUT의 캐비티의 바닥면에 멤브레인 스톱을 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 21a-21f는 본 출원의 비-제한적 실시 형태에 따른, CUT의 멤브레인의 상면의 전기적 접촉들을 갖고 있고 멤브레인의 바닥측에 멤브레인 스톱을 갖는 CUT를 형성하기 위한 프로세스 시퀀스를 설명한다.
도 22a-22d는 본 출원의 비-제한적 실시 형태들에 따른, CUTS의 캐비티들에 대한 다양한 형상들을 설명한다.
도 23a-23d는 본 출원의 비-제한적 실시 형태에 따른, 내부에 형성된 피스톤을 갖는 트랜스퍼 웨이퍼를 제조하기 위한 프로세스 시퀀스를 설명한다.
도 24a-24b는 본 출원의 비-제한적 실시 형태에 따른, 멤브레인 스톱을 갖는 트랜스퍼 웨이퍼를 제조하기 위한 프로세스 시퀀스를 설명한다.
도 25a-25b는 본 출원의 비-제한적 실시 형태에 따른, 내부에 형성된 피스톤을 갖는 트랜스퍼 웨이퍼를 제조하기 위한 대안적 프로세스 시퀀스를 설명한다.
도 26은 집적 회로가 초음파 트랜스듀서의 아래에 배치된 채로, CMOS 웨이퍼 내의 집적 회로에 연결된 도 1k의 초음파 트랜스듀서를 설명한다.
CMUT들을 형성하기 위한 기존의 방법들은 CMOS 웨이퍼들과 통합된 초음파 트랜스듀서들을 형성하고, 따라서 그러한 웨이퍼들 상에 CMOS 집적 회로들(ICs)을 형성하기 위해 비실용적이다. 따라서, 그러한 통합 초음파 트랜스듀서들과 IC들은 오늘날 존재하지 않는다. 예를 들어, CMUT들을 형성하기 위한 기존의 방법들은 CMOS 웨이퍼 상에서 CMUT와 집적 회로들과의 사이에 전기적 접속을 만들기 위한 실용적 방식을 제공하지 않는다. 또한, 기존의 방법들은 적절히 저전압 CMOS 집적 회로들과의 호환성에 적합한 사이즈들로 CMUT들의 스케일링을 허용하지는 않는다. 또한, CMUT 제조 프로세스들은, 예를 들어 복합 재료들과 너무 많은 프로세싱 단계들을 갖는 프로세싱을 포함하기 때문에 상용 장치들의 대규모 생산에 적합한 비용 효율적 방식으로 실행되기에는 너무 복잡하다.
따라서, 본 출원의 양태들은 CMOS 웨이퍼와 통합된 초음파 트랜스듀서들과, 일부 실시 형태들에서는, CMOS 웨이퍼들 위에 형성된 CMOS IC들을 제조하는 확장성 있는, 상대적으로 저가인 방법들을 제공한다. 그와 같은 방법들은 모놀리식으로 통합된 초음파 트랜스듀서들과 CMOS IC들을 포함하는 새로운 클래스의 장치의 형성을 가능하게 하는데, 여기에서는 CMOS 초음파 트랜스듀서들(CUTs)로서 지칭된다. CUT들은 초음파 촬상 및/또는 고강도 집속 초음파(HIFU) 애플리케이션들 및/또는 다른 초음파 애플리케이션들을 위한 초음파 장치들을 형성하는데 사용될 수 있다.
CUT들의 확장성 있는, 대규모 생산에 적합한 방식으로 CMOS 처리 기법들을 이용하여 초음파 트랜스듀서 기술의 집적화를 용이하게 하기 위해, 다양한 특성 중 하나 이상을 나타내는 것은 제조 프로세스를 위해 바람직할 수 있다. 예를 들어, 프로세스는 CMOS 웨이퍼 및 그 위에 형성된 임의의 회로(예를 들면, IC)를 손상시키는 것 없이 초음파 트랜스듀서들을 형성하는데 적합할 수 있다. 따라서, 프로세스는 CMOS 웨이퍼와 CMOS IC들에 손상을 주기에 충분히 높은 온도들을 요구하는 프로세싱 단계들을 회피할 수 있다. 오히려, 저온 프로세스들이 사용될 수 있다. 프로세스는 CMOS 공정 라인들에 공통인, 그리고 단일 결정(단결정) 형태들보다는 다결정 및/또는 비정질 형태들의 재료들과 같이, 제조 및 퇴적하기 위해 광범위한 노력 또는 시간을 필요로 하지 않는 재료들을 이용할 수 있다. 프로세스는 개별적 초음파 트랜스듀서 셀들에 직접적 또는 간접적인 전기적 접속을 만드는 적절한 방식들을 제공할 수 있다. 프로세스는 또한 저전압 작동(예를 들면, 트랜스듀서 작동을 위한 70 V 미만, 50 V미만, 30 V미만, 또는 다른 적당한 저전압)을 가능케 하기 위해 적절한 사이즈들의 초음파 트랜스듀서들을 만드는데 적합할 수 있어, 그들을 저전압 CMOS IC들과 좀 더 호환가능하게 만든다. 예를 들어, 프로세스들은 바람직한 트랜스듀서 동작(예를 들면, 바람직한 동작 주파수들, 대역폭들, 전력, 또는 다른 특성)을 계속 전달하는 동안 저전압 장치들로서의 작동을 위한 충분한 사이즈들(예를 들면, 충분히 작은 두께들) 및 형상들의 멤브레인들을 만드는데 적합할 수 있다. 제조 프로세스의 다른 특성은 또한 CMOS 웨이퍼들과 초음파 트랜스듀서들의 집적화를 용이하게 하는 것이 일부 실시 형태들에서 바람직할 수 있다.
따라서, 본 출원의 양태들은 CMOS 웨이퍼들 상에 초음파 트랜스듀서 멤브레인들을 형성하기 위해 저온(예를 들면, 450℃ 미만) 웨이퍼 접합을 구현한다. 이와 관련해서 낮은 온도는, 일부 실시 형태들에서, 450℃ 미만, 400℃ 미만, 350℃ 미만, 200℃와 450℃ 사이, 그 범위 내의 임의의 온도, 또는 CMOS 웨이퍼 상의 구조들을 보존하기 위한 임의의 적절한 온도일 수 있다. 따라서, 일부 실시 형태들에 따라 CUT를 형성하기 위한 다른 제조 단계들뿐만 아니라 접합 프로세스들은 450℃ 초과의 임의의 어닐링을 회피할 수 있다. 일부 실시 형태들에서, 멤브레인들은 다결정 실리콘, 비정질 실리콘, 실리콘 이산화물, 실리콘 질화물(SiN), 및 티타늄 질화물(TiN)과 같은, 상대적으로 간단하고 저렴한 재료들로 형성될 수 있다. 멤브레인들은 또한 얇을 수 있고, 적어도 일부 실시 형태들에서는 이전에 CMUT들에서 성취할 수 있는 것들보다 더 얇을 수 있다. 그와 같은 얇은 멤브레인들의 사용은 CMOS 기술에 따르기 위해 충분히 낮은 전압들에서 작동 가능한 초음파 트랜스듀서들의 형성을 용이하게 할 수 있고, 따라서 CUT들의 형성을 용이하게 할 수 있다.
본 출원의 양태들은 CMOS 집적 회로과 초음파 트랜스듀서의 집적화를 용이하게 하는 방식으로 초음파 트랜스듀서의 멤브레인에 전기적 접속을 하기 위해 다양한 설계들과 프로세스들을 제공한다. 일부 실시 형태들에서, 접속은 멤브레인의 캐비티-측(예를 들면, 바닥 측)으로부터 만들어질 수 있다. 그러한 접속은 매립형 비아, 도전성 스탠드오프(standoff) 또는 캐비티 벽에 의해, 또는 임의의 다른 적절한 방식으로 만들어질 수 있다. 그와 같은 전기적 상호 접속들은 글로벌 접속보다는 오히려 로컬 접속을 멤브레인에 제공할 수 있으며, 그것에 의해 개별적 멤브레인들로의 접속은, 관련 회로로부터 먼 거리에 그리고 다중-멤브레인에 기초하는 것보다는 관련 회로에 근접하여 그리고 개별적 기초하에 만들어질 수 있다. 멤브레인들로의 로컬 접속을 위한 그와 같은 가능성은, 예를 들어 멤브레인들의 개별화된 제어를 위한 가능성 때문에, 글로벌 상호 접속에 의해 감당하게 된 것들보다 더 광범위한 범위의 운영 방식들을 가능하게 할 수 있다.
본 출원의 양태들은 피스톤 구성을 갖는 CUT들을 제공하며, 여기서 멤브레인은 하나 이상의 상대적으로 두꺼운 중심부들과 상대적으로 얇은 주변(또는 외측)부를 포함한다. 그러한 구조는 여기에서 피스톤 멤브레인으로서 지칭될 수 있다. 일부 실시 형태들에서, 피스톤 멤브레인은 웨이퍼 접합 전에 트랜스퍼 웨이퍼 상에 완전히 형성될 수 있다. 그 다음, 트랜스퍼 웨이퍼는 저온 프로세싱 방법들로 CMOS 웨이퍼에 접착될 수 있고 피스톤 멤브레인은 트랜스퍼 웨이퍼의 나머지에서 제거될 수 있다. 이러한 방식으로, 단일 보디를 규정하는 단일 재료로 형성된 피스톤 멤브레인들이 형성될 수 있고, 그와 같은 피스톤 멤브레인들은 그와 같은 프로세싱이 웨이퍼 접합 후에 발생했었으면 CMOS IC들을 손상시키기에 충분히 높은 온도들로 처리되는 재료들로 형성될 수 있다.
추가적 양태들과 실시 형태들과 마찬가지로, 위에서 설명된 양태들과 실시 형태들이 하기에서 더 설명된다. 본 출원이 이러한 점에서 제한되지 않은 한, 이러한 양태들 및/또는 실시 형태들은 개별적으로, 모두 함께, 또는 2개 이상의 임의의 조합으로 이용될 수 있다.
CMOS 웨이퍼 내의 캐비티 위에 멤브레인을 갖는 초음파 트랜스듀서를 형성하기 위한 제 1 프로세스가 지금 설명된다. 도 1a를 참조하면, 프로세스는 기판(102), 유전체 또는 절연층(104), 제1 금속화층(106), 및 일부 실시 형태들에서는 CMOS 웨이퍼(100)의 상부 금속화층일 수 있는 제2 금속화층(108)을 포함하는 CMOS 웨이퍼(100)로 시작할 수 있다.
기판(102)은 실리콘 또는 임의의 다른 적절한 CMOS 기판일 수 있다. 일부 실시 형태들에서, CMOS 웨이퍼(100)는 CMOS 집적 회로(IC)를 포함할 수 있고, 따라서 기판(102)은 그와 같은 회로를 지원하기 위해 적절한 기판일 수 있다.
절연층(104)은 SiO2 또는 임의의 다른 적절한 유전체 절연 재료로 형성될 수 있다. 일부 실시 형태들에서, 대안적 프로세스들이 이용될 수 있더라도, 절연층(104)은 테트라에틸 오르도실리케이트(TEOS)를 통해 형성될 수 있다.
CMOS 웨이퍼(100)가 2개의 금속화층들(106 및 108)을 포함하는 것으로서 도시되어 있지만, 본 출원의 다양한 양태들에 따른 CMOS 웨이퍼들이 2개의 금속화층들을 갖는 것으로 제한되지 않고, 오히려 일부 실시 형태들에서 2 보다 많이 포함하는, 임의의 적절한 수의 금속화층들을 갖고 있을 수 있다는 것을 알 수 있다. 모든 실시 형태들이 이러한 점에서 제한되지는 않는 한, 그와 같은 금속화층들은 일부 실시 형태들에서 배선(예를 들면, 배선 층들로서)에 사용될 수 있다.
제1 및 제2 금속화층들(106 및 108)은 임의의 적절한 구성을 가질 수 있다. 설명된 실시 형태에서, 적어도 제2 금속화층(108)은 각각 중간 도전층(112)(예를 들어, 알루미늄 또는 다른 적절한 도전성 재료로 형성된)과 상부 및 하부의 라이너층들(110 및 114)을 포함하는, 다중-층 구성을 가질 수 있다. 라이너층들(110 및 114)은 티타늄 질화물(TiN) 또는 다른 적절한 도전성 재료(예를 들면, 탄탈과 같은, TiN과는 다른 금속들, 또는 라이너의 역할을 하기 위한 다른 적절한 금속들)로 형성될 수 있다. 일부 실시 형태들에서, 상부 라이너층(110)은 예를 들어, 초음파 트랜스듀서를 위한 캐비티를 형성하기 위한 프로세스의 일부로서 이용된 하나 이상의 에치 단계들 동안 에치 스톱으로서 사용될 수 있다. 따라서, 라이너층(110)은 일부 실시 형태들에서 에치 스톱의 역할을 하기에 적합한 재료로 형성될 수 있다. 더욱이, 보여지지 않는 동안, 제1 및 제2 금속화층들(106 및 108)은, 여기에서 설명된 임의의 금속화층들과 마찬가지로, 리소그래피 단계들 동안 무반사 코팅의 역할을 하기 위해 상부 층(예를 들면, 라이너층(110) 위)으로서 실리콘 산질화물(SiON)을 선택적으로 포함할 수 있다.
일부 실시 형태들에서, 초음파 트랜스듀서의 전극으로서 역할을 하는 제2 금속화층(108)으로부터 전극을 형성하는 것은 바람직할 수 있다. 또한, 제2 금속화층(108)은 CMOS 웨이퍼 상에 형성될 CUT의 멤브레인에 전기적 접촉을 하는데 사용될 수 있다. 따라서, 도 1b에 나타난 바와 같이, 제2 금속화층(108)은 전극(116)과 하나 이상 접촉(118)들을 형성하기 위해 적절히 패턴화될 수 있다.
도 1b가 전극과 전기적 접촉들이 금속화층으로부터 CMOS 웨이퍼 상에 형성된 구성을 설명하지만, 전극(예를 들면, 전극(116)) 및/또는 전기적 접촉들(예를 들면, 전기적 접촉(118)들)을 형성하는 다른 방식들이 구현될 수 있다는 것을 알 수 있다. 예를 들어, 금속들과 다르지만 전극들의 역할을 하기에 적절한 도전성 재료들 및/또는 전기적 접촉들은 예시된 전극 및/또는 전기적 접촉들을 형성하기 위해 적절히 CMOS 웨이퍼 상에서 처리될 수 있다.
절연층(120)은 그리고 나서 도 1c에 나타난 바와 같이 퇴적될 수 있다. 절연층(120)은 SiO2 또는 임의의 다른 적절한 절연체일 수 있고, 임의의 적절한 방식으로 형성될 수 있다. 일부 실시 형태들에서, 절연층(120)은 고밀도 플라즈마(HDP) 증착에 의해 형성될 수 있다. 그리고 나서 절연층(120)은 예를 들어, 화학기계적 연마(CMP) 또는 다른 적절한 평탄화 기술을 이용하여 평면화될 수 있다(도시 안됨).
도 1d에서, 절연층(120)은 전극(116)과 전기적 접촉(118)들의 상부 표면을 노출시키는 것으로 보여진 것처럼 에칭될 수 있다. 일부 실시 형태들에서, 상부 라이너층(110)은 절연층(120)을 에칭하는데 사용된 선택적 에치를 위한 에치 스톱으로서 이용될 수 있다. 예로서, 라이너층(110)은 TiN으로 형성될 수 있고, 에치 스톱으로서 이용될 수 있지만, 모든 실시 형태들은 이러한 점에 제한되지는 않다.
추가적 절연층(122)은 전극(116)과 전기적 접촉(118)들의 상부 표면들을 커버하도록 도 1e에 나타난 바와 같이 퇴적될 수 있고, 그리고 나서 도 1f에 나타난 바와 같이 접촉 홀(124)들을 전기적 접촉(118)들에 대해 개방하도록 패턴화될 수 있다. 절연층(122)은 SiO2 또는 임의의 다른 적절한 절연체일 수 있다.
도 1g에 나타난 바와 같이, 도전층(126)이 퇴적될 수 있다. 도 1j와 관련하여 보여진 것처럼, 도전층은 초음파 트랜스듀서의 멤브레인에 전기적 접촉들을 형성하는데 사용될 수 있다. 또한, 도전층(126)은 CUT를 위해 내부에 캐비티를 형성하도록 패턴화될 수 있는데, 도전층(126)의 잔류부는 캐비티의 하나 이상 측벽들을 규정하고 있다. 일부 실시 형태들에서, 그리고 나서, 도전층(126)은 멤브레인이 도전층(126)의 높이에 의해 CMOS 웨이퍼(100)의 표면으로부터 분리될 수 있다는 점에서 또한 스페이서를 나타낼 수 있다. 따라서, 도전층(126)은 여러 가능한 기능들 중 하나 이상을 서비스할 수 있다.
도전층(126)은 임의의 적절한 도전성 재료로 형성될 수 있다. 일부 실시 형태들에서, 도전층(126)은 금속으로 형성될 수 있다. 예를 들어, 도전층(126)은 일부 실시 형태들에서는 TiN일 수 있다.
도전층(126)은 CMP 또는 다른 적절한 평탄화 기술을 이용하여 평면화될 수 있고(도시 안됨), 그리고 나서 접촉(128)들을 형성하기 위해 도 1h에 나타난 바와 같이 패턴화될 수 있다. 이러한 스테이지에서 접촉(128)들이 적어도 부분적으로 캐비티를 규정하도록 역할을 하고 있는 CMOS 웨이퍼 내에 캐비티(130)가 형성되었다는 것을 알 수 있다. 즉, 접촉(128)들(일부 실시 형태들에서 페쇄 윤곽을 형성하는 단일 접촉을 나타낼 수 있음)은 예시된 실시 형태에서 캐비티(130)의 측벽들로서 기능하고, 도 1k의 고찰로부터 더욱 알 수 있듯이, 캐비티(130)를 덮는 멤브레인과 전극(116)과의 사이에는 스탠드오프를 생성한다.
도 1i-1j에 나타난 바와 같이, 제2 웨이퍼(131)는 CMOS 웨이퍼에 접합될 수 있다. 일반적으로, 제2 웨이퍼는 벌크 실리콘 웨이퍼, 실리콘-온-절연체(SOI) 웨이퍼, 또는 단결정 실리콘 층과 폴리실리콘 또는 비정질 실리콘 층 사이에 절연층을 갖는 폴리실리콘 또는 비정질 실리콘 층을 포함하여 설계된 기판과 같은 임의의 적절한 타입의 웨이퍼일 수 있다. 예시된 실시 형태에서, 제2 웨이퍼(131)는 기저 층 또는 핸들 층(132), 절연층(134), 층(136), 및 층(138)을 포함하는 4개의 층들을 포함할 수 있다. 제2 웨이퍼(131)는 캐비티(130) 위에 멤브레인을 형성하기 위해 CMOS 웨이퍼로 층들(136 및 138)을 이송하는데 사용될 수 있고, 따라서 여기에서 트랜스퍼 웨이퍼로서 지칭될 수 있다.
제2 웨이퍼(131)를 구성하는 적절한 재료들의 비-제한적 예로서, 기저 층(132)은 실리콘 층(예를 들면, 단결정 실리콘)일 수 있고, 절연층(134)은 SiO2일 수 있고 매립형 산화물(BOX) 층을 나타낼 수 있으며, 층(136)은 실리콘일 수 있다. 일부 실시 형태들에서, 층(136)은 축퇴적으로 도핑된 실리콘 인화물(SiP+)일 수 있다. 일부 실시 형태들에서, 층(136)은 폴리실리콘 또는 비정질 실리콘일 수 있지만, 다른 실시 형태들은 단결정 실리콘을 이용할 수 있다. 층(138)은 CMOS 웨이퍼 상의 접촉(128)들에 접합하는데 적합한 재료로 형성될 수 있다. 예를 들어, 접촉(128)들과 층(138)은 동일 재료로 형성될 수 있다. 일부 실시 형태들에서, 접촉(128)들과 층(138)은 TiN으로 형성될 수 있다.
CMOS 웨이퍼(100)에 제2 웨이퍼(131)를 접합시키기 위해 이용된 프로세스는 예를 들어, 450℃를 초과하지 않는 저온 접합 프로세스일 수 있다. 일부 실시 형태들에서, 접합 프로세스의 온도는 대략 200℃와 450℃의 사이, 대략 300℃와 대략 400℃ 사이, 그 범위들 내의 임의의 온도(들), 및 저온 접합을 위해 여기에서 설명된 임의의 다른 온도, 또는 임의의 다른 적절한 온도일 수 있다. 따라서, CMOS 웨이퍼의 금속화층들, 그리고 CMOS 웨이퍼 상의 임의의 IC들에 대한 손상이 회피될 수 있다.
웨이퍼 접합 프로세스는 다양한 타입들 중 하나일 수 있다. 일부 실시 형태들에서, 웨이퍼 접합은 직접 접합(즉, 융착)일 수 있다. 따라서, 웨이퍼 접합은 CMOS와 제2 웨이퍼들 각각의 표면들을 통전시킨 다음 적절한 압력과 함께 웨이퍼들을 가압하여 접합을 생성하는 단계를 포함한다. 저온 어닐링이 수행될 수 있다. 융착이 적절한 접합 기술의 한 예를 나타내지만, 예를 들어 하나 이상의 중간 층들(예를 들면, 접합제(들))을 이용하여 2개의 웨이퍼들을 접합하는 단계를 포함하는 다른 접합 기술들이 대안적으로 이용될 수 있다. 일부 실시 형태들에서, 양극 또는 플라즈마 보조 접합이 이용될 수 있다.
도 1i-1j에서 설명된 접합은 CMOS 웨이퍼(100)와 모놀리식으로 통합되는 제2 웨이퍼(131)의 결과가 될 수 있다. 따라서, 그 둘은 일부 상황들에서 단일 보디를 형성할 수 있다.
멤브레인은 그리고 나서 제2 웨이퍼(131)로부터 형성될 수 있다. 제2 웨이퍼(131)는 후면으로부터 얇아질 수 있다. 그와 같은 박막화는 스테이지들에서 실행될 수 있다. 예를 들어, 조악한 두께 제어(예를 들면, 10 미크론 제어)를 제공한 기계적 연마는 벌크 웨이퍼의 상대적으로 다량을 제거하기 위해 초기에 구현될 수 있다. 일부 실시 형태들에서, 기계적 연마의 두께 제어는 박막화 프로세스가 진행함에 따라 조악한 상태로부터 정교한 상태로 변할 수 있다. 그리고 나서, CMP는 예를 들어, 층(136)에 근접한 포인트로 도달하기 위해 후면측에 실행될 수 있다. 다음에, 선택적 화학적 에치와 같은, 선택적 에치는 층(136) 상에서 멈추도록 수행될 수 있다. 박막화의 다른 방식들이 또한 가능하다.
따라서, 도 1k에 나타난 바와 같이, 기저 층 또는 핸들 층(132)과 절연층(134)이 제거될 수 있다. 층(136)과 층(138)으로 형성된 멤브레인(140)은 남을 수 있다. 멤브레인은 임의의 적절한 두께 TM일 수 있고, 그 비-제한적 예들은 아래에서 설명된다. 일부 실시 형태들에서, 층(136)은 바람직한 멤브레인 두께를 제공하도록 에칭되거나 달리 얇아질 수 있다.
도 1k에 설명된 구조의 다양한 특징들이 주목된다. 첫째로, 이 구조는 멤브레인(140)에 의해 밀봉되는 밀봉형 캐비티(130)를 포함한다. 또한, 캐비티의 측벽들은 도전성이고, 즉, 접촉(128)들은 도전성이며 밀봉형 캐비티의 측벽들을 형성한다. 이러한 점에서, 접촉(128)들은 CMOS 웨이퍼의 표면으로부터 멤브레인(140)을 위한 도전성 스탠드오프를 나타낸다. 접촉(128)들은 상대적으로 큰 영역 전기적 접촉들일 수 있고 멤브레인의 상대적으로 큰 영역과 접촉을 만들고, 따라서 멤브레인로/으로부터 낮은 비저항 전기적 경로를 제공한다. 예를 들어, 접촉들은, 전기 신호들을 제공하고/수신하기 위해 멤브레인과 상호 작용할 수 있는 (예를 들어, 캐비티의 아래에 배치된) CMOS 웨이퍼 상의 IC와 멤브레인과의 사이에 전기적인 제어를 제공할 수 있고 따라서 일부 실시 형태들에서 멤브레인의 작동을 제어할 수 있다.
더욱이, 멤브레인(140)이 캐비티(130)에 가까운 제1 측면(142)과 캐비티에서 먼 제 2 측면(144)을 갖고, 그리고 직접적인 전기 접촉이 접촉(128)들을 통해 제1 측면(142)에 이루어진다는 것이 주목된다. 제1 측면(142)은 멤브레인의 바닥 측으로서 지칭될 수 있고 제 2 측면(144)은 멤브레인의 상면으로서 지칭될 수 있다. 멤브레인(140)으로의 로컬 접속은 이러한 방식으로 만들어질 수 있고, 멤브레인(140)은 이러한 접속을 통해(예를 들면, 접촉(118)을 통해) CMOS 웨이퍼 내의 집적 회로에 접속될 수 있다. 일부 실시 형태들에서, IC는 캐비티(130)의 밑에 배치될 수 있고 예시된 도전성 경로 구성은 캐비티 밑의 집적 회로와 멤브레인(140)과의 사이에 접속을 만드는 것을 용이하게 할 수 있다. 도 1k의 구성은, 전기적 접촉이 제 2 측면(144) 상에 만들어진 접촉보다 오히려 CMOS 웨이퍼 내에(예를 들면, 접촉(118)에) 도전성 경로에 의해 제공된다는 점에서, 매립형 접촉의 비-제한적 예를 멤브레인에 제공한다. 그러한 구성은 제 2 측면(144) 상의 임의의 접촉이 멤브레인(140)의 진동에 (부정적으로) 영향을 줄 수 있기 때문에 제 2 측면(144) 상의 전기적 접촉을 만드는 것에 바람직할 수 있다.
또한, 도 1k의 실시 형태에서 전극(116)은 캐비티(130)보다 더 좁은 것이 주목된다. 즉, 전극(116)은 캐비티(130)의 폭 W2 미만의 폭 W1을 갖는다. 그러한 구성은 캐비티가 측벽들과 전극 사이에 전기적 분리를 제공하기 위해 도전성 측벽들(예를 들면, 접촉(128)들)을 갖는 적어도 그러한 실시 형태들에서 바람직할 수 있다.
더욱이, 도 1k의 구조가 실시 형태에서 층(138)을 포함하지 않음으로써 변경될 수 있다는 것이 주목된다. 따라서, 실시 형태에서 직접적인 접합은 접촉(128)들(예를 들어, TiN으로 형성된)과 층(136)(예를 들면, 실리콘)과의 사이에 형성될 수 있다.
도 1k에서 예시된 구조는 임의의 적절한 치수들을 가질 수 있다. 멤브레인(140)과 캐비티(130)를 위한 치수들의 비-제한적 예들은 하기에서 더욱 설명된다.
비-제한적 예들로서, 캐비티(130)의 폭 W2는 대략 5 미크론과 대략 500 미크론 사이, 대략 20 미크론과 대략 100 미크론 사이일 수 있고, 대략 30 미크론, 대략 40 미크론, 대략 50 미크론, 그 사이의 폭들 중 임의의 폭 또는 범위, 또는 임의의 다른 적절한 폭일 수 있다. 일부 실시 형태들에서, 폭은 공극율(void fraction), 즉 주변 구조들에 의해 소모된 영역의 크기에 비해 캐비티에 의해 소모된 영역의 크기를 최대화하도록 선택될 수 있다. 폭 치수는 또한 캐비티의 개구 사이즈를 확인하는데 사용될 수 있고, 그러므로 캐비티들은 위에서 설명된 임의의 값들 또는 임의의 다른 적절한 값들의 개구들을 가질 수 있다.
깊이 D1은 대략 0.05 미크론과 대략 10 미크론의 사이, 대략 0.1 미크론과 대략 5 미크론 사이, 대략 0.5 미크론과 대략 1.5 미크론, 그 사이의 깊이들 중 임의의 깊이 또는 범위, 또는 임의의 다른 적절한 깊이일 수 있다. 접촉(128)들이 TiN으로 형성되면, TiN이 일반적으로 박막으로 형성되기 때문에, 그와 같은 실시 형태들에서 D1이 5 미크론 미만이 되는 것이 바람직할 수 있다. 일부 실시 형태들에서, 캐비티 치수들 및/또는 캐비티를 덮는 임의의 멤브레인의 멤브레인 두께는 멤브레인의 주파수 동작에 영향을 줄 수 있고, 따라서 바람직한 주파수 동작(예를 들면, 멤브레인의 바람직한 공진 주파수)를 제공하도록 선택될 수 있다. 예를 들어, 일부 실시 형태들에서 대략 20 kHz와 대략 200 MHz 사이, 대략 1 MHz와 대략 10 MHz 사이, 대략 2 MHz와 대략 5 MHz 사이, 대략 50 kHz와 대략 200 kHz 사이, 대략 2.5 MHz, 대략 4 MHz, 그 사이의 주파수들 중 임의의 주파수 또는 범위, 또는 임의의 다른 적절한 주파수의 중심 공진 주파수를 가진 초음파 트랜스듀서를 갖는 것이 바람직할 수 있다. 예를 들면, 장치들을, 예를 들어 의료 영상, 재료 분석을 위해, 또는 다양한 동작 주파수들이 바람직할 수 있는 다른 이유들로 인해, 공기, 가스, 물, 또는 다른 환경들에서 사용하는 것이 바람직할 수 있다. 캐비티 및/또는 멤브레인의 치수들은 그에 따라서 선택될 수 있다.
멤브레인 두께 TM(예를 들면, 일반적으로 깊이 D1과 평행한 방향으로 측정된)은 100 미크론 미만, 50 미크론 미만, 40 미크론 미만, 30 미크론 미만, 20 미크론 미만, 10 미크론 미만, 5 미크론 미만, 1 미크론 미만, 0.1 미크론 미만, 그 사이의 두께들의 임의의 범위, 또는 임의의 다른 적절한 두께일 수 있다. 두께는 멤브레인의 바람직한 공진 주파수와 같은, 멤브레인의 바람직한 음향 동작에 기초하여 일부 실시 형태들에서 선택될 수 있다.
또한, 캐비티(130), 및 좀 더 일반적으로 여기에서 설명된 임의의 실시 형태들의 캐비티들이, 다양한 형상들을 가질 수 있고, 그리고 다중 캐비티들이 형성될 때 모든 캐비티들이 동일한 형상 또는 사이즈를 가지고 있을 필요가 없다는 것을 알 수 있다. 예를 들어, 도 22a-22d는 여기에서 설명된 캐비티(130)와 다른 캐비티들을 위한 다양한 잠재적 형상들을 설명한다. 특히, 도 22a-22d는 다양한 형상들의 내부에 형성된 캐비티(130)들을 갖는 CMOS 웨이퍼의 일부(2200)의 평면도들을 설명한다. 도 22a는 캐비티(130)들이 평방 개구를 가질 수 있다는 것을 설명한다. 도 22b는 캐비티(130)들이 원형 개구를 가질 수 있다는 것을 설명한다. 도 22c는 캐비티들이 6각형 개구를 가질 수 있다는 것을 설명한다. 도 22d는 캐비티(130)들이 8각형 개구를 가질 수 있다는 것을 설명한다. 기타 형태들이 또한 가능하다.
일부(2200)가 4개 캐비티들을 포함하는 것으로 보여지지만, 본 출원의 양태들이 CMOS 웨이퍼 내에 형성될 하나 이상의 그와 같은 캐비티들을 제공한다는 것을 알 수 있다. 일부 실시 형태들에서, 단일 기판(예를 들면, 단일 CMOS 웨이퍼)은 내부에 형성된 수십, 수백, 수천, 수만, 수십만, 또는 수백만의 CUT들(그리고 상응하는 캐비티들)을 가질 수 있다.
도 1k는 캐비티(130)를 덮는 멤브레인(140)을 갖는 초음파 트랜스듀서를 설명하는데, 여기서 멤브레인은 실질적으로 균일한 두께를 갖는다. 일부 실시 형태들에서, 멤브레인이 불균일한 두께를 갖는 것이 바람직할 수 있다. 예를 들어, 멤브레인이 피스톤으로서 구성되는 것이 바람직할 수 있는데, 중심부는 멤브레인의 외측부보다 더 큰 두께를 가지며, 비-제한적 예들이 하기에 설명된다.
도 1k에 설명된 것과 같은 초음파 트랜스듀서들은 음향 신호들을 송신 및/또는 수신하는데 사용될 수 있다. 멤브레인의 진동을 제어할 필요가 있는 발생된 전력, 동작 주파수들(예를 들면, 대역폭), 및 전압들의 관점에서 트랜스듀서의 동작은 멤브레인의 형상과 사이즈에 의존할 수 있다. 더 얇은 주변부에 의해 CMOS 웨이퍼에 접속되는 질량 중심 형상 부(center mass-like portion)를 가진 피스톤으로서 형성된 멤브레인은 다양한 유익한 동작 특성을 제공할 수 있다.
따라서, 본 출원의 양태는 피스톤 멤브레인들을 갖는 초음파 트랜스듀서들을 제공한다. 그와 같은 트랜스듀서들은 본 출원의 일부 실시 형태들에 따른 웨이퍼 접합 프로세스들에 의해 형성될 수 있다. 일반적으로, 그와 같은 멤브레인들의 더 두꺼운 중심부가 멤브레인의 상면 또는 바닥 측에 형성될 수 있고, 웨이퍼 접합 전후로 형성될 수 있다. 적절한 제조 프로세스들의 비-제한적 예들이 이제 설명된다.
본 출원의 실시 형태에 따르면, 멤브레인의 상면에 더 두꺼운 중심부를 갖고 있고 트랜스퍼 웨이퍼로부터 형성된 피스톤 멤브레인을 만드는 방법이 제공된다. 방법은 도 1h의 구조에 도달하기 위해 이전에 도 1a-1h와 관련하여 설명된 동일한 프로세싱 단계들을 포함할 수 있다. 그 점으로부터, 도 2a-2b에 나타난 바와 같이, 예를 들어, 트랜스퍼 웨이퍼(201)는 이전에 설명된 저온(450℃ 미만) 직접 접합 기술을 이용하여 CMOS 웨이퍼와 접합될 수 있다.
도 2a-2b의 트랜스퍼 웨이퍼(201)는 기저 층(132), 절연층(134), 및 층(138)을 포함한다. 트랜스퍼 웨이퍼는 또한, 피스톤(202)과, 일부 실시 형태들에서 SiO2(예를 들어, 테트라에틸오르도실리케이트(TEOS) 또는 다른 적절한 프로세스를 통해 형성된)와 같은 절연층일 수 있는 층(204)을 포함하지만, 이는 임의의 특별한 타입의 재료로 형성되는 것에 제한되지 않는다. 다른 실시 형태들이 단결정 실리콘을 이용할 수 있을지라도, 피스톤(202)은 일부 실시 형태들에서 실리콘으로 형성될 수 있고, 일부 실시 형태들에서 폴리실리콘 또는 비정질 실리콘으로 형성된다. 폴리실리콘 또는 비정질 실리콘의 사용은 다른 가능한 유용성들 중, 일부 경우에 제조 프로세스를 단순화할 수 있고 및/또는 비용을 줄일 수 있다. 일부 실시 형태들에서, 피스톤(202)은 축퇴적으로 도핑될 수 있다. 일부 실시 형태들에서, 피스톤(202)은 SiP+로 형성된다.
도 2b에 나타난 바와 같이, 트랜스퍼 웨이퍼(201)는 접합 프로세스의 결과로서 CMOS 웨이퍼와 모놀리식으로 통합될 수 있다. 다음에, 도 2c에 나타난 바와 같이, 기저 층(132), 절연층(134) 및 층(204)은 웨이퍼 연마, 그 다음 에칭, 그 다음 매립 산화물의 제거에 의해, 또는 임의의 다른 적절한 방식으로 제거될 수 있다. 따라서 결과물은 캐비티(130)를 덮는 피스톤(202)을 포함할 수 있다. 피스톤(202)과 층(138)은 도시된 바와 같이, 멤브레인을 형성할 수 있고, 그러므로 피스톤 멤브레인이라고 생각할 수 있다. 피스톤 멤브레인은 두께 T1을 가진 주변(또는 외측)부와 두께 T2를 가진 중심부를 가질 수 있다. 일부 실시 형태들에서, T1은 가능한 한 얇게 될 수 있고, 그리고 예를 들어, 대략 1 미크론과 대략 10 미크론 사이에 있을 수 있다. 피스톤(202)은 폭 WP를 가질 수 있다. 일부 실시 형태들에서, 폭 WP는 전극(116)의 폭 W1과 실질적으로 동일할 수 있다. 그러나, WP가 일부 실시 형태들에서 W1보다 크거나 일부 실시 형태들에서 W1보다 작을 수 있듯이, 모든 실시 형태들이 이러한 점에서 제한되지는 않는다.
치수들의 비-제한적 예들로서, 도 2c에 설명된 캐비티(130)는 여기에서 이전에 설명된 임의의 캐비티 치수 또는 임의의 다른 적절한 치수를 가질 수 있다. 예를 들어, D1과 W2는 그들 치수들에 대해 다양한 임의의 전술된 값들을 가질 수 있다.
두께 T1은 T1에 대해 전술된 임의의 값들 또는 TM에 대해 전술된 임의의 값들일 수 있다. 마찬가지로, 두께 T2는 TM 과 관련하여 전술된 임의의 값들 또는 임의의 다른 적절한 값들을 가질 수 있다. 일부 실시 형태들에서, 두께 T1은 가능한 한 작게 될 수 있고, 두께 T2는 이전에 TM과 관련하여 설명된 임의의 값들을 가정할 수 있다. 예를 들어, 두께 T2는 1 미크론과 대략 100 미크론 사이, 대략 10 미크론과 대략 50 미크론 사이, 그와 같은 범위들 내의 임의의 값, 또는 임의의 다른 적절한 값들일 수 있다.
캐비티를 덮는 피스톤 멤브레인을 형성하기 위한 비-제한적 대안 프로세스는 도 3a-3b에서 설명되고, 여기서 피스톤의 더 두꺼운 중심부는 멤브레인의 상면에 있다. 프로세스는 도 1k의 구조로 시작할 수 있고, 그로부터 도 3a에 나타난 바와 같이 패시베이션층(302)이 추가된다. 패시베이션층은 CMOS 웨이퍼에 대한 손상을 방지하기 위해 충분히 낮은 온도에서 형성될 수 있는 실리콘 질화물(Si3N4) 또는 다른 적절한 표면 안정화 재료일 수 있다.
패시베이션층(302)은 그리고 나서 피스톤 멤브레인을 위한 중심부(304)를 만들기 위해 도 3b에 도시된 바와 같이 적절히 에칭될 수 있다. 이 실시 형태에서 중심부(304)가 층(136)의 것과는 상이한 재료로 형성된다는 것이 주목되어야 한다.
도 3b 의 피스톤 멤브레인은 두께 T3을 가진 외측부를 가질 수 있고 중심부는 두께 T4를 가질 수 있다. 두께 T3은 이전에 T1과 관련하여 설명된 임의의 값들일 수 있는 반면, T4는 이전에 T2와 관련하여 설명된 임의의 값들일 수 있다.
피스톤 멤브레인을 형성하기 위한 추가적 대안 프로세스는 도 4a-4c에서 설명된다. 프로세스는 도 1h의 것과 유사하거나, 실질적으로 같거나, 또는 동일한 구조로 시작할 수 있다. 그러나, 접촉(128)들은 도 4a-4c의 실시 형태에서 더 작은 높이를 가질 수 있다. 예를 들어, 도 1h의 접촉(128)들이 도 1h에 의해 표시된 실시 형태에서 캐비티(130)의 깊이 D1과 같은 높이일 수 있고, 따라서 D1에 대해 이전에 여기에서 설명된 임의의 값들(예를 들면, 1과 10 미크론 사이, 5 미크론 미만, 등)을 가질 수 있는 반면, 도 4a의 접촉(128)의 높이는 더 낮을 수 있다(예를 들어, 이전에 설명된 D1의 절반의 높이, D1의 4분의 1의 높이, 등). 기저 층(132), 절연층(134), 층(402)(예를 들면, 일부 실시 형태들에서 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 또는 SiP+) 및 패턴화된 층(404)을 갖는 트랜스퍼 웨이퍼는 저온 접합을 이용하여 CMOS 웨이퍼에 접합될 수 있다. 패턴화된 층(404)은 대략 1 미크론과 대략 10 미크론 사이, 대략 3 미크론과 대략 7 미크론 사이, 그 범위들 내의 임의의 값, 5 미크론 미만, 3 미크론 미만, 또는 임의의 다른 적절한 값의 두께를 가질 수 있다.
패턴화된 층(404)은 접촉(128)들과 접합하는데 적합한 재료로 형성될 수 있고, 일부 실시 형태들에서는 접촉(128)들과 동일한 재료로 형성될 수 있다. 한 실시 형태에서 패턴화된 층(404)은 TiN으로 형성될 수 있다.
도 4c에 나타난 바와 같이, 기저 층(132)과 절연층(134)은 CMOS 웨이퍼와 트랜스퍼 웨이퍼의 접합 이후에 제거될 수 있다. 그와 같은 제거는 연마, 에칭 및/또는 매립 산화물 제거, 또는 다른 적절한 기법들을 이용하여 수행될 수 있다. 일부 실시 형태들에서, 층(402)은 바람직한 멤브레인 두께로 얇아질 수 있다. 도시된 바와 같이, 최종 구조물은 멤브레인의 아래쪽에 형성된 더 두꺼운 중심부를 갖는 피스톤을 포함할 수 있다. 이러한 구성에서, 전기적 접속성은 패턴화된 층(404)으로부터 층(402)을 통하여 캐비티 측벽들에 제공될 수 있는데, 이는 그러한 컴포넌트들을 구성하는 재료들이 전기적으로 도전성일 수 있기 때문이다.
도 4a-4c의 논의로부터, 예시된 CUT가 단지 2개의 웨이퍼들과 단일 웨이퍼 접합 프로세스로 형성될 수 있다는 것을 알 수 있다. 층(402)은 피스톤 멤브레인(402와 404의 조합)의 형성이 단일 트랜스퍼 웨이퍼로부터 형성되게 할 수 있는 일부 실시 형태들에서 에치 스톱으로서 기능할 수 있다. 따라서, 프로세스는 3개 이상의 웨이퍼들과 다중 웨이퍼 접합 단계들이 피스톤 멤브레인을 형성하는데 사용되었던 경우에 비해 상대적으로 단순하고 상대적으로 적은 수의 프로세싱 단계들을 포함할 수 있다.
본 출원의 양태에 따른 초음파 트랜스듀서의 일부로서 형성될 수 있는 또 다른 구조는, 일부 실시 형태들에서 분리 포스트로 기능할 수 있고 다양한 유용성들을 제공할 수 있는 멤브레인 스톱이다. 멤브레인 스톱들은 멤브레인이 더 쉽게 캐비티(콜랩스(collapse)로서 지칭됨)의 바닥에 접촉할 수 있도록 캐비티의 깊이를 효과적으로 변경할 수 있고, 초음파 트랜스듀서의 주파수 동작을 변경할 수 있다. 즉, 멤브레인이 충분히 더 아래로 당겨질 때, 그것은 캐비티의 바닥과 접촉하게 한다. 그와 같은 작동은 멤브레인이 캐비티의 바닥과 부딪치거나 접촉함으로써 특정 공진 모드들을 약화시키고, 그로 인해 트랜스듀서의 주파수 응답을 넓힐 수 있기 때문에 유리할 수 있다. 그러나, "전하 트래핑" 효과가 존재하며, 여기서 전하는 결국 트랜스듀서의 전극들 상에 퇴적되고, 그로 인해 트랜스듀서의 동작 특성을 변경하고(예를 들어, 필요한 바이어스 전압을 증가시키고), 히스테리시스를 야기한다. 멤브레인 스톱들은 실질적으로 전하 트래핑 효과와 히스테리시스 문제들을 줄이면서, 멤브레인을 "바텀 아웃(bottoming out)"시키는 유용성을 제공할 수 있다. 멤브레인 스톱들을 가진 초음파 트랜스듀서들은 그와 같은 멤브레인 스톱들이 결핍된 초음파 장치들보다 콜랩스 후에 더 믿을 만할 수 있다. 더욱이, 멤브레인 스톱이 멤브레인이 캐비티의 최하단부에 접촉하는 것을 방지할 수 있기 때문에, 절연이 모든 실시 형태들에서 캐비티의 바닥면에 형성될 필요가 없고, 따라서 이는 초음파 트랜스듀서를 제조할 시에 프로세싱 단계들과 시간을 감소시킬 수 있다. 그러나, 캐비티의 바닥면의 절연체는 멤브레인과 캐비티의 바닥과의 사이의 예기치 않는 접촉의 경우에(임의의 멤브레인 스톱에도 불구하고) 및/또는 캐비티 양단의 전기 방전을 방지하기 위해 이용될 수 있다.
멤브레인 스톱들은 초음파 트랜스듀서의 다양한 위치들에 형성될 수 있다. 예를 들어, 멤브레인 스톱들은 초음파 트랜스듀서의 캐비티의 바닥에 형성될 수 있다. 일부 실시 형태들에서, 멤브레인 스톱들은 초음파 트랜스듀서의 멤브레인의 바닥(예를 들면, 트랜스퍼 웨이퍼로부터 이송된 멤브레인의 바닥측)에 형성될 수 있다. 다른 실시 형태들에서, 멤브레인 스톱들은 캐비티의 바닥과 초음파 트랜스듀서의 멤브레인의 바닥 둘 다에 형성될 수 있다. 비-제한적 예들이 이제 설명된다.
도 5는 도 1k의 것의 대안적인 초음파 트랜스듀서를 설명한다. 도시된 바와 같이, 초음파 트랜스듀서는 캐비티(130)의 바닥에 형성된 멤브레인 스톱(502)의 추가와 함께 도 1k의 구조를 포함한다.
멤브레인 스톱(502)은 도 1d와 1e의 스테이지들 사이에 형성될 수 있다. 즉, 1d 단계에 이어서, 멤브레인 스톱은 전극(116) 상에 퇴적되고 패턴화될 수 있다. 도 1e-1k의 프로세싱 단계들은 그리고 나서 도 5의 구조에 도달하도록 수행될 수 있다.
본 출원의 양태에 따르면, 초음파 트랜스듀서는 피스톤 멤브레인과 하나 이상의 멤브레인 스톱들을 가질 수 있다. 비-제한적 예들은 이전에 설명된 도 4c 및 5의 특징들을 결합시킨 도 6과 관련하여 설명된다.
도 1a-1k는 초음파 트랜스듀서의 멤브레인의 바닥측에 접속을 만드는 매립형 전기 접촉의 하나의 비-제한적 예를 설명한다. 그러한 비-제한적 예에서, 도전성 접촉은 또한 초음파 트랜스듀서의 캐비티의 측벽인데, 이는 초음파 트랜스듀서가 도전성 측벽들을 가지고 있었다는 것을 의미한다. CMOS 웨이퍼로부터 초음파 트랜스듀서의 멤브레인의 아래측으로 직접적인 전기 접촉을 만들기 위한 대안적 구성은 매립형 비아를 이용하는 것이다. 도 7a-7h는 비-제한적 예를 설명한다.
도 1a-1c의 프로세싱 단계들은 수행될 수 있다. 그리고 나서, 도 7a에 나타난 바와 같이, 절연층(702)이, 예를 들어 고밀도 플라즈마 증착을 이용하여 퇴적될 수 있다. 절연층(702)은 SiO2 또는 임의의 다른 적절한 절연체일 수 있다. 절연층은 예를 들어, CMP에 의해 평면화될 수 있다.
도 7b에 나타난 바와 같이, 하나 이상의 비아(704)들은 예를 들어, 에치 스톱으로 기능할 수 있는 제2 금속화층(108)에 안착하도록 에칭될 수 있다. 선택적으로, 라이너 재료(예를 들면, TiN)(706)의 상대적으로 얇은 층은 적합하게 퇴적될 수 있고, 따라서 비아(704)들과 CMOS 웨이퍼의 상부면을 커버한다.
도 7c에 나타난 바와 같이, 비아들은 그리고 나서, 예를 들어 텅스텐(W)과 같은 도전성 재료의 층을 퇴적함으로써 도전성 플러그(708)들로 채워질 수 있다. 도 7d에 나타난 바와 같이, 도전층은 에칭백될 수 있다.
도 7e에서, 캐비티(130)는 그리고 나서 절연층(702)으로부터 에칭될 수 있어, 내부에 매립된 도전성 플러그들(즉, 도전성 플러그(708)들)을 갖는 측벽(710)들을 남기게 된다.
도 7f에서, CMOS 웨이퍼의 상부 표면은 절연층(712)으로 커버될 수 있는데, 이 절연층(712)은 이후 웨이퍼 접합을 대비하여 측벽(710)들의 상단들로부터 제거될 수 있다.
도 7g에서, 도 1i의 트랜스퍼 웨이퍼와 유사하거나 동일할 수 있지만 층(138)이 결핍되어 있는 트랜스퍼 웨이퍼(711)는 CMOS 웨이퍼와 결합된 웨이퍼일 수 있다. 도 7h에 나타난 바와 같이, 기저 층(132)과 절연층(134)은 그 다음 적절한 기법에 의해 제거될 수 있고, 따라서 멤브레인(714)을 남기게 된다.
도 7g에 설명된 접합은 플러그(708)들이 플러그들의 상단의 층(136)과 직접 접촉되게 하고, 즉 라이너가 교점에서 플러그(708)와 층(136) 사이에 형성될 수 없음을 알 수 있다. 일부 실시 형태들에서, 층(136)은 실리콘(예를 들면, 단결정, 다결정, 또는 비정질)일 수 있다. 종래의 프로세싱 기법들은 예를 들어, 텅스텐으로 형성된 플러그 사이의 그러한 직접 접속을 회피하려고 시도하는 동안, 출원인들은 그러한 직접 접속이 직접 접속이 플러그와, 고품질 집적 회로들을 지원하는데 사용되지 않은 층(예를 들면, 층(136))과의 사이에 있는 시나리오들에서 수용될 수 있다는 것을 알 수 있다. 오히려, 층(136)이 멤브레인을 형성하는데 사용되고 있기 때문에, 플러그(708)로부터 층(136)으로 재료의 확산은 일부 실시 형태들에서 수용 가능할 수 있다.
도 8a-8b는 도 7h의 구조로부터 피스톤을 형성하기 위한 방법을 설명한다. 즉, Si3N4 또는 임의의 다른 적절한 표면 안정화 재료의 패시베이션층(802)은 멤브레인(714) 위에 퇴적될 수 있다. 그리고 나서, 도 8b에 나타난 바와 같이, 패시베이션층(802)은 적절히 패턴화될 수 있다.
도 9a-9b는 캐비티가 내부에 매립형 비아를 갖는 비도전성 측벽들과 경계 지워진 CMOS 웨이퍼에서 캐비티 위에 피스톤 멤브레인을 형성하는 대안적 방식을 설명한다. 도 9a에 나타난 바와 같이, 도 7f의 구조는 층(138)을 제외하고 도 2b와 관련하여 이전에 설명된 타입과 유사한 트랜스퍼 웨이퍼(1803)와 접합될 수 있다. 기저 층(132), 절연층(134) 및 층(204)은 이전에 도 2c와 관련하여 설명된 것처럼 제거될 수 있다.
본 출원의 일부 실시 형태들은 CMOS 웨이퍼에서 캐비티들 위에 멤브레인들을 제조하기 위한 그리고 멤브레인의 상면에 접촉을 만드는 매립형 비아를 갖기 위한 실용적인 방법들을 제공한다. 도 10a-10h는 한 예를 설명한다.
도 7a의 구조를 시작으로, 절연층(702)은 적어도 부분적으로 캐비티(130)를 규정하는 측벽(1002)들을 형성하기 위해 도 10a에 나타난 바와 같이 패턴화될 수 있다. 도 10b에서는, 절연체(예를 들면, SiO2)(1004)가 퇴적되고 나서 CMP가 수행되어 또 다른 웨이퍼와 접합하기 위한 측벽(1002)들의 상면을 마련할 수 있다.
도 10c에 나타난 바와 같이, 웨이퍼 접합은 그리고 나서 CMOS 웨이퍼와 제2 웨이퍼로 실행될 수 있다(예를 들면, 트랜스퍼 웨이퍼). 트랜스퍼 웨이퍼는 이전에 도 7g와 관련하여 설명된 것과 동일한 타입일 수 있지만, 다른 타입의 트랜스퍼 웨이퍼들 또한 가능하다. 접합 프로세스는 CMOS 웨이퍼 상에 임의의 실리콘 회로(예를 들면, IC들)를 보존할 수 있는 저온(예를 들면, 450℃ 미만) 직접 접합 프로세스일 수 있다.
도 10d에 나타난 바와 같이, 기저 층(132)과 절연층(134)은 제거될 수 있는데, 예를 들어, 그와 같은 제거에 대해 이전에 설명된 임의의 기법을 이용하여 제거될 수 있다. 따라서, 멤브레인(1006)은 CMOS 웨이퍼와 모놀리식으로 통합될 수 있고 캐비티(130)를 덮는다.
도 10e에 나타난 바와 같이, 비아(1008)들은 멤브레인(1006)과 측벽(1002)들을 통하여 형성될 수 있고, 접촉(118)들 위에서 멈춘다. 에치는 선택적 에치일 수 있고, 깊은 반응성 이온 에칭(DRIE), 또는 임의의 다른 적절한 에칭과 같이, 방향성을 가질 수 있다. 라이너(1010)는 그리고 나서 비아들 내에서 그리고 멤브레인(1006)의 상면에 형성될 수 있다. 라이너는 도전성일 수 있고, 금속일 수 있고, 일부 실시 형태들에서 TiN이지만, 다른 재료들이 대안적으로 이용될 수 있다.
도 10f에 나타난 바와 같이, 플러그(1012)들은 그리고 나서 적절한 퇴적 및 에칭백에 의해 비아(1008)들 내에 형성될 수 있다. 예를 들어, 플러그(1012)들은 텅스텐으로 구성될 수 있으며, 비아(1008)들을 채우기 위해 텅스텐을 퇴적시킨 다음 라이너(1010)(예를 들면, TiN)를 에치 스톱으로 사용하여 텅스텐을 에칭백함으로써 형성될 수 있다.
다음에, 도 10g에서, 층(1014 및 1016)들은 멤브레인(1006)의 상면에 퇴적될 수 있다. 층들은 패시베이션층을 포함할 수 있다. 예를 들어, 층(1014)은 SiO2 또는 임의의 다른 적절한 패시베이션층일 수 있다. 층(1016)은 또한 패시베이션층일 수 있고, 일부 실시 형태들에서는 Si3N4이다.
따라서, 도 10g는 CMOS 웨이퍼와 모놀리식으로 통합된 멤브레인을 통해(그리고 그러므로 멤브레인의 상면에) 전기적 접촉을 제공하는 초음파 트랜스듀서의 구성을 설명하는데, 여기서 접촉은 CMOS 웨이퍼의 캐비티의 측벽 내에 매립된 비아에 의해 적어도 부분적으로 형성된 도전성 경로를 포함한다. 선택적으로, 도 10h에 나타난 바와 같이, 층들(1014및 1016)은 피스톤 멤브레인(1018)을 규정하도록 패턴화될 수 있다.
도 10h의 피스톤 멤브레인(1018)은 도 10a-10g의 프로세싱 단계들을 이용하여 형성될 수 있는 피스톤 멤브레인의 비-제한적 예이다. 피스톤 멤브레인은 여기에서 이전에 설명된 임의의 값들을 T1으로 가정한 두께를 갖는 외측부(멤브레인이 측벽(1002)들과 접촉하고 있는 곳에 가까운)와 여기에서 이전에 설명된 임의의 값들을 T2로 가정한 두께를 갖는 중심부를 가질 수 있다. 예로서, 중심부는 50 미크론 미만의 두께를 가질 수 있다. 대안으로서, 일부 실시 형태들에서 피스톤이 도 10h에 도시된 것보다 더 두껍게 되는 것이 바람직할 수 있다. 도 11은 비-제한적 예를 설명한다.
도시된 바와 같이, 도 11의 피스톤 멤브레인(1102)은 도 10h의 피스톤 멤브레인(1018)보다 더 두꺼울 수 있지만(예를 들면, 1.5배의 두께, 2배의 두께, 3배의 두께, 또는 임의의 다른 적절한 두께), 초음파 트랜스듀서의 나머지는 도 10h에 설명된 것과 실질적으로 동일할 수 있다. 그러한 구성은 도 10g의 실시 형태에서보다 도 11의 실시 형태에서 층(1016)을 더 큰 두께로 형성함으로써 달성될 수 있다.
CMOS 웨이퍼의 금속화층으로부터 멤브레인의 상면으로 전기적 접촉을 만들기 위한 추가적 대안 구성으로서, 도 12는 도 10e의 구조에 실질적으로 대응하는 실시 형태를 설명한다. 그러나, 도 12의 실시 형태에서, 라이너(1010)는 도 10e의 실시 형태에서의 것보다 더 두꺼울 수 있다. 예를 들어, 라이너(1010)는 도 10e의 실시 형태에서 1 미크론 미만일 수 있지만, 도 12의 실시 형태들에서는 대략 2 미크론과 3 미크론 사이에 있을 수 있다. 도 12에서의 라이너(1010)는 그리고 나서 임의의 도전성 플러그가 비아들 내에 형성되는 것 없이, 중요한 전기적 접촉의 역할을 할 수 있다. 그러한 구성은 비아들 내에 플러그들을 형성하는 것과 관련된 추가적 프로세싱 단계들을 회피함으로써 초음파 트랜스듀서의 프로세싱을 단순화할 수 있다.
일부 실시 형태들에서, 상면 전기 접촉들을 갖지만 내장된 전기적 접촉들이 없는 CUT들이 제공된다. 본 출원의 양태들은 그와 같은 CUT들의 여러 상이한 설계들을 제조하는 실용적, 비용 효율적 방식들을 제공한다. 일부 비-제한적 예들은 이제 설명된다.
도 13a-13i는 상면 전기 접촉을 갖는 CUT를 제조하기 위한 프로세스의 제1 비-제한적 실시 형태를 설명한다. 도 1a의 구조로부터 시작할 때, 제2 금속화층(108)은 전극(1302)을 형성하기 위해 도 13a에 나타난 바와 같이 패턴화될 수 있다.
도 13b에 나타난 바와 같이, 절연층(1304)은 그리고 나서 퇴적될 수 있다. 절연층은 일부 실시 형태들에서는, 예를 들어 TEOS 또는 다른 적절한 퇴적 기술에 의해 형성된 SiO2일 수 있다.
도 13c에 나타난 바와 같이, 절연층(1304)은 측벽들을 갖는 캐비티(1308) 또는 캐비티를 적어도 부분적으로 규정하는 스페이서(1306)들을 형성하도록 에칭될 수 있다. 절연층의 임의의 적절한 에치가 수행될 수 있다. 일부 실시 형태들에서, 에치는 선택적 에치일 수 있고 제2 금속화층(108)은 에치 스톱으로 기능할 수 있다. 예를 들어, 제2 금속화층(108)은 에치 스톱으로서 기능할 수 있는 TiN(예를 들면, 상부 표면 상의 TiN 라이너)을 포함할 수 있다.
도 13d에 나타난 바와 같이, 절연층(1309)(예를 들면, SiO2)은 그리고 나서 퇴적될 수 있다. CMOS 웨이퍼는 표면 처리를 수행함으로써 평면화되고(예를 들어, CMP를 이용하여) 웨이퍼 접합을 위해 준비될 수 있다. 따라서, 절연층(1309)은 측벽(1306)들의 상단으로부터 제거될 수 있다.
웨이퍼 접합은 그리고 나서 도 10c에서 이전에 설명된 타입의 트랜스퍼 웨이퍼, 또는 임의의 다른 적절한 웨이퍼를 이용하여 도 13e에서 실행될 수 있다. 트랜스퍼 웨이퍼의 기저 층(132)과 절연층(134)은 그리고 나서 도 13f에 나타난 바와 같이 이전에 설명된 방식들로 제거될 수 있고, 이는 캐비티(1308)을 밀봉하는 멤브레인(1310)을 남기게 된다. 이러한 실시 형태에서 전극(1302)이 캐비티(1308)보다 더 넓다는 것을 알 수 있다. 예를 들어, 캐비티는 여기에서 이전에 설명된 임의의 값들을 W2로 가정한 폭을 가질 수 있고, 전극(1302)은 그 폭보다 2 미크론 클 수 있고, 그 폭보다 5 미크론 클 수 있으며, 그 폭보다 10 미크론 클 수 있고, 그 폭보다 더 큰 1과 15 미크론 사이, 또는 임의의 다른 적절한 값일 수 있다.
도 13g에 나타난 바와 같이, 접촉(1312)들은 멤브레인(1310)의 상면에 형성될 수 있다. 접촉들은 임의의 적절한 구조를 가질 수 있다. 일부 실시 형태들에서, 접촉들은 금속화층을 멤브레인의 상면에 형성한 다음 도시한 구조에 도달하도록 금속화층을 패턴화함으로써 형성될 수 있다. 금속화층은 예를 들어, 제2 금속화층(108)과 관련하여 이전에 설명된 3가지 층상 구조 또는 임의의 다른 적절한 구조를 갖는 다중-층을 포함할 수 있다. 따라서, 비-제한적 예로서, 접촉(1312)들은 상부 및 하부 TiN층들 사이에 끼어있는 알루미늄의 층을 포함할 수 있지만, 다른 구성들이 가능하다.
도 13h에 나타난 바와 같이, 패시베이션 단계는 그리고 나서 예를 들어, 층들(1314 및 1316)을 퇴적함으로써 수행될 수 있다. 층(1314)은 예를 들어, SiO2로 구성되는 절연층일 수 있다. 층(1316)은 Si3N4 또는 임의의 다른 적절한 재료로 형성될 수 있다.
도 13i에 나타난 바와 같이, 층(1314 및 1316)들은 그리고 나서 패시베이트된 접촉(1318)들을 멤브레인(1310)의 상면에 형성하도록 패턴화될 수 있다.
도 14는 도 13i의 것에 대안적인 CUT를 설명한다. 도 13i의 CUT와 유사하더라도, 도 14의 CUT는 캐비티 측벽들과 함께 캐패시턴스를 감소시킬 수 있는 캐비티(1308)만큼 넓지 않은 바닥 전극(1402)을 갖는다. 예를 들어, 캐비티(1308)는 여기에서 이전에 설명된 임의의 값들을 W2로 가정한 폭을 가질 수 있고 전극(1402)은 3/4 크기이거나, 1/2 크기이거나, 1/3 크기이거나, 또는 임의의 다른 적절한 값의 폭을 가질 수 있다. 도 13d에 퇴적된 절연층이 더 좁은 전극 때문에 도 13c 중에 가능한 오버-에치를 고려하기 위해 도 14의 CUT를 제조하는 상황에서 더 두꺼울지라도, 도 14의 CUT를 제조하는데 사용된 프로세싱 단계들은 도 13i의 CUT를 제조하는데 사용된 것들과 실질적으로 동일할 수 있다. 예를 들어, 도 13d에서 퇴적된 절연층은 도 13i의 CUT를 제조하는데 사용된 두께의 2배 두께이거나, 3배 두께이거나, 또는 임의의 다른 적절한 두께일 수 있다.
이전에 설명된 것처럼, 일부 실시 형태들에서 CUT는 피스톤을 포함할 수 있고, 그와 같은 피스톤들을 제조하기 위한 프로세스들이 여기에서 설명된다. 추가적인 비-제한적 예로서, 도 15의 CUT는 피스톤(1502)을 포함하도록 제조될 수 있다. 예시된 CUT는 도 14에 도시된 것과 유사하다. 그러나, 패터닝 층(1314 및 1316)들에서, 그 층들의 일부는 피스톤 구조를 형성하기 위해 멤브레인(1310)의 중심 위의 제 자리에 남아 있을 수 있다.
다양한 두께들의 피스톤들은 다른 가능한 고려 중에, 주파수 응답, 전력 처리 능력, 및 강건성의 관점에서, 다양한 초음파 트랜스듀서 동작을 제공하는 것이 바람직할 수 있다. 더 두꺼운 피스톤을 가지며, 도 15의 것에 대안적인 CUT 구성은, 도 16a 및 16b와 관련하여 설명된다.
도 16a의 구조는 이전에 설명된 도 13h의 구조와 유사하다. 그러나, 층(1314 및 1316)들은 도 15에 제공된 것보다 더 두꺼운 피스톤을 형성하는 것을 예상하여 도 16a의 실시 형태들에서 더 큰 두께들로 형성될 수 있다. 예를 들어, 층(1314 및 1316)들 각각은 대략 2와 20 미크론의 사이, 대략 3과 10 미크론 사이, 그 범위들 내의 임의의 값, 또는 임의의 다른 적절한 값일 수 있다.
도 16b에서, 층(1314 및 1316)들은 패시베이트된 접촉(1602)들과 피스톤(1604)을 형성하기 위해 적절한 에칭 기술을 이용하여 패턴화될 수 있다.
도 16b의 CUT는, 이전에 설명한 바와 같이, 캐비티의 폭보다 작은 폭을 갖는 전극(1402)을 갖는 것이 주목된다. 그러나, 도 16b의 피스톤 구성은 CUT의 캐비티와 같은 폭이거나 그 보다 더 큰 폭을 갖는 전극을 갖는 CUT의 일부로서 대안적으로 형성될 수 있다.
도 17a-17c는 캐비티 하부의 전극의 폭과 일치하는 폭을 갖는 피스톤 멤브레인을 포함하는, 도 15와 16b의 것에 대안적인 CUT 설계를 제조하는 비-제한적 방식을 설명한다.
도 17a에 나타난 바와 같이, 프로세스는 CMOS 웨이퍼와 모놀리식으로 통합된 멤브레인(1704)으로 밀봉된 밀봉형 캐비티(1702)를 갖는 구조로 시작할 수 있다(예를 들어, 여기에서 설명된 임의의 적절한 프로세싱 단계들을 이용하여). 전극(1706)은 캐비티 바로 밑에 배치될 수 있다. 접촉(1312)들은 이전에 설명된 방식으로 형성될 수 있다. 절연층(1708)은 멤브레인(1704)과 접촉(1312)들의 상면 상부에 퇴적될 수 있다. 절연층(1708)은 SiO2 또는 다른 적절한 절연 재료일 수 있다.
도 17b에 나타난 바와 같이, 절연층(1708)은 패턴화될 수 있고 그리고 나서 층(1710)은 멤브레인(1704)의 상면에 퇴적될 수 있다. 층(1710)은 일부 실시 형태들에서 패시베이션층으로 기능할 수 있고, Si3N4 또는 다른 적절한 패시베이션 재료로 형성될 수 있다.
도 17c에 나타난 바와 같이, 층(1710)은 패시베이트된 접촉(1712)들과 피스톤(1714)을 형성하도록 패턴화될 수 있다. 층(1710)은 그것이 패시베이트된 접촉(1712)의 절연층(1708)을 완전히 커버하도록, 즉 층(1710)이 멤브레인(1704)의 상부 표면까지 확장하도록 패턴화될 수 있다는 것을 알 수 있다. 이러한 방식으로, 층(1710)은 습기가 절연층(1708)을 통과하는 것을 방지하고 접촉(1312)들을 손상(예를 들어, 부식)시키는 것을 방지할 수 있다.
이전에 설명된 것처럼, 일부 실시 형태들에서 피스톤 멤브레인이 저온 웨이퍼 접합에 의해 처음에 트랜스퍼 웨이퍼 상에 형성되고 CMOS 웨이퍼와 모놀리식으로 통합된 피스톤 멤브레인을 갖는 CUT들을 제조하기 위한 프로세스들이 제공된다. 이러한 방식으로 형성되고 멤브레인에 상면 전기 접촉들을 갖는 CUT의 비-제한적 예는 도 18a-18e와 관련하여 설명된다.
도 18a에 나타난 바와 같이, 그러한 CUT를 제조하기 위한 프로세스는 도 2a 의 트랜스퍼 웨이퍼(201)(즉, 층들(132, 134, 202 및 204)를 갖지만, 층(138)이 결핍된 층)에 대해 이전에 기술된 몇몇 동일한 층들을 갖는 트랜스퍼 웨이퍼(1803)와 CMOS 웨이퍼(1801)를 접합시키는 웨이퍼에 의해 시작될 수 있다. CMOS 웨이퍼는 전극(1805)과 측벽(1807)들을 포함할 수 있고, 후자는 예시된 비-제한적 실시 형태에서 절연층들(1809 및 1811)에 의해 형성될 수 있다. 웨이퍼 접합은 CMOS 웨이퍼 상의 실리콘 회로와 같은 구조들을 보존하기에 적절한 저온 접합 프로세스일 수 있고, 밀봉형 캐비티(1813)를 만들 수 있다. 도시된 바와 같이, 이러한 실시 형태에서 전극(1805)의 폭 W5는 캐비티(1813)의 폭 W2 미만일 수 있다.
기저 층(132), 절연층(134), 및 층(204)은 트랜스퍼 웨이퍼(1803)로부터 제거될 수 있는데, 그와 같은 제거에 대해 이전에 설명된 임의의 방식들로 제거된다. 그리고 나서, 도 18b에 나타난 바와 같이, 예를 들어 제2 금속화층(108)과 관련하여 이전에 설명된 구조를 갖는 금속층(1802)이 퇴적될 수 있다.
도 18c에 나타난 바와 같이, 금속층(1802)은 접촉(1804)들을 형성하도록 패턴화될 수 있고 절연층(예를 들면, SiO2)(1806)은 퇴적될 수 있다.
도 18d에 나타난 바와 같이, 절연층(1806)은 패턴화될 수 있고 그리고 나서 층(1808)은 패시베이션층으로서 퇴적될 수 있다. 일부 실시 형태들에서, 층(1808)은 Si3N4일 수 있지만, 다른 재료들이 이용될 수 있다. 도 18e에 나타난 바와 같이, 층(1808)은 그것이 피스톤(202)을 터치하고, 따라서 완전히 층(1806)의 잔류부를 커버하는 방식으로 패턴화될 수 있다. 이러한 방식으로, 층(1808)은 습기가 절연층(1806)을 통과하는 것을 방지할 수 있고 접촉(1804)들을 손상(예를 들어, 부식)시키는 것을 방지할 수 있다.
도 19a-19b는 CUT의 캐비티 밑의 전극의 폭과 일치하는 피스톤 폭을 가진 피스톤 멤브레인을 갖는 CUT를 제조하기 위한 프로세스를 설명한다. 도 19a에 나타난 바와 같이, 프로세스는 캐비티 밑의 전극(1902)이 더 좁을 수 있다는 것을 제외하고는 이전에 도 16a와 관련하여 설명된 것과 유사한 구조로 시작할 수 있다.
도 19b에 나타난 바와 같이, 층들(1314 및 1316)은 전극(1902)의 폭 W4와 동일하거나 거의 동일한 폭 W3을 갖는 피스톤(1904)을 형성하도록 패턴화될 수 있다.
이전에 설명된 것처럼, 일부 실시 형태들에서 CUT는 멤브레인 스톱을 포함할 수 있다. 멤브레인 스톱은 일부 실시 형태들에서 CUT의 캐비티의 바닥에 위치될 수 있다. CUT의 멤브레인의 상면에 전기적 접촉들을 가진 그러한 CUT의 비-제한적 예는 도 20a-20i와 관련하여 도시된다.
도 20a에 나타난 바와 같이, 프로세스는 절연층(2004)에 의해 커버된 전극(2002)을 포함하는 CMOS 웨이퍼로 시작할 수 있다. 에치는 그리고 나서 측벽들 또는 스페이서들(2008)을 갖는 캐비티(2006)를 형성하기 위해 도 20b에 나타난 바와 같이 수행될 수 있다.
다음에, 도 20c에서, 절연층(2010)이 퇴적될 수 있다. 절연층(2010)은 SiO2 또는 임의의 다른 적절한 절연 재료일 수 있다. 절연층(2010)은 캐비티(2006) 내에 멤브레인 스톱(2012)을 형성하기 위해 도 20d에 나타난 바와 같이 패턴화될 수 있다.
도 20e에 나타난 바와 같이, 절연층(예를 들면, SiO2)(2014)이 퇴적될 수 있다. 절연층(2014)은 CUT(도 20i에 도시됨)의 멤브레인이 바텀 아웃되는 경우에 전기 단락을 방지하도록 행할 수 있다. 그러나, 멤브레인 스톱(2012) 자체가 절연 재료로 형성될 수 있기 때문에, 절연층(2014)은 일부 실시 형태들에서 생략될 수 있다.
절연층(2014)의 퇴적 후에, CMOS 웨이퍼는 평면화될 수 있고(예를 들어, CMP를 이용하여) 표면이 웨이퍼 접합을 위해 준비된다. 따라서, 절연층(2014)은 측벽(2008)들의 상단으로부터 제거될 수 있다.
도 20f에 나타난 바와 같이, 웨이퍼 접합은 그리고 나서 도 7g 과 관련하여 이전에 설명된 타입의 트랜스퍼 웨이퍼(711)(예를 들면, 일부 실시 형태들에서 단결정 실리콘, 폴리실리콘 또는 비정질 실리콘으로 형성된, 기저 실리콘 기판, 매립형 산화물 층, 및 실리콘 멤브레인 층을 갖는 다층 웨이퍼)와 CMOS 웨이퍼를 접합시키도록 수행될 수 있다. 웨이퍼 접합 프로세스는 CMOS 웨이퍼 상에 CMOS 구조들(예를 들면, IC들)을 보존하기 위해 저온 프로세스(예를 들면, 450℃ 미만)일 수 있다. 웨이퍼 접합 프로세스는 밀봉형 캐비티(2026)를 생성할 수 있다.
도 20g에 나타난 바와 같이, 기저 층(132)과 절연층(134)이 제거될 수 있고(그와 같은 층들을 제거하기 위해 이전에 여기에서 설명된 임의의 기법을 이용하여) 금속화층(2016)이 퇴적될 수 있다. 금속화층(2016)은 일부 실시 형태들에서 제2 금속화층(108)과 동일한 구성을 가질 수 있지만, 대안적 구성들이 가능하다.
도 20h에 나타난 바와 같이, 금속화층(2016)은 접촉(2018)들을 형성하도록 패턴화될 수 있고, 층들(2020 및 2022)이 퇴적될 수 있다. 일부 실시 형태들에서, 층들(2020 및 2022)은 패시베이션층들의 역할을 할 수 있고, 각각 SiO2 및 Si3N4로 형성될 수 있다.
도 20i에 나타난 바와 같이, 층들(2020 및 2022)은 패시베이트된 접촉(2024)들을 CUT의 멤브레인의 상면에 생성하도록 패턴화될 수 있다. 패시베이트된 접촉(2024)들은 전기 신호들을 멤브레인에 제공하고 및/또는 멤브레인으로부터 전기 신호들을 수신하는데 사용될 수 있다. 작동 시에, 멤브레인은 진동할 때 멤브레인 스톱(2012)을 접촉시킬 수 있다. 멤브레인 스톱(2012)은 멤브레인 스톱들에 대해 이전에 설명된 방식으로 CUT의 주파수 동작을 변경할 수 있다.
도 21a-21f는 CUT의 멤브레인에 대한 멤브레인 스톱과 상면 전기 접촉들을 갖는 CUT를 제조하기 위한 대안적인 프로세스를 설명한다. 이러한 실시 형태에서, 멤브레인 스톱은 CUT의 캐비티의 바닥에서보다 오히려 CUT의 멤브레인의 아래쪽에 있을 수 있다.
프로세스는 웨이퍼 접합을 위해 준비된 CMOS 웨이퍼로 도 21a에 나타난 바와 같이 시작할 수 있다. CMOS 웨이퍼는 측벽들 또는 스페이서들(2106)을 규정하도록 패턴화된 절연층(2104) 내에 형성된 캐비티(2102)를 가질 수 있다. 제2 절연층(2108)은 전극(2110)을 커버할 수 있다.
도 21b에 나타난 바와 같이, CMOS 웨이퍼는 멤브레인 스톱(2112)을 형성하는 패턴화된 절연층을 갖는 트랜스퍼 웨이퍼에 접합될 수 있다. 도 21c에 나타난 바와 같이, 접합으로 인해 밀봉형 캐비티(2122)가 생성될 수 있다.
도 21c에 나타난 바와 같이, 기저 층(132)과 절연층(134)이 제거될 수 있어, 멤브레인(2114)이 남게 된다.
전기적 접촉(2116)들은 그리고 나서 예를 들어, 도 21d에 나타난 바와 같이, 금속화층을 퇴적 및 패턴화함으로써, 멤브레인(2114)의 상면에 형성될 수 있다. 다음에, 도 21e에서, 패시베이션층(2118)은 전기적 접촉(2116)들을 패시베이트하도록 퇴적 및 패턴화된다. 패시베이션층(2118)은 일부 실시 형태들에서 SiO2로 형성될 수 있다.
도 21f에서, 예를 들어, Si3N4로 형성된 제2 패시베이션층은 전기적 접촉(2116)들 위에 퇴적 및 패턴화된다.
따라서, 도 21f의 CUT는 멤브레인에 대한 상면 전기 접촉들을 갖는 멤브레인의 바닥측 상에 멤브레인 스톱을 포함할 수 있다. CUT를 형성하기 위한 프로세스는 저온 프로세싱 단계만을 포함하고, 따라서 IC들과 같은, CMOS 웨이퍼 상에 형성된 구조들을 보존하는 단계를 포함할 수 있다.
여기에서 설명된 구조들은 예를 들어, 초음파 촬상 애플리케이션들 및/또는 HIFU 애플리케이션들에서 초음파 트랜스듀서들로서 사용하기에 적합한 다양한 치수들을 가질 수 있다. 예를 들어, 캐비티 사이즈들(예를 들면, 폭들, 또는 좀 더 일반적인 개구 사이즈들, 및 깊이들)은 바람직한 주파수 특성을 제공하기 위해 임의의 적절한 값들을 가정할 수 있다. 멤브레인들과 피스톤 멤브레인은 마찬가지로 임의의 적절한 값들을 가정할 수 있다. 일부 실시 형태들에서, 치수들은 CUT들을 저전압 작동에 적합하게 만들도록 선택될 수 있고, 따라서 저전압 CMOS IC들과의 집적화를 용이하게 하지만, 모든 실시 형태들은 이러한 점에서 제한되지는 않는다. 예를 들어, 고전압 설계들은 또한 예를 들어, CUT들이 HIFU를 제공하도록 작동하는 맥락에서 이용될 수 있다. 저전압 작동을 위해 설계될 때, CUT는 작동하기 위한 적절한 치수, 예를 들어, 70 V 미만, 50 V 미만, 30 V 미만, 20 V 미만, 10 V 미만, 2 V와 60 V 사이, 10 V와 30 V 사이, 15 V와 25 V 사이, 그 범위들 내의 임의의 전압, 또는 임의의 다른 적절한 전압들을 가질 수 있다. 이러한 낮은 전압들에서의 작동은 이러한 낮은 전압들에서 적절히 구부리기 위해 멤브레인들을 충분히 얇게 함으로써, 적어도 부분적으로, 허용될 수 있다. 본 출원의 실시 형태들로 성취할 수 있는 멤브레인 두께들의 비-제한적 예들은 아래에서 더 설명된다.
비-제한적 예들로서, 여기에서 설명된 CUT의 캐비티들은, 대략 5 미크론과 대략 500 미크론 사이, 대략 20 미크론과 대략 100 미크론 사이, 대략 30 미크론, 대략 40 미크론, 대략 50 미크론, 그 사이의 폭들 중 임의의 폭 또는 범위, 또는 임의의 다른 적절한 폭의 폭들, 또는 보다 일반적으로는 개구들을 가질 수 있다. 일부 실시 형태들에서, 폭은 공극율, 즉 주변 구조들에 의해 소모된 영역의 크기에 비해 캐비티들에 의해 소모된 영역의 크기를 극대화하도록 선택될 수 있다.
여기에서 설명된 CUT의 캐비티들은, 예를 들어, 대략 0.05 미크론과 대략 10 미크론 사이, 대략 0.1 미크론과 대략 5 미크론 사이, 대략 0.5 미크론과 대략 1.5 미크론 사이, 그 사이의 깊이들 중 임의의 깊이 또는 범위, 또는 임의의 다른 적절한 깊이의 임의의 적절한 깊이들을 가질 수 있다. 일부 실시 형태들에서, 캐비티를 덮는 임의의 멤브레인의 캐비티 치수들 및/또는 멤브레인 두께는 멤브레인의 주파수 동작에 영향을 미칠 수 있고, 따라서 바람직한 주파수 동작(예를 들면, 멤브레인의 바람직한 공진 주파수)을 제공하도록 선택될 수 있다. 예를 들어, 일부 실시 형태들에서 대략 20 kHz와 대략 200 MHz 사이, 대략 1 MHz와 대략 10 MHz 사이, 대략 2 MHz와 대략 5 MHz 사이, 대략 50 kHz와 대략 200 kHz 사이, 대략 2.5 MHz, 대략 4 MHz, 그 사이의 주파수들의 임의의 주파수 또는 범위, 또는 임의의 다른 적절한 주파수의 중심 공진 주파수를 가진 초음파 트랜스듀서를 갖는 것이 바람직할 수 있다. 예를 들면, 장치들을, 예를 들어 의료 영상, 재료 분석을 위해, 또는 다양한 동작 주파수들이 바람직할 수 있는 다른 이유들로 인해, 공기, 가스, 물, 또는 다른 환경들에서 사용하는 것이 바람직할 수 있다. 캐비티 및/또는 멤브레인의 치수들이 그에 따라 선택될 수 있다.
여기에서 설명된 CUT들은 임의의 적절한 멤브레인 두께들을 가질 수 있다. 예를 들어, 여기에서 설명된 멤브레인들은, 100 미크론 미만, 50 미크론 미만, 40 미크론 미만, 30 미크론 미만, 20 미크론 미만, 10 미크론 미만, 5 미크론 미만, 1 미크론 미만, 0.1 미크론 미만, 그 사이의 두께들의 임의의 범위, 또는 임의의 다른 적절한 두께의 두께(예를 들면, 일반적으로 상응하는 캐비티의 깊이에 평행한 방향에서 측정된)를 가질 수 있다. 두께는 일부 실시 형태들에서 멤브레인의 바람직한 공진 주파수와 같은, 멤브레인의 바람직한 음향 동작에 기초하여 선택될 수 있다.
피스톤 멤브레인이 형성될 때, 피스톤 멤브레인의 중심부와 외측부는 임의의 적절한 두께들과 임의의 적절한 비율의 두께들을 가질 수 있다. 일부 실시 형태들에서, 멤브레인의 외측부(CMOS 웨이퍼에 멤브레인을 연결하는)는 가능한 한 얇게(예를 들면, 비-제한적 예들로서, 대략 50 nm과 대략 100 nm 사이) 만들어질 수 있다. 피스톤 멤브레인들의 중심부들은 멤브레인들에 대해 이전에 설명된 것들에 따른 임의의 두께를 가질 수 있다. 일부 실시 형태들에서, 피스톤 멤브레인들의 외측부와 중심부 둘 다는 대략 1 미크론과 대략 100 미크론 사이, 대략 10 미크론과 대략 50 미크론 사이, 그와 같은 범위들을 가진 임의의 값, 또는 임의의 다른 적절한 값들의 두께들을 가질 수 있다.
이전에 설명된 것처럼, 본 출원의 양태는 회로가 트랜스듀서의 아래에 배치되어 있는 CMOS 회로와 통합된 초음파 트랜스듀서 셀을 제공한다. 도 26은 도 1k의 초음파 트랜스듀서를 이용하여, 그러한 장치의 비-제한적 예를 설명한다.
도시된 바와 같이, 장치(2600)는 집적 회로(2602)의 첨가와 함께 도 1k의 초음파 트랜스듀서를 포함할 수 있다. 집적 회로는 CMOS 웨이퍼의 기저 층(102) 내에 형성될 수 있다. 예를 들어, 기저 층은 벌크 실리콘 층일 수 있고, 집적 회로는 하나 이상의 활성 실리콘 회로 소자들(예를 들면, 실리콘에서 도핑된 소스와 드레인 영역들을 갖는 MOS 트랜지스터들), 캐패시터들, 저항기들, 또는 다른 회로 컴포넌트들을 포함할 수 있다. 집적 회로(2602)는 전송 및/또는 수신 모드들에서 초음파 트랜스듀서를 작동시키기에 적합할 수 있다.
도시된 바와 같이, 전극(116)과 접촉(118) 모두는 집적 회로(2602)에 접속될 수 있다. 전극(116)은 예를 들어, 기저 층(102) 내의 MOS 트랜지스터의 도핑된 소스/드레인 단자를 직접적으로 접촉시킬 수 있는 예시된 비아(2604)를 통해 접속될 수 있다. 접촉(118)은 일부 실시 형태들에서 비아일 수 있는 도전성 라인(2606)에 의해 집적 회로(2602)에 접속될 수 있다. 전극(116)과 접촉(118)으로부터 집적 회로(2602)로의 접속을 만드는 다른 방식들도 가능하다.
이전에 설명되고 도 26에 나타난 바와 같이, 일부 실시 형태들에서 로컬 접속은 글로벌 접속보다는 CUT의 멤브레인에 이루어질 수 있다. 예를 들어, 접촉(118)은 예시된 CUT의 멤브레인에 로컬 접속을 제공한다. 그와 같은 로컬 접속은 로컬 접속들에 제공된 다른 잠재적 유용성들 중에, 멤브레인을 편향 배치시킴에 있어 불필요한 전기적 동작(예를 들면, 긴 신호 라인들로 일어날 수 있는 불필요한 캐패시턴스들)을 감소시키는 것이 유익할 수 있다.
일부 실시 형태들에서, CUT의 멤브레인은 편향 배치될 수 있고, 일부 그와 같은 실시 형태들에서 접촉(118)은 바이어스 신호를 공급하는데 사용될 수 있다. 그와 같은 상황들에서, 접촉(118)은 바람직한 바이어스 레벨을 제공하거나 유지하기 위해 캐패시터(도시 안됨)를 통해 집적 회로(2602)에 접속될 수 있다. 다른 바이어싱 구성들 또한 가능하다.
일부 실시 형태들에서, 전극(116)이 구동될 수 있고, 따라서 집적 회로(2602)는 전극을 구동하기 위해 적절히 접속될 수 있다. 일부 실시 형태들에서, 전극(116)은 오히려 멤브레인보다, 편향 배치될 수 있다.
따라서, 다양한 운영 시나리오들이 초음파 트랜스듀서를 위해 가능하다는 것을 알 수 있다. 집적 회로(2602)는, 멤브레인의 구동, 전극(116)의 구동을 포함하는, 다양한 작동 모드들, 또는 다른 작동 모드들을 고려하기 위해 적절한 회로(예를 들면, 스위칭 회로, 캐패시터들, 등)를 포함할 수 있다.
트랜스퍼 웨이퍼들의 다양한 예들이 다양한 실시 형태들을 사용하기 위해 여기에서 설명되었다. 일부 실시 형태들에서, 핸들 층, 매립형 산화물 층, 및 단결정 실리콘 층으로서 실리콘 벌크 웨이퍼를 갖는 종래 SOI 웨이퍼들이 이용될 수 있다. 그러나, 이전에 설명된 것처럼, 일부 실시 형태들은 폴리실리콘 또는 비정질 실리콘 층들을 갖는 트랜스퍼 웨이퍼들을 포함하여, 트랜스퍼 웨이퍼들의 선택적인 유형들을 구현시킨다. 트랜스퍼 웨이퍼들이 고품질 회로를 지원하기 위한 실리콘 층들을 제공하는데 사용되는 것보다 오히려 멤브레인들, 피스톤들, 및/또는 멤브레인 스톱들을 형성하는데 사용될 수 있기 때문에, 출원인들은 고품질 단결정 실리콘 층들이 모든 실시 형태들에 사용될 필요가 없다는 것을 알았다. 오히려, 이전에 설명된 것처럼, 멤브레인들, 피스톤들, 및 멤브레인 스톱들은 폴리실리콘, 비정질 실리콘, 산화물들, TiN, 또는 다른 적절한 재료들로 구성될 수 있다. 따라서, 출원인들은 그와 같은 재료들을 갖는 트랜스퍼 웨이퍼들이 종래 SOI 웨이퍼들 대신에 일부 실시 형태들에서 구현될 수 있고, 그와 같은 대안적인 타입들의 트랜스퍼 웨이퍼들이 종래 SOI 웨이퍼들을 형성하는데 필요한 것보다 현저하게 적은 노력과 비용으로 제조될 수 있다는 것을 알았다. 따라서, 그와 같은 상대적으로 단순한 다층 트랜스퍼 웨이퍼들의 사용은 현저하게 CUT들의 생산을 단순화할 수 있고, CUT들의 비용 절감적 대규모 생산을 감안할 수 있다.
여기에서 설명된 트랜스퍼 웨이퍼들의 일부를 제조하는 방법의 비-제한적 예들이 이제 설명된다. 예를 들어, 트랜스퍼 웨이퍼(131)가 층(136)으로서 폴리실리콘(예를 들면, 도핑된 폴리실리콘) 또는 비정질 실리콘을 갖는 그 실시 형태들에서, 트랜스퍼 웨이퍼는 기저 층(132)으로서 실리콘 벌크 웨이퍼로 시작하여, 절연층(134)으로서 SiO2의 층을 퇴적한 다음, 폴리실리콘 또는 비정질 실리콘을 퇴적하여 제조될 수 있다. 다음에, 층(138)(예를 들면, TiN)이 퇴적될 수 있다. 이러한 단계들을 수행하는 단계는 종래 SOI 웨이퍼들을 형성하는데 사용된 것들보다 현저하게 더 적은 정밀도를 요구할 수 있고, 따라서 이러한 방식으로 트랜스퍼 웨이퍼(131)를 제조하는 단계는 CUT를 형성하기 위한 전체적인 프로세스를 단순화하고 동일한 것의 비용을 줄일 수 있다.
도 23a-23d는 본 출원의 비-제한적 실시 형태에 따르면, 내부에 형성된 피스톤을 갖는, 도 9a 및 18a의 트랜스퍼 웨이퍼(1803)를 제조하기 위한 프로세스 시퀀스를 설명한다.
기저 층(132)(예를 들면, 실리콘)으로 시작하여, 절연층(134)(예를 들면, SiO2)이 퇴적될 수 있고, 이어서 도 23a에 나타난 바와 같이 층(2302)의 퇴적이 이어질 수 있다. 층(2302)은 이전에 설명된 피스톤(202)의 일부를 형성할 수 있고, 따라서 피스톤에 바람직한 재료로 만들어질 수 있다. 예를 들어, 층(2302)은 일부 실시 형태들에서 도핑된 폴리실리콘일 수 있거나, 일부 실시 형태들에서 비정질 실리콘일 수 있다.
도 23b에 나타난 바와 같이, 층(2302)은 패턴화될 수 있고, 이전에 설명된 층(204)이 퇴적될 수 있다. 층(204)은 TEOS 또는 다른 적절한 절연 재료에 의해 형성된 SiO2와 같은, 절연 재료일 수 있다. CMP가 수행될 수 있고 웨이퍼는 평면화될 수 있다.
그리고 나서, 도 23c에 나타난 바와 같이, 층(2304)이 퇴적될 수 있다. 층(2304)은 피스톤(202)의 일부를 형성할 수 있고, 따라서 피스톤에 바람직한 재료로 형성될 수 있다. 예를 들어, 층(2302)은 일부 실시 형태들에서 도핑된 폴리실리콘일 수 있거나, 일부 실시 형태들에서 비정질 실리콘일 수 있다. 그리고 나서 CMP가 수행될 수 있다.
도 23c에 설명된 프로세싱의 단계에서, 피스톤(202)을 구성하는 층들(2302 및 2304)이 적소에 있다. 그러나, 그들은 2개의 층들 사이의 수평 라인에 의해 반영된 것처럼, 그들이 별도의 단계들에서 퇴적되기 때문에 단일 보디를 규정하지 않는다. 따라서, 단일 보디를 나타내는 피스톤(202)을 갖는 트랜스퍼 웨이퍼(1803)를 성취하기 위해, 어닐링이 수행될 수 있고, 따라서 도 23d에 나타난 바와 같이 최종 트랜스퍼 웨이퍼(1803)를 생성한다. 트랜스퍼 웨이퍼가 여기에서 설명된 CMOS 웨이퍼들로부터 분리되어 제조되고 따라서 트랜스퍼 웨이퍼의 제조가 CMOS 웨이퍼 상에서 실행되는 경우 CMOS 회로를 손상시키는 온도들에서 프로세싱 단계들을 포함할 수 있기 때문에, 그것이 있을 수 있었을지라도, 어닐링은 저온 어닐링일 필요는 없다. 더욱이, 트랜스퍼 웨이퍼(1803)를 형성하기 위한 설명된 단계들이 종래 SOI 웨이퍼를 형성하는데 필요한 것들과 비교하여 상대적으로 단순하다는 것을 알 수 있다.
선택적으로, 도 23d에 도시된 트랜스퍼 웨이퍼(1803)는 도 2a의 트랜스퍼 웨이퍼(201)를 생성하기 위해, 이전에 설명된 층(138)(예를 들면, TiN)을 퇴적함으로써 더 처리될 수 있다.
도 24a-24b는 본 출원의 비-제한적 실시 형태에 따르면, 멤브레인 스톱을 갖는, 도 21b에 나타난 타입의 트랜스퍼 웨이퍼를 제조하기 위한 프로세스 시퀀스를 설명한다. 기저 층(132)(예를 들면, 실리콘)으로 시작하여, 절연층(134)(예를 들면, SiO2)이 퇴적될 수 있다. 그리고 나서 이전에 설명된 층(136)이 퇴적될 수 있다. 절연층(2402)은 그리고 나서 도 24a의 구조를 생성하도록 퇴적될 수 있다. 절연층(2402)은 SiO2일 수 있고, TEOS 또는 다른 적절한 퇴적 방법에 의해 형성될 수 있다.
도 24b에 나타난 바와 같이, 절연층(2402)은 멤브레인 스톱(2112)을 형성하도록 패턴화될 수 있다. 따라서, 도 24b에 도시된 타입의 트랜스퍼 웨이퍼의 제조는 층(136)이 단결정 실리콘이 아닌 그 실시 형태들에서 종래 SOI 웨이퍼들의 제조에 비해 상대적으로 단순할 수 있다는 것을 알 수 있다.
도 25a-25b는 본 출원의 비-제한적 실시 형태에 따르면, 내부에 형성된 피스톤을 갖는 트랜스퍼 웨이퍼를 제조하기 위한 대안적 프로세스 시퀀스를 설명한다. 트랜스퍼 웨이퍼는 도 4a와 관련하여 이전에 설명된 타입일 수 있다.
기저 층(132)은 벌크 실리콘일 수 있다. 절연층(134)(예를 들면, SiO2)은 실리콘 상에 퇴적될 수 있다. 그리고 나서 층(402)은 절연층(134) 상에 퇴적될 수 있다. 일부 실시 형태들에서, 층(402)이 폴리실리콘 또는 비정질 실리콘일 수 있지만, 단결정 실리콘이 일부 실시 형태들에서 사용될 수 있다. 다음에, 층(404)은 도 25a에 도시된 구조를 제공하도록 퇴적될 수 있다.
다음에, 도 25b에 나타난 바와 같이, 층(404)은 피스톤 구성을 제공하도록 패턴화될 수 있다. 따라서, 예시된 트랜스퍼 웨이퍼가 상대적으로 단순한 퇴적과 에칭 단계들에 의해 제조될 수 있고, 층(402)이 단결정 실리콘이 아닌 그러한 실시 형태들에서 종래 SOI 웨이퍼들의 제조와 비교하여 제조하는 것이 상대적으로 단순할 수 있다는 것을 알 수 있다.
상기 논의는 단순성을 위해서 단일 CUT들과 동일한 것의 형성에 초점을 맞췄다. 그러나, 본 출원의 다양한 양태들이 단일 CUT들에 제한되지 않는다는 것을 알 수 있다. 오히려, 여기에서 설명된 방법들은 웨이퍼 레벨에서 수행될 수 있으며, 따라서 여기에서 설명된 타입들의 다수의 CUT들을 제조하는데 사용될 수 있고, 즉, 본 출원의 양태들은 CUT들의 웨이퍼-레벨 프로세싱을 제공한다. 예를 들어, 단일 기판(예를 들면, 단일 CMOS 웨이퍼)은 내부에 형성된 수십, 수백, 수천, 수만, 수십만, 또는 수백만 CUT들을 가질 수 있다.
본 출원의 양태에 따르면, 여기에서 설명된 CUT들은 전체 레티클을 이용하여 제조될 수 있다. 그와 같은 기능은 단일 칩 상에 대량의 CUT들을 제조하는 것을 용이하게 할 수 있다.
더욱이, 본 출원의 양태들은 이전에 달성할 수 있는 것보다 더 대량의 초음파 트랜스듀서들을 소정의 칩 면적당 제공할 수 있다. 설명된 것처럼, 본 출원의 양태들은 통상적으로 가능한 것보다 더 적은 초음파 트랜스듀서들의 형성을 제공한다. 멤브레인들은 본 출원의 양태들에 따라 멤브레인들에 사용될 수 있는 재료들의 다양한 타입들 때문에 그리고 멤브레인들이 여기에서 설명된 트랜스퍼 웨이퍼들로부터 형성될 수 있는 방식들 때문에 종래의 초음파 트랜스듀서들의 것들보다(예를 들면, 종래의 CMUT들보다) 얇게 만들어질 수 있다. 트랜스듀서 동작이 멤브레인 두께와 캐비티 사이즈(예를 들면, 트랜스듀서 개구) 사이의 관계성에 적어도 부분적으로 의존할 수 있기 때문에, 더 얇은 멤브레인들을 만드는 것은 이전에 가능한 것보다 더 작은 트랜스듀서들을 만드는 것을 고려할 수 있다. 따라서, 이전에 가능한 것보다 더 많은 트랜스듀서들이 단일 칩 상에 만들어질 수 있다.
다수의 CUT들이 형성될 때, 그들은 바람직한 장치를 형성하기 위해 다양한 방식들로 전기적으로 서로 접속될 수 있다. 싱글 CUT는 여기에서 셀로서 지칭될 수 있다. 일부 실시 형태들에서, 다수의 CUT들은 소자를 형성하기 위해 서로 접속될 수 있고, 즉, 소자는 하나 이상의 CUT 셀들을 포함할 수 있다. 셀들 및/또는 소자들은 예를 들어, 초음파 촬상 및/또는 HIFU를 위해 작동 가능한 초음파 트랜스듀서 배치를 형성하기 위해 적절하게 배열되고 전기적으로 접속될 수 있다. 따라서, 예를 들어, 셀들 및/또는 소자들은 초음파 촬상 및/또는 HIFU 장치에 바람직한 주파수 동작(예를 들면, 대역폭, 중심 주파수, 등)을 제공하기 위해 적절히 배열되고 전기적으로 접속될 수 있다. 다중-셀 소자들로의 CUT 셀들의 그루핑 또는 접속은 일부 실시 형태들에서, CMOS 웨이퍼의 IC들에의 CUT의 적절한 접속을 통해 이루어질 수 있다.
다양한 양태들과 실시 형태들이 모놀리식으로 통합된 초음파 트랜스듀서들과 내부에 형성된 IC들을 갖는 CMOS 웨이퍼들을 제공하는 것으로 설명되었지만, 모든 양태들과 실시 형태들은 이러한 점에 제한되지는 않는다. 예를 들어, 본 출원의 일부 양태들은 또한 접합된 플립칩과 멀티-칩 구성들에 적용될 수 있다. 예를 들어, 멤브레인의 바닥측에 전기적 접촉을 만드는 것은 플립칩 접합 구성들로 실행될 수 있다. 다른 양태들은 또한 비-모놀리식 장치들에 적용될 수 있다.
본 출원의 양태들은 그것의 일부가 이전에 설명된 하나 이상의 유용성들을 제공할 수 있다. 이제, 그와 같은 유용성들의 일부 비-제한적 예들이 설명된다. 모든 양태들과 실시 형태들이 지금 설명된 모든 유용성들을 반드시 제공하지는 않는다는 것을 알 수 있다. 또한, 본 출원의 양태들이 지금 설명된 것들에 추가적 유용성들을 제공할 수 있다는 것을 알 수 있다.
본 출원의 양태들은 모놀리식으로 통합된 초음파 트랜스듀서들과 CMOS 구조들(예를 들면, CMOS IC들)의 형성에 적합한 제조 프로세스들을 제공한다. 적어도 일부 실시 형태들에서, 프로세스들은 실행하기에 상대적으로 비용이 저렴할 수 있고, 많은 양의 초음파 트랜스듀서들에 기준화할 수 있다. 본 출원의 양태들은 저전압 CMOS IC들과 관련한 작동을 위한 적절한 사이즈의 초음파 트랜스듀서들을 제조하기 위한 프로세스들을 제공한다. 본 출원의 양태들은 다양한 구성들의 초음파 트랜스듀서들을 만들기 위한 로버스트 프로세스들을 제공한다. 다른 유용성들은 또한 본 출원의 하나 이상의 양태들에 따라 제공될 수 있다.
본 출원의 기술의 여러 양태들 및 실시 형태들이 그에 따라 설명되었지만, 다양한 변경들, 변형들, 및 개선들이 본 분야의 숙련된 자들에게 용이하게 발생할 수 있다는 점을 알 수 있다. 이러한 변경들, 변형들, 및 개선들이 본 출원에 설명된 기술의 사상 및 범위 내에 속하는 것으로 보아야 한다. 예를 들어, 본 분야의 숙련자들은 기능을 수행하고/하거나 결과들 및/또는 본 명세서에서 설명되는 장점들 중 하나 이상을 획득하기 위한 다양한 다른 수단들 및/또는 구조들을 쉽게 상상할 것이며, 그러한 변경들 및/또는 변형들 각각은 본 명세서에서 설명된 실시 형태들의 범위 내에 있는 것으로 간주된다. 본 분야의 숙련자들은 통상의 실험만을 이용하여 본 명세서에서 설명된 특정 실시 형태들에 대한 많은 균등물을 인식하거나 확인할 수 있을 것이다. 따라서, 전술한 실시 형태들은 예로서만 제공되고, 첨부된 청구항 및 그들의 균등물의 범위 내에서, 창의적인 실시 형태들이 구체적으로 설명된 것과는 달리 실시될 수 있다는 것을 이해해야 한다. 또한, 여기서 설명된 둘 이상의 특징, 시스템, 물품, 재료, 키트 및/또는 방법의 임의 조합은 그러한 특징들, 시스템들, 물품들, 재료들, 키트들 및/또는 방법들이 서로 모순되지 않는 경우에 본 개시의 범위 내에 포함된다.
전술된 실시 형태들은 복수의 방식 중 임의의 방식으로 구현될 수 있다. 프로세스들 또는 방법들의 성능을 포함하는 본 출원의 하나 이상의 양태들과 실시 형태들은 프로세스들 또는 방법들의 성능을 실행하거나, 제어하기 위해 장치(예를 들면, 컴퓨터, 프로세서, 또는 다른 장치)에 의해 실행 가능한 프로그램 명령어들을 이용할 수 있다. 이러한 관점에서, 다양한 창의적인 개념들은, 하나 이상의 컴퓨터 또는 다른 프로세서에서 실행될 때, 위에서 논의된 하나 이상의 다양한 실시 형태를 구현하는 방법을 수행하는 하나 이상의 프로그램으로 인코딩된 컴퓨터 판독가능한 저장 매체(또는 다수의 컴퓨터 판독가능한 저장 매체)(예를 들어, 컴퓨터 메모리, 하나 이상의 플로피 디스크, 컴팩트 디스크, 광 디스크, 자기 테이프, 플래시 메모리, 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array) 또는 다른 반도체 장치 내의 회로 구성, 또는 다른 유형의 컴퓨터 저장 매체)로서 구체화될 수 있다. 컴퓨터 판독가능한 매체 또는 매체들은, 저장된 프로그램 또는 프로그램들이 하나 이상의 상이한 컴퓨터 또는 다른 프로세서 내로 로딩되어 위에서 논의된 다양한 양태들을 구현할 수 있도록, 전송 가능할 수 있다. 일부 실시 형태들에서, 컴퓨터 판독 가능 매체는 비일시적 매체들일 수 있다.
용어 "프로그램" 또는 "소프트웨어"는, 상기한 바와 같은 다양한 양태들을 구현하도록 컴퓨터 또는 기타 프로세서를 프로그램하는데 이용될 수 있는 임의의 타입의 컴퓨터 코드 또는 일련의 컴퓨터-실행가능 명령어를 지칭하는 일반적인 의미로 사용된다. 추가로, 한 양태에 따르면, 실행될 때 본 출원의 방법을 수행하는 하나 이상의 컴퓨터 프로그램이 단일 컴퓨터 또는 프로세서 상에 상주할 필요는 없지만, 본 출원의 다양한 양태를 구현하기 위해 다수의 상이한 컴퓨터 또는 프로세서 중에서 모듈러 방식으로 분배될 수 있다는 점이 이해되어야 한다.
컴퓨터-실행가능한 명령은 하나 이상의 컴퓨터 또는 다른 장치에 의해 실행되는, 프로그램 모듈과 같은 많은 형태로 되어 있을 수 있다. 일반적으로, 프로그램 모듈들은, 특정 태스크들을 수행하거나 또는 특정 추상적 데이터 타입들을 구현하는, 루틴들, 프로그램들, 오브젝트들, 컴포넌트들, 데이터 구조들 등을 포함한다. 통상적으로, 프로그램 모듈의 기능성은 다양한 실시 형태에서 요구되는 대로 결합되거나 분배될 수 있다.
또한, 데이터 구조들이 임의의 적절한 형태로 컴퓨터-판독가능한 매체에 저장될 수 있다. 예시의 간략함을 위해, 데이터 구조들은 데이터 구조 내의 위치를 통해 관련된 필드를 갖는 것으로 도시될 수 있다. 이러한 관계들은 마찬가지로 필드들 사이에 관계를 제공하는 컴퓨터-판독가능한 매체 내의 위치들을 가지는 필드들에 대한 저장을 할당함으로써 달성될 수 있다. 그러나, 임의의 적절한 메커니즘은, 포인터들, 태그들, 또는 데이터 요소들 간의 관계를 설정하는 다른 메커니즘들의 사용을 통하는 것을 포함하는, 데이터 구조의 필드 내의 정보 사이의 관계를 설정하기 위해 사용될 수 있다.
소프트웨어로 구현될 때, 소프트웨어 코드는, 단일 컴퓨터에 제공되든, 또는 복수의 컴퓨터 사이에 분산되든 간에, 임의의 적절한 프로세서 또는 프로세서들의 모음을 통해 실행될 수 있다.
또한, 컴퓨터가 비-제한적인 예들로서, 랙-장착형 컴퓨터(rack-mounted computer), 데스트톱 컴퓨터, 랩톱 컴퓨터, 또는 태블릿 컴퓨터와 같은 복수의 형태 중 임의의 형태로 구현될 수 있다는 점이 이해되어야 한다. 추가로, 컴퓨터는 개인 디지털 보조 단말기(PDA; Personal Digital Assistant), 스마트 폰 또는 임의의 다른 적절한 휴대용 또는 고정 전자 장치를 포함하는, 컴퓨터로서 일반적으로 간주되는 것이 아니라 적절한 프로세싱 능력을 갖는 장치에서 구체화될 수 있다.
또한, 컴퓨터는 하나 이상의 입력 및 출력 장치를 가질 수 있다. 이들 장치는, 특히, 사용자 인터페이스를 제공하기 위해 사용될 수 있다. 사용자 인터페이스를 제공하기 위해 사용될 수 있는 출력 장치들의 예들은 출력의 시각적 표시를 위한 프린터들 또는 디스플레이 스크린들 및 출력의 청각적 표시를 위한 스피커들 또는 다른 사운드 생성 장치들을 포함한다. 사용자 인터페이스에 사용될 수 있는 입력 장치의 예들은 키보드들, 및 마우스들, 터치패드들 및 디지털화 태블릿들과 같은 포인팅 장치들을 포함한다. 다른 예로서, 컴퓨터는 음성 인식을 통해 또는 다른 가청 포맷들로 입력 정보를 수신할 수 있다.
이러한 컴퓨터들은, 로컬 영역 네트워크 또는 기업 네트워크와 같은 광역 네트워크, 및 지능형 네트워크(IN; intelligent network) 또는 인터넷을 포함한, 임의의 적절한 형태의 하나 이상의 네트워크들에 의해 상호 접속될 수 있다. 이러한 네트워크들은 임의의 적절한 기술에 근거할 수 있고, 임의의 적절한 프로토콜에 따라 동작할 수 있으며, 무선 네트워크들 또는 유선 네트워크들을 포함할 수 있다.
또한, 설명된 것처럼, 일부 양태들은 하나 이상의 방법들로서 구체화될 수 있다. 방법의 일부로서 수행된 동작들은 임의의 적절한 방식으로 정렬될 수 있다. 따라서, 예시된 것과는 다른 순서로 동작들이 수행되고, 예시적인 실시 형태들에서 순차적 동작들로서 도시되어 있더라도, 일부 동작들을 동시에 수행하는 것을 포함할 수 있는 실시 형태들이 구성될 수 있다.
본원에서 정의되고 사용된 모든 정의는, 사전적 정의, 인용에 의해 포함된 문서에서의 정의, 및/또는 정의된 용어의 일반적 의미에 대해 제어하는 것으로 이해되어야 한다.
여기서 명세서 및 청구범위에 사용된 부정관사 "a" 및 "an"은, 명확히 반대로 지시되지 않으면, "적어도 하나"를 의미하는 것으로 이해해야 한다.
여기서 명세서 및 청구항에 사용된 "및/또는"이라는 구는 그렇게 등위 접속된 요소들의 "어느 하나 또는 양쪽", 즉 일부 경우에는 결합하여(conjunctively) 존재하고 다른 경우에는 분리하여(disjunctively) 존재하는 요소들을 의미하는 것으로 해석하여야 한다. "및/또는"으로 목록화된 다수의 요소들은 동일한 방식으로 즉, 그렇게 등위 접속된 요소들의 "하나 이상(one or more)"으로 해석되어야 한다. "및/또는" 절에 의해 특정하게 식별되는 것 이외의 요소들이, 특정하게 식별된 그런 요소들에 관계가 있든 관계가 없든지 간에, 선택적으로 존재할 수 있다. 따라서, 비-제한적 예로서, "A 및/또는 B"에의 참조는, "포함한다"와 같은 개방적 언어와 결합하여 사용될 때, 일 실시 형태에서, 단지 A(선택적으로 B외의 다른 요소들을 포함함)를 참조하고; 또 다른 실시 형태에서, 단지B(선택적으로 A와 다른 요소들을 포함함)를 참조하고; 또 하나의 실시 형태에서, A와 B 양쪽(다른 요소들을 선택적으로 포함함)을 참조하고; 기타 등등을 참조할 수 있다.
여기서 명세서에 그리고 청구항에 이용되는 것처럼, 하나 이상의 요소들의 목록을 참조하는 "적어도 하나"라는 구는 요소들의 목록에서 요소들 중의 임의의 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하지만, 요소들의 목록 내에 특정하게 목록화된 각각의 모든 요소 중 적어도 하나를 반드시 포함하는 것은 아니며 요소들의 목록 중에서의 임의의 요소들의 조합들을 배제시키는 것도 아니라는 점을 이해해야 한다. 이런 정의는 또한 "적어도 하나"인 구가 참조하는 요소들의 목록 내에 특정하게 식별된 요소들 이외의 요소들과 달리, 특정하게 식별되는 그 요소들에 관계가 있든지 관계가 없든지 간에, 선택적으로 존재할 수 있는 것을 허용한다. 따라서, 비-제한적 예로서, "A와 B 중 적어도 하나"(또는, 동등하게, "A 또는 B 중 적어도 하나", 또는 동등하게 "A 및/또는 B중의 적어도 하나")는 일 실시 형태에서 임의의 B도 없으면서(그리고 선택적으로 B외의 다른 요소들을 포함하며) 적어도 하나, 선택적으로는 하나보다 많은 A를 참조하고; 또 다른 실시 형태에서 임의의 A도 없으면서(그리고 선택적으로 A외의 다른 요소들을 포함하면서) 적어도 하나, 선택적으로는 하나보다 많은 B를 참조하고; 또 다른 실시 형태에서, 적어도 하나, 선택적으로는 하나보다 많은 A, 및 적어도 하나, 선택적으로는 하나보다 많은 B(및 선택적으로는 다른 요소들을 포함함)를 참조하며; 기타 등등과 같이 된다.
또한, 본 명세서에서 사용되는 표현 및 용어는 설명을 위한 것이며, 한정으로 간주되어서는 안 된다. 본 명세서에서 "포함하는", "구비하는", 또는 "갖는", "내포하는", "수반하는" 및 이들의 변형을 사용하는 것은 그 이후에 열거되는 항목 및 그의 등가물은 물론 부가의 항목을 포괄하기 위한 것이다.
상술한 명세서뿐만이 아니라 청구항에서, "포함한다", "구비한다", "나른다", "갖는다", "수반한다', "유지한다" "구성된다(composed of)"및 그와 같은 모든 전이적 구(transitional phrase)들은 개방적으로 즉, 포함하지만 이에 한정되지는 않는 의미라고 이해해야 한다. 전이적 구들인 "구성되고(consisting of)"와 "실질적으로 구성된다"만이 각각 폐쇄형, 또는 반-폐쇄형 전이적 구들일 것이다.

Claims (78)

  1. 장치로서,
    초음파 트랜스듀서; 및
    상기 초음파 트랜스듀서에 결합된 집적 회로 - 상기 집적 회로는 CMOS 웨이퍼 내에 형성됨 -를 포함하고,
    상기 초음파 트랜스듀서는,
    상기 CMOS 웨이퍼 내에 형성된 캐비티;
    상기 캐비티를 덮는 단결정 실리콘과는 다른 재료로 형성된 멤브레인; 및
    상기 멤브레인과 상기 집적 회로 사이에 전기적 접속성을 제공하는 전기적 접촉을 포함하는, 장치.
  2. 초음파 트랜스듀서를 형성하는 방법으로서, 상기 방법은,
    CMOS 웨이퍼 내에 캐비티를 형성하는 단계; 및
    상기 CMOS 웨이퍼에 트랜스퍼 웨이퍼를 접합하는 단계 - 상기 트랜스퍼 웨이퍼는 단결정 실리콘을 포함하지 않는 재료로 형성된 전면을 가짐 -를 포함하고,
    상기 CMOS 웨이퍼에 상기 트랜스퍼 웨이퍼를 접합하는 단계는 450℃ 미만에서 수행되는, 방법.
  3. 장치로서,
    내부에 형성된 집적 회로(IC)를 갖는 상보성 금속 산화물 반도체(CMOS) 웨이퍼;
    상기 CMOS 웨이퍼 내의 캐비티 위에 배치된 멤브레인 - 상기 멤브레인은 상기 CMOS 웨이퍼와 통합되고 상기 캐비티에 가까운 제1 측면 및 상기 캐비티에서 먼 제 2 측면을 가짐 -; 및
    상기 캐비티에 가까운 상기 멤브레인의 상기 제1 측면과 접촉하고 상기 멤브레인을 상기 IC에 전기적으로 접속시키는 도전성 전기 경로를 포함하는, 장치.
  4. 제3항에 있어서, 상기 캐비티는 도전성 재료로 형성된 도전성 측벽에 의해 적어도 부분적으로 규정되고, 상기 도전성 전기 경로는 상기 도전성 측벽의 적어도 일부를 포함하는, 장치.
  5. 제4항 또는 임의의 다른 선행 청구항에 있어서, 상기 도전성 측벽은 금속을 포함하고, 상기 멤브레인의 상기 제1 측면은 상기 금속의 층을 포함하는, 장치.
  6. 제5항 또는 임의의 다른 선행 청구항에 있어서, 상기 금속은 티타늄 질화물(TiN)을 포함하는, 장치.
  7. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 캐비티는 비도전성 측벽에 의해 적어도 부분적으로 규정되고, 상기 도전성 전기 경로는 상기 비도전성 측벽 내에 매립형 비아를 포함하는, 장치.
  8. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 폴리실리콘을 포함하는, 장치.
  9. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 비정질 실리콘을 포함하는, 장치.
  10. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 축퇴적으로 도핑된 실리콘을 포함하는, 장치.
  11. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 제1 두께를 갖는 중심부와 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는, 장치.
  12. 제11항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 상기 제1 두께 미만인, 장치.
  13. 제11항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 두께는 상기 제2 두께 미만인, 장치.
  14. 제11항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 피스톤으로서 구성되는, 장치.
  15. 제11항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있는, 장치.
  16. 제11항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 0.1 미크론과 대략 2 미크론 사이에 있는, 장치.
  17. 제16항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있는, 장치.
  18. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 CMOS 웨이퍼는 복수의 캐비티들과 상기 복수의 캐비티들의 각각의 캐비티들 위의 복수의 멤브레인들을 포함하여 복수의 초음파 트랜스듀서들을 규정하는, 장치.
  19. 제18항에 있어서, 상기 복수의 초음파 트랜스듀서들은 초음파 촬상 장치의 적어도 일부로서 구성되는, 장치.
  20. 제18항 또는 임의의 다른 선행 청구항에 있어서, 상기 복수의 초음파 트랜스듀서들은 고강도 집속 초음파(HIFU) 장치의 적어도 일부로서 구성되는, 장치.
  21. 제18항 또는 임의의 다른 선행 청구항에 있어서, 상기 복수의 초음파 트랜스듀서들은 초음파 촬상 장치 및/또는 고강도 집속 초음파(HIFU) 장치로서 작동 가능한 장치를 형성하도록 구성되는, 장치.
  22. 제21항 또는 임의의 다른 선행 청구항에 있어서, 상기 복수의 초음파 트랜스듀서들은 이미지-유도 HIFU를 수행하기 위해 촬상 장치와 HIFU 장치로서 작동 가능한 장치를 형성하도록 구성되는, 장치.
  23. 제3항 또는 임의의 다른 선행 청구항에 있어서, 상기 장치는 상기 캐비티 밑의 상기 CMOS 웨이퍼 내의 전극을 더 포함하며, 상기 캐비티는 제1 폭을 갖고 있고 상기 전극은 제2 폭을 갖는, 장치.
  24. 제23항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 폭은 상기 제2 폭보다 더 큰, 장치.
  25. 제23항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 폭은 상기 제2 폭과 대략 동일한, 장치.
  26. 제23항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 폭은 상기 제2 폭 미만인, 장치.
  27. 제23항 또는 임의의 다른 선행 청구항에 있어서, 상기 전극은 TiN을 포함하는, 장치.
  28. 초음파 트랜스듀서로서,
    내부에 형성된 캐비티를 갖는 기판; 및
    상기 기판과 통합되고 상기 캐비티를 덮는 멤브레인 - 상기 멤브레인은 대략 0.05 미크론과 대략 1 미크론 사이의 두께를 가짐 -를 포함하는, 초음파 트랜스듀서.
  29. 제28항에 있어서, 상기 기판은 내부에 형성된 집적 회로(IC)를 갖는 상보성 금속 산화물 반도체(CMOS) 웨이퍼이고, 상기 멤브레인은 상기 기판과 모놀리식으로 통합되는, 초음파 트랜스듀서.
  30. 제28항에 있어서, 상기 멤브레인은 대략 0.1 미크론과 대략 0.5 미크론 사이의 두께를 갖는, 초음파 트랜스듀서.
  31. 제28항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 폴리실리콘을 포함하는, 초음파 트랜스듀서.
  32. 제28항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 비정질 실리콘을 포함하는, 초음파 트랜스듀서.
  33. 제28항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 상기 캐비티를 밀봉하는, 초음파 트랜스듀서.
  34. 제28항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 제1 두께를 갖는 중심부와 제2 두께를 갖는 외측부를 포함하여, 불균일한 두께를 갖는, 초음파 트랜스듀서.
  35. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 두께는 상기 제2 두께 미만인, 초음파 트랜스듀서.
  36. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 상기 제1 두께 미만인, 초음파 트랜스듀서.
  37. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 피스톤으로서 구성되는, 초음파 트랜스듀서.
  38. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있는, 초음파 트랜스듀서.
  39. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 0.1 미크론과 대략 2 미크론 사이에 있는, 초음파 트랜스듀서.
  40. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있는, 초음파 트랜스듀서.
  41. 제34항 또는 임의의 다른 선행 청구항에 있어서, 상기 중심부는 상기 멤브레인을 위한 매스(mass)로서 형성되는, 초음파 트랜스듀서.
  42. 방법으로서,
    상보성 금속 산화물 반도체(CMOS) 웨이퍼 내의 집적 회로(IC)를 상기 CMOS 웨이퍼 내의 캐비티를 커버하는 멤브레인의 제1 측면 - 상기 멤브레인의 제1 측면은 상기 캐비티에 가까이 있고 상기 멤브레인은 상기 캐비티에서 먼 제2 측면을 가짐 -에 접속하는 도전성 전기 경로를 형성함으로써 초음파 트랜스듀서를 형성하는 단계를 포함하는, 방법.
  43. 초음파 트랜스듀서를 형성하는 방법으로서, 상기 방법은,
    상보성 금속 산화물 반도체(CMOS) 웨이퍼 내의 집적 회로(IC)를 상기 CMOS 웨이퍼 내의 캐비티를 커버하는 멤브레인의 제1 측면 - 상기 멤브레인의 제1 측면은 상기 캐비티에 가까이 있고 상기 멤브레인은 추가적으로 상기 캐비티에서 먼 제2 측면을 가짐 -에 접속하는 도전성 전기 경로를 형성하는 단계를 포함하는, 방법.
  44. 제43항의 방법에 있어서, 상기 멤브레인은 상기 캐비티를 밀봉하는, 방법.
  45. 제43항에 있어서, 상기 CMOS 웨이퍼 내의 상기 IC를 상기 멤브레인의 상기 제1 측면에 접속하는 상기 도전성 전기 경로를 형성하는 단계는, 상기 CMOS 웨이퍼 내에 상기 도전성 전기 경로를 형성하고 이어서 상기 멤브레인을 상기 CMOS 웨이퍼와 모놀리식으로 통합하는 단계를 포함하는, 방법.
  46. 제45항에 있어서, 상기 멤브레인을 상기 CMOS 웨이퍼와 모놀리식으로 통합하는 단계는, 트랜스퍼 웨이퍼를 상기 CMOS 웨이퍼와 접합시키기 위해 웨이퍼 접합 프로세스를 수행하는 단계를 포함하며, 상기 웨이퍼 접합 프로세스는 450℃ 미만에서 수행되는, 방법.
  47. 제46항에 있어서, 상기 방법은, 상기 트랜스퍼 웨이퍼를 상기 CMOS 웨이퍼와 접합하는 것에 이어서 상기 트랜스퍼 웨이퍼로부터 상기 멤브레인을 형성하는 단계를 더 포함하는, 방법.
  48. 제45항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 제1 두께를 갖는 중심부와 상기 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 가지며, 상기 멤브레인을 상기 CMOS 웨이퍼와 모놀리식으로 통합하는 단계는 상기 멤브레인의 상기 외측부와 상기 캐비티의 측벽의 상면 사이에 밀봉을 형성하는 단계를 포함하는, 방법.
  49. 제43항 또는 임의의 다른 선행 청구항에 있어서, 적어도 부분적으로 상기 캐비티의 도전성 측벽을 형성함으로써 상기 CMOS 웨이퍼 내에 상기 캐비티를 형성하는 단계를 더 포함하는, 방법.
  50. 제49항 또는 임의의 다른 선행 청구항에 있어서, 상기 도전성 전기 경로는 상기 도전성 측벽의 적어도 일부를 포함하는, 방법.
  51. 제49항 또는 임의의 다른 선행 청구항에 있어서, 상기 도전성 측벽은 금속을 포함하고, 상기 멤브레인의 상기 제1 측면은 상기 금속의 층을 포함하는, 방법.
  52. 제51항 또는 임의의 다른 선행 청구항에 있어서, 상기 금속은 티타늄 질화물(TiN)을 포함하는, 방법.
  53. 제43항 또는 임의의 다른 선행 청구항에 있어서, 적어도 부분적으로 상기 캐비티의 비도전성 측벽을 형성함으로써 상기 CMOS 웨이퍼 내에 상기 캐비티를 형성하는 단계를 더 포함하는, 방법.
  54. 제53항 또는 임의의 다른 선행 청구항에 있어서, 상기 도전성 전기 경로를 형성하는 단계는 상기 캐비티의 비도전성 측벽 내에 매립형 비아를 형성하는 단계를 포함하는, 방법.
  55. 제43항 또는 임의의 다른 선행 청구항에 있어서, 폴리실리콘의 상기 멤브레인을 형성하는 단계를 더 포함하는, 방법.
  56. 제43항 또는 임의의 다른 선행 청구항에 있어서, 비정질 실리콘의 상기 멤브레인을 형성하는 단계를 더 포함하는, 방법.
  57. 제43항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 제1 두께를 갖는 중심부와 상기 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는, 방법.
  58. 제57항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 피스톤으로서 구성되는, 방법.
  59. 제57항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 1 미크론과 대략 5 미크론 사이에 있는, 방법.
  60. 제57항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께는 대략 0.1 미크론과 대략 2 미크론 사이에 있는, 방법.
  61. 제60항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 두께는 대략 1 미크론과 대략 50 미크론 사이에 있는, 방법.
  62. 초음파 트랜스듀서를 만드는 방법으로서, 상기 방법은,
    폴리실리콘 또는 비정질 실리콘 멤브레인으로 캐비티를 밀봉함으로써 상보성 금속 산화물 반도체(CMOS) 웨이퍼 내에 커버된 캐비티를 형성하는 단계를 포함하는, 방법.
  63. 제62항에 있어서, 상기 밀봉형 캐비티를 형성하는 단계는, 상기 CMOS 웨이퍼 내에 상기 캐비티를 형성하는 단계, 폴리실리콘 또는 비정질 실리콘의 층을 포함하는 트랜스퍼 웨이퍼와 상기 CMOS 웨이퍼를 접합시키는 단계, 상기 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 층으로부터 상기 멤브레인을 형성하는 단계를 포함하는, 방법.
  64. 제63항에 있어서, 상기 트랜스퍼 웨이퍼와 상기 CMOS 웨이퍼를 접합하는 단계는 상기 접합을 450℃ 미만에서 수행하는 단계를 포함하는, 방법.
  65. 제63항 또는 임의의 다른 선행 청구항에 있어서, 상기 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 상기 층으로부터 상기 멤브레인을 형성하는 단계는, 폴리실리콘 또는 비정질 실리콘의 상기 층을 얇게 하는 단계를 포함하는, 방법.
  66. 제65항 또는 임의의 다른 선행 청구항에 있어서, 상기 트랜스퍼 웨이퍼는 기저 실리콘 층, 절연층, 및 폴리실리콘 또는 비정질 실리콘의 상기 층을 포함하는 다층 웨이퍼인, 방법.
  67. 제66항 또는 임의의 다른 선행 청구항에 있어서, 폴리실리콘 또는 비정질 실리콘의 상기 층은 폴리실리콘의 층인, 방법.
  68. 제66항 또는 임의의 다른 선행 청구항에 있어서, 폴리실리콘 또는 비정질 실리콘의 상기 층은 비정질 실리콘의 층인, 방법.
  69. 제66항 또는 임의의 다른 선행 청구항에 있어서, 상기 트랜스퍼 웨이퍼의 폴리실리콘 또는 비정질 실리콘의 상기 층으로부터 상기 멤브레인을 형성하는 단계는, 상기 기저 실리콘 층과 상기 절연층을 제거하는 단계를 포함하는, 방법.
  70. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 CMOS 웨이퍼 내에 상기 밀봉형 캐비티를 형성하는 단계는, 상기 캐비티를 폴리실리콘 멤브레인으로 밀봉하는 단계를 포함하는, 방법.
  71. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 CMOS 웨이퍼 내에 상기 밀봉형 캐비티를 형성하는 단계는, 상기 캐비티를 비정질 실리콘 멤브레인으로 밀봉하는 단계를 포함하는, 방법.
  72. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인은 제1 두께를 갖는 중심부와 상기 제1 두께 미만의 제2 두께를 갖는 외측부를 포함하여 불균일한 두께를 갖는, 방법.
  73. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 멤브레인의 외측부는 제1 두께를 갖고 있고, 상기 방법은 상기 캐비티를 상기 폴리실리콘 또는 비정질 실리콘 멤브레인으로 밀봉하는 단계에 이어서 상기 제1 두께보다 더 큰 제2 두께를 갖는 상기 멤브레인의 중심부를 형성하는 단계를 더 포함하는, 방법.
  74. 제73항 또는 임의의 다른 선행 청구항에 있어서, 상기 제2 두께를 갖는 상기 멤브레인의 상기 중심부를 형성하는 단계는, 상기 멤브레인 상에 제1 재료를 퇴적 및 패턴화하는 단계를 포함하는, 방법.
  75. 제74항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 재료를 퇴적 및 패턴화하는 단계는 450℃ 미만에서 수행되는, 방법.
  76. 제74항 또는 임의의 다른 선행 청구항에 있어서, 상기 제1 재료는 폴리실리콘 또는 비정질 실리콘이 아닌, 방법.
  77. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 폴리실리콘 또는 비정질 실리콘 멤브레인은 축퇴적으로 도핑되는, 방법.
  78. 제62항 또는 임의의 다른 선행 청구항에 있어서, 상기 커버된 캐비티를 형성하는 단계는 상기 캐비티를 밀봉하는 단계를 포함하는, 방법.
KR1020157029571A 2013-03-15 2014-03-13 상보성 금속 산화물 반도체(cmos) 초음파 트랜스듀서 KR102170559B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361794744P 2013-03-15 2013-03-15
US61/794,744 2013-03-15
PCT/US2014/025924 WO2014151525A2 (en) 2013-03-15 2014-03-13 Complementary metal oxide semiconductor (cmos) ultrasonic transducers and methods for forming the same

Publications (2)

Publication Number Publication Date
KR20150144750A true KR20150144750A (ko) 2015-12-28
KR102170559B1 KR102170559B1 (ko) 2020-10-27

Family

ID=50549454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157029571A KR102170559B1 (ko) 2013-03-15 2014-03-13 상보성 금속 산화물 반도체(cmos) 초음파 트랜스듀서

Country Status (9)

Country Link
US (8) US9242275B2 (ko)
EP (3) EP3639937A1 (ko)
JP (2) JP6232124B2 (ko)
KR (1) KR102170559B1 (ko)
CN (1) CN105307975B (ko)
AU (2) AU2014234071B2 (ko)
CA (1) CA2905040C (ko)
TW (2) TWI663706B (ko)
WO (1) WO2014151525A2 (ko)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012123787A1 (en) * 2011-03-14 2012-09-20 Nokia Corporation An echolocation apparatus
WO2014123922A1 (en) 2013-02-05 2014-08-14 Butterfly Network, Inc. Cmos ultrasonic transducers and related apparatus and methods
CN105307975B (zh) 2013-03-15 2017-04-26 蝴蝶网络有限公司 互补金属氧化物半导体(cmos)超声换能器及其形成方法
CA2903479C (en) 2013-03-15 2023-10-10 Butterfly Network, Inc. Monolithic ultrasonic imaging devices, systems and methods
US9667889B2 (en) 2013-04-03 2017-05-30 Butterfly Network, Inc. Portable electronic devices with integrated imaging capabilities
US9592030B2 (en) 2013-07-23 2017-03-14 Butterfly Network, Inc. Interconnectable ultrasound transducer probes and related methods and apparatus
AU2015247501B2 (en) 2014-04-18 2018-11-29 Butterfly Network, Inc. Ultrasonic imaging compression methods and apparatus
AU2015247484B2 (en) * 2014-04-18 2020-05-14 Butterfly Network, Inc. Ultrasonic transducers in complementary metal oxide semiconductor (CMOS) wafers and related apparatus and methods
US9229097B2 (en) 2014-04-18 2016-01-05 Butterfly Network, Inc. Architecture of single substrate ultrasonic imaging devices, related apparatuses, and methods
US9067779B1 (en) 2014-07-14 2015-06-30 Butterfly Network, Inc. Microfabricated ultrasonic transducers and related apparatus and methods
KR102373132B1 (ko) * 2014-12-26 2022-03-11 삼성메디슨 주식회사 초음파 프로브 장치 및 초음파 촬영 장치
US10098539B2 (en) 2015-02-10 2018-10-16 The Trustees Of Columbia University In The City Of New York Systems and methods for non-invasive brain stimulation with ultrasound
CN104777483B (zh) * 2015-04-17 2017-09-29 业成光电（深圳）有限公司 高解析触觉感测装置
CN107979800B (zh) * 2015-05-15 2020-10-13 风泰仪器股份有限公司 微型集音器及cmos麦克风单晶片
EP3317026B1 (en) 2015-06-30 2023-12-20 Koninklijke Philips N.V. Ultrasound system and ultrasonic pulse transmission method
WO2017004562A1 (en) * 2015-07-01 2017-01-05 The Trustees Of Columbia University In The City Of New York Systems and methods for modulation and mapping of brain tissue using an ultrasound assembly
WO2017040973A1 (en) 2015-09-04 2017-03-09 The Trustees Of Columbia University In The City Of New York Micron-scale ultrasound identification sensing tags
US9987661B2 (en) 2015-12-02 2018-06-05 Butterfly Network, Inc. Biasing of capacitive micromachined ultrasonic transducers (CMUTs) and related apparatus and methods
WO2017171988A2 (en) 2016-01-21 2017-10-05 The Trustees Of Columbia University In The City Of New York Micron-scale active complementary metal-oxide-semiconductor (cmos) optical tags
WO2017161220A1 (en) * 2016-03-17 2017-09-21 Cornell University Transmit-receive delay element apparatus, method, and applications
US9778348B1 (en) 2016-03-31 2017-10-03 Butterfly Network, Inc. Symmetric receiver switch for bipolar pulser
US10082565B2 (en) * 2016-03-31 2018-09-25 Butterfly Network, Inc. Multilevel bipolar pulser
CN113857023B (zh) 2016-06-20 2022-08-02 蝴蝶网络有限公司 用于微加工超声换能器的电接触布置
US10856840B2 (en) 2016-06-20 2020-12-08 Butterfly Network, Inc. Universal ultrasound device and related apparatus and methods
US11712221B2 (en) 2016-06-20 2023-08-01 Bfly Operations, Inc. Universal ultrasound device and related apparatus and methods
WO2018022902A1 (en) 2016-07-27 2018-02-01 The Trustees Of Columbia University In The City Of New York Methods and systems for peripheral nerve modulation using focused ultrasound
US11020617B2 (en) 2016-07-27 2021-06-01 The Trustees Of Columbia University In The City Of New York Methods and systems for peripheral nerve modulation using non ablative focused ultrasound with electromyography (EMG) monitoring
EP3279630B1 (en) * 2016-08-03 2019-06-26 ams AG Pressure sensor module
KR102587815B1 (ko) * 2016-12-05 2023-10-10 글로벌웨이퍼스 씨오., 엘티디. 높은 저항률 실리콘-온-절연체 구조 및 그의 제조 방법
EP3558549B1 (en) 2016-12-22 2024-02-14 Koninklijke Philips N.V. Systems and methods of operation of capacitive radio frequency micro-electromechanical switches
US20180180724A1 (en) * 2016-12-26 2018-06-28 Nxp Usa, Inc. Ultrasonic transducer integrated with supporting electronics
DE102017102545B4 (de) * 2017-02-09 2018-12-20 Infineon Technologies Ag Halbleitervorrichtung, Drucksensor, Mikrofon, Beschleunigungssensor und Verfahren zum Bilden einer Halbleitervorrichtung
TW201834025A (zh) 2017-02-27 2018-09-16 美商蝴蝶網路公司 電容式微加工超音波換能器及相關設備和方法
US10196261B2 (en) * 2017-03-08 2019-02-05 Butterfly Network, Inc. Microfabricated ultrasonic transducers and related apparatus and methods
US11531096B2 (en) 2017-03-23 2022-12-20 Vave Health, Inc. High performance handheld ultrasound
US11446003B2 (en) 2017-03-27 2022-09-20 Vave Health, Inc. High performance handheld ultrasound
US10856843B2 (en) 2017-03-23 2020-12-08 Vave Health, Inc. Flag table based beamforming in a handheld ultrasound device
US10469846B2 (en) 2017-03-27 2019-11-05 Vave Health, Inc. Dynamic range compression of ultrasound images
US10284963B2 (en) * 2017-03-28 2019-05-07 Nanofone Ltd. High performance sealed-gap capacitive microphone
CA3064088A1 (en) 2017-06-21 2018-12-27 Butterfly Network, Inc. Microfabricated ultrasonic transducer having individual cells with electrically isolated electrode sections
US10972842B2 (en) 2017-06-23 2021-04-06 Butterfly Network, Inc. Differential ultrasonic transducer element for ultrasound devices
KR20200088380A (ko) * 2017-11-15 2020-07-22 버터플라이 네트워크, 인크. 초음파 장치들 및 초음파 디바이스들을 제조하기 위한 방법들
KR102658983B1 (ko) * 2017-12-21 2024-04-18 제네럴 일렉트릭 컴퍼니 초음파 변환기 및 초음파 프로브 제조 방법
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
TW201935639A (zh) 2018-01-30 2019-09-01 美商蝴蝶網路公司 用於封裝超音波單晶片的方法和設備
KR20200130375A (ko) 2018-03-09 2020-11-18 버터플라이 네트워크, 인크. 초음파 트랜스듀서 디바이스들 및 초음파 트랜스듀서 디바이스들을 제조하기 위한 방법들
WO2020010207A1 (en) 2018-07-06 2020-01-09 Butterfly Network, Inc. Methods and apparatuses for packaging an ultrasound-on-a-chip
IT201800007442A1 (it) * 2018-07-23 2020-01-23 Procedimento di fabbricazione di dispositivi microelettromeccanici, in particolare moduli elettroacustici
TW202042750A (zh) * 2018-09-28 2020-12-01 美商蝴蝶網路公司 用以在超聲波換能器空腔中捕集材料的製造技術和結構
WO2020082256A1 (zh) * 2018-10-24 2020-04-30 深圳市汇顶科技股份有限公司 超声换能器及其制造方法
CA3119753A1 (en) 2018-11-15 2020-05-22 Butterfly Network, Inc. Anti-stiction bottom cavity surface for micromachined ultrasonic transducer devices
US11851325B2 (en) * 2018-11-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for wafer bonding
AU2019392906A1 (en) 2018-12-07 2021-07-22 Octant, Inc. Systems for protein-protein interaction screening
WO2020163595A1 (en) * 2019-02-07 2020-08-13 Butterfly Network, Inc Bi-layer metal electrode for micromachined ultrasonic transducer devices
EP3930923A4 (en) 2019-02-25 2023-01-11 Bfly Operations, Inc. ADAPTIVE CAVITY THICKNESS CONTROL FOR MICRO-MACHINED ULTRASOUND TRANSDUCERS
EP3953064A4 (en) * 2019-04-12 2022-12-21 BFLY Operations, Inc. SEGMENTED GETTER APERTURES FOR MICRO-MACHINED ULTRASOUND TRANSDUCER DEVICES
WO2020210470A1 (en) * 2019-04-12 2020-10-15 Butterfly Network, Inc. Bottom electrode via structures for micromachined ultrasonic transducer devices
US11501562B2 (en) 2019-04-30 2022-11-15 Bfly Operations, Inc. Ultrasound face scanning and identification apparatuses and methods
WO2020251915A1 (en) * 2019-06-10 2020-12-17 Butterfly Network, Inc. Curved micromachined ultrasonic transducer membranes
US11684951B2 (en) 2019-08-08 2023-06-27 Bfly Operations, Inc. Micromachined ultrasonic transducer devices having truncated circle shaped cavities
EP4031903A4 (en) 2019-09-19 2023-09-20 BFLY Operations, Inc. SYMMETRIC RECEIVER SWITCH FOR ULTRASONIC DEVICES
US11534135B2 (en) 2019-09-27 2022-12-27 Bfly Operations, Inc. Methods and apparatuses for monitoring fetal heartbeat and uterine contraction signals
US11289377B2 (en) 2019-10-01 2022-03-29 Qorvo Us, Inc. Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same
US11387919B2 (en) 2019-10-01 2022-07-12 Texas Instruments Incorporated High frequency CMOS ultrasonic transducer
US11988640B2 (en) 2020-03-11 2024-05-21 Bfly Operations, Inc. Bottom electrode material stack for micromachined ultrasonic transducer devices
WO2021211822A1 (en) 2020-04-16 2021-10-21 Bfly Operations, Inc. Methods and circuitry for built-in self-testing of circuitry and/or transducers in ultrasound devices
US20210403321A1 (en) * 2020-06-30 2021-12-30 Butterfly Network, Inc. Formation of self-assembled monolayer for ultrasonic transducers
US11808897B2 (en) 2020-10-05 2023-11-07 Bfly Operations, Inc. Methods and apparatuses for azimuthal summing of ultrasound data
CN112517361B (zh) * 2020-11-30 2022-06-03 国网山西省电力公司朔州供电公司 一种高灵敏多频段复合式空耦超声换能器及其制备方法
CN112718437B (zh) * 2020-12-16 2022-01-14 武汉大学 基于多振膜耦合的压电微机械超声换能器
CN113560158B (zh) * 2021-08-27 2022-06-10 南京声息芯影科技有限公司 压电微机械超声换能器、阵列芯片及制造方法
WO2023047417A1 (en) * 2021-09-23 2023-03-30 Sensonics Devices Pvt Ltd Low voltage capacitive micromachined ultrasonic transducer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005103294A (ja) * 2003-10-01 2005-04-21 General Electric Co <Ge> 集束を行なう超微細加工超音波トランスデューサ・アレイ及び関連する製造方法
JP2006122659A (ja) * 2004-10-29 2006-05-18 General Electric Co <Ge> モザイクセンサ配列走査の制御方法及びデバイス
JP2007215177A (ja) * 2006-02-09 2007-08-23 General Electric Co <Ge> 容量性マイクロマシン加工超音波トランスジューサ並びにその製作方法
US20090203163A1 (en) * 2005-05-03 2009-08-13 Odd Harald Steen Eriksen Method for making a transducer
JP2012519958A (ja) * 2009-03-05 2012-08-30 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ 低温ウエハ接合によって作製されるモノリシック集積型ｃｍｕｔ

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286671A (en) 1993-05-07 1994-02-15 Kulite Semiconductor Products, Inc. Fusion bonding technique for use in fabricating semiconductor devices
US6645145B1 (en) 1998-11-19 2003-11-11 Siemens Medical Solutions Usa, Inc. Diagnostic medical ultrasound systems and transducers utilizing micro-mechanical components
US6430109B1 (en) 1999-09-30 2002-08-06 The Board Of Trustees Of The Leland Stanford Junior University Array of capacitive micromachined ultrasonic transducer elements with through wafer via connections
US7541214B2 (en) 1999-12-15 2009-06-02 Chang-Feng Wan Micro-electro mechanical device made from mono-crystalline silicon and method of manufacture therefore
US6443901B1 (en) 2000-06-15 2002-09-03 Koninklijke Philips Electronics N.V. Capacitive micromachined ultrasonic transducers
US6694817B2 (en) 2001-08-21 2004-02-24 Georgia Tech Research Corporation Method and apparatus for the ultrasonic actuation of the cantilever of a probe-based instrument
US6779387B2 (en) 2001-08-21 2004-08-24 Georgia Tech Research Corporation Method and apparatus for the ultrasonic actuation of the cantilever of a probe-based instrument
US6795374B2 (en) 2001-09-07 2004-09-21 Siemens Medical Solutions Usa, Inc. Bias control of electrostatic transducers
US6659954B2 (en) 2001-12-19 2003-12-09 Koninklijke Philips Electronics Nv Micromachined ultrasound transducer and method for fabricating same
US7429495B2 (en) 2002-08-07 2008-09-30 Chang-Feng Wan System and method of fabricating micro cavities
US6958255B2 (en) * 2002-08-08 2005-10-25 The Board Of Trustees Of The Leland Stanford Junior University Micromachined ultrasonic transducers and method of fabrication
US6831394B2 (en) 2002-12-11 2004-12-14 General Electric Company Backing material for micromachined ultrasonic transducer devices
US7312440B2 (en) 2003-01-14 2007-12-25 Georgia Tech Research Corporation Integrated micro fuel processor and flow delivery infrastructure
US7208727B2 (en) 2003-01-14 2007-04-24 Georgia Tech Research Corporation Electrospray systems and methods
US7257051B2 (en) 2003-03-06 2007-08-14 General Electric Company Integrated interface electronics for reconfigurable sensor array
US6865140B2 (en) 2003-03-06 2005-03-08 General Electric Company Mosaic arrays using micromachined ultrasound transducers
US7247246B2 (en) 2003-10-20 2007-07-24 Atmel Corporation Vertical integration of a MEMS structure with electronics in a hermetically sealed cavity
US20050121734A1 (en) 2003-11-07 2005-06-09 Georgia Tech Research Corporation Combination catheter devices, methods, and systems
US7030536B2 (en) 2003-12-29 2006-04-18 General Electric Company Micromachined ultrasonic transducer cells having compliant support structure
US7125383B2 (en) 2003-12-30 2006-10-24 General Electric Company Method and apparatus for ultrasonic continuous, non-invasive blood pressure monitoring
US7285897B2 (en) 2003-12-31 2007-10-23 General Electric Company Curved micromachined ultrasonic transducer arrays and related methods of manufacture
US7052464B2 (en) 2004-01-01 2006-05-30 General Electric Company Alignment method for fabrication of integrated ultrasonic transducer array
US7104129B2 (en) 2004-02-02 2006-09-12 Invensense Inc. Vertically integrated MEMS structure with electronics in a hermetically sealed cavity
EP1713399A4 (en) 2004-02-06 2010-08-11 Georgia Tech Res Inst CMUT DEVICES AND MANUFACTURING METHOD
WO2005084284A2 (en) 2004-02-27 2005-09-15 Georgia Tech Research Corporation Multiple element electrode cmut devices and fabrication methods
WO2005084267A2 (en) 2004-02-27 2005-09-15 Georgia Tech Research Corporation Harmonic cmut devices and fabrication methods
US7646133B2 (en) 2004-02-27 2010-01-12 Georgia Tech Research Corporation Asymmetric membrane cMUT devices and fabrication methods
US7530952B2 (en) 2004-04-01 2009-05-12 The Board Of Trustees Of The Leland Stanford Junior University Capacitive ultrasonic transducers with isolation posts
JP4280198B2 (ja) 2004-04-30 2009-06-17 株式会社東芝 薄膜圧電共振器
DE102004022838A1 (de) 2004-05-08 2005-12-01 Forschungszentrum Karlsruhe Gmbh Ultraschallwandler sowie Verfahren zur Herstellung desselben
US8309428B2 (en) 2004-09-15 2012-11-13 Sonetics Ultrasound, Inc. Capacitive micromachined ultrasonic transducer
US7888709B2 (en) 2004-09-15 2011-02-15 Sonetics Ultrasound, Inc. Capacitive micromachined ultrasonic transducer and manufacturing method
US8658453B2 (en) 2004-09-15 2014-02-25 Sonetics Ultrasound, Inc. Capacitive micromachined ultrasonic transducer
US7489593B2 (en) 2004-11-30 2009-02-10 Vermon Electrostatic membranes for sensors, ultrasonic transducers incorporating such membranes, and manufacturing methods therefor
US7375420B2 (en) 2004-12-03 2008-05-20 General Electric Company Large area transducer array
US7518251B2 (en) 2004-12-03 2009-04-14 General Electric Company Stacked electronics for sensors
US7037746B1 (en) 2004-12-27 2006-05-02 General Electric Company Capacitive micromachined ultrasound transducer fabricated with epitaxial silicon membrane
JP4471856B2 (ja) * 2005-01-27 2010-06-02 株式会社日立製作所 超音波トランスデューサおよびその製造方法
US7449821B2 (en) 2005-03-02 2008-11-11 Research Triangle Institute Piezoelectric micromachined ultrasonic transducer with air-backed cavities
US7442570B2 (en) 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US7250353B2 (en) 2005-03-29 2007-07-31 Invensense, Inc. Method and system of releasing a MEMS structure
US7704743B2 (en) 2005-03-30 2010-04-27 Georgia Tech Research Corporation Electrosonic cell manipulation device and method of use thereof
CN101589543B (zh) 2005-05-18 2012-10-31 科隆科技公司 微机电换能器
CA2607887A1 (en) 2005-05-18 2006-11-23 Kolo Technologies, Inc. Methods for fabricating micro-electro-mechanical devices
US7637149B2 (en) 2005-06-17 2009-12-29 Georgia Tech Research Corporation Integrated displacement sensors for probe microscopy and force spectroscopy
CN101558552B (zh) 2005-06-17 2017-05-31 科隆科技公司 具有绝缘延伸部的微机电换能器
US7564172B1 (en) 2005-08-03 2009-07-21 Kolo Technologies, Inc. Micro-electro-mechanical transducer having embedded springs
US7880565B2 (en) 2005-08-03 2011-02-01 Kolo Technologies, Inc. Micro-electro-mechanical transducer having a surface plate
US7878977B2 (en) 2005-09-30 2011-02-01 Siemens Medical Solutions Usa, Inc. Flexible ultrasound transducer array
US7441447B2 (en) 2005-10-07 2008-10-28 Georgia Tech Research Corporation Methods of imaging in probe microscopy
US7622848B2 (en) 2006-01-06 2009-11-24 General Electric Company Transducer assembly with z-axis interconnect
JP2007210083A (ja) 2006-02-13 2007-08-23 Hitachi Ltd Ｍｅｍｓ素子及びその製造方法
US7615834B2 (en) * 2006-02-28 2009-11-10 The Board Of Trustees Of The Leland Stanford Junior University Capacitive micromachined ultrasonic transducer(CMUT) with varying thickness membrane
US7764003B2 (en) 2006-04-04 2010-07-27 Kolo Technologies, Inc. Signal control in micromachined ultrasonic transducer
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
US7451651B2 (en) 2006-12-11 2008-11-18 General Electric Company Modular sensor assembly and methods of fabricating the same
US7687976B2 (en) 2007-01-31 2010-03-30 General Electric Company Ultrasound imaging system
US7892176B2 (en) 2007-05-02 2011-02-22 General Electric Company Monitoring or imaging system with interconnect structure for large area sensor array
US20080296708A1 (en) 2007-05-31 2008-12-04 General Electric Company Integrated sensor arrays and method for making and using such arrays
JP5260650B2 (ja) 2007-07-31 2013-08-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 高ｋ誘電体を有するｃｍｕｔ
US8277380B2 (en) 2007-09-11 2012-10-02 Siemens Medical Solutions Usa, Inc. Piezoelectric and CMUT layered ultrasound transducer array
EP2207484B1 (en) 2007-09-17 2016-11-09 Koninklijke Philips N.V. Production of pre-collapsed capacitive micro-machined ultrasonic transducers and applications thereof
US7745248B2 (en) 2007-10-18 2010-06-29 The Board Of Trustees Of The Leland Stanford Junior University Fabrication of capacitive micromachined ultrasonic transducers by local oxidation
US7843022B2 (en) * 2007-10-18 2010-11-30 The Board Of Trustees Of The Leland Stanford Junior University High-temperature electrostatic transducers and fabrication method
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
CN101873830B (zh) * 2007-12-03 2013-03-20 科隆科技公司 双模式操作微机械超声换能器
US8345513B2 (en) 2007-12-03 2013-01-01 Kolo Technologies, Inc. Stacked transducing devices
US8363514B2 (en) 2007-12-03 2013-01-29 Kolo Technologies, Inc. Variable operating voltage in micromachined ultrasonic transducer
US8483014B2 (en) 2007-12-03 2013-07-09 Kolo Technologies, Inc. Micromachined ultrasonic transducers
CN101868982B (zh) 2007-12-03 2013-10-16 科隆科技公司 带有电压反馈的电容式微机械超声换能器
WO2009073706A1 (en) 2007-12-03 2009-06-11 Kolo Technologies, Inc. Through-wafer interconnections in electrostatic transducer and array
US7781238B2 (en) 2007-12-06 2010-08-24 Robert Gideon Wodnicki Methods of making and using integrated and testable sensor array
US8614151B2 (en) 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
KR100878454B1 (ko) 2008-02-28 2009-01-13 (주)실리콘화일 신호처리블록을 구비하는 적층형 마이크로폰과 그 제조방법
US20110055447A1 (en) 2008-05-07 2011-03-03 Signostics Limited Docking system for medical diagnostic scanning using a handheld device
WO2009149721A1 (de) 2008-06-09 2009-12-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Diodenbolometer und ein verfahren zur herstellung eines diodenbolometers
JP2009291514A (ja) 2008-06-09 2009-12-17 Canon Inc 静電容量型トランスデューサの製造方法、及び静電容量型トランスデューサ
US8796746B2 (en) 2008-07-08 2014-08-05 MCube Inc. Method and structure of monolithically integrated pressure sensor using IC foundry-compatible processes
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
US7812418B2 (en) * 2008-07-29 2010-10-12 Fortemedia, Inc Chip-scaled MEMS microphone package
JP5286369B2 (ja) 2009-01-16 2013-09-11 株式会社日立メディコ 超音波探触子の製造方法および超音波探触子
GB2467776A (en) 2009-02-13 2010-08-18 Wolfson Microelectronics Plc Integrated MEMS transducer and circuitry
US8315125B2 (en) 2009-03-18 2012-11-20 Sonetics Ultrasound, Inc. System and method for biasing CMUT elements
EP2411163B1 (en) 2009-03-26 2013-05-15 Norwegian University of Science and Technology (NTNU) Wafer bond cmut array with conductive vias
JP5317826B2 (ja) * 2009-05-19 2013-10-16 キヤノン株式会社 容量型機械電気変換素子の製造方法
US8451693B2 (en) 2009-08-25 2013-05-28 The Board Of Trustees Of The Leland Stanford Junior University Micromachined ultrasonic transducer having compliant post structure
US8345508B2 (en) 2009-09-20 2013-01-01 General Electric Company Large area modular sensor array assembly and method for making the same
US8222065B1 (en) 2009-10-02 2012-07-17 National Semiconductor Corporation Method and system for forming a capacitive micromachined ultrasonic transducer
US8563345B2 (en) 2009-10-02 2013-10-22 National Semiconductor Corporated Integration of structurally-stable isolated capacitive micromachined ultrasonic transducer (CMUT) array cells and array elements
US8241931B1 (en) * 2009-10-19 2012-08-14 Analog Devices, Inc. Method of forming MEMS device with weakened substrate
JP5404335B2 (ja) 2009-11-17 2014-01-29 キヤノン株式会社 電気機械変換装置及びその作製方法
US8587078B2 (en) 2010-04-06 2013-11-19 United Microelectronics Corp. Integrated circuit and fabricating method thereof
US8647279B2 (en) 2010-06-10 2014-02-11 Siemens Medical Solutions Usa, Inc. Volume mechanical transducer for medical diagnostic ultrasound
US8957564B1 (en) * 2010-06-29 2015-02-17 Silicon Light Machines Corporation Microelectromechanical system megasonic transducer
JP5702966B2 (ja) 2010-08-02 2015-04-15 キヤノン株式会社 電気機械変換装置及びその作製方法
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
JP5677016B2 (ja) * 2010-10-15 2015-02-25 キヤノン株式会社 電気機械変換装置及びその作製方法
US8754529B2 (en) 2011-03-28 2014-06-17 Miradia, Inc. MEMS device with simplified electrical conducting paths
US8461655B2 (en) 2011-03-31 2013-06-11 Infineon Technologies Ag Micromechanical sound transducer having a membrane support with tapered surface
US9242273B2 (en) 2011-10-11 2016-01-26 The Board Of Trustees Of The Leland Stanford Junior University Method for operating CMUTs under high and varying pressure
US8852103B2 (en) 2011-10-17 2014-10-07 Butterfly Network, Inc. Transmissive imaging and related apparatus and methods
US20130096433A1 (en) 2011-10-18 2013-04-18 The Regents Of The University Of Michigan System and Method for Unattended Monitoring of Blood Flow
US20130161702A1 (en) 2011-12-25 2013-06-27 Kun-Lung Chen Integrated mems device
KR101894393B1 (ko) 2011-12-28 2018-09-04 삼성전자주식회사 초음파 변환기 구조물, 초음파 변환기 및 초음파 변환기의 제조 방법
KR101388141B1 (ko) 2012-05-31 2014-04-23 전자부품연구원 Ｃｍｏｓ 회로가 집적된 마이크로폰 및 그 제조방법
US10217045B2 (en) 2012-07-16 2019-02-26 Cornell University Computation devices and artificial neurons based on nanoelectromechanical systems
US8735199B2 (en) 2012-08-22 2014-05-27 Honeywell International Inc. Methods for fabricating MEMS structures by etching sacrificial features embedded in glass
US8564076B1 (en) 2013-01-30 2013-10-22 Invensense, Inc. Internal electrical contact for enclosed MEMS devices
WO2014123922A1 (en) 2013-02-05 2014-08-14 Butterfly Network, Inc. Cmos ultrasonic transducers and related apparatus and methods
CN105307975B (zh) 2013-03-15 2017-04-26 蝴蝶网络有限公司 互补金属氧化物半导体(cmos)超声换能器及其形成方法
AU2015247484B2 (en) 2014-04-18 2020-05-14 Butterfly Network, Inc. Ultrasonic transducers in complementary metal oxide semiconductor (CMOS) wafers and related apparatus and methods
US9067779B1 (en) 2014-07-14 2015-06-30 Butterfly Network, Inc. Microfabricated ultrasonic transducers and related apparatus and methods
US20160009544A1 (en) 2015-03-02 2016-01-14 Butterfly Network, Inc. Microfabricated ultrasonic transducers and related apparatus and methods
CA3064088A1 (en) 2017-06-21 2018-12-27 Butterfly Network, Inc. Microfabricated ultrasonic transducer having individual cells with electrically isolated electrode sections

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005103294A (ja) * 2003-10-01 2005-04-21 General Electric Co <Ge> 集束を行なう超微細加工超音波トランスデューサ・アレイ及び関連する製造方法
JP2006122659A (ja) * 2004-10-29 2006-05-18 General Electric Co <Ge> モザイクセンサ配列走査の制御方法及びデバイス
US20090203163A1 (en) * 2005-05-03 2009-08-13 Odd Harald Steen Eriksen Method for making a transducer
JP2007215177A (ja) * 2006-02-09 2007-08-23 General Electric Co <Ge> 容量性マイクロマシン加工超音波トランスジューサ並びにその製作方法
JP2012519958A (ja) * 2009-03-05 2012-08-30 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ 低温ウエハ接合によって作製されるモノリシック集積型ｃｍｕｔ

Also Published As

Publication number Publication date
JP6232124B2 (ja) 2017-11-15
US20180186628A1 (en) 2018-07-05
US10710873B2 (en) 2020-07-14
JP6553695B2 (ja) 2019-07-31
CN105307975A (zh) 2016-02-03
AU2014234071B2 (en) 2018-05-17
US9738514B2 (en) 2017-08-22
US20170029271A1 (en) 2017-02-02
US10266401B2 (en) 2019-04-23
AU2018203942B2 (en) 2020-03-12
EP3639937A1 (en) 2020-04-22
US9499395B2 (en) 2016-11-22
TW201501270A (zh) 2015-01-01
US9242275B2 (en) 2016-01-26
WO2014151525A3 (en) 2015-04-09
TWI663706B (zh) 2019-06-21
KR102170559B1 (ko) 2020-10-27
EP2969914B1 (en) 2020-01-01
CN105307975B (zh) 2017-04-26
US20150084053A1 (en) 2015-03-26
JP2018023165A (ja) 2018-02-08
US20160207760A1 (en) 2016-07-21
EP2969914A2 (en) 2016-01-20
EP4122609A1 (en) 2023-01-25
CA2905040C (en) 2021-10-19
JP2016518739A (ja) 2016-06-23
CA2905040A1 (en) 2014-09-25
US20140264660A1 (en) 2014-09-18
US20170283254A1 (en) 2017-10-05
US20190210869A1 (en) 2019-07-11
US9944514B2 (en) 2018-04-17
US9061318B2 (en) 2015-06-23
AU2018203942A1 (en) 2018-06-21
TW201826495A (zh) 2018-07-16
US20150251896A1 (en) 2015-09-10
US9290375B2 (en) 2016-03-22
TWI623081B (zh) 2018-05-01
WO2014151525A2 (en) 2014-09-25
AU2014234071A1 (en) 2015-10-15

Similar Documents

Publication Publication Date Title
US10710873B2 (en) Complementary metal oxide semiconductor (CMOS) ultrasonic transducers and methods for forming the same
US11684949B2 (en) CMOS ultrasonic transducers and related apparatus and methods

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant