KR20200088380A - 초음파 장치들 및 초음파 디바이스들을 제조하기 위한 방법들 - Google Patents

초음파 장치들 및 초음파 디바이스들을 제조하기 위한 방법들 Download PDF

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KR20200088380A
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카이리앙 첸
네바다 제이 산체즈
수잔 에이 알리
타일러 에스 랄스톤
조나단 엠 로스버그
키스 지 파이프
조셉 러츠키
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버터플라이 네트워크, 인크.
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Abstract

본 명세서에 설명된 기술의 양태들은 초음파 디바이스로서, 초음파 트랜스듀서를 포함하는 제1 다이, 제1 다이에 본딩되고 펄서를 포함하는 제1 ASIC(application-specific integrated circuit), 및 집적 디지털 수신 회로를 포함하며, 제2 ASIC과 통신하는 제2 ASIC을 포함하는, 초음파 디바이스에 관한 것이다. 일부 실시예들에서, 제1 ASIC은 제2 ASIC에 본딩될 수 있고, 제2 ASIC은 아날로그 처리 회로 및 아날로그-디지털 변환기를 포함할 수 있다. 그러한 실시예들에서, 제2 ASIC은 제1 ASIC과 제2 ASIC 사이의 통신을 용이하게 하는 TSV(through-silicon via)를 포함할 수 있다. 일부 실시예들에서, SERDES 회로는 제1 ASIC과 제2 ASIC 사이의 통신을 용이하게 하고, 제1 ASIC은 아날로그 처리 회로 및 아날로그-디지털 변환기를 포함한다. 일부 실시예들에서, 제1 ASIC의 기술 노드는 제2 ASIC의 기술 노드와 상이하다.

Description

초음파 장치들 및 초음파 디바이스들을 제조하기 위한 방법들
관련 출원들에 대한 상호 참조
본 출원은, 2017년 11월 15일자로 출원되었으며 발명의 명칭이 "METHODS AND APPARATUS FOR IMPLEMENTING INTEGRATED TRANSMIT AND RECEIVE CIRCUITRY IN AN ULTRASOUND DEVICE"인, 대리인 정리 번호 B1348.70065US00 하의 미국 가특허 출원 제62/586,716호의 35 U.S.C.§119(e) 하에서의 이익을 주장하며, 그러한 가특허 출원 전체가 본 명세서에 참조로 포함된다.
본 출원은, 2018년 6월 19일자로 출원되었으며 발명의 명칭이 "APPARATUSES INCLUDING A CAPACITIVE MICROMACHINED ULTRASONIC TRANSDUCER DIRECTLY COUPLED TO AN ANALOG-TO-DIGITAL CONVERTER"인, 대리인 정리 번호 B1348.70083US00 하의 미국 가특허 출원 제62/687,189호의 35 U.S.C.§119(e) 하에서의 이익을 주장하며, 그러한 가특허 출원 전체가 본 명세서에 참조로 포함된다.
분야
일반적으로, 본 명세서에 설명된 기술의 양태들은 초음파 디바이스들(ultrasound devices)에 관한 것이다. 일부 양태들은 초음파 디바이스들에서 집적 송신 회로(integrated transmit circuitry) 및 집적 수신 회로(integrated receive circuitry)를 구현하는 것에 관한 것이다.
초음파 프로브들(ultrasound probes)은 사람들에게 들리는 것보다 높은 주파수들을 갖는 음파들(sound waves)을 이용하여, 진단 이미징(diagnostic imaging) 및/또는 치료(treatment)를 수행하는데 이용될 수 있다. 초음파 이미징은 내부 연조직체 구조들(internal soft tissue body structures)을 보기 위해 이용될 수 있다. 초음파의 펄스들이 조직 내로 송신될 때, 상이한 진폭들의 음파들이 상이한 조직 인터페이스들에서 프로브를 향해 다시 반사될 수 있다. 그 다음, 이러한 반사된 음파들은 레코딩되고, 이미지로서 오퍼레이터에게 디스플레이될 수 있다. 사운드 신호(sound signal)의 강도(진폭), 및 그러한 파(wave)가 신체(body)를 통해 이동하는데 걸리는 시간은, 초음파 이미지를 생성하는데 이용되는 정보를 제공할 수 있다. 많은 상이한 타입의 이미지들이 초음파 디바이스들을 이용하여 형성될 수 있다. 예를 들어, 조직의 2차원 단면들, 혈류(blood flow), 시간에 따른 조직의 움직임, 혈액의 위치(location of blood), 특정 분자들의 존재, 조직의 강성(stiffness), 또는 3차원 영역의 해부학적 구조(anatomy)를 보여주는 이미지들이 생성될 수 있다.
개요
본 기술의 일 양태에 따르면, 초음파 디바이스가 제공되며, 이 초음파 디바이스는 초음파 트랜스듀서(ultrasonic transducer)를 포함하는 제1 다이; 제1 다이에 본딩되고 펄서(pulser)를 포함하는 제1 ASIC(application-specific integrated circuit); 및 집적 디지털 수신 회로를 포함하며, 제1 ASIC과 통신하는 제2 ASIC을 포함한다. 초음파 트랜스듀서들, 송신 회로 및 수신 회로를 구현하기 위한 대안적인 구성들이 또한 설명된다.
다양한 양태들 및 실시예들이 이하의 예시적이고 비제한적인 도면들을 참조하여 설명될 것이다. 도면들은 실제 축척으로 반드시 도시된 것이 아니라는 점을 이해해야 한다. 다수의 도면들에 나타나는 항목들은 그들이 나타나는 모든 도면들에서 동일하거나 유사한 참조 번호로 표시된다.
도 1은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스의 블록도를 도시한다.
도 2는 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 3은 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 4는 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 5는 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 6은 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 7은 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 8은 본 명세서에 설명된 특정 실시예들에 따른 다른 초음파 디바이스의 블록도를 도시한다.
도 9는 본 명세서에 설명된 특정 실시예들에 따른, 초음파 디바이스에 대한 패러다임을 도시한다.
도 10 내지 도 32는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 제조 시퀀스 동안의 초음파 디바이스의 예시적 단면들을 도시한다.
도 33 내지 도 42는 본 명세서에 설명된 특정 실시예들에 따른, 도 20 내지 도 32의 제조 시퀀스에 대한 대안적인 제조 시퀀스 동안의 초음파 디바이스의 예시적인 단면들을 도시한다.
도 43 내지 도 45는 본 명세서에 설명된 특정 실시예들에 따른 대안적인 제조 시퀀스 동안의 초음파 디바이스의 단순화된 단면들을 도시한다.
도 46은 본 명세서에 설명된 특정 실시예들에 따른, 재구성된 웨이퍼로서 구현된 디바이스의 예를 도시한다.
도 47은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스를 도시한다.
도 48은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스를 도시한다.
도 49는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스를 도시한다.
도 50은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스를 도시한다.
도 51은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스의 예시적인 블록도를 도시한다.
도 52는 델타-시그마 아날로그-디지털 변환기에 전기적으로 결합된 초음파 트랜스듀서의 도면을 도시한다.
종래의 초음파 시스템들은 전형적으로 상당한 금융 자원들을 갖춘 대형 의료 시설들에 의해서만 구매되는 대형의, 복잡한, 고가의 시스템들이다. 최근, 덜 비싸고, 덜 복잡한 초음파 이미징 디바이스들이 도입되었다. 그러한 이미징 디바이스들은, 단일 반도체 다이 상에 모놀리식으로 집적되어 모놀리식 초음파 디바이스를 형성하는 초음파 트랜스듀서들을 포함할 수 있다. 그러한 초음파-온-칩 디바이스들(ultrasound-on-a chip devices)의 양태는, 2017년 1월 25일자로 출원되어 미국 특허 공개 제2017/0360397A1호로서 공개되고(그리고 본 출원의 양수인에게 양도된) 발명의 명칭이 "UNIVERSAL ULTRASOUND DEVICE AND RELATED APPARATUS AND METHODS"인 미국 특허 출원 제15/415,434호에 기술되어 있으며, 그 출원 전체가 본 명세서에 참조로 포함된다.
모놀리식 초음파 디바이스들의 일부 구현들은 동일한 디바이스(예를 들어, 다이)에서 구현되는 집적 송신 회로 및 집적 수신 회로를 포함할 수 있다. 집적 송신 회로 및 집적 수신 회로는, 예를 들어, CMOS(complementary metal-oxide-semiconductor) 회로일 수 있다. 집적 송신 회로는 펄스형 초음파 신호들(pulsed ultrasonic signals)을 환자와 같은 피험자(subject)에게로 방사하기 위해 초음파 트랜스듀서들을 구동하도록 구성될 수 있다. 집적 송신 회로는 펄서들과 같은 집적 아날로그 회로(integrated analog circuitry)를 포함할 수 있다. 펄스형 초음파 신호들은, 혈액 세포들(blood cells) 또는 근육 조직(muscular tissue)과 같은 신체의 구조물로부터 후방 산란(back-scattered)되어, 초음파 트랜스듀서들로 되돌아오는 에코들(echoes)을 생성할 수 있다. 이어서, 이러한 에코들은 트랜스듀서 소자들에 의해 전기 신호들로 변환될 수 있다. 집적 수신 회로는 수신된 에코들을 나타내는 전기 신호들을, 예를 들어, 초음파 이미지로 형성될 수 있는 초음파 데이터로 변환하도록 구성될 수 있다. 집적 수신 회로는, 아날로그 처리 회로 및 아날로그-디지털 변환기(ADC)들과 같은 집적 아날로그 회로, 및 이미지 형성 회로와 같은 집적 디지털 회로를 포함할 수 있다.
본 발명자들은, 특정 실시예들에서, 초음파 트랜스듀서들을 포함하는 디바이스에 본딩되는 하나의 디바이스(예를 들어, ASIC)에 집적 송신 회로(예를 들어, 펄서들)의 아날로그 부분들 및 집적 수신 회로(예를 들어, 증폭기들 및 ADC들)의 아날로그 부분들을 구현하고, 다른 디바이스(예를 들어, ASIC)에 집적 수신 회로(예를 들어, 이미지 형성 회로)의 디지털 부분들을 구현하는 것이 도움이 될 수 있다는 것을 인식하였다. 이것은 집적 아날로그 회로를 갖는 디바이스가 집적 디지털 회로를 갖는 디바이스와는 상이한 기술 노드(technology node)에서 구현되도록 할 수 있다. 일부 실시예들에서, 임의의 디지털 송신 회로가 디바이스들 사이에서 분할되거나, 디바이스들 중 하나 또는 다른 하나 상에서 전체가 구현될 수 있다. 후술되는 바와 같이, 집적 아날로그 회로는 집적 디지털 회로보다 덜 진보된(더 큰) 기술 노드에서의 구현으로부터 이익을 얻을 수 있고, 집적 디지털 회로는 집적 아날로그 회로보다 더 진보된(더 작은) 기술 노드에서의 구현으로부터 이익을 얻을 수 있다.
초음파 트랜스듀서들을 구동하기 위해, 본 발명자들은, 펄서들이 10V, 20V, 30V, 40V, 50V, 60V, 70V, 80V, 90V, 100V, 200V, 또는 >200V와 같은, 대략 10V 이상이거나, 또는 10V와 300V 사이의 임의의 값인 고전압들에서의 동작으로부터 이익을 얻을 수 있음을 인식하였다. 집적 송신 회로에 의해 초음파 트랜스듀서들로 출력된 전자 신호들의 점점 더 높은 전압 레벨들은, 초음파 트랜스듀서들에 의해 출력된 음향 신호들(acoustic signals)의 더 높은 압력 레벨들에 대응할 수 있다. 음향 신호들은 환자에게로 더 깊게 이동함에 따라 압력 레벨들이 감쇠되므로, 높은 압력 레벨들은 음향 신호들을 환자에게 방사하는데 도움이 될 수 있다. 높은 압력 레벨들은 또한 조직 고조파 이미징(tissue harmonic imaging)과 같은 특정 타입들의 초음파 이미징에 대해 필요할 수 있다. 수용가능하게 높은 전압 레벨들에서 동작할 수 있는 회로 디바이스들은 65nm, 80nm, 90nm, 110nm, 130nm, 150nm, 180nm, 220nm, 240nm, 250nm, 280nm, 350nm, 500nm, >500nm 등과 같은 충분히 큰 기술 노드들에서만 이용가능할 수 있다.
또한, 증폭기들 및 ADC들이 펄서들과 동일한 디바이스에 있을 때, 증폭기들 및 ADC들은 2개의 디바이스들 사이의 본드들(bonds)을 통해 초음파 트랜스듀서들로부터 약한 신호들을 수신하고, 이들을 증폭하고, 이들을 디지털화할 수 있다. 따라서, 집적 아날로그 회로를 갖는 디바이스와 집적 디지털 회로를 갖는 디바이스 사이의 타이트한 커플링(예를 들어, 저저항 경로들)은 필요하지 않을 수 있는데, 집적 아날로그 회로에서의 아날로그-디지털 변환기들에 의해, 집적 디지털 회로를 갖는 디바이스로 출력된 디지털화된 신호들이 감쇠 및 잡음에 대해 탄력적일 수 있기 때문이다. 일부 실시예들에서, 직렬-역직렬화기(serial-deserializer)(SERDES) 링크와 같은 고속 통신 링크는 집적 아날로그 회로를 갖는 디바이스와 집적 디지털 회로를 갖는 디바이스 사이의 통신을 용이하게 할 수 있다.
디지털 처리 동작들을 수행할 수 있는 집적 디지털 회로는 1.8V, 1.5V, 1V, 0.95V, 0.9V, 0.85V, 0.8V, 0.75V, 0.7V, 0.65V, 0.6V, 0.55V, 0.5V 및 0.45V와 같은, 예를 들어, 대략 1.8V 이하인 낮은 전압들에서 동작하는 것이 도움이 될 수 있다. 집적 디지털 회로는 그것의 병렬 컴퓨팅 전력을 증가시키기 위해 조밀하게 집적될 수 있고, 초음파 디바이스의 전력의 상당 부분(예를 들어, 절반)을 소비할 수 있다. 집적 수신 회로의 동작 전압을 인자 N(여기서 N> 1)만큼 축소하는 것은, N2과 같은 인자 NX(여기서 x≥1)만큼 전력 소비를 감소시킬 수 있다. 수용가능하게 낮은 전압 레벨들에서 동작할 수 있는 회로 디바이스들은, 일부 실시예들에서, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등과 같은 기술 노드들에서만 이용가능할 수 있다. 또한, 본 발명자들은, 주어진 크기의 다이에 포함될 수 있는 디바이스들의 수를 증가시키고, 그에 의해 집적 디지털 회로의 처리(예를 들어, 데이터 변환 및 이미지 형성) 능력을 증가시키기 위해, 집적 디지털 회로는, 예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등과 같은 기술 노드들에 의해 제공되는 크기들의 보다 작은 디바이스들을 포함하는 것이 유익할 수 있다는 것을 인식하였다.
본 발명자들은 또한, 특정 실시예들에서, 초음파 트랜스듀서들을 포함하는 디바이스에 본딩되는 하나의 디바이스에서 집적 송신 회로(예를 들어, 펄서들)를 구현하고, 다른 디바이스에서 집적 수신 회로(예를 들어, 증폭기들, ADC들, 및 이미지 형성 회로)를 구현하는 것이 도움이 될 수 있다는 것을 인식하였다. 이것은 집적 송신 회로를 갖는 디바이스가, 집적 수신 회로를 갖는 디바이스와 상이한 기술 노드에서 구현되도록 할 수 있다. 집적 송신 회로는 집적 수신 회로보다 더 진보된(더 작은) 기술 노드에서의 구현으로부터 이익을 얻을 수 있고, 집적 수신 회로는 집적 송신 회로보다 덜 진보된(더 큰) 기술 노드에서의 구현으로부터 이익을 얻을 수 있다.
전술한 고려사항들을 위해, 집적 송신 회로(예를 들어, 펄서들)는 65nm, 80nm, 90nm, 110nm, 130nm, 150nm, 180nm, 220nm, 240nm, 250nm, 280nm, 350nm, 500nm, ＞500nm 등과 같은 기술 노드들에서만 이용가능할 수 있는 높은 전압들에서 동작하는 것으로부터 이익을 얻을 수 있다. 전술한 전력 및 밀도 고려사항들을 위해, 집적 수신 회로(예를 들어, 증폭기들, ADC들, 및 이미지 형성 회로)는 수용가능하게 낮은 전압 레벨들에서 동작할 수 있는 작은 회로 디바이스들을 제공하는 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등과 같은 기술 노드들에서의 구현으로부터 이득을 얻을 수 있다. (증폭기들, ADC들 및 펄서들과 같은 집적 아날로그 회로가 덜 진보된(더 큰) 기술 노드를 갖는 하나의 디바이스에 있고, 집적 디지털 회로가 더 진보된(더 작은) 기술 노드를 갖는 다른 디바이스에 있는) 전술한 실시예와 이 실시예 사이의 차이는, 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)가 이 실시예에서 더 진보된 기술 노드에서 구현될 수 있다는 것일 수 있다. 증폭기들 및 ADC들이 상당한 전력을 소비할 수 있기 때문에, 더 진보된 기술 노드에서 이러한 회로들을 구현하는 것은 초음파 디바이스에 의해 소비되는 전력을 더 감소시킬 수 있다.
따라서, 이 실시예에서, 초음파 디바이스는 3개의 디바이스들(예를 들어, 웨이퍼들 또는 다이들)의 스택을 포함할 수 있는데, 초음파 트랜스듀서들을 포함하는 제1 디바이스가 있고, 그 아래에, 집적 송신 회로를 포함하는 제2 디바이스가 뒤따르고, 그 아래에, 집적 수신 회로를 포함하는 제3 디바이스가 뒤따르며, 각각의 디바이스는 인접한 디바이스(들)에 본딩된다.
본 발명자들은 전술한 스택에서, 수신된 초음파 에코를 나타내는 (예를 들어, 밀리볼트(millivolts) 또는 마이크로볼트(microvolts) 정도의) 비교적 약한 아날로그 전기 신호를, 그것이 수신되는 제1 디바이스로부터, 제1 디바이스 아래의 제2 디바이스를 통해, 집적 수신 회로에 의한 처리(예를 들어, 증폭 및 디지털화)를 위해 제3 디바이스로 송신할 필요가 있을 수 있음을 또한 인식하였다. 본 발명자들은, 제2 디바이스에서 구현된 TSV(through-silicon via)들이, 약한 전기 신호들을 수용가능하게 낮은 감쇠로 제2 디바이스를 통과시키는 것을 가능하게 할 수 있음을 인식하였다. 본 발명자들은, 예를 들어, TSV들의 커패시턴스를 감소시키도록, TSV들의 높이를 감소시키기 위해 제2 디바이스를 박형화하는 것이 도움이 될 수 있음을 또한 인식하였다.
특정 실시예들에서, 상기의 실시예들의 하이브리드는 SERDES 통신 링크들이 TSV들을 통한 제2 디바이스로부터 제3 디바이스로의 고속 통신을 용이하게 하는 3-다이 스택(three-die stack)을 포함할 수 있다.
본 명세서에서의 상세한 설명 및 청구항들에 언급된 바와 같이, 특정 타입의 회로를 포함하는 디바이스는, 그러한 디바이스가 그 특정 타입의 회로만을 포함한다는 것, 또는 그러한 디바이스가 그 특정 타입의 회로 및 다른 타입/기타 타입들의 회로를 포함한다는 것을 의미하는 것으로 이해되어야 한다. 예를 들어, 초음파 디바이스가 제2 디바이스 및 제3 디바이스를 포함하고, 제2 디바이스는 "집적 송신 회로" 또는 "그 집적 송신 회로"를 포함하고, 제3 디바이스는 "집적 수신 회로" 또는 "그 집적 수신 회로"를 포함하는 경우, 이것은 제2 디바이스가 초음파 디바이스에서의 모든 집적 송신 회로를 포함하고, 제2 디바이스가 초음파 디바이스에서의 집적 송신 회로의 일부를 포함하고, 제3 디바이스가 초음파 디바이스에서의 모든 집적 수신 회로를 포함하고/하거나, 제3 디바이스가 초음파 디바이스에서의 집적 수신 회로의 일부를 포함한다는 것을 의미할 수 있다. 또한, 제2 디바이스는 집적 송신 회로 또는 다른 타입들의 회로만을 포함할 수 있다. 예를 들어, 제2 디바이스는 집적 송신 회로 및 집적 수신 회로 둘다를 포함할 수 있다. 또한, 제3 디바이스는 집적 수신 회로 또는 다른 타입들의 회로만을 포함할 수 있다. 예를 들어, 제3 디바이스는 집적 수신 회로 및 집적 송신 회로 둘다를 포함할 수 있다.
본 명세서에서 설명된 실시예들은 임의의 다양한 방식들로 구현될 수 있다는 것을 이해해야 한다. 특정 구현들의 예들이 아래에서 단지 예시의 목적으로 제공된다. 제공되는 이러한 실시예들 및 특징들/능력들은, 본 명세서에서 설명되는 기술의 양태들이 이와 관련하여 한정되지 않으므로, 개별적으로, 모두 함께 또는 둘 이상의 임의의 조합으로 이용될 수 있다는 것을 알아야 한다.
도 1은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(100)의 블록도를 도시한다. 초음파 디바이스는 제1 디바이스(102), 제2 디바이스(104), 제3 디바이스(106) 및 통신 링크(108)를 포함한다. 제1 디바이스(102) 및 제2 디바이스(104)는, 예를 들어, 다이들일 수 있다. 제2 디바이스(104)는 ASIC일 수 있다. 각각의 디바이스는 다수의 재료들(예를 들어, 실리콘, 산화물들, 금속들 등)의 층들을 포함할 수 있다. 제1 디바이스(102) 및 제2 디바이스(104)는 함께 본딩된다. 제1 디바이스(102)의 최하부 표면은 제2 디바이스(104)의 최상부 표면에 본딩된다. 제1 디바이스(102)와 제2 디바이스(104) 사이의 본딩은, 예를 들어, 열적 압착(thermal compression)(본 명세서에서 "열압착(thermocompression)"이라고도 지칭됨), 공융 본딩(eutectic bonding), (금속 규화물을 형성하기에 충분한 압력 및 온도 하에서 하나의 기판의 실리콘을 제2 기판 상의 금속과 접촉시키는 것에 의해 형성되어, 기계적 및 전기적 본드를 생성하는 본드인) 규화물 본딩(silicide bonding), 또는 솔더 본딩(solder bonding)을 포함할 수 있다. 제1 디바이스(102) 및 제2 디바이스(104)는 후속적으로 다이싱된 다수의 다이들을 포함하는 웨이퍼들로서 함께 본딩되었을 수 있다. 제3 디바이스(106)는, 예를 들어, 다이(예를 들어, ASIC) 또는 다른 타입의 전자 디바이스(예를 들어, 마이크로프로세서 또는 FPGA(field-programmable gate array))일 수 있다.
초음파 디바이스(100)는 펄스형 초음파 신호들을 환자와 같은 피험자에게로 방사하기 위해 초음파 트랜스듀서들을 구동하도록 구성될 수 있다. 펄스형 초음파 신호들은, 혈액 세포들 또는 근육 조직과 같은 신체의 구조물로부터 후방 산란되어, 초음파 트랜스듀서들로 되돌아오는 에코들을 생성할 수 있다. 이어서, 이러한 에코들은 트랜스듀서 소자들에 의해 전기 신호들로 변환될 수 있다. 그 다음, 수신된 에코들을 나타내는 전기 신호들은 초음파 데이터로 변환된다.
제1 디바이스(102)는 초음파 트랜스듀서들을 포함한다. 예시적인 초음파 트랜스듀서들은, CMUT(capacitive micromachined ultrasonic transducer)들, CUT(CMOS ultrasonic transducer)들 및 PMUT(piezoelectric micromachined ultrasonic transducer)들을 포함한다. 예를 들어, CMUT들 및 CUT들은 기판에 형성된 캐비티(cavity)들을 포함할 수 있고, 멤브레인/멤브레인들이 캐비티 위에 놓인다. 초음파 트랜스듀서들은 (예를 들어, 1차원 또는 2차원의) 어레이로 배열될 수 있다. 제2 디바이스(104)는 집적 아날로그 송신 회로 및 집적 아날로그 수신 회로를 포함할 수 있는, 집적 아날로그 회로를 포함한다. 집적 아날로그 송신 회로는 하나 이상의 파형 생성기(waveform generator)로부터 파형들을 수신하고, 파형들에 대응하는 구동 신호들을 초음파 트랜스듀서들로 출력하도록 구성된 하나 이상의 펄서를 포함할 수 있다. 집적 아날로그 수신 회로는 하나 이상의 아날로그 증폭기, 하나 이상의 아날로그 필터, 아날로그 빔형성 회로(analog beamforming circuitry), 아날로그 디처프 회로(analog dechirp circuitry), 아날로그 직교 복조(analog quadrature demodulation: AQDM) 회로, 아날로그 시간 지연 회로(analog time delay circuitry), 아날로그 위상 시프터 회로(analog phase shifter circuitry), 아날로그 합산 회로(analog summing circuitry), 아날로그 시간 이득 보상 회로(analog time gain compensation circuitry), 아날로그 평균화 회로(analog averaging circuitry), 및/또는 하나 이상의 아날로그-디지털 변환기를 포함할 수 있다. 제3 디바이스(106)는 집적 디지털 수신 회로를 포함하고, 집적 디지털 수신 회로는, 예를 들어, 하나 이상의 디지털 필터, 디지털 빔형성 회로, 디지털 직교 복조(digital quadrature demodulation: DQDM) 회로, 평균화 회로, 디지털 디처프 회로, 디지털 시간 지연 회로, 디지털 위상 시프터 회로, 디지털 합산 회로, 디지털 승산 회로, 재양자화 회로, 파형 제거 회로, 이미지 형성 회로, 백엔드 처리 회로 및/또는 하나 이상의 출력 버퍼를 포함할 수 있다.
제2 디바이스(104)는 제3 디바이스(106)와는 상이한 기술 노드에서 구현될 수 있고, 제3 디바이스(106)의 기술 노드는 제2 디바이스(104)가 구현되는 기술 노드보다 더 작은 피쳐 크기들을 갖는 더 진보된 기술 노드일 수 있다. 예를 들어, 제2 디바이스(104)의 기술 노드는, 80V, 90V, 100V, 200V, 또는 >200V와 같은, 대략 80-200V의 범위 내의 전압들에서 동작할 수 있는 회로 디바이스들(예를 들어, 트랜지스터들)을 제공하는 기술 노드일 수 있다. 일부 실시예들에서, 제2 디바이스(104)의 기술 노드는 대략 5-30V의 범위 내의 전압들 또는 대략 30-80V의 범위 내의 전압들과 같은 다른 전압들에서 동작할 수 있는 회로 디바이스들(예를 들어, 트랜지스터들)을 제공하는 기술 노드일 수 있다. 그러한 전압들에서 동작함으로써, 제2 디바이스(104)에서의 회로는 제1 디바이스(102)에서의 초음파 트랜스듀서들을 구동하여, 수용가능하게 높은 압력들을 갖는 음향파들(acoustic waves)을 방사할 수 있다. 제2 디바이스(104)의 기술 노드는, 예를 들어, 65nm, 80nm, 90nm, 110nm, 130nm, 150nm, 180nm, 220nm, 240nm, 250nm, 280nm, 350nm, 500nm, ＞500nm이거나, 또는 임의의 다른 적절한 기술 노드일 수 있다.
제3 디바이스(106)의 기술 노드는, 예를 들어, 0.9V, 0.85V, 0.8V, 0.75V, 0.7V, 0.65V, 0.6V, 0.6V, 0.55V, 0.5V, 및 0.45V와 같은, 대략 0.45-0.9V의 범위 내의 전압에서 동작할 수 있는 회로 디바이스들(예를 들어, 트랜지스터들)을 제공하는 것일 수 있다. 일부 실시예들에서, 제3 디바이스(106)의 기술 노드는 대략 1-1.8V의 범위, 또는 대략 2.5-3.3V의 범위 내의 전압에서 동작할 수 있는 회로 디바이스를 제공하는 것일 수 있다. 그러한 전압들에서 동작함으로써, 제3 디바이스(106)에서의 회로의 전력 소비는 수용가능한 레벨로 감소될 수 있다. 추가적으로, 기술 노드에 의해 제공되는 디바이스들의 피쳐 크기는 제3 디바이스(106)에서의 회로의 수용가능하게 높은 정도의 집적 밀도(integration density)를 가능하게 할 수 있다. 제3 디바이스(106)의 기술 노드는, 예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등일 수 있다.
통신 링크(108)는 제2 디바이스(104)와 제3 디바이스(106) 사이의 통신을 용이하게 할 수 있다. 예를 들어, 제2 디바이스(104)는 통신 링크(108)를 통해 제3 디바이스(106)에 데이터를 오프로드(offload)할 수 있다. 데이터를 높은 데이터 레이트로 오프로드하기 위해, 통신 링크(108)는 하나 이상의 직렬-역직렬화기(SERDES) 링크를 포함할 수 있다. SERDES 링크는 제2 디바이스(104)에서의 SERDES 송신 회로, 제3 디바이스(106)에서의 SERDES 수신 회로, 및 SERDES 송신 회로와 SERDES 수신 회로 사이의 전기 링크 트레이스(electrical link trace)를 포함할 수 있다. 일부 실시예들에서, 초음파 디바이스(100)는 제1 디바이스(102), 제2 디바이스(104) 및 제3 디바이스(106)가 결합되는 PCB를 포함할 수 있다. 예를 들어, 제1 디바이스(102) 및 제2 디바이스(104)의 본딩된 스택은 하나의 위치에서 PCB에 결합될 수 있고, 제3 디바이스(106)는 다른 위치에서 PCB에 결합될 수 있고, 통신 링크(108)의 부분들을 구현하는 트레이스들은 2개의 위치들 사이에서 연장될 수 있다. 특히, SERDES 링크가 이용될 때, 통신 링크(108)는 제2 디바이스(104)에서의 SERDES 송신 회로를 제3 디바이스(106)에서의 SERDES 수신 회로에 전기적으로 접속하는 PCB 상의 트레이스를 포함할 수 있다. 일부 실시예들에서, 통신 링크(108)(예를 들어, SERDES 링크)는 대략 2-5 기가비트/초의 레이트로 데이터를 송신할 수 있다. 일부 실시예들에서, 병렬로 동작하는 하나보다 많은 통신 링크(108)가 존재할 수 있다. 일부 실시예들에서, 1개-100개와 대략 동일하거나 그 사이의 병렬 SERDES 통신 링크(108)가 존재할 수 있다. 일부 실시예들에서, 1개-10,000개와 대략 동일하거나 그 사이의 병렬 SERDES 통신 링크(108)가 존재할 수 있다. 모든 병렬 통신 링크들의 데이터 오프로드 레이트는 초음파 디바이스(100)를 음향적으로 제한할 수 있고, 이는 초음파 디바이스(100)로부터 데이터를 오프로드하기 위해 초음파 데이터의 프레임들의 모음 사이에 원하지 않는 시간을 삽입하는 것이 필요하지 않을 수 있음을 의미한다. 데이터 오프로드 레이트는 (예를 들어, 대략 10kHz 이상의) 높은 펄스 반복 간격들을 가능하게 할 수 있다.
도 2는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(200)의 예시적인 블록도를 도시한다. 초음파 디바이스(200)는 제1 디바이스(202), 제2 디바이스(204) 및 제3 디바이스(206)를 포함한다. 초음파 디바이스(200), 제1 디바이스(202), 제2 디바이스(204) 및 제3 디바이스(206)는 각각, 초음파 디바이스(100), 제1 디바이스(102), 제2 디바이스(104) 및 제3 디바이스(106)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(200)는 (픽셀들(pixels)로 간주될 수도 있는) 복수의 요소들(458)을 포함한다. 도 2에는 4개의 요소들(458)만이 도시되어 있지만, 수 백개, 수 천개, 또는 수 만개의 요소와 같은 더 많은 요소들(458)이 포함될 수 있음을 이해해야 한다. 요소들(458) 각각은 초음파 트랜스듀서(260), 펄서(264), 수신 스위치(262), 아날로그 처리 회로(210) 블록, 및 아날로그-디지털 변환기(ADC)(212)를 포함한다. 제1 디바이스(202)는 초음파 트랜스듀서들(260)을 포함한다. 제2 디바이스(204)는 펄서들(264), 수신 스위치들(262), 아날로그 처리 회로(210), ADC들(212) 및 SERDES 송신 회로(252)를 포함한다. 제3 디바이스(206)는 SERDES 수신 회로(254) 및 디지털 처리 회로(276)를 포함한다. 본딩 포인트들(216)은 제1 디바이스(202)에서의 초음파 트랜스듀서들(260)을 제2 디바이스(204)에서의 펄서들(264) 및 수신 스위치들(262)에 전기적으로 접속한다. 통신 링크(250)는 제2 디바이스(204)에서의 SERDES 송신 회로(252)를 제3 디바이스(206)에서의 SERDES 수신 회로(254)에 전기적으로 접속한다.
펄서(264)는 본딩 포인트(216)를 통해 초음파 트랜스듀서(260)에 구동 신호를 출력하도록 구성될 수 있다. 펄서(264)는 파형 생성기(도시되지 않음)로부터 파형을 수신할 수 있고, 수신된 파형에 대응하는 구동 신호를 출력하도록 구성될 수 있다. 펄서(264)가 초음파 트랜스듀서(260)를 구동하고 있을 때("송신 단계(transmit phase)"), 수신 스위치(262)는 구동 신호가 수신 회로(예를 들어, 아날로그 처리 회로(210))에 인가되지 않도록 개방될 수 있다.
초음파 트랜스듀서(260)는 펄서(264)로부터 수신된 구동 신호에 응답하여, 펄스형 초음파 신호들을 환자와 같은 피험자에게로 방사하도록 구성될 수 있다. 펄스형 초음파 신호들은, 혈액 세포들 또는 근육 조직과 같은 신체의 구조물로부터 후방 산란되어, 초음파 트랜스듀서(260)로 되돌아오는 에코들을 생성할 수 있다. 초음파 트랜스듀서(260)는 이러한 에코들을 전기 신호들로 변환하도록 구성될 수 있다. 초음파 트랜스듀서(260)가 에코들을 수신하고 있을 때("수신 단계"), 수신 스위치(262)는 초음파 트랜스듀서(260)가 수신된 에코들을 나타내는 전기 신호들을 본딩 포인트(216) 및 수신 스위치(262)를 통해 아날로그 처리 회로(210)로 송신할 수 있도록 폐쇄될 수 있다.
아날로그 처리 회로(210)는, 예를 들어, 하나 이상의 아날로그 증폭기, 하나 이상의 아날로그 필터, 아날로그 빔형성 회로, 아날로그 디처프 회로, 아날로그 직교 복조(AQDM) 회로, 아날로그 시간 지연 회로, 아날로그 위상 시프터 회로, 아날로그 합산 회로, 아날로그 시간 이득 보상 회로, 및/또는 아날로그 평균화 회로를 포함할 수 있다. 아날로그 처리 회로(210)의 아날로그 출력은 디지털 신호로의 변환을 위해 ADC(212)에 출력된다. ADC(212)의 디지털 출력은 SERDES 송신 회로(252)에 출력된다.
SERDES 송신 회로(252)는 ADC(212)의 병렬 디지털 출력을 직렬 디지털 스트림으로 변환하고, 통신 링크(250)를 통해 고속(예를 들어, 2-5 기가비트/초)으로 직렬 디지털 스트림을 출력하도록 구성될 수 있다. 전술한 바와 같이, 제1 디바이스(202) 및 제2 디바이스(204)의 본딩된 스택은 하나의 위치에서 PCB에 결합될 수 있고, 제3 디바이스(206)는 다른 위치에서 PCB에 결합될 수 있다. 통신 링크(250)는, 예를 들어, 제2 디바이스(204)에서의 SERDES 송신 회로(252)를 제3 디바이스(206)에서의 SERDES 수신 회로(254)에 전기적으로 접속하는 PCB 상의 트레이스일 수 있다. SERDES 수신 회로(254)는 통신 링크(250)로부터 수신된 직렬 디지털 스트림을 병렬 디지털 출력으로 변환하고, 이 병렬 디지털 출력을 디지털 처리 회로(276)에 출력하도록 구성될 수 있다. SERDES 송신 회로(252), SERDES 수신 회로(254) 및 통신 링크(250)는 통신 링크(108)의 예일 수 있다.
초음파 디바이스(200)에서, SERDES 송신 회로(252)의 하나의 블록은 다수의 ADC들(212)로부터 데이터를 수신하고, 통신 링크(250)를 통해, 디지털 처리 회로(276)에 결합되는 SERDES 수신 회로(254)의 하나의 블록에 전기적으로 결합된다. SERDES 송신 회로(252), 통신 링크(250), 및 SERDES 수신 회로(254)의 다수의 경우들이 있을 수 있고, 각각은 다수의 ADC들(212)로부터 데이터를 수신한다. 일부 실시예들에서, ADC(212)마다 및/또는 초음파 트랜스듀서(260)마다, 또는 보다 일반적으로, 요소(458)마다, SERDES 송신 회로(252), 통신 링크(250), 및 SERDES 수신 회로(254)의 하나의 경우가 있을 수 있다.
일부 실시예들에서, SERDES 수신 회로(254)는 메소크로노스 수신기(mesochronous receiver)를 포함할 수 있다. 일부 실시예들에서, SERDES 수신 회로(254)는 디지털 PLL(phase-locked loop), 디지털 클록 및 데이터 복원 회로, 및 등화기(equalizer)를 포함할 수 있다. 일부 실시예들에서, SERDES 수신 회로(254)의 PLL은, 초음파 디바이스가 데이터를 생성하고 있지 않을 때 PLL이 전원을 차단(power down)하고 전력을 보존하고, 초음파 디바이스가 데이터를 다시 생성하기 시작할 때 수용가능하게 빠른 시간 기간 내에 완전 동작하도록 전력을 공급(power up)하게 하는 고속 온/오프 기법들을 이용할 수 있다. 고속 온/오프 기법들에 대한 추가 설명에 대해서는, Wei, Da 등의 "A 10-Gb/s/ch, 0.6-pJ/bit/mm Power Scalable Rapid-ON/OFF Transceiver for On-Chip Energy Proportional Interconnects," IEEE Journal of Solid-State Circuits 53.3(2018): 873-883 문헌을 참조한다. 일부 실시예들에서, 진보된 기술 노드(예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등)에서 제3 디바이스를 구현하는 것은 높은 데이터 레이트(예를 들어, 2-5 기가비트/초)에서 동작하는 SERDES 수신 회로(254)를 가능하게 할 수 있다.
디지털 처리 회로(276)는, 예를 들어, 하나 이상의 디지털 필터, 디지털 빔형성 회로, 디지털 직교 복조(DQDM) 회로, 평균화 회로, 디지털 디처프 회로, 디지털 시간 지연 회로, 디지털 위상 시프터 회로, 디지털 합산 회로, 디지털 승산 회로, 재양자화 회로, 파형 제거 회로, 이미지 형성 회로, 백엔드 처리 회로 및/또는 하나 이상의 출력 버퍼를 포함할 수 있다. 디지털 처리 회로(276)에서의 이미지 형성 회로는 아포디제이션(apodization), 후면 투영(back projection) 및/또는 고속 계층 후면 투영(fast hierarchy back projection), 보간 범위 마이그레이션(interpolation range migration)(예를 들어, 스톨트 보간(Stolt interpolation)) 또는 다른 푸리에 리샘플링 기법들(Fourier resampling techniques), 동적 포커싱 기법들, 지연 및 합산 기법들, 단층촬영 재구성 기법들(tomographic reconstruction techniques), 도플러 계산(doppler calculation), 주파수 및 공간 합성, 및/또는 저역 및 고역 통과 필터링 등을 수행하도록 구성될 수 있다.
제2 디바이스(204)는 전력 회로(248), 통신 회로(222), 클록킹 회로(clocking circuitry)(224), 제어 회로(226), 및 시퀀싱 회로(sequencing circuitry)(228)를 추가로 포함한다. 제2 디바이스(204)에서의 통신 회로(222)는 통신 링크(270)(또는 하나보다 많은 통신 링크들(270))를 통해 제2 디바이스(204)와 제3 디바이스(206) 사이의 통신을 제공하도록 구성될 수 있다. 통신 링크(270)는, 예를 들어, 제2 디바이스(204)를 제3 디바이스(206)에 전기적으로 접속하는 PCB 상의 하나 이상의 트레이스일 수 있다. 통신 회로(222)는 (SERDES 송신 회로(252), 통신 링크들(250) 및 SERDES 수신 회로(254)에 의해 가능한 통신을 제외하고) 제2 디바이스(204) 상의 임의의 회로로부터 제3 디바이스(206)로의 신호들의 통신 및/또는 제3 디바이스(206) 상의 임의의 회로로부터 제2 디바이스(204)로의 신호들의 통신을 가능하게 할 수 있다.
제2 디바이스(204)에서의 클록킹 회로(224)는 제2 디바이스(204) 및/또는 제3 디바이스(206)에서 이용되는 클록들 중 일부 또는 전부를 생성하도록 구성될 수 있다. 일부 실시예들에서, 클록킹 회로(224)는 클록킹 회로(224)가 초음파 디바이스(200)의 다양한 회로 컴포넌트들에 공급할 수 있는, 외부 소스로부터의 고속 클록(예를 들어, 1.5625GHz 또는 2.5GHz 클록)을 수신할 수 있다. 일부 실시예들에서, 클록킹 회로(224)는 클록킹 회로(224)가 초음파 디바이스(200)의 다양한 컴포넌트들에 공급할 수 있는 상이한 주파수들(예를 들어, 20MHz, 40MHz, 100MHz 또는 200MHz)의 클록들을 생성하기 위해, 수신된 고속 클록을 분주(divide) 및/또는 체배(multiply)할 수 있다. 일부 실시예들에서, 클록킹 회로(224)는 전술한 주파수들과 같은 상이한 주파수들의 2개 이상의 클록들을 개별적으로 수신할 수 있다.
제2 디바이스(204)에서의 제어 회로(226)는 제2 디바이스(204)에서의 다양한 회로 컴포넌트들을 제어하도록 구성될 수 있다. 예를 들어, 제어 회로(226)는 펄서들(264), 수신 스위치들(262), 아날로그 처리 회로(210), ADC들(212), SERDES 송신 회로(252), 전력 회로(248), 통신 회로(222), 클록킹 회로(224), 시퀀싱 회로(228), 디지털 파형 생성기들, 지연 메시들(delay meshes), 및/또는 시간 이득 보상 회로(이들 중 후자의 3개는 도 2에 도시되지 않음)를 제어 및/또는 파라미터화할 수 있다. 제어 회로(226)는 또한 제3 디바이스(206) 상의 임의의 회로를 제어하도록 구성될 수 있다.
제2 디바이스(204)에서의 시퀀싱 회로(228)는 디지털 파라미터화될 수 있거나 그렇지 않을 수 있는 제2 디바이스(204) 상의 다양한 회로 컴포넌트들을 조정하도록 구성될 수 있다. 일부 실시예들에서, 시퀀싱 회로(228)는 제2 디바이스(204) 및/또는 제3 디바이스(206)에서의 파라미터 변경들의 타이밍 및 순서화를 제어하고, 송신 및 수신 이벤트들의 트리거링을 제어하고, (예를 들어, 제2 디바이스(204)로부터 제3 디바이스(206)로의) 데이터 흐름을 제어할 수 있다. 일부 실시예들에서, 시퀀싱 회로(228)는 선택된 이미징 모드, 프리셋, 및 사용자 설정들에 특정될 수 있는 이미징 시퀀스의 실행을 제어할 수 있다. 일부 실시예들에서, 제2 디바이스(204)에서의 시퀀싱 회로(228)는 슬레이브 시퀀서(slave sequencer)로서 구성되고 디지털 파라미터화된 제3 디바이스(206)에서의 시퀀싱 회로(236) 상의 이벤트들을 트리거하는 마스터 시퀀서(master sequencer)로서 구성될 수 있다. 일부 실시예에서, 제3 디바이스(206)에서의 시퀀싱 회로(236)는 슬레이브 시퀀서로서 구성되고 디지털 파라미터화된 제2 디바이스(204)에서의 시퀀싱 회로(228) 상의 이벤트들을 트리거하는 마스터 시퀀서로서 구성된다. 일부 실시예들에서, 제2 디바이스(204)에서의 시퀀싱 회로(228)는 제2 디바이스(204) 및 제3 디바이스(206) 모두 상의 파라미터화된 회로 컴포넌트들을 제어하도록 구성된다. 일부 실시예들에서, 제2 디바이스(204)에서의 시퀀싱 회로(228) 및 제3 디바이스(206)에서의 시퀀싱 회로(236)는 (예를 들어, 클록킹 회로에 의해 제공된) 동일한 소스로부터 도출된 클록을 이용함으로써 동기화하여 동작할 수 있다.
제2 디바이스(204)에서의 전력 회로(248)는 제1 디바이스(202), 제2 디바이스(204) 및/또는 제3 디바이스(206)에게 전력을 공급하기 위해, 낮은 드롭아웃 레귤레이터들(low dropout regulators), 스위칭 전력 공급기들(switching power supplies), 및/또는 DC-DC 변환기들을 포함할 수 있다. 일부 실시예들에서, 전력 회로(248)는 다중 레벨 펄서들 및/또는 전하 재활용 회로(charge recycling circuitry)를 포함할 수 있다. 다중 레벨 펄서들 및 전하 재활용 회로의 추가적인 설명에 대해서는, 2016년 11월 15일자로 허여된 "MULTI-LEVEL PULSER AND RELATED APPARATUS AND METHODS"라는 명칭의 미국 특허 제9,492,144호, 및 "MULTILEVEL BIPOLAR PULSER"라는 명칭의, 미국 특허 제10,082,565호로서 발행된 미국 특허 출원 제15/087,914호를 참조하며, 이들 각각은 본 출원의 양수인에게 양도되었으며, 그 전체가 본 명세서에 참조로 포함된다.
제3 디바이스(206)는 통신 회로(230), 클록킹 회로(232), 제어 회로(234), 시퀀싱 회로(236), 주변기기 관리 회로(peripheral management circuitry)(238), 메모리(240), 전력 회로(272), 처리 회로(256), 및 모니터링 회로(274)를 추가로 포함한다. 제3 디바이스(206)에서의 통신 회로(230)는 통신 링크(270)(또는 하나보다 많은 통신 링크들(270))를 통해 제3 디바이스(206)와 제2 디바이스(204) 사이의 통신을 제공하도록 구성될 수 있다. 통신 회로(230)는 제3 디바이스(206) 상의 임의의 회로로부터 제2 디바이스(204)로의 신호들의 통신 및/또는 제2 디바이스(204) 상의 임의의 회로로부터 제3 디바이스(206)로의 신호들의 통신을 가능하게 할 수 있다.
제3 디바이스(206)에서의 클록킹 회로(232)는 제3 디바이스(206) 및/또는 제2 디바이스(204)에서 이용되는 클록들 중 일부 또는 전부를 생성하도록 구성될 수 있다. 일부 실시예들에서, 클록킹 회로(232)는 클록킹 회로(232)가 초음파 디바이스(200)의 다양한 회로 컴포넌트들에 공급할 수 있는 고속 클록(예를 들어, 1.5625GHz 또는 2.5GHz 클록)을 수신할 수 있다. 일부 실시예들에서, 클록킹 회로(232)는 클록킹 회로(232)가 다양한 컴포넌트들에 공급할 수 있는 상이한 주파수들(예를 들어, 20MHz, 40MHz, 100MHz 또는 200MHz)의 클록들을 생성하기 위해, 수신된 고속 클록을 분주 및/또는 체배할 수 있다. 일부 실시예들에서, 클록킹 회로(232)는 전술한 주파수들과 같은 상이한 주파수들의 2개 이상의 클록들을 개별적으로 수신할 수 있다.
제3 디바이스(206)에서의 제어 회로(234)는 제3 디바이스(206)에서의 다양한 회로 컴포넌트들을 제어하도록 구성될 수 있다. 예를 들어, 제어 회로(234)는 SERDES 수신 회로(254), 디지털 처리 회로(276), 통신 회로(230), 클록킹 회로(232), 시퀀싱 회로(236), 주변기기 관리 회로(238), 메모리(240), 전력 회로(272) 및 처리 회로(256)를 제어 및/또는 파라미터화할 수 있다. 제어 회로(234)는 또한 제2 디바이스(204) 상의 임의의 회로를 제어하도록 구성될 수 있다.
제3 디바이스(206)에서의 시퀀싱 회로(236)는 디지털 파라미터화될 수 있거나 그렇지 않을 수 있는 제3 디바이스(206) 상의 다양한 회로 컴포넌트들을 조정하도록 구성될 수 있다. 일부 실시예에서, 제3 디바이스(206)에서의 시퀀싱 회로(236)는 디지털 파라미터화된 제2 디바이스(204)에서의 시퀀싱 회로(228) 상의 이벤트들을 트리거하는 마스터 시퀀서로서 구성된다. 일부 실시예들에서, 제2 디바이스(204)에서의 시퀀싱 회로(228)는 슬레이브 시퀀서로서 구성되고 디지털 파라미터화된 제2 디바이스(204)에서의 시퀀싱 회로(236) 상의 이벤트들을 트리거하는 마스터 시퀀서로서 구성된다. 일부 실시예들에서, 제3 디바이스(206)에서의 시퀀싱 회로(236)는 제2 디바이스(204) 및 제3 디바이스(206) 모두 상의 파라미터화된 회로 컴포넌트들을 제어하도록 구성된다. 일부 실시예들에서, 제3 디바이스(206)에서의 시퀀싱 회로(236) 및 제2 디바이스(204)에서의 시퀀싱 회로(228)는 (예를 들어, 클록킹 회로에 의해 제공된) 동일한 소스로부터 도출된 클록을 이용함으로써 동기화하여 동작할 수 있다.
주변기기 관리 회로(238)는 고속 직렬 출력 데이터 스트림을 생성하도록 구성될 수 있다. 예를 들어, 주변기기 관리 회로(238)는 USB(Universal Serial Bus) 2.0, 3.0 또는 3.1 모듈일 수 있다. 주변기기 관리 회로(238)는 추가적으로 또는 대안적으로, 외부 마이크로프로세서가 USB 접속을 통해 초음파 디바이스(200)의 다양한 회로 컴포넌트들을 제어하는 것을 허용하도록 구성될 수 있다. 다른 예로서, 주변기기 관리 회로(238)는 WiFi 모듈 또는 다른 타입의 주변기기를 제어하기 위한 모듈을 포함할 수 있다. 일부 실시예들에서, 이러한 고속 직렬 출력 데이터 스트림은 외부 디바이스에 출력될 수 있다.
메모리(240)는 디지털화된 이미지 데이터(예를 들어, 디지털 처리 회로(276)에서의 이미징 형성 회로 및/또는 다른 회로에 의해 생성된 이미지 데이터)를 버퍼링 및/또는 저장하도록 구성될 수 있다. 예를 들어, 메모리(240)는 초음파 디바이스(200)가 이미지 데이터를 저장하는 원격 서버에 대한 무선 접속의 부재시에 이미지 데이터를 검색할 수 있게 하도록 구성될 수 있다. 더욱이, 원격 서버에 대한 무선 접속이 이용가능할 때, 메모리(240)는 또한, 예를 들어, 손실 채널들, 간헐적 접속, 및 더 낮은 데이터 레이트들과 같은 무선 접속 조건들에 대한 지원을 제공하도록 구성될 수 있다. 디지털화된 이미지 데이터를 저장하는 것에 더하여, 메모리(240)는 또한 초음파 디바이스(200)에서의 요소들의 동작을 동기화 및 조정하기 위한 타이밍 및 제어 파라미터들을 저장하도록 구성될 수 있다.
전력 회로(272)는 제3 디바이스(206)에 전력을 공급하기 위한 전력 공급 증폭기들을 포함할 수 있다.
하나 이상의 내장된 프로세서의 형태일 수 있는 처리 회로(256)는 처리 기능들을 수행하도록 구성될 수 있다. 일부 실시예들에서, 처리 회로(256)는 제2 디바이스(204)에 대해 또는 제3 디바이스(206)에 대해 시퀀싱 기능들을 수행하도록 구성될 수 있다. 예를 들어, 처리 회로(256)는 제2 디바이스(204) 및/또는 제3 디바이스(206)에서의 파라미터 변경들의 타이밍 및 순서화를 제어하고, 송신 및 수신 이벤트들의 트리거링을 제어하고/하거나, (예를 들어, 제2 디바이스(204)로부터 제3 디바이스(206)로의) 데이터 흐름을 제어할 수 있다. 일부 실시예들에서, 처리 회로(256)는 선택된 이미징 모드, 프리셋, 및 사용자 설정들에 특정될 수 있는 이미징 시퀀스의 실행을 제어할 수 있다. 일부 실시예들에서, 처리 회로(256)는 주변기기 관리 회로(238), 처리 회로(256)를 제어하는 것, (예를 들어, 전력 회로(248) 및/또는 전력 회로(272)에 대한) 전력 시퀀싱을 제어하는 것, 및 모니터링 회로(274)와 인터페이싱하는 것과 같은 외부 시스템 제어를 수행할 수 있다. 일부 실시예들에서, 처리 회로(256)는 칩 내의 (예를 들어, 제2 디바이스(204)로부터 제3 디바이스(206)로의) 데이터 흐름을 구성하는 것, (예를 들어, 이미지 형성 회로에 대한) 처리 및 이미지 형성 파라미터들을 계산 또는 그 계산을 제어하는 것, (예를 들어, 클록킹 회로(224) 및/또는 클록킹 회로(232)에 대한) 칩 클록킹을 제어하는 것, 및/또는 (예를 들어, 전력 회로(248) 및/또는 전력 회로(272)에 대한) 전력을 제어하는 것과 같은 내부 시스템 제어를 수행할 수 있다. 처리 회로(256)는 전술한 기능들을 초음파 디바이스(200)의 다른 컴포넌트들에 의해 수행되는 것으로서 수행하도록 구성될 수 있고, 일부 실시예들에서, 본 명세서에 설명된 특정 컴포넌트들은, 그들의 기능들이 처리 회로(256)에 의해 수행되는 경우에 존재하지 않을 수 있다.
모니터링 회로(274)는, 제한적인 것은 아니지만, 온도 모니터링 회로(예를 들어, 서미스터들(thermistors)), 전력 측정 회로(예를 들어, 전압 및 전류 센서들), 9축 모션 회로(nine-axis motion circuitry)(예를 들어, 자이로스코프들, 가속도계들, 나침반들), 배터리 모니터링 회로(예를 들어, 쿨롬 카운터들(coulomb counters)), 및/또는 다른 온-보드 회로들(예를 들어, 전력 제어기들, 보호 회로 등)의 상태 또는 예외 조건들을 체크하는 회로를 포함할 수 있다.
도 2에 도시된 각각의 컴포넌트의 더 많은 경우들이 존재할 수 있음을 이해해야 한다. 예를 들어, 수 백개, 수 천개, 또는 수 만개의 초음파 트랜스듀서들(260), 펄서들(264), 수신 스위치들(262), 아날로그 처리 회로(210) 블록들, SERDES 송신 회로(252) 블록들, SERDES 수신 회로(254) 블록들, 및/또는 디지털 처리 회로(276) 블록들이 있을 수 있다. 또한, 도 2에 도시된 특정 컴포넌트들은 (예를 들어, 멀티플렉싱된 방식으로, 또는 평균화 후에) 도시된 것보다 더 많은 컴포넌트들로부터 신호들을 수신할 수 있거나, 도시된 것보다 더 많은 컴포넌트들에 신호들을 송신할 수 있다는 것을 이해해야 한다. 예를 들어, 주어진 펄서(264)는 하나 이상의 초음파 트랜스듀서(260)에 신호들을 출력할 수 있고, 주어진 수신 스위치(262)는 하나 이상의 초음파 트랜스듀서(260)로부터 신호들을 수신할 수 있고, 아날로그 처리 회로(210)의 주어진 블록은 하나 이상의 수신 스위치(262)로부터 신호들을 수신할 수 있고, 주어진 ADC(212)는 아날로그 처리 회로(210)의 하나 이상의 블록으로부터 신호들을 수신할 수 있고, SERDES 송신 회로(252)의 주어진 블록은 하나 이상의 ADC(212)로부터 신호들을 수신할 수 있다. 일부 실시예들에서, 주어진 초음파 요소는 초음파 트랜스듀서(260) 및 전용 펄서(264), 수신 스위치(262), 아날로그 처리 회로(210) 블록, ADC(212), 및/또는 SERDES 송신 회로(252) 블록을 가질 수 있다. 초음파 디바이스의 특정 실시예들은 도 2에 도시된 것보다 더 많거나 더 적은 컴포넌트들을 가질 수 있다는 것을 또한 이해해야 한다.
초음파 디바이스(200)의 회로 컴포넌트들의 추가적인 설명에 대해서는, 2016년 12월 20일자로 허여된 (그리고 본 출원의 양수인에게 양도된) "MONOLITHIC ULTRASONIC IMAGING DEVICES, SYSTEMS, AND METHODS"라는 명칭의 미국 특허 제9,521,991호를 참조하며, 그 전체가 본 명세서에 참조로 포함된다.
도 3은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(300)의 블록도를 도시한다. 초음파 디바이스는 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)를 포함한다. 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)는, 예를 들어, 다이싱되는 다이들(예를 들어, ASIC들) 또는 웨이퍼들일 수 있고, 각각의 디바이스는 다수의 재료들(예를 들어, 실리콘, 산화물들, 금속들 등)의 층들을 포함할 수 있다. 제1 디바이스(302)의 최하부 표면은 제2 디바이스(304)의 최상부 표면에 본딩된다. 제2 디바이스(304)의 최하부 표면은 제3 디바이스(306)의 최상부 표면에 본딩된다. 제1 디바이스(302)와 제2 디바이스(304) 사이의 본딩 및 제2 디바이스(304)와 제3 디바이스(306) 사이의 본딩은, 예를 들어, 열적 압착(본 명세서에서 "열압착"이라고도 지칭됨), 공융 본딩, (금속 규화물을 형성하기에 충분한 압력 및 온도 하에서 하나의 기판의 실리콘을 제2 기판 상의 금속과 접촉시키는 것에 의해 형성되어, 기계적 및 전기적 본드를 생성하는 본드인) 규화물 본딩, 또는 솔더 본딩을 포함할 수 있다.
초음파 디바이스(300)는 펄스형 초음파 신호들을 환자와 같은 피험자에게로 방사하기 위해 초음파 트랜스듀서들을 구동하도록 구성된다. 펄스형 초음파 신호들은, 혈액 세포들 또는 근육 조직과 같은 신체의 구조물로부터 후방 산란되어, 초음파 트랜스듀서들로 되돌아오는 에코들을 생성할 수 있다. 이어서, 이러한 에코들은 트랜스듀서 소자들에 의해 전기 신호들로 변환될 수 있다. 그 다음, 수신된 에코들을 나타내는 전기 신호들이 초음파 데이터로 변환된다.
제1 디바이스(302)는 초음파 트랜스듀서들을 포함한다. 예시적인 초음파 트랜스듀서들은, CMUT들, CUT들, 및 PMUT들을 포함한다. 예를 들어, CMUT들 및 CUT들은 기판에 형성된 캐비티들을 포함할 수 있고, 멤브레인/멤브레인들이 캐비티 위에 놓인다. 초음파 트랜스듀서들은 (예를 들어, 1차원 또는 2차원의) 어레이로 배열될 수 있다. 제2 디바이스(304)는 하나 이상의 파형 생성기로부터 파형들을 수신하고 파형에 대응하는 구동 신호들을 초음파 트랜스듀서들로 출력하도록 구성된 하나 이상의 펄서를 포함할 수 있는 집적 송신 회로를 포함한다. 제3 디바이스는 집적 수신 회로를 포함하고, 집적 수신 회로는 하나 이상의 아날로그 증폭기, 하나 이상의 아날로그 필터, 아날로그 빔형성 회로, 아날로그 디처프 회로, 아날로그 직교 복조(AQDM) 회로, 아날로그 시간 지연 회로, 아날로그 위상 시프터 회로, 아날로그 합산 회로, 아날로그 시간 이득 보상 회로, 아날로그 평균화 회로, 아날로그-디지털 변환기들, 디지털 필터들, 디지털 빔형성 회로, 디지털 직교 복조(DQDM) 회로, 평균화 회로, 디지털 디처프 회로, 디지털 시간 지연 회로, 디지털 위상 시프터 회로, 디지털 합산 회로, 디지털 승산 회로, 재양자화 회로, 파형 제거 회로, 이미지 형성 회로, 백엔드 처리 회로, 및/또는 하나 이상의 출력 버퍼를 포함할 수 있다.
제2 디바이스(304)는 제3 디바이스(306)와는 상이한 기술 노드에서 구현될 수 있고, 제3 디바이스(306)의 기술 노드는 제2 디바이스(304)가 구현되는 기술 노드보다 더 작은 피쳐 크기들을 갖는 더 진보된(더 작은) 기술 노드일 수 있다. 예를 들어, 제2 디바이스(304)의 기술 노드는, 80V, 90V, 100V, 200V, 또는 >200V와 같은, 대략 80-200V의 범위 내의 전압들에서 동작할 수 있는 회로 디바이스들(예를 들어, 트랜지스터들)을 제공하는 기술 노드일 수 있다. 일부 실시예들에서, 제2 디바이스(304)의 기술 노드는 대략 5-30V의 범위 내의 전압들 또는 대략 30-80V의 범위 내의 전압들과 같은 다른 전압들에서 동작할 수 있는 회로 디바이스들(예를 들어, 트랜지스터들)을 제공하는 기술 노드일 수 있다. 그러한 전압들에서 동작함으로써, 제2 디바이스(304)에서의 회로는 제1 디바이스(302)에서의 초음파 트랜스듀서들을 구동하여 수용가능하게 높은 압력들을 갖는 음향파들을 방사할 수 있다. 제2 디바이스(304)의 기술 노드는, 예를 들어, 65nm, 80nm, 90nm, 110nm, 130nm, 150nm, 180nm, 220nm, 240nm, 250nm, 280nm, 350nm, 500nm, ＞500nm이거나, 또는 임의의 다른 적절한 기술 노드일 수 있다.
제3 디바이스(306)의 기술 노드는, 0.9V, 0.85V, 0.8V, 0.75V, 0.7V, 0.65V, 0.6V, 0.6V, 0.55V, 0.5V, 및 0.45V와 같은 대략 0.45-0.9V의 범위 내의 전압에서 동작할 수 있는 회로 디바이스(예를 들어, 트랜지스터들)를 제공하는 것일 수 있다. 일부 실시예들에서, 제3 디바이스(306)의 기술 노드는 대략 1-1.8V, 또는 대략 2.5-3.3V의 범위 내의 전압에서 동작할 수 있는 회로 디바이스를 제공하는 것일 수 있다. 그러한 전압들에서 동작함으로써, 제3 디바이스(306)에서의 회로의 전력 소비는 수용가능한 레벨로 감소될 수 있다. 제2 디바이스(304)보다는 제3 디바이스(306)에서의 집적 아날로그 수신 회로를 포함하는 초음파 디바이스(100)와 비교하여, 전력 소비를 더 감소시킬 수 있다. 추가적으로, 기술 노드에 의해 제공되는 디바이스들의 피쳐 크기는, 제3 디바이스(306)에서의 회로의 수용가능하게 높은 정도의 집적 밀도를 가능하게 할 수 있다. 제3 디바이스(306)의 기술 노드는, 예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등일 수 있다.
도 4는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(400)의 예시적인 블록도를 도시한다. 초음파 디바이스(400)는 제1 디바이스(402), 제2 디바이스(404) 및 제3 디바이스(406)를 포함한다. 초음파 디바이스(400), 제1 디바이스(402), 제2 디바이스(404) 및 제3 디바이스(406)는 각각, 초음파 디바이스(300), 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(400)는 (픽셀들로 간주될 수도 있는) 복수의 요소들(458)를 포함한다. 4개의 요소들(458)만이 도 4에 도시되어 있지만, 수 백개, 수 천개, 또는 수 만개의 요소들과 같은 더 많은 요소들(458)이 포함될 수 있음을 이해해야 한다. 요소들(458) 각각은 초음파 트랜스듀서(260), 펄서(264), 수신 스위치(262), TSV(408), 아날로그 처리 회로(210) 블록, 아날로그-디지털 변환기(ADC)(212), 및 디지털 처리 회로(414) 블록을 포함한다. 제1 디바이스(402)는 초음파 트랜스듀서들(260)을 포함한다. 제2 디바이스(404)는 펄서들(264), 수신 스위치들(262), 및 TSV들(408)을 포함한다. 제3 디바이스(406)는 아날로그 처리 회로(210), ADC들(212), 디지털 처리 회로(414) 및 멀티플렉싱된 디지털 처리 회로(220)를 포함한다. 본딩 포인트들(216)은 제1 디바이스(402)에서의 초음파 트랜스듀서들(260)을 제2 디바이스(404)에서의 펄서들(264) 및 수신 스위치들(262)에 전기적으로 접속한다. 본딩 포인트들(418)은 제2 디바이스(404)에서의 TSV들(408)을 제3 디바이스(406)에서의 아날로그 처리 회로(210)에 전기적으로 접속한다.
초음파 트랜스듀서들(260), 펄서들(264), 및 수신 스위치들(262)의 추가 설명은 도 2를 참조하여 찾을 수 있다. 초음파 디바이스(200)와 대조적으로, 초음파 트랜스듀서(260)가 에코들을 수신하고 있을 때("수신 단계"), 초음파 트랜스듀서(260)는 수신된 에코들을 나타내는 전기 신호들을 본딩 포인트(216), 수신 스위치(262), TSV(408), 및 본딩 포인트(418)를 통해 아날로그 처리 회로(210)에 송신할 수 있다.
TSV(408)는 제2 디바이스(404)를 통과하고, 저저항 경로를 따라 제1 디바이스(402)에서의 초음파 트랜스듀서(260)로부터, 제2 디바이스(404)를 통해, 그리고 제3 디바이스(406)에서의 아날로그 처리 회로(210)로의, 수신된 에코들을 나타내는 전기 신호들의 송신을 용이하게 하는 비아(via)이다. 수신된 에코들을 나타내는 전기 신호들은 (예를 들어, 밀리볼트 또는 마이크로볼트 정도로) 비교적 약하기 때문에, 감쇠를 피하기 위해 저저항 경로를 따라 전기 신호들을 송신하는 것이 특히 바람직할 수 있다. TSV(408)는 수용가능하게 낮은 감쇠로 이러한 비교적 약한 신호들을 제2 디바이스(404)를 통해 송신하는데 도움이 될 수 있다. 추가적으로, TSV(408)는 신호 대 잡음비 및 대역폭을 증가시킬 수 있는 낮은 기생 커패시턴스로 이 신호들을 송신하는데 도움이 될 수 있다.
아날로그 처리 회로(210) 및 ADC(212)의 추가 설명은 도 2를 참조하여 찾을 수 있다. ADC(212)의 디지털 출력은 디지털 처리 회로(414)에 전송된다. 디지털 처리 회로(414)는, 예를 들어, 하나 이상의 디지털 필터, 디지털 빔형성 회로, 디지털 직교 복조(DQDM) 회로, 평균화 회로, 디지털 디처프 회로, 디지털 시간 지연 회로, 디지털 위상 시프터 회로, 디지털 합산 회로, 디지털 승산 회로, 및/또는 출력 버퍼를 포함할 수 있다. 각각의 요소(458)로부터의 각각의 디지털 처리 회로(414)의 디지털 출력은 멀티플렉싱된 디지털 처리 회로(220)로 전송되고, 디지털 처리 회로(220)는 멀티플렉싱된 방식으로 각각의 요소(458)로부터의 디지털 출력을 처리한다. 멀티플렉싱된 디지털 처리 회로(220)는, 예를 들어, 재양자화 회로, 파형 제거 회로, 이미지 형성 회로, 및 백엔드 처리 회로의 조합을 포함할 수 있다. 디지털 처리 회로(414)에서의 이미지 형성 회로는 아포디제이션, 후방 투영 및/또는 고속 계층 후면 투영, 보간 범위 마이그레이션(예를 들어, 스톨트 보간) 또는 다른 푸리에 리샘플링 기법들, 동적 포커싱 기법들, 및/또는 지연 및 합산 기법들, 단층촬영 재구성 기법들 등을 수행하도록 구성될 수 있다.
제2 디바이스(404)는 또한 전력 회로(248), 통신 회로(222), 클록킹 회로(224), 제어 회로(226) 및/또는 시퀀싱 회로(228)를 포함한다. 제3 디바이스(406)는 통신 회로(230), 클록킹 회로(232), 제어 회로(234), 시퀀싱 회로(236), 주변기기 관리 회로(238), 메모리(240), 전력 회로(272), 처리 회로(256), 및 모니터링 회로(274)를 추가로 포함한다. 통신 회로(222)는 TSV(408) 및 본딩 포인트(418)를 통해 통신 회로(230)와 통신할 수 있다. 이러한 컴포넌트들의 추가 설명은 도 2를 참조하여 찾을 수 있다.
도 4에서 볼 수 있듯이, 주어진 요소(458)에 대해, 제1 디바이스(402)에서의 단일 초음파 트랜스듀서(260)는 제2 디바이스(404)에서의 단일 TSV(408)에 전기적으로 접속되고, 단일 TSV(408)는 제2 디바이스(404)에서의 단일 펄서(264) 및 제3 디바이스(406)에서의 단일 수신 회로 블록(즉, 단일 아날로그 처리 회로(210), ADC(212), 및 디지털 처리 회로(414))에 전기적으로 접속된다. 제1 디바이스(402), 제2 디바이스(404) 및 제3 디바이스(406) 사이의 이러한 인시튜(in-situ) 요소 매칭된 전기적 접속은, 수용불가능한 감쇠 없이, 제1 디바이스(402)로부터 제2 디바이스(404)를 통해, 그리고 제3 디바이스(406)로 약한 아날로그 전기 신호들을 전달하기 위해 3개의 디바이스들 사이의 타이트한 집적을 용이하게 한다. 일부 실시예들에서, 다수의 TSV들(408) 및 본딩 포인트들(418)은 단일의 수신 회로 블록(즉, 단일 아날로그 처리 회로(210), ADC(212), 및 디지털 처리 회로(414))에 멀티플렉싱될 수 있다. TSV들(408)을 통해 송신되는 신호들은 각각 수신 회로 블록에 차례로 하나씩 접속될 수 있다.
일부 실시예들에서, 초음파 트랜스듀서마다 하나의 TSV(408)가 있을 수 있다는 것이 도 4로부터 이해되어야 한다. 추가적으로, 일부 실시예들에서, 펄서(264)마다 하나의 TSV(408)가 있을 수 있다는 것이 도 4로부터 이해되어야 한다. 일부 실시예들에서, 송신 회로의 경우마다 하나의 TSV(408)가 있을 수 있다. 예를 들어, 하나의 TSV(408)는 다수의 펄서들(264)로 멀티플렉싱될 수 있다.
도 4에 도시된 각각의 컴포넌트의 더 많은 경우들이 있을 수 있다는 것을 이해해야 한다. 예를 들어, 수 백개, 수 천개, 또는 수 만개의 초음파 트랜스듀서들(260), 펄서들(264), 수신 스위치들(262), 아날로그 처리 회로(210) 블록들, 디지털 처리 회로(414) 블록들, 및 멀티플렉싱된 디지털 처리(220) 블록들이 있을 수 있다. 또한, 도 4에 도시된 특정 컴포넌트들은 (예를 들어, 멀티플렉싱된 방식으로, 또는 평균화 후에) 도시된 것보다 더 많은 컴포넌트들로부터 신호들을 수신할 수 있거나, 도시된 것보다 더 많은 컴포넌트들로 신호들을 송신할 수 있다는 것을 이해해야 한다. 예를 들어, 주어진 펄서(264)는 하나 이상의 초음파 트랜스듀서(260)에 신호들을 출력할 수 있고, 주어진 수신 스위치(262)는 하나 이상의 초음파 트랜스듀서(260)로부터 신호들을 수신할 수 있고, 주어진 TSV(408)는 하나 이상의 수신 스위치(262)로부터 신호들을 수신할 수 있고, 아날로그 처리 회로(210)의 주어진 블록은 하나 이상의 TSV(408)로부터 신호들을 수신할 수 있고, 주어진 ADC(212)는 아날로그 처리 회로(210)의 하나 이상의 블록으로부터 신호들을 수신할 수 있고, 디지털 처리 회로(414)의 주어진 블록은 하나 이상의 ADC(212)로부터 신호들을 수신할 수 있다. 초음파 디바이스의 특정 실시예들은 도 4에 도시된 것보다 더 많거나 더 적은 컴포넌트들을 가질 수 있다는 것을 또한 이해해야 한다.
도 5는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(500)의 예시적인 블록도를 도시한다. 초음파 디바이스(500)는 제1 디바이스(502), 제2 디바이스(504) 및 제3 디바이스(506)를 포함한다. 초음파 디바이스(500), 제1 디바이스(502), 제2 디바이스(504) 및 제3 디바이스(506)는 각각, 초음파 디바이스(300), 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(500)는, 초음파 디바이스(500)가 수신 스위치(262)와 TSV(408) 사이에 전치증폭기(542)를 포함한다는 점에서 초음파 디바이스(400)와 상이하다.
도 6은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(600)의 예시적인 블록도를 도시한다. 초음파 디바이스(600)는 제1 디바이스(602), 제2 디바이스(604) 및 제3 디바이스(606)를 포함한다. 초음파 디바이스(600), 제1 디바이스(602), 제2 디바이스(604) 및 제3 디바이스(606)는 각각, 초음파 디바이스(300), 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(600)는, 초음파 디바이스(600)가 전치증폭기(542)와 TSV(408) 사이에 시간 이득 보상(TGC) 회로(644)를 포함한다는 점에서 초음파 디바이스(500)와 상이하다.
도 7은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(700)의 예시적인 블록도를 도시한다. 초음파 디바이스(700)는 제1 디바이스(702), 제2 디바이스(704) 및 제3 디바이스(706)를 포함한다. 초음파 디바이스(700), 제1 디바이스(702), 제2 디바이스(704) 및 제3 디바이스(706)는 각각, 초음파 디바이스(300), 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(700)는, 초음파 디바이스(700)가 TGC 회로(644)와 TSV(408) 사이에 아날로그 빔형성 회로(746)를 포함한다는 점에서 초음파 디바이스(600)와 상이하다.
도 8은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(800)의 예시적인 블록도를 도시한다. 초음파 디바이스(800)는 제1 디바이스(802), 제2 디바이스(804) 및 제3 디바이스(806)를 포함한다. 초음파 디바이스(800)는 초음파 디바이스(200) 및 초음파 디바이스(400)의 하이브리드로 간주될 수 있다. 초음파 디바이스(200)와 마찬가지로, 초음파 디바이스(800)에서, 제2 디바이스(804)는 펄서들(264), 수신 스위치들(262), 아날로그 처리 회로(210), ADC들(212), 및 SERDES 송신 회로(252)를 포함하고, 제3 디바이스(806)는 SERDES 수신 회로(254) 및 디지털 처리 회로(220)를 포함한다. 초음파 디바이스(400)와 마찬가지로, 제3 디바이스(806)는 본딩 포인트들(418)에서 제2 디바이스(804)에 본딩되고, TSV들(408)은 제2 디바이스(804)로부터 제3 디바이스(806)로의 전기 신호들의 송신을 용이하게 한다. 특히, TSV(408)는 SERDES 송신 회로(252)로부터 SERDES 수신 회로(254)로의 전기 신호들의 송신을 용이하게 한다. 따라서, 초음파 디바이스(800)는 초음파 디바이스(200)의 3개의 디바이스가 스택된 버전으로 간주될 수 있고, 여기서 제2 디바이스(804)와 제3 디바이스(806) 사이의 통신은 TSV들(408)을 통해 발생하고, 통신은 SERDES 송신 회로(252) 및 SERDES 수신 회로(254)로 인해 고속으로 발생한다.
초음파 디바이스(800)에서, SERDES 송신 회로(252)의 하나의 블록은 다수의 ADC들(212)로부터 데이터를 수신하고, TSV(408) 및 본딩 포인트(418)를 통해, 디지털 처리 회로(276)에 결합되는 SERDES 수신 회로(254)의 하나의 블록에 전기적으로 결합된다. SERDES 송신 회로(252), TSV(408), 본딩 포인트(418), 및 SERDES 수신 회로(254)의 다수의 경우들이 있을 수 있고, 각각은 다수의 ADC들(212)로부터 데이터를 수신한다. 일부 실시예들에서, ADC(212)마다 및/또는 초음파 트랜스듀서(260)마다, 또는 보다 일반적으로는 요소(458)마다, SERDES 송신 회로(252), TSV(408), 본딩 포인트(418), 및 SERDES 수신 회로(254)의 하나의 경우가 있을 수 있다.
일부 실시예들에서, 초음파 디바이스들(200, 400, 500, 600, 700, 및 800) 중 임의의 것이 다른 초음파 디바이스들을 참조하여 도시된 특징들의 조합들을 포함할 수 있음을 알아야 한다. 예를 들어, 초음파 디바이스(400)는 수신 스위치(262)와 TSV(408) 사이에, 전치증폭기(542)가 아닌 시간 이득 보상 회로(644)를 포함할 수 있다. 다른 예로서, 초음파 디바이스(400)는 수신 스위치(262)와 TSV(408) 사이에, 전치증폭기(542)가 아닌 시간 이득 보상 회로(644) 및 아날로그 빔형성 회로(746)를 포함할 수 있다. 다른 예로서, 초음파 디바이스(400)는 수신 스위치(262)와 TSV(408) 사이에, 시간 이득 보상 회로(542)가 아닌 전치증폭기(542) 및 아날로그 빔형성 회로(746)를 포함할 수 있다. 다른 예로서, 초음파 디바이스(800)는 전치증폭기(542), 시간 이득 보상 회로(644) 및/또는 아날로그 빔형성 회로(746) 중 임의의 것을 포함할 수 있다. 또한, 특정 실시예들은 도면들에 도시된 것보다 더 많거나 더 적은 컴포넌트들을 가질 수 있다는 것을 이해해야 한다.
도 9는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스에 대한 패러다임을 도시한다. 도 9는 제1 디바이스(902) 및 제2 디바이스(904)의 부분들 또는 그 부분들을 도시한다. 제1 디바이스(902)는 초음파 트랜스듀서(266) 및 초음파 트랜스듀서(260)를 포함한다. 제2 디바이스(904)는 펄서(264), 본딩 포인트(268), 및 본딩 포인트(216)를 포함한다. 도 9에서, 펄서(264)는 송신 단계 동안 본딩 포인트(268)를 통해 구동 신호를 초음파 트랜스듀서(266)에 출력하도록 구성된다. 본딩 포인트(268)는 제1 디바이스(902)에서의 초음파 트랜스듀서(266)를 제2 디바이스(304)에서의 펄서(264)에 전기적으로 접속한다. 초음파 트랜스듀서(266)는 펄스형 초음파 신호들을 환자에게로 방사하도록 구성될 수 있고, 초음파 트랜스듀서(260)는 수신 단계 동안 수신된 에코들을 전기 신호들로 변환하고, 수신된 에코들을 나타내는 전기 신호들을 본딩 포인트(216)를 통해 제2 디바이스(904)에 송신하도록 구성될 수 있다. 도 9에서, 본딩 포인트(216)는 제1 디바이스(902)에서의 초음파 트랜스듀서(260)를 제2 디바이스(904)에 전기적으로 접속한다. 초음파 트랜스듀서(266)는 송신 동작들을 수행하고, 초음파 트랜스듀서(260)는 수신 동작들을 수행하기 때문에, 수신 스위치(262)는 필요하지 않다. 초음파 디바이스들(200, 400, 500, 600, 700, 또는 800)의 실시예들 중 임의의 것은 2개의 초음파 트랜스듀서들(260 및 266) 및 2개의 본딩 포인트들(216 및 268)을 포함하고, 수신 스위치(262)는 포함하지 않는 도 9의 패러다임을 포함할 수 있다. 본딩 포인트(216)가 접속되는 제2 디바이스(904)에서의 회로는 초음파 디바이스(예를 들어, 초음파 디바이스(400)에서의 TSV(408); 초음파 디바이스들(500, 600 및 700)에서의 전치증폭기(542); 또는 초음파 디바이스들(200 및 800)에서의 아날로그 처리 회로(210))에 의존할 수 있다.
도 10 내지 도 32는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(300)를 형성하기 위한 제조 시퀀스 동안의 초음파 디바이스(300)의 예시적 단면들을 도시한다. 도시된 제조 시퀀스는 제한적이지 않고, 일부 실시예들은 추가 단계들을 포함할 수 있고/있거나, 특정 도시된 단계들을 생략할 수 있다는 것을 알 것이다. 도 10에 도시된 바와 같이, 제1 디바이스(302)는 핸들 층(handle layer)(1002)(예를 들어, 실리콘 핸들 층), 매립 산화물(buried oxide)(BOX) 층(1004), 및 실리콘 디바이스 층(1108)을 포함하는 실리콘-온-절연체(silicon-on-insulator)(SOI) 웨이퍼(1000)로서 시작한다. 산화물 층(1005)은 핸들 층(1002)의 후면 상에 제공되지만, 일부 실시예들에서는 선택적일 수 있다.
실리콘 디바이스 층(1108)은 단결정 실리콘으로 형성될 수 있고, 일부 실시예들에서는 도핑될 수 있다. 일부 실시예들에서, 실리콘 디바이스 층(1108)은 고농도로 도핑된 P형일 수 있지만, N형 도핑이 대안적으로 이용될 수도 있다. 도핑이 이용되는 경우, 도핑은 균일할 수 있거나 (예를 들어, 패터닝된 영역들에 주입함으로써) 패터닝될 수 있다. 실리콘 디바이스 층(1108)은, 도핑 방식이 제한적이지 않기 때문에, SOI 웨이퍼(1000)가 획득될 때 이미 도핑될 수 있거나, 이온 주입에 의해 도핑될 수 있다. 일부 실시예들에서, 실리콘 디바이스 층(1108)은 폴리실리콘 또는 비정질 실리콘(amorphous silicon)으로 형성될 수 있다. 어느 경우든, 실리콘 디바이스 층(1108)은 도핑되거나 도핑되지 않을 수 있다.
도 11에 도시된 바와 같이, 산화물 층(1112)이 SOI 웨이퍼(1000) 상에 형성된다. 산화물 층(1112)은 초음파 트랜스듀서들의 캐비티/캐비티들을 적어도 부분적으로 규정하기 위해 이용되고, 따라서 원하는 캐비티 깊이를 제공하기 위해 임의의 적절한 두께를 가질 수 있다. 산화물 층(1112)은 열적 실리콘 산화물일 수 있지만, 열적 산화물 이외의 산화물들이 대안적으로 이용될 수도 있다는 것을 이해해야 한다.
도 12에 도시된 바와 같이, 산화물 층(1112)은 임의의 적절한 기법을 이용하여(예를 들어, 적절한 에칭을 이용하여), 캐비티(1106)를 형성하도록 패터닝된다. 이러한 비제한적인 실시예에서, 캐비티(1106)는 실리콘 디바이스 층(1108)의 표면까지 연장되지만, 대안적인 실시예들에서 캐비티(1106)는 실리콘 디바이스 층(1108)의 표면까지 연장되지 않을 수 있다. 일부 실시예들에서, 산화물 층(1112)은 실리콘 디바이스 층(1108)의 표면까지 에칭될 수 있고, 그 다음, 추가적인 산화물(예를 들어, 열적 실리콘 산화물)의 층이 형성되어, 산화물의 층에 의해 캐비티(1106)가 규정되도록 할 수 있다. 일부 실시예들에서, 캐비티(1106)는 실리콘 디바이스 층(1108) 내로 연장될 수 있다. 또한, 일부 실시예들에서, 격리 포스트들(isolation posts)과 같은 구조물들이 캐비티(1106) 내에 형성될 수 있다.
본 출원의 양태들은 이 점에 있어서 제한되지 않기 때문에, 임의의 적절한 개수 및 구성의 캐비티들(1106)이 형성될 수 있다. 따라서, 단지 하나의 캐비티(1106)만이 도 12의 비제한적인 단면도에 도시되어 있지만, 일부 실시예들에서는 더 많은 캐비티가 형성될 수 있다는 것을 이해해야 한다. 예를 들어, 캐비티들(1106)의 어레이는, 원하는 크기의 초음파 트랜스듀서 어레이를 형성하기 위해, 수 백개의 캐비티, 수 천개의 캐비티, 수 만개의 캐비티, 또는 그보다 많은 것을 포함할 수 있다.
캐비티(1106)는, 초음파 트랜스듀서가 궁극적으로 형성될 때 원하는 멤브레인 형상을 제공하기 위해, (상부 측에서 본) 다양한 형상들 중 하나를 취할 수 있다. 예를 들어, 캐비티(1106)는 원형 윤곽 또는 다면 윤곽(예를 들어, 직사각형 윤곽, 육각형 윤곽, 팔각형 윤곽)을 가질 수 있다.
도 13은 SOI 웨이퍼(1000) 및 실리콘 웨이퍼(1008)를 도시한다. 실리콘 웨이퍼(1008)는 실리콘 층(1010), 산화물 층(1114) 및 산화물 층(1014)을 포함한다.
도 14에 도시된 바와 같이, SOI 웨이퍼(1000)는 실리콘 웨이퍼(1008)에 본딩된다. 본딩은 저온에서 수행될 수 있지만(예를 들어, 450℃ 아래의 용융 본드(fusion bond)), 충분한 본드 강도를 보장하도록 고온(예를 들어, 500℃ 초과)에서의 어닐링(annealing)이 뒤따를 수 있다. 도시된 실시예에서, SOI 웨이퍼(1000)와 실리콘 웨이퍼(1008) 사이의 본드는 산화물 층(1112)과 산화물 층(1014) 사이의 SiO2-SiO2 본드이다. 산화물 층(1112)과 산화물 층(1014)의 조합은 산화물 층(1116)으로서 도시되어 있다.
도 15에 도시된 바와 같이, 임의의 적절한 방식으로, 산화물 층(1114)은 제거되고, 실리콘 층(1010)은 박형화된다. 예를 들어, 그라인딩(grinding), 에칭, 또는 임의의 다른 적절한 기법 또는 기법들의 조합이 이용될 수 있다. 그 결과, 실리콘 웨이퍼(1008)로부터 남은 층들은 실리콘 층(1010) 및 산화물 층(1014)을 포함한다. 이러한 층들은 얇을 수 있다(예를 들어, 40 마이크로미터 미만의 범위 내의 임의의 범위 또는 값을 포함하여, 40 마이크로미터, 30 마이크로미터, 20 마이크로미터, 10 마이크로미터, 5 마이크로미터, 2.5 마이크로미터, 2 마이크로미터, 1 마이크로미터, 또는 그 미만). 그러나, 그들은 대응하는 핸들 층(1002)으로 SOI 웨이퍼(1000)에 본딩되기 때문에, 이 처리 단계 및 추가 처리 단계들을 위해 충분한 구조적 무결성이 유지될 수 있다.
일부 실시예들에서, 제1 디바이스(302)의 하나 이상의 초음파 트랜스듀서를 전기적으로 격리하는 것이 바람직할 수 있다. 따라서, 도 16에 도시된 바와 같이, 격리 트렌치들(1018)이 실리콘 층(1010)에 형성된다. 도시된 실시예에서, 격리 트렌치들(1018)은, 실리콘 층(1010)의 후면으로부터 산화물 층(1116)까지 연장되고, 산화물 층(1116)을 통해 캐비티(1106)로 부주의하게 펀칭하는 것을 방지하기 위해 각각의 격리 트렌치(1018)가 접촉하는 위에 놓인 산화물 층(1116)의 부분(들)보다 (도면에서 좌측으로부터 우측으로의 방향으로) 더 좁다. 따라서, 격리 트렌치들(1018)은 캐비티(1106)의 구조적 무결성에 영향을 미치지 않는다. 그러나, 대안적인 구성들도 가능하다.
도 17은 임의의 적절한 기법(예를 들어, 적절한 퇴적(deposition))을 이용하여 절연 재료(1020)(예를 들어, 도핑되지 않은 폴리실리콘과 조합된 열적 실리콘 산화물)로 격리 트렌치들(1018)이 충전되는 것을 도시한다. 도시된 실시예에서, 절연 재료(1020)는 격리 트렌치들(1018)를 완전히 충전하지, 단순히 격리 트렌치들(1018)을 라이닝(line)만하지 않는데, 이것은, 이 스테이지에서의 디바이스의 구조적 무결성에 더욱 기여할 수 있어서, 추가 처리에 더욱 적절하다는 점에 유의해야 한다.
도 18에 도시된 바와 같이, 절연 재료(1020)는 제1 디바이스(302)를 제2 디바이스(304)와 나중에 본딩하기 위한 본딩 위치들을 형성하기 위한 준비로 (임의의 적절한 에칭 기법을 이용하여) 패터닝된다.
이어서, 도 19에 도시된 바와 같이, 제1 디바이스(302)를 제2 디바이스(304)와 본딩하기 위한 준비로, 본딩 구조물(1026)이 제1 디바이스(302) 상에 형성된다. 본딩 구조물(1026)에 포함된 재료의 타입은 형성될 본딩의 타입에 의존할 수 있다. 예를 들어, 본딩 구조물(1026)은, 열압착 본딩, 공융 본딩, 또는 규화물 본딩에 적절한 금속을 포함할 수 있다. 일부 실시예들에서, 본딩 구조물(1026)은 전기 신호들이 제1 디바이스(302)와 제2 디바이스(304) 사이에서 통신될 수 있도록 도전성 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 본딩 구조물(1026)은 금(gold)을 포함할 수 있고, 전기 도금에 의해 형성될 수 있다. 일부 실시예들에서, 웨이퍼 레벨 패키징에 이용되는 재료들 및 기법들은 제1 디바이스(302)를 제2 디바이스(304)와 본딩하는 상황에서 적용될 수 있다. 따라서, 예를 들어, 바람직한 접착력(adhesion), 상호확산 장벽 기능(interdiffusion barrier functionality), 및 높은 본딩 품질을 제공하도록 선택된 금속들의 스택들이 이용될 수 있으며, 본딩 구조물(1026)은 그러한 금속들의 스택들을 포함할 수 있다. 도 19에서, 본딩 구조물(1026)은 실리콘 층(1010) 상의 접착 구조물(1024)에 부착되는 것으로 도시되어 있다.
도 20에 도시된 바와 같이, 제2 디바이스(304)는 베이스 층(예를 들어, 벌크 실리콘 웨이퍼)(1118), 절연 층(1120), 금속화부(metallization)(1122), 비아(1124), 금속화부(1126), 비아(1128) 및 TSV(408)를 포함한다. 비아(1124)는 금속화부(1122)를 금속화부(1126)에 전기적으로 접속한다. 비아(1128)는 금속화부(1126)를 TSV(408)에 전기적으로 접속한다. 절연 층(1028)은 베이스 층(1118)의 후면 상에 형성된다. 금속화부(1122)는, 알루미늄, 구리 또는 임의의 다른 적절한 금속화 재료로 형성될 수 있고, 제2 디바이스(304)에 형성된 집적 회로의 적어도 일부를 나타낼 수 있다. 예를 들어, 금속화부(1122) 및 금속화부(1126)는 라우팅 층들로서 기능할 수 있고, 하나 이상의 전극을 형성하도록 패터닝될 수 있거나, 또는 다른 기능들을 위해 이용될 수 있다. 실제로, 제2 디바이스(304)는 2개보다 많은 금속화 층들 및/또는 후처리된 재분배 층들을 포함할 수 있지만, 단순화를 위해 2개의 금속화부만이 도시되어 있다. TSV(408)는 구리, 도핑된 폴리실리콘, 또는 텅스텐과 같은 금속으로 형성될 수 있다. 제2 디바이스(304)는 상업적 파운드리(commercial foundry)에서 제조될 수 있다.
도 21에 도시된 바와 같이, 층들(1030 및 1032)이 제2 디바이스(304) 상에 형성된다. 층(1030)은, 예를 들어, 질화물 층일 수 있고, 플라즈마 강화 화학 증착(plasma enhanced chemical vapor deposition)(PECVD)에 의해 형성될 수 있다. 층(1032)은, 예를 들어, 산화물의 PECVD에 의해 형성된 산화물 층일 수 있다.
도 22에서, 개구들(1034)이 층(1032)으로부터 금속화부(1122)로 형성된다. 그러한 개구들은 본딩 포인트들을 형성하기 위한 준비로 형성된다.
도 23에서, 제1 디바이스(302)를 제2 디바이스(304)와 본딩하기 위한 위치에서, (적절한 퇴적 및 패터닝에 의해) 본딩 구조물(1036)이 제2 디바이스(304) 상에 형성된다. 본딩 구조물(1036)은 접착 구조물들(1040 및 1022)에 부착되는 것으로 도시된다. 본딩 구조물(1036)은 제1 디바이스(302) 상의 본딩 구조물(1026)과 본딩하기 위한 임의의 적절한 재료를 포함할 수 있다. 전술한 바와 같이, 일부 실시예들에서, 저온 공융 본드가 형성될 수 있고, 그러한 실시예들에서, 본딩 구조물(1026) 및 본딩 구조물(1036)은 공융 쌍을 형성할 수 있다. 예를 들어, 본딩 구조물(1026) 및 본딩 구조물(1036)은, 인듐-주석(In-Sn) 공융 쌍, 금-주석(Au-Sn) 공융 쌍, 알루미늄-게르마늄(Al-Ge) 공융 쌍, 또는 주석-은-구리(Sn-Ag-Cu) 조합을 형성할 수 있다. Sn-Ag-Cu의 경우, 재료들 중 2개는 본딩 구조물(1026)로서 제1 디바이스(302) 상에 형성될 수 있고, 나머지 재료는 본딩 구조물(1036)로서 형성된다. 본딩 구조물(1036)(및 유사한 형태들로 본 명세서에 설명된 다른 본딩 구조물들)은 실제 축척으로 도시되지 않을 수 있고, 예를 들어, 본딩 구조물(1036)에 도시된 하향 돌출부들은 본딩 구조물(1036)의 나머지의 높이보다 실질적으로 더 작은 높이일 수 있다.
도 24에 도시된 바와 같이, 그 다음, 제1 디바이스(302) 및 제2 디바이스(304)는 함께 본딩된다. 전술한 바와 같이, 그러한 본딩은, 일부 실시예들에서, 저온(예를 들어, 450℃ 아래)의 이용만을 수반할 수 있고, 이것은 금속화부(1122), 금속화부(1126), 및 제2 디바이스(304) 상의 다른 컴포넌트들에 대한 손상을 방지할 수 있다.
도시된 비제한적인 예에서, 본드는 공융 본드이고, 따라서 본딩 구조물(1026) 및 본딩 구조물(1036)은 조합하여 본딩 포인트(216)를 형성한다. 본딩 포인트(216)는 제1 디바이스(302)와 제2 디바이스(304) 사이의 전기적 콘택트를 형성한다. 추가의 비제한적인 예로서, 본딩 재료로서 Au를 이용하여 열압착 본드가 형성될 수 있다. 예를 들어, 본딩 구조물(1026)은, 도금된 Au가 그 위에 형성된 Ti/TiW/Au의 (스퍼터링 등에 의해 형성된) 시드 층(seed layer)을 포함할 수 있고, 본딩 구조물(1036)은 도금된 Ni/Au가 그 위에 형성된 TiW/Au의 (스퍼터링 등에 의해 형성된) 시드 층을 포함할 수 있다. 티타늄의 층들이 접착 층들로서 기능할 수 있다. TiW 층들은 접착 층들 및 확산 장벽들로서 기능할 수 있다. 니켈은 확산 장벽으로서 기능할 수 있다. Au가 본드를 형성할 수 있다. 다른 본딩 재료들이 대안적으로 이용될 수 있다.
도 25에 도시된 바와 같이, 절연 층(1028)은 제거되고, TSV(408) 및 베이스 층(1118)은 높이가 감소된다. 예를 들어, 그라인딩 및/또는 에칭이 이용될 수 있다. TSV(408)는 높이가, 예를 들어, 대략 4 마이크로미터와 대략 750 마이크로미터 사이의 높이로 감소될 수 있다. TSV(408)의 높이를 감소시키는 것은 TSV(408)의 커패시턴스를 감소시키는데 도움이 될 수 있고, 이는 결국 TSV(408)의 대역폭 및 잡음 성능의 열화를 감소시킬 수 있다. 또한, 히트 싱크(heat sink)가 궁극적으로 초음파 디바이스(300)의 후면 상에 배치되면, TSV(408)의 높이를 감소시키는 것은 히트 싱크에 대한 제2 디바이스(304) 및 제1 디바이스(302)의 거리를 감소시킬 수 있으며, 이는 초음파 디바이스(300)의 가열을 감소시킬 수 있다. 아직 제거되지 않은 핸들 층(1002)에 의해, 이 처리 단계를 위해 충분한 구조적 무결성이 제공될 수 있다.
일부 실시예들에서, 제2 디바이스(304)는 TSV(408)에 전기적으로 접속되는 본딩 구조물을 포함한다. 예를 들어, 제2 디바이스(304)는 상업적 파운드리에 의해 제조될 수 있고, 본딩 구조물은 TSV(408) 및 TSV(408)가 전기적으로 접속되는 회로 및/또는 라우팅 층들(예를 들어, 금속화부(1122))에 대한 외부 전기적 접속을 제공하기 위해 파운드리에 의해 제조될 수 있다. 그러한 실시예들에서, 프로세스는 TSV(408)와 전기적으로 접촉하는 기존 본딩 구조물을 제거하는 것을 포함할 수 있다. 본딩 구조물은, 예를 들어, 그라인딩 프로세스에서 접지될 수 있고 TSV(408)와는 상이한 재료일 수 있는 재료를 포함할 수 있다. 제2 디바이스(304)가 박형화된 후에, TSV(408)에 대한 외부 전기적 접속을 제공하기 위해 본딩 구조물이 재형성될 수 있다.
도 26은 임의의 적합한 기법(예를 들어, 적절한 퇴적)을 이용하여 절연 재료(1042)(예를 들어, 실리콘 산화물)가 제2 디바이스(304) 상에 퇴적되는 것을 도시한다.
도 27에 도시된 바와 같이, 절연 재료(1042)는 도 18과 관련하여 설명된 바와 유사한, 제2 디바이스(304)를 제3 디바이스(306)와 추후에 본딩을 위한 본딩 위치들을 형성하기 위한 준비로, (임의의 적절한 에칭 기법을 이용하여) 패터닝된다.
도 28에서, 도 19와 관련하여 설명된 바와 유사한, 제1 디바이스(302)를 제2 디바이스(304)와 본딩하기 위한 위치에서 (적절한 퇴적 및 패터닝에 의해) 제2 디바이스(304) 상에 본딩 구조물(1046)이 형성된다. 본딩 구조물(1046)은 접착 구조물(1048)에 부착되는 것으로 도시된다.
도 29에 도시된 바와 같이, 제3 디바이스(306)는 베이스 층(예를 들어, 벌크 실리콘 웨이퍼)(1050), 절연 층(1052), 금속화부(1054), 비아(1068), 및 금속화부(1070)를 포함한다. 비아(1068)는 금속화부(1054)와 금속화부(1070)를 전기적으로 접속한다. 베이스 층(1050)의 후면 상에 절연 층(1056)이 형성된다. 금속화부(1054) 및 금속화부(1070)는 알루미늄, 구리, 또는 임의의 다른 적절한 금속화 재료로 형성될 수 있고, 제3 디바이스(306)에 형성된 집적 회로의 적어도 일부를 나타낼 수 있다. 예를 들어, 금속화부(1054) 및 금속화부(1070)는 라우팅 층들로서 기능할 수 있고, 하나 이상의 전극을 형성하도록 패터닝될 수 있거나, 또는 다른 기능들을 위해 이용될 수 있다. 실제로, 제3 디바이스(306)는 2개보다 많은 금속화 층들 및/또는 후처리된 재분배 층들을 포함할 수 있지만, 단순화를 위해 2개의 금속화부만이 도시되어 있다. 제3 디바이스(306)는 상업적 파운드리에 의해 제조될 수 있다.
도 30에 도시된 바와 같이, 층들(1058 및 1060), 본딩 구조물(1062), 및 접착 구조물들(1064 및 1066)은 도 21 내지 도 23과 관련하여 설명된 것과 유사한 방식으로 제3 디바이스(306) 상에 형성된다.
도 31에 도시된 바와 같이, 그 다음, 제3 디바이스(306) 및 제2 디바이스(304)는 도 24와 관련하여 설명된 바와 유사하게 함께 본딩된다. 도시된 비제한적인 예에서, 본드는 공융 본드이고, 따라서 본딩 구조물(1026) 및 본딩 구조물(1036)은 조합하여 본딩 포인트(418)를 형성한다. 추가의 비제한적인 예로서, 열압착 본드가 형성될 수 있다.
도 32에 도시된 바와 같이, 산화물 층(1005), 핸들 층(1002), 및 BOX 층(1004)이, 도 15와 관련하여 설명된 바와 유사하게, 임의의 적절한 방식으로 제거된다. 예를 들어, 그라인딩, 에칭, 또는 임의의 다른 적절한 기법 또는 기법들의 조합이 이용될 수 있다. 이 처리 단계를 위해 베이스 층(1050)에 의해 충분한 구조적 무결성이 제공될 수 있다.
산화물 층(1005), 핸들 층(1002), 및 BOX 층(1004)의 제거에 후속하여, 실리콘 디바이스 층(1108)의 최상부에 대해 추가적인 처리가 수행될 수 있다. 예를 들어, (금속 또는 임의의 다른 적절한 도전성 콘택트 재료로 형성될 수 있는) 전기적 콘택트들이 실리콘 디바이스 층(1108) 상에 형성될 수 있다. 일부 실시예들에서, 실리콘 디바이스 층(1108) 상의 콘택트들과 제2 디바이스(304) 및/또는 제3 디바이스(306) 상의 본드 패드 사이에 전기적 접속이 제공될 수 있다. 예를 들어, 초음파 디바이스(300)의 상부 표면 위에 와이어 본드가 제공되거나 도전성 재료(예를 들어, 금속)가 퇴적되고, 패터닝되어 콘택트로부터 본드 패드로의 도전성 경로를 형성할 수 있다. 그러나, 제2 디바이스(304) 및/또는 제3 디바이스(306)에 콘택트를 접속하는 대안적인 방식들이 이용될 수 있다. 일부 실시예들에서, 매립형 비아가 실리콘 디바이스 층(1108)으로부터 제2 디바이스(304) 및/또는 제3 디바이스(306)로 제공될 수 있다.
초음파 디바이스들의 제조에 대한 추가적인 설명 및 수행될 수 있는 추가적인 처리 단계들에 대해서는, 2015년 6월 30일에 허여된 (그리고 본 출원의 양수인에게 양도된) "MICROFABRICATED ULTRASONIC TRANSDUCERS AND RELATED APPARATUS AND METHODS"라는 명칭의 미국 특허 제9,067,779호를 참조하며, 그 전체가 본 명세서에 참조로 포함된다.
도 10 내지 도 32에 설명된 시퀀스에 대한 대안적인 제조 시퀀스들이 가능함을 알 것이다. 일부 실시예들에서, 제조 시퀀스는 도 10 내지 도 32에 도시된 것과 상이한 순서로 진행할 수 있다. 일부 실시예들에서, 제2 디바이스(304)는 박형화되지 않을 수 있다. 일부 실시예들에서, 제2 디바이스(304)는 제1 디바이스(302)에 본딩되기 전에 제3 디바이스(306)에 본딩될 수 있다. 그러한 실시예들에서, 제2 디바이스(304)는 박형화되지 않을 수 있거나, 또는 제2 디바이스(304)가 박형화되는 경우, 제2 디바이스(304)는 먼저 박형화 프로세스를 위한 구조적 무결성을 제공하기 위해 캐리어 웨이퍼에 본딩될 수 있다. 제2 디바이스(304)는 제2 디바이스(304)를 제3 디바이스(306)에 본딩하기 전에 박형화될 수 있다. 캐리어 웨이퍼는 제2 디바이스(304)를 제3 디바이스(306)에 본딩하기 이전 또는 이후에 제거될 수 있다.
도 33 내지 도 42는 도 20 내지 도 32의 제조 시퀀스에 대한 대안적인 제조 시퀀스 동안의 초음파 디바이스(300)의 예시적인 단면들을 도시한다. 도 33은 도 20의 제2 디바이스와 동일한 제2 디바이스(304)를 도시한다. 도 34에 도시된 바와 같이, 개구(1072)는 금속화부(1122)의 일부를 노출시키도록 (임의의 적절한 에칭 기법을 이용하여) 절연 층(1120)에 형성된다. 도 35에서, 금속화부(1120)의 노출된 부분 상에 솔더 볼(1074)이 퇴적된다. 도 36은 도 29의 제3 디바이스와 동일한 제3 디바이스(306)를 도시한다. 도 37에 도시된 바와 같이, 개구(1076)는 본딩 패드를 구성하는 금속화부(1054)의 일부를 노출시키도록 (임의의 적절한 에칭 기법을 이용하여) 절연 층(1052)에 형성된다.
도 38에서, 제2 디바이스(304) 및 제3 디바이스(306)는 도 33 내지 도 35에 도시된 배향으로부터, 제2 디바이스(304)를 최상부로부터 최하부로 플립(flipping)함으로써 본딩된다. 제2 디바이스(304) 및 제3 디바이스(306)는, 제2 디바이스(304)에서의 솔더 볼(1074)이 제3 디바이스(306)에서의 금속화부(1054)의 노출된 부분과 접촉하여 금속화부(1122)와 금속화부(1054) 사이에 전기적 접속을 형성함으로써 본딩 포인트(418)를 구성하도록 합쳐진다. 본딩 포인트(418)는 제2 디바이스(304)와 제3 디바이스(306) 사이의 전기적 콘택트를 형성한다. 솔더 볼(1074)은 금속화부(1054)와 접촉한 후에 재용융(remelted)될 수 있다. 제2 디바이스(304) 및 제3 디바이스(306)가 다이들인 실시예들에서, 이러한 본딩 프로세스는 플립 칩 본딩(flip chip bonding)을 구성할 수 있다. 제2 디바이스(304) 및 제3 디바이스(306)가 웨이퍼들인 실시예들에서, 이러한 본딩 프로세스는 제2 디바이스(304) 상의 하나 이상의 솔더 볼이 제3 디바이스(306) 상의 하나 이상의 본딩 패드에 본딩되는 플립 칩 본딩의 웨이퍼 레벨 등가(wafer-level equivalent)를 구성할 수 있다. 도 39에서, 도 25를 참조하여 설명된 바와 유사하게, 절연 층(1028)이 제거되고, TSV(408) 및 베이스 층(1118)의 높이가 감소된다. 도 40에서, 도 26 내지 도 27을 참조하여 설명된 바와 유사하게, 절연 재료(1078)가 제2 디바이스(304) 상에 퇴적되고 패터닝된다. 또한, 층들(1086 및 1088), 본딩 구조물(1084), 및 접착 구조물들(1080 및 1082)은 도 21 내지 도 23과 관련하여 설명된 것과 유사한 방식으로 제2 디바이스(304) 상에 형성된다.
도 41에서, 제1 디바이스(302)는 도 24와 관련하여 설명된 것과 유사한 방식으로 본딩 포인트(216)를 형성하도록 제2 디바이스(304)에 본딩된다. 도 42에 도시된 바와 같이, 도 32와 관련하여 설명된 바와 유사하게, 산화물 층(1005), 핸들 층(1002), 및 BOX 층(1004)이 제거된다.
도 33 내지 도 42에 설명된 시퀀스에 대한 대안적인 제조 시퀀스들이 가능하다는 것을 알 것이다. 일부 실시예들에서, 제조 시퀀스는 도 10 내지 도 32에 도시된 것과 상이한 순서로 진행할 수 있다. 일부 실시예들에서, 제2 디바이스(304)는 박형화되지 않을 수 있다. 일부 실시예들에서, 제2 디바이스(304)는 제3 디바이스(306)에 본딩되기 전에 제1 디바이스(302)에 본딩될 수 있다. 그러한 실시예들에서, 제2 디바이스(304)는 박형화되지 않을 수 있거나, 또는 제2 디바이스(304)가 박형화되는 경우, 제2 디바이스(304)는 먼저 박형화 프로세스를 위한 구조적 무결성을 제공하기 위해 캐리어 웨이퍼에 본딩될 수 있다. 제2 디바이스(304)는, 제2 디바이스(304)를 제3 디바이스(306)에 본딩하기 전에 박형화될 수 있다. 캐리어 웨이퍼는 제2 디바이스(304)를 제3 디바이스(306)에 본딩하기 이전 또는 이후에 제거될 수 있다.
또한, 제1 디바이스(302)와 제2 디바이스(304) 사이의 본딩 및/또는 제2 디바이스(304)와 제3 디바이스(306) 사이의 본딩은 재분배 및 솔더 범프 기술을 이용하여 달성될 수 있다는 점에 유의해야 한다. 재분배 및 솔더 범프 기술을 이용한 본딩에 대한 추가 설명은, 2015년 7월 14일자로 출원되고, 미국 특허 공개 제2016/0009544 A1호로서 공개된(그리고 본 출원의 양수인에게 양도된), 발명의 명칭이 "MICROFABRICATED ULTRASONIC TRANSDUCERS AND RELATED APPARATUS AND METHODS"인 미국 특허 출원 제14/799,484호에서 찾을 수 있으며, 이 출원은 그 전체가 본 명세서에 참조로 포함된다.
도 43 내지 도 45는 본 명세서에서 설명된 특정 실시예들에 따른 초음파 디바이스(300)를 형성하기 위한 대안적인 제조 시퀀스 동안의 제2 디바이스(304)의 단순화된 단면들을 도시한다. 도 43에서, 제2 디바이스(304)의 단순화된 버전은 제2 디바이스(304)의 최하부 표면(4304)까지 연장되지 않는 복수의 TSV들(408)을 포함한다. 이전에 설명된 컴포넌트들을 포함하는, 제2 디바이스(304)의 다른 컴포넌트들은 예시의 간략화를 위해 이 도면으로부터 생략된다. 도 43에서, 복수의 TSV들(408)은 원추형(conical)이다. 집적 회로 파운드리들은 통상적으로 그들이 제조하는 집적 회로들에 설계 규칙들을 부과한다. 예를 들어, TSV들에 대한 설계 규칙들은 TSV들이 얼마나 가까이 함께 이격될 수 있는지를 제한할 수 있다. 도 43에서, 복수의 TSV들(408)의 넓은 단부들은 제2 디바이스(304)의 최하부 표면(4304)까지 연장되는 TSV들의 넓은 단부들보다 더 작은 직경들을 갖는다. 따라서, TSV들의 간격을 관리하는 설계 규칙들은, 도 43에서 복수의 TSV들(408)이, 복수의 TSV들(408)이 제2 디바이스(304)의 최하부 표면(4304)까지 연장되는 경우보다 더 작은 피치를 갖게 할 수 있다. 전술한 바와 같이, 제2 디바이스(304)에서의 복수의 TSV들(408) 각각은 제1 디바이스(302)에서의 단일 초음파 트랜스듀서(260)에 대응할 수 있기 때문에, 복수의 TSV들(408)의 피치를 감소시키는 것은 초음파 트랜스듀서들(260)의 피치를 감소시키고, 얼마나 많은 초음파 트랜스듀서들(260)이 제1 디바이스(302)에서 구현될 수 있는지의 그 수를 증가시키는 것을 가능하게 할 수 있다. 도 44에서, 제2 디바이스(304)는 도 25 및 도 39와 관련하여 설명된 것과 유사한 프로세스를 이용하여 복수의 TSV들(408)을 노출시키도록 박형화된다. 도 45에서, 본딩 구조물들(4306)은, 제3 디바이스(306)가 제2 디바이스(304)에 본딩될 때 제3 디바이스(306)에 대한 TSV들의 전기적 접속을 용이하게 하기 위해, 도 26 내지 도 28 및 도 40과 관련하여 설명된 것과 동일하거나 실질적으로 유사한 프로세스를 이용하여 복수의 TSV들(408)의 노출된 표면들에서 구현된다. 일부 실시예들에서, 복수의 TSV들(408)은, 도 43에 도시된 바와 같이, 더 넓은 단부들이 제2 디바이스(304)의 최하부 표면(4304)에 근접하는 것과는 대조적으로, 제2 디바이스(304)의 최하부 표면(4304)에 근접한 그들의 좁은 단부들을 갖는 원추형일 수 있다. 그러한 실시예들에서, 상기의 이점들은 복수의 TSV들(408)이 그들의 좁은 단부들로부터 그들의 넓은 단부들로 연장하는 거리를 제한함으로써, 전술한 것과 유사한 방식으로 여전히 실현될 수 있다. 일부 실시예들에서, 복수의 TSV들(408)은 원추형이 아닐 수 있다.
본 명세서에 설명된 제조 시퀀스들 중 임의의 것이 초음파 디바이스들(300, 400, 500, 600, 700, 또는 800)을 제조하는데 이용될 수 있다는 것을 잘 알 것이다. 추가적으로, 도 10 내지 도 25에 도시된 제조 시퀀스는, 제2 디바이스에 TSV(408)가 없을 수도 있지만, 초음파 디바이스들(100 및 200)에서 제1 디바이스를 제2 디바이스에 본딩하는데 이용될 수 있다.
도 46은 본 명세서에 설명된 특정 실시예들에 따른, 재구성된 웨이퍼로서 구현된 디바이스의 예를 도시한다. 본 명세서에서 언급되는 바와 같이, "재구성된 웨이퍼"는 다수의 다이들이 실장되는 웨이퍼이다. 재구성된 웨이퍼(4600)는 웨이퍼(4602) 및 복수의 다이들(4604)을 포함한다. 복수의 다이들(4604)은, 예를 들어, 몰드 화합물(mold compound)에 의해 웨이퍼(4602)에 결합된다. 제2 디바이스(304) 및/또는 제3 디바이스(306)를 재구성된 웨이퍼(4600)로서 구현하는 것은, 재구성된 웨이퍼(4600)를 형성하기 전에 기능/성능에 대해 다이들을 테스트하고, 테스트에 기초하여 재구성된 웨이퍼(4600)에 어느 다이들을 포함할지를 선택하는 것이 가능할 수 있기 때문에, 유익할 수 있다. 추가적으로, 전술한 바와 같이, 제3 디바이스(306) 및 제2 디바이스(304)는 다이들일 수 있다. 위에서 더 설명된 바와 같이, 제3 디바이스(306)는 제2 디바이스(304)보다 더 진보된 기술 노드에서 구현될 수 있다. 비용 및 수율 고려사항들로 인해, 덜 진보된(더 큰) 기술 노드에서 제조된 다이들과 동일한 크기인 더 진보된(더 작은) 기술 노드에서 다이들을 제조하는 것이 바람직하지 않을 수 있다. 다이로서의 제3 디바이스(306)가 다이로서의 제2 디바이스(304)와 동일한 크기가 아니면, 제3 디바이스(306)는 제2 디바이스(304) 상의 각각의 본드 포인트에 결합하지 못할 수 있다. 제2 디바이스(304)가 재구성된 웨이퍼(4600)로서 구현되고, 복수의 다이들(4604)이 집적 수신 회로를 포함하는 경우, 복수의 다이들(4604) 중 2개 이상의 다이들의 그룹들은, 제2 디바이스(304)가 다수의 다이들을 포함하는 웨이퍼일 때, 제2 디바이스(304)에서의 집적 송신 회로를 포함하는 하나의 다이와 정렬되고 그에 본딩될 수 있다. 이것은, 예를 들어, 제3 디바이스(306)에서의 복수의 다이들(4604)이 제2 디바이스(304)에서의 다이들보다 크기가 작을 때 유익할 수 있다.
도 47은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스(4700)를 도시한다. 동작(4702)에서, 예를 들어, 도 10 내지 도 24를 참조하여 전술한 바와 같이, 초음파 트랜스듀서들을 포함하는 제1 디바이스가, 집적 송신 회로(예를 들어, 펄서들)를 포함하는 제2 디바이스에 본딩된다. 일부 실시예들에서, 제2 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 그 다음, 프로세스(4700)는 동작(4704)으로 진행한다. 동작(4704)에서, 예를 들어, 도 25 내지 도 32를 참조하여 전술한 바와 같이, 집적된 디지털 수신 회로를 포함하는 제3 디바이스가 제2 디바이스에 본딩된다. 일부 실시예에서, 제3 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 동작(4704)은 존재하지 않을 수 있고, 제3 디바이스는 제2 디바이스에 본딩되지 않을 수 있다. 그 대신에, 제3 디바이스는 제1 디바이스와 제2 디바이스의 스택과 동일한 PCB에 결합될 수 있고, 제3 디바이스는 (예를 들어, PCB 상의 트레이스를 통해) 제2 디바이스와 통신할 수 있다.
도 48은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스(4800)를 도시한다. 동작(4802)에서, 예를 들어, 도 33 내지 도 38을 참조하여 전술된 바와 같이, 집적 디지털 수신 회로를 포함하는 제3 디바이스가, 집적 송신 회로(예를 들어, 펄서들)를 포함하는 제2 디바이스에 본딩된다. 일부 실시예에서, 제2 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 제3 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 그 다음, 프로세스(4800)는 동작(4804)으로 진행한다. 동작(4804)에서, 예를 들어, 도 39 내지 도 42를 참조하여 전술한 바와 같이, 초음파 트랜스듀서들을 포함하는 제1 디바이스가 제2 디바이스에 본딩된다. 일부 실시예들에서, 동작(4802)은 존재하지 않을 수 있고, 제3 디바이스는 제2 디바이스에 본딩되지 않을 수 있다. 그 대신에, 제3 디바이스는 제1 디바이스와 제2 디바이스의 스택과 동일한 PCB에 결합될 수 있고, 제3 디바이스는 (예를 들어, PCB 상의 트레이스를 통해) 제2 디바이스와 통신할 수 있다.
도 49는 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스(4900)를 도시한다. 동작(4902)에서, 예를 들어, 도 10 내지 도 15와 관련하여 전술한 바와 같이, 초음파 트랜스듀서들을 포함하는 제1 디바이스가 SOI 웨이퍼 및 실리콘 웨이퍼로부터 형성된다. 그 다음, 프로세스(4900)는 동작(4904)으로 진행한다. 동작(4904)에서, 예를 들어, 도 16 내지 도 24와 관련하여 전술한 바와 같이, 제1 디바이스가, 집적 송신 회로(예를 들어, 펄서들) 및 TSV들을 포함하는 제2 디바이스에 본딩된다. 그 다음, 프로세스(4900)는 동작(4906)으로 진행한다. 동작(4906)에서, 예를 들어, 도 25와 관련하여 전술한 바와 같이, 제2 디바이스는 박형화된다. 그 다음, 프로세스(4900)는 동작(4908)으로 진행한다. 동작(4908)에서, 예를 들어, 도 26 내지 도 28과 관련하여 전술한 바와 같이, TSV들에 전기적으로 접속되는 본딩 구조물들이 형성된다. 그 다음, 프로세스(4900)는 동작(4910)으로 진행한다. 동작(4910)에서, 예를 들어, 도 29 내지 도 31과 관련하여 전술한 바와 같이, 제2 디바이스가, 집적 디지털 수신 회로를 포함하는 제3 디바이스에 본딩된다. 그 다음, 프로세스(4900)는 동작(4912)으로 진행한다. 동작(4912)에서, 예를 들어, 도 32와 관련하여 전술한 바와 같이, SOI 웨이퍼의 핸들 층이 제거된다. 일부 실시예들에서, 제2 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 제3 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 동작(4910)은 존재하지 않을 수 있고, 제3 디바이스는 제2 디바이스에 본딩되지 않을 수 있다. 그 대신에, 제3 디바이스는 제1 디바이스와 제2 디바이스의 스택과 동일한 PCB에 결합될 수 있고, 제3 디바이스는 (예를 들어, PCB 상의 트레이스를 통해) 제2 디바이스와 통신할 수 있다.
도 50은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스를 형성하기 위한 예시적인 프로세스(5000)를 도시한다. 동작(5002)에서, 예를 들어, 도 33 내지 도 38과 관련하여 전술된 바와 같이, 집적 송신 회로(예를 들어, 펄서들)를 포함하는 제2 디바이스가, 집적 디지털 수신 회로를 포함하는 제3 디바이스에 본딩된다. 그 다음, 프로세스(5000)는 동작(5004)으로 진행한다. 동작(5004)에서, 예를 들어, 도 39와 관련하여 전술한 바와 같이, 제2 디바이스가 박형화된다. 그 다음, 프로세스(5000)는 동작(5006)으로 진행한다. 동작(5006)에서, 예를 들어, 도 40과 관련하여 전술한 바와 같이, TSV들에 전기적으로 접속되는 본딩 구조물들이 형성된다. 그 다음, 프로세스(5000)는 동작(5008)으로 진행한다. 동작(5008)에서, 예를 들어, 도 41 내지 도 42와 관련하여 전술한 바와 같이, 초음파 트랜스듀서들을 포함하는 제1 디바이스(302)가 제2 디바이스(304)에 본딩된다. 일부 실시예들에서, 제2 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 제3 디바이스는 또한 집적 아날로그 수신 회로(예를 들어, 증폭기들 및 ADC들)를 포함할 수 있다. 일부 실시예들에서, 동작(5002)은 존재하지 않을 수 있고, 제3 디바이스는 제2 디바이스에 본딩되지 않을 수 있다. 그 대신에, 제3 디바이스는 제1 디바이스와 제2 디바이스의 스택과 동일한 PCB에 결합될 수 있고, 제3 디바이스는 (예를 들어, PCB 상의 트레이스를 통해) 제2 디바이스와 통신할 수 있다.
전술한 바와 같이, 대안적인 프로세스들이 가능하다는 것이 이해될 것이다. 일부 실시예들에서, 제2 디바이스는 박형화되지 않을 수 있다. 일부 실시예들에서, 제2 디바이스는 제1 디바이스에 본딩되기 전에 제3 디바이스에 본딩될 수 있다. 그러한 실시예들에서, 제2 디바이스는 박형화되지 않을 수 있거나, 또는 제2 디바이스가 박형화되는 경우, 제2 디바이스는 먼저 박형화 프로세스를 위한 구조적 무결성을 제공하기 위해 캐리어 웨이퍼에 본딩될 수 있다. 제2 디바이스는, 제2 디바이스를 제3 디바이스에 본딩하기 전에 박형화될 수 있다. 캐리어 웨이퍼는 제2 디바이스를 제3 디바이스에 본딩하기 이전 또는 이후에 제거될 수 있다.
다양한 발명적 개념들은 하나 이상의 프로세스로서 구현될 수 있으며, 그러한 프로세스들의 예들이 제공되었다. 각각의 프로세스의 일부로서 수행된 동작들은 임의의 적절한 방식으로 순서화될 수 있다. 따라서, 예시적 실시예들에서는 순차적인 동작들로서 도시되어 있더라도, 일부 동작들을 동시에 수행하는 것을 포함한, 예시된 것과는 상이한 순서로 동작들이 수행되는 실시예들이 구성될 수 있다. 또한, 프로세스들 중 하나 이상은 결합 및/또는 생략될 수 있고, 프로세스들 중 하나 이상은 추가 단계들을 포함할 수 있다.
도 51은 본 명세서에 설명된 특정 실시예들에 따른 초음파 디바이스(5100)의 예시적인 블록도를 도시한다. 초음파 디바이스(5100)는 제1 디바이스(5102), 제2 디바이스(5104) 및 제3 디바이스(5106)를 포함한다. 초음파 디바이스(5100), 제1 디바이스(5102), 제2 디바이스(5104) 및 제3 디바이스(5106)는 각각, 초음파 디바이스(300), 제1 디바이스(302), 제2 디바이스(304) 및 제3 디바이스(306)의 보다 상세히 도시된 예들일 수 있다. 초음파 디바이스(5100)는, 각각의 초음파 트랜스듀서(260)가 수신 스위치(262), TSV(208), 및 본딩 포인트(418)를 통해 ADC(5180)에 접속되고, 그 다음에 필터(5182)가 뒤따르고, 그 다음에 디지털 빔형성 회로(5184)가 뒤따른다는 점에서, 초음파 디바이스(400)와 상이하다.
디지털 빔형성 회로(5184)는 디지털 빔형성을 수행하도록 구성될 수 있다. 디지털 빔형성은, 아날로그 빔형성에 비해, 더 높은 신호 대 잡음비(SNR), 더 높은 샘플링 해상도, 디지털 빔형성 회로(5184)에 의해 구현되는 지연 패턴들에서의 더 많은 유연성, 및 빔형성을 위한 초음파 트랜스듀서들(260)의 그룹화에 있어서의 더 많은 유연성을 제공할 수 있다. 그러나, 디지털 빔형성은 각각의 초음파 트랜스듀서(260)로부터 수신된 아날로그 초음파 신호가 개별적으로 디지털화될 것을 요구한다. 위에서 설명된 특정 초음파 디바이스들은 요소마다 하나의 ADC를 포함할 수 있다; 여기서, 초음파 디바이스(5100)는 요소마다의 디지털화를 구현하는 특정 예를 도시한다. (도 51에서, 요소는 하나의 초음파 트랜스듀서(260)이지만, 일부 실시예들에서, 하나의 요소는 초음파 트랜스듀서들(260)의 그룹일 수 있다). 도 51에서, ADC(5180)는 델타-시그마(delta-sigma) ADC(때때로 시그마-델타 ADC라고도 함)이다. 다른 타입들의 ADC들과 비교하여 델타-시그마 ADC(5180)에 의한 전력 및 면적의 비교적 작은 소비는, 요소마다의 디지털화 및 디지털 빔형성을 구현하는 초음파 디바이스(5100)에 대해 실제적인 델타-시그마 ADC들(5180)을 만들 수 있다. 초음파 트랜스듀서(260)마다 (또는, 일부 실시예들에서, 요소마다) 하나의 델타-시그마 ADC(5180)의 구현은 전술한 바와 같이 충분히 작은 기술 노드(예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 또는 3nm)에서 제3 디바이스(5106)를 구현할 때 실현가능할 수 있다. 각각의 델타-시그마 ADC(5180)는 초음파 트랜스듀서(260)에 직접 전기적으로 결합된다. 초음파 트랜스듀서(260)를 ADC(5180)에 직접 전기적으로 결합하는 것은, 초음파 트랜스듀서(260)와 ADC(5180) 사이에 증폭기들 또는 멀티플렉서들이 없다는 것을 의미할 수 있지만, 초음파 트랜스듀서(260)가 스위치(262), TSV(408) 및 본딩 포인트(418)를 통해 ADC(5180)에 전기적으로 결합될 가능성을 배제하지 않는다. 초음파 트랜스듀서(260)가 CMUT일 때, 이하에서 설명되는 바와 같이, CMUT에 고유한 기생 커패시턴스는 통상적으로 별개의 적분기(integrator) 컴포넌트에 의해 제공되는 델타-시그마 ADC(5180)에 대한 집적 능력(integration capability)을 제공할 수 있다. 별개의 적분기 컴포넌트에 대한 필요성을 제거하는 것은 전력 소비 및 면적을 더 감소시킬 수 있다. 필터들(5182)은 델타-시그마 ADC(5180)의 신호 대 양자화 잡음비(signal-to-quantization-noise ratio)(SQNR)를 개선하기 위해 델타-시그마 ADC(5180)로부터 오버샘플링된 출력 신호를 데시메이트(decimate)할 수 있다. 필터들(5182)은 CIC(cascaded integral-comb) 필터들일 수 있다.
도 52는 특정 실시예들에 따른, 델타-시그마 ADC(5180)에 전기적으로 결합된 초음파 트랜스듀서(260)의 도면을 도시한다. 간략화를 위해, 도 52에서, 펄서(264), 스위치(262), TSV(408) 및 본딩 포인트(418)는 생략된다. 도 52에서, 초음파 트랜스듀서는 CMUT이고, CMUT의 회로 모델에 의해 표현된다. 초음파 트랜스듀서(260)의 회로 모델은 전류원(5102), 저항기(5104), 커패시터(5106), 인덕터(5108), 커패시터(5110), 노드(5112), 출력 단자(5114), 및 접지(5116)를 포함한다. 전류원(5102)은 노드(5112)와 접지(5116) 사이에 전기적으로 결합된다. 저항기(5104)는 노드(5112)와 접지(5116) 사이에 전기적으로 결합된다. 커패시터(5106) 및 인덕터(5108)는 전기적으로 직렬로 결합되고, 노드(5112)와 출력 단자(5114) 사이에 전기적으로 결합된다. 커패시터(5110)는 출력 단자(5114)와 접지(5116) 사이에 전기적으로 결합된다. 전류원(5102)은 초음파 파들(ultrasonic waves)에 응답하여 초음파 트랜스듀서(260)에 의해 생성된 전류 신호를 모델링할 수 있다. 저항기(5104), 커패시터(5106) 및 인덕터(5108)는 초음파 트랜스듀서(260)의 공진 특성을 모델링할 수 있다. 커패시터(5110)는 초음파 트랜스듀서(260)의 기생 커패시턴스를 모델링할 수 있다. 커패시터(5110)를 통해 출력 단자(5114)에 들어오고 출력 단자(5114)를 나가는 전류 사이의 전류 차이 ICMUT는 초음파 트랜스듀서(260)의 출력 전류로 간주될 수 있다.
저항기(5104), 커패시터(5106) 및 인덕터(5108)에 의해 형성된 공진기는 공진기의 Q가 0.5 미만일 수 있다는 점에서 로우(low)-Q 공진기로 간주될 수 있다. 저항기(5104)의 저항은 1/(ω* Cp)보다 상당히 더 클 수 있고, 여기서 ω는 전류 신호 ICMUT의 주파수이고, Cp는 커패시터(5110)의 커패시턴스이다. 일부 실시예들에서, Cp는 대략 십분의 몇 펨토패럿(femtofarad) 내지 수 십 밀리패럿(millifarad)일 수 있다. 일부 실시예들에서, ICMUT는 그 범위들 내의 임의의 값을 포함하는 수 십 피코암페어(picoamp) 내지 수 백 마이크로암페어(microamp) 정도일 수 있다.
통상적인 델타-시그마 ADC들은 전류 적분기를 포함하지만, 초음파 트랜스듀서(260)의 출력 단자(5114)를 델타-시그마 ADC(5180)에 직접 전기적으로 결합하는 것은, 커패시터(5110)가 전류 적분기로서 역할할 수 있기 때문에, 별개의 전류 적분기에 대한 필요성을 제거할 수 있다. 초음파 트랜스듀서(260)의 커패시터(5110)는 델타-시그마 ADC(5180)의 피드백 루프 내에 있는 것으로 간주될 수 있다는 점에 유의해야 한다. 따라서, 전류 적분기로서 초음파 트랜스듀서(260)의 커패시터(5110)를 이용하는 것에 더하여, 델타-시그마 ADC(5180)는 전압 양자화기(5220) 및 전류 디지털-아날로그 변환기(전류 DAC 또는 IDAC)(5222)를 포함한다. 전압 양자화기(5220)는 입력 단자(5228) 및 출력 단자(5232)를 포함한다. 전류 DAC(5222)는 입력 단자(5234) 및 출력 단자(5236)를 포함한다. 전류 DAC(5222)의 출력 단자(5236)는 초음파 트랜스듀서(260)의 출력 단자(5114)에 전기적으로 결합된다. 초음파 트랜스듀서(260)의 출력 단자(5114)는 또한 양자화기(5220)의 입력 단자(5228)에 전기적으로 결합된다. 전압 양자화기(5220)의 출력 단자(5232)는 전류 DAC(5222)의 입력 단자(5234)에 전기적으로 결합된다.
동작 시에, 전류 ICMUT는 델타-시그마 ADC(5180)가 아날로그로부터 디지털로 변환하는 신호일 수 있다. 전압 양자화기(5220)의 출력 단자(5232)에서의 전압 DOUT은 델타-시그마 ADC(5180)의 출력으로 간주될 수 있고, 아날로그 신호 ICMUT의 디지털 표현일 수 있다. 델타-시그마 ADC(5180)는 (전류 적분기로서 기능하는) 커패시터(5110) 및 전압 양자화기(5220)가 피드백 루프의 순방향 경로에 있고, 전류 DAC(5222)가 피드백 루프의 피드백 경로에 있는 피드백 루프를 포함한다. 커패시터(5110)는 ICMUT를 적분하여 출력 전압을 생성하도록 구성될 수 있다. 양자화기(5220)는 이 출력 전압을 입력으로서 받아들이고, 전압이 임계값 전압보다 더 작거나 큰지에 따라 디지털 논리 레벨을 출력하도록 구성될 수 있다. 이 디지털 논리 레벨은, 시간에 따른, 델타-시그마 ADC의 출력 DOUT일 수 있다. 전류 DAC( 5222)는 디지털 논리 레벨을 입력으로서 받아들이고, 대응하는 아날로그 전류 Ifeedback을 출력하도록 구성될 수 있다. 피드백 루프를 통해, Ifeedback은 초음파 트랜스듀서(260)의 출력 단자(5114)에서 ICMUT에 추가될 수 있다. 양자화기(5220)에 대한 양의(positive) 입력 신호에 응답하여, 양자화기(5220)는 전류 DAC(5222)에 의해 음의(negative) Ifeedback으로 변환되는 디지털 논리 레벨을 출력할 수 있고, 그 반대도 마찬가지이므로, 이 피드백 루프는 음의 피드백을 제공할 수 있다. DOUT은 펄스들의 주파수가 델타-시그마 ADC(5180)에 대한 입력, 즉, 아날로그 전류 신호 ICMUT에 비례할 수 있는 펄스 스트림일 수 있다. 이 주파수는 델타-시그마 ADC(5180)의 피드백 루프에 의해 시행될 수 있다. 델타-시그마 ADC(5180)는 처리된 입력 전류 신호 ICMUT를 (예를 들어, 양자화기(5220)에서) 오버샘플링할 수 있고, 필터는 델타-시그마 ADC(5180)의 신호 대 양자화 잡음비(SQNR)를 개선하기 위해, 오버샘플링된 신호를 데시메이트할 수 있다.
일부 실시예들에서, 델타-시그마 ADC(5180)에 대한 상이한 아키텍쳐들이 이용될 수 있다는 것을 이해해야 한다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 2차 또는 3차 델타-시그마 ADC일 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 2차 루프 필터를 포함할 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 3차 루프 필터를 포함할 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 2개의 피드백 경로를 포함할 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 3개의 피드백 경로를 포함할 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 하나의 피드백 경로 및 하나의 피드포워드 경로를 포함할 수 있다. 일부 실시예들에서, 델타-시그마 ADC(5180)는 2개의 피드백 경로 및 하나의 피드포워드 경로를 포함할 수 있다.
본 개시내용의 다양한 양태들은, 단독으로, 조합하여, 또는 위에서 설명된 실시예들에서 구체적으로 설명되지 않은 다양한 방식으로 이용될 수 있으므로, 그 적용성은 상기의 설명에서 개시되거나 도면에 도시된 컴포넌트들의 세부사항들 및 배열로 제한되지 않는다. 예를 들어, 일 실시예에 설명된 양태들은 다른 실시예들에 설명된 양태들과 임의의 방식으로 결합될 수 있다.
본 명세서에서의 상세한 설명 및 청구항들에서 이용된 단수형들은, 명확하게 반대로 지시되지 않는 한, "적어도 하나"를 의미하는 것으로 이해되어야 한다.
본 명세서에서의 상세한 설명 및 청구항들에서 이용된 문구 "및/또는"은, 그렇게 결합된 요소들의 "각각 또는 모두"를, 즉, 일부 경우들에서 결합적으로 존재하고, 다른 경우들에서 비결합적으로 존재하는 요소들을 의미하는 것으로 이해되어야 한다. "및/또는"과 함께 나열된 다수의 요소들은 동일한 형태, 즉, 그렇게 결합된 요소들 중 "하나 이상"으로 해석되어야 한다. "및/또" 절에 의해 구체적으로 식별된 요소들 이외의 다른 요소들이, 구체적으로 식별된 그러한 요소들과 관련되든지 또는 관련되지 않든지 간에, 선택적으로 존재할 수 있다. 따라서, 비제한적인 예로서, "A 및/또는 B"에 대한 참조는, "포함하는(comprising)"과 같은 개방형 언어(open-ended language)와 함께 이용될 때, 일 실시예에서, (B 이외의 요소들을 선택적으로 포함하는) A 단독; 다른 실시예에서, (A 이외의 요소들을 선택적으로 포함하는) B 단독; 또 다른 실시예에서, (다른 요소들을 선택적으로 포함하는) A 및 B 둘다; 등을 지칭할 수 있다.
본 명세서에서의 상세한 설명 및 청구항들에서 이용된 바와 같이, 하나 이상의 요소의 리스트와 관련되는 문구 "적어도 하나"는 요소들의 리스트 내의 요소들 중 임의의 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하는 것이고, 요소들의 리스트 내에 구체적으로 나열된 각각의 및 모든 요소 중 적어도 하나를 반드시 포함하는 것은 아니며, 요소들의 리스트 내의 요소들의 임의의 조합을 배제하지 않는 것으로 이해되어야 한다. 이러한 정의는 또한 구체적으로 식별된 그러한 요소들과 관련되든지 또는 관련되지 않든지 간에, "적어도 하나"라는 문구가 지칭하는 요소들의 리스트 내에서 구체적으로 식별된 요소들 이외의 요소들이 선택적으로 존재할 수 있도록 허용한다. 따라서, 비제한적인 예로서, "A 및 B 중 적어도 하나"(또는, 등가로서 "A 또는 B 중 적어도 하나", 또는 등가로서 "A 및/또는 B 중 적어도 하나")는, 일 실시예에서, 하나보다 많은 것을 선택적으로 포함하며 B가 존재하지 않는 적어도 하나의 A(그리고 B 이외의 요소들을 선택적으로 포함함); 다른 실시예에서, 하나보다 많은 것을 선택적으로 포함하며 A가 존재하지 않는 적어도 하나의 B(그리고 A 이외의 요소들을 선택적으로 포함함); 또 다른 실시예에서, 하나보다 많은 것을 선택적으로 포함하는 적어도 하나의 A, 및 하나보다 많은 것을 선택적으로 포함하는 적어도 하나의 B(그리고 다른 요소들을 선택적으로 포함함); 등을 지칭할 수 있다.
청구항 요소를 수정하기 위해 청구항들에서 "제1", "제2", "제3" 등과 같은 서수 용어들을 이용하는 것은 그 자체로서 방법의 동작들이 수행되는 시간적 순서, 또는 하나의 청구항 요소의 다른 청구항 요소에 대한 우선 순위, 선행(precedence), 또는 순서를 함축하는 것이 아니라, 청구항 요소들을 구별하기 위해, 특정 이름을 갖는 하나의 청구항 요소를 동일한 이름을 갖는(그러나 서수 용어를 이용하는) 다른 요소와 구별하기 위한 레이블들로서만 이용된다.
"대략" 및 "약"이라는 용어들은 일부 실시예들에서 타겟 값의 ±20% 이내, 일부 실시예들에서 타겟 값의 ±10% 이내, 일부 실시예들에서 타겟 값의 ±5% 이내, 심지어는 일부 실시예들에서 타겟 값의 ±2% 이내를 의미하기 위해 이용될 수 있다. "대략" 및 "약"이라는 용어들은 타겟 값을 포함할 수 있다.
또한, 본 명세서에서 이용된 어법(phraseology) 및 용어는 설명의 목적을 위한 것이며, 제한하는 것으로서 간주되어서는 안 된다. 본 명세서에서 "포함하는(including)", "포함하는(comprising)", 또는 "갖는(having)", "포함하는(containing)", "수반하는(involving)", 및 그의 변형들의 이용은, 그 앞에 나열된 항목들 및 그의 등가물들 뿐만 아니라, 추가적인 항목들을 포함하는 것을 의미한다.
적어도 하나의 실시예의 몇 가지 양태들에 대해 위에서 설명하였지만, 다양한 변경들, 수정들, 및 개선들이 본 기술분야의 통상의 기술자에게 쉽게 가능할 것임을 이해해야 한다. 그러한 변경들, 수정들, 및 개선들은 본 개시내용의 목적인 것으로 의도된다. 따라서, 위에서의 설명 및 도면들은 단지 예시일 뿐이다.

Claims (24)

  1. 초음파 디바이스로서,
    초음파 트랜스듀서를 포함하는 제1 다이;
    상기 제1 다이에 본딩되고 펄서를 포함하는 제1 ASIC(application-specific integrated circuit); 및
    집적 디지털 수신 회로를 포함하며, 상기 제1 ASIC과 통신하는 제2 ASIC을 포함하는, 초음파 디바이스.
  2. 제1항에 있어서,
    상기 제1 ASIC은 상기 제2 ASIC에 본딩되는, 초음파 디바이스.
  3. 제1항에 있어서,
    상기 제2 ASIC은 아날로그 처리 회로를 더 포함하는, 초음파 디바이스.
  4. 제3항에 있어서,
    상기 아날로그 처리 회로는 아날로그 증폭기, 아날로그 필터, 아날로그 빔형성 회로, 아날로그 디처프 회로, 아날로그 직교 복조(AQDM) 회로, 아날로그 시간 지연 회로, 아날로그 위상 시프터 회로, 아날로그 합산 회로, 아날로그 시간 이득 보상 회로, 및/또는 아날로그 평균화 회로를 포함하는, 초음파 디바이스.
  5. 제1항에 있어서,
    상기 제2 ASIC은 아날로그-디지털 변환기를 더 포함하는, 초음파 디바이스.
  6. 제1항에 있어서,
    상기 제1 ASIC은 TSV(through-silicon via)를 포함하는, 초음파 디바이스.
  7. 제6항에 있어서,
    상기 제1 ASIC은 상기 제1 다이에서의 초음파 트랜스듀서마다 하나의 TSV를 포함하는, 초음파 디바이스.
  8. 제6항에 있어서,
    상기 제1 ASIC은 상기 제1 ASIC에서의 펄서마다 하나의 TSV를 포함하는, 초음파 디바이스.
  9. 제6항에 있어서,
    상기 TSV의 높이는 대략 4 마이크로미터와 대략 750 마이크로미터 사이인, 초음파 디바이스.
  10. 제6항에 있어서,
    상기 제1 ASIC은 수신 스위치를 포함하고;
    상기 제2 ASIC은 아날로그 처리 회로를 포함하고;
    상기 TSV는 상기 제2 ASIC에서 상기 수신 스위치와 상기 아날로그 처리 회로 사이에 배치되는, 초음파 디바이스.
  11. 제1항에 있어서,
    상기 제1 ASIC은 아날로그 처리 회로를 더 포함하는, 초음파 디바이스.
  12. 제1항에 있어서,
    상기 제1 ASIC은 아날로그-디지털 변환기를 더 포함하는, 초음파 디바이스.
  13. 제1항에 있어서,
    상기 제1 ASIC과 상기 제2 ASIC 사이에 배치되고, 대략 2-5 기가비트/초의 데이터 레이트를 갖는 통신 링크를 더 포함하는, 초음파 디바이스.
  14. 제1항에 있어서,
    상기 제1 ASIC은 직렬-역직렬화기(SERDES) 송신 회로를 포함하고;
    상기 제2 ASIC은 SERDES 수신 회로를 포함하고;
    상기 SERDES 송신 회로와 상기 SERDES 수신 회로 사이에 통신 링크가 배치되고;
    상기 SERDES 송신 회로 및 상기 SERDES 수신 회로는 상기 통신 링크를 통해 상기 제1 ASIC과 상기 제2 ASIC 사이의 통신을 용이하게 하도록 구성되는, 초음파 디바이스.
  15. 제14항에 있어서,
    (a) 상기 본딩된 제1 다이 및 제1 ASIC 및 (b) 상기 제2 ASIC은 트레이스를 포함하는 PCB에 결합되고;
    상기 PCB 상의 상기 트레이스는 상기 통신 링크를 포함하는, 초음파 디바이스.
  16. 제14항에 있어서,
    상기 제1 ASIC은 상기 제2 ASIC에 본딩되고;
    상기 제1 ASIC은 TSV를 포함하고;
    상기 TSV는 상기 통신 링크를 포함하는, 초음파 디바이스.
  17. 제1항에 있어서,
    상기 집적 디지털 수신 회로는 하나 이상의 디지털 필터, 디지털 빔형성 회로, 디지털 직교 복조(DQDM) 회로, 평균화 회로, 디지털 디처프 회로, 디지털 시간 지연 회로, 디지털 위상 시프터 회로, 디지털 합산 회로, 디지털 승산 회로, 재양자화 회로, 파형 제거 회로, 이미지 형성 회로, 백엔드 처리 회로 및/또는 하나 이상의 출력 버퍼를 포함하는, 초음파 디바이스.
  18. 제1항에 있어서,
    상기 제1 ASIC은 제1 기술 노드에서 구현되고, 상기 제2 ASIC은 제2 기술 노드에서 구현되고, 상기 제1 기술 노드는 상기 제2 기술 노드와 상이한, 초음파 디바이스.
  19. 제18항에 있어서,
    상기 제2 기술 노드는 상기 제1 기술 노드보다 더 작은 기술 노드인, 초음파 디바이스.
  20. 제18항에 있어서,
    상기 제2 기술 노드는 65nm, 80nm, 90nm, 110nm, 130nm, 150nm, 180nm, 220nm, 240nm, 250nm, 280nm, 350nm 또는 500nm인, 초음파 디바이스.
  21. 제18항에 있어서,
    상기 제1 기술 노드는 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm 또는 3nm인, 초음파 디바이스.
  22. 제1항에 있어서,
    상기 집적 디지털 수신 회로는 대략 0.45-0.9 볼트의 범위 내의 동작 전압에서 동작하도록 구성되는, 초음파 디바이스.
  23. 제1항에 있어서,
    상기 집적 디지털 수신 회로는 대략 1-1.8 볼트의 범위 내의 동작 전압에서 동작하도록 구성되는, 초음파 디바이스.
  24. 제1항에 있어서,
    상기 집적 디지털 수신 회로는 대략 2.5-3.3 볼트의 범위 내의 동작 전압에서 동작하도록 구성되는, 초음파 디바이스.
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