TWI842066B - 適合高密度系統集成的系統單晶片壓電式超音波換能器、陣列晶片及其製造方法 - Google Patents

適合高密度系統集成的系統單晶片壓電式超音波換能器、陣列晶片及其製造方法 Download PDF

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Abstract

本發明公開一種適合高密度系統集成的SOC PMUT、陣列晶片及製造方法，所述適合高密度系統集成的 SOC PMUT通過有源晶圓的直接接合，垂直方向的多通道金屬連線結構，實現SOC PMUT 陣列及其CMOS輔助電路的垂直堆疊，單片集成，並通過 TSV延展到封裝層面，不再需要通過陣列周邊的壓焊塊與CMOS聯通，解除了傳統超音波換能器金屬互連的瓶頸，極大地降低了超音波換能器金屬互連所占的晶片面積，同時降低了金屬佈線的長度，以及由此而引起的電磁寄生效應對超音波換能器陣列性能的不良影響。

Description

適合高密度系統集成的系統單晶片壓電式超音波換能器、陣列晶片及其製造方法
本發明涉及高密度單片集成的半導體感測器技術領域，具體涉及3D （3 dimensional）三維壓電式微機械超音波換能器PMUT架構與系統單晶片SOC（System-On-Chip）集成的新結構及加工技術。
超音波診斷儀，通過其超音波探頭，向人體發射超音波，並利用其在人體器官、組織的傳播過程中，由於聲的反射、折射、衍射而產生的各種資訊，將其接收、放大和進行資訊處理，形成圖像或血流多普勒，最終在顯示器上顯示。一台醫用彩色超音波診斷儀主要包括： 探頭、主機、控制台、顯示器及其他附件。
在人類社會進入大醫療時代，醫學超音波應用得到快速發展。從醫學成像，如胎兒超音波掃描，到肝臟，腎臟掃描，超音波掃描已遍及全世界。與其他成像技術相比，超音波成像技術具有對患者無創無痛苦、即時性好、安全、價格低廉等優點，在預防、診斷、治療疾病患者中有很高的使用率，廣泛應用於消化科、婦科、產科、泌尿 科、胸科、小器官、兒科、心臟科、急診等多種檢臨床檢查， 且逐漸與其他臨床科室結合，發展出消化科(超音波內鏡)、心 外科(血管內超音波)等檢查應用，目前超音波已是不可或缺的檢查方法。
超音波技術與產品正在快速進入人們的日常生活。智慧手機是其中一個重要的應用。手機指紋識別不僅快捷，方便，也大大地提高了用戶安全性。由於超音波傳感器具有寬視場，即使安裝在手機的頂部或底部仍能夠實現精確的距離測量，因此手機設計可以省略手機前面的光學接近感測器，方便實現手機全屏設計。
汽車中裝了超音波測距感測器後，能保持駕駛與倒車，停車安全距離，十分方便。進而廣之，微機電系統(MEMS，Micro-Electro Mechanical Systems)超音波感測器已進入無人機及機器人等應用領域。在這類應用中，微型超音波感測器可以精確地追蹤目標，形成陣列空間雷達，即時監測人體移動，位置和動作變化，與虛擬實境/擴增虛擬實境(VR/AR，Virtual Reality/Augmented Reality)無縫連接。
超音波感測器在工業控制中也有廣泛應用。例如，探測飛機機翼表面的形狀改變，檢測是否有結冰，從而影響飛行安全。超音波感測器安裝在飛機發動機上，可以即時探測發動機引擎是否有裂紋，及時發現問題，進行維修，替換。
傳統超音波探頭是用壓電陶瓷晶體機械切割、排列、金屬互連佈線的方法實現的，首先取一塊壓電陶瓷晶體，固定在支撐基板(substrate)上，沿X， Y 方向進行機械切割。這種加工方式成品率低，容易造成機械損傷，成本難以管控，很難做到大規模生產。更重要的是，機械加工精度低，最小成品晶體的尺寸受到限制，達不到高解析度醫學成像對壓電微機械超音波換能器(PMUT，Piezoelectric Micromachined Ultrasonic Transducer)日益縮小尺寸的要求。
基於CMOS 工藝的 MEMS （微機電系統）技術開始受到重視，被視為超音波感測器的發展方向。半導體MEMS 超音波感測器得益於互補式金屬氧化物半導體(CMOS)工藝的高精度，高成品率，是最有希望實現高解析度醫學超音波陣列感測器的技術。但是，目前基於CMOS工藝的 MEMS技術是平面工藝。在超音波換能器陣列密度增加時，單元之間的互連，單元與外界互連所需要的金屬引線長度與密度快速增加，引線所佔用的晶片面積甚至遠遠超過換能器陣列所占晶片面積，由此也造成封裝電路及系統體積的快速增加。此外，由於金屬引線的增加，伴隨金屬引線的電阻，電容延遲效應，電壓降，金屬引線之間因為耦合而引起的電磁干擾等副作用，開始影響換能器的工作性能，並隨著陣列密度的增加而愈加嚴重。
然而，PMUT 的正常工作，需要諸多的輔助電路的支援。圖1 是一個典型的PMUT 系統的電路框圖。不難看出，PMUT工作需要有高壓（通常10—25伏特電壓）脈衝驅動電路。高壓源電路，它產生並輸出直流高壓，由脈衝調變電路轉換成特定的脈衝驅動信號，通過PMUT陣列產生特定頻率的超音波發射出去。這是超音波的發射過程。
當超音波接觸到被掃描物，例如人的不同器官，反射回來時，PMUT接收到超音波，並通過壓電效應將超音波轉化為電信號，然後輸入到低雜訊信號放大器，進一步進入可變增益控制電路作信號放大，進而由類比/數位轉換器電路，將類比信號轉化成數位信號，輸出到微處理器，再通過超音波成像演算法形成超音波圖像。
不管是在超音波發射模式，還是在超音波接收模式，PMUT都需要多塊CMOS的類比，數位電路配合其工作。如果PMUT 系統電路框圖中的不同電路都由分立 封裝的積體電路(IC，Integrated Circuits)塊完成，實現這一系統將需要多塊IC ，在印刷電路板上壓焊互連，這一系統會有相當大的體積。對大型的超音波系統，例如落地式超音波掃描器，這可能不是問題。但在今天，超音波掃描器的小型化，甚至可擕式的呼聲日益提高，超音波掃描器必須減小體積。這樣的平面架構已不能滿足要求。
MEMS-on-CMOS是把MEMS（Micro Electrical-Mechanical System）微電機系統感測器做在CMOS 晶片上方，實現高密度單片集成的半導體感測器技術。PMUT：（Piezoelectric Micromachined Ultrasonic Transducer）壓電微機械超音波換能器，也像其它MEMS 技術一樣，希望借助互補式金屬氧化半導體上壓電微機械超音波換能器(PMUT-on-CMOS)的技術路徑，提高集成度，為高解析度的超音波掃描，超音波指紋識別等應用提供高密度PMUT 陣列。
PMUT-on-CMOS，如圖2（a）所示，可將原來的兩個晶片，通過單片集成的方式，垂直疊加起來，從而縮小平面尺寸，減少封裝IC的數目，減小系統體積。
但是，到目前為止，這一看似直接，合理的方案並沒有得到廣泛採用，主要是因為，在現有平面工藝架構中，要實現PMUT-on-CMOS，會遇到一些新的技術挑戰。
首先， 現有工藝中，PMUT陣列必須經過周邊壓焊塊（或小型壓焊塊）完成PMUT陣列與下方CMOS電路的互連。其結果是金屬佈線面臨兩大限制。第一，如果希望每個單元有自己獨立的頂層金屬連接，如圖2（b）所示，則必須增加額外數量的金屬佈線。其結果是金屬佈線降低了PMUT單元的占空比（單元中可產生超音波的面積與整個單元面積之比），金屬佈線同時占去陣列之外較大比例的晶片面積，額外金屬佈線產生的寄生電阻，電容，對速度，功耗等產生不良影響。第二，現今大多數PMUT陣列的設計，為減少額外金屬佈線，由多個同列單元共用同一條頂層金屬連線（common column connection），其結果是，這些單元的相互干擾（或串話cross-talk）變得嚴重，PMUT陣列的主要性能參數，例如有效頻率頻寬，信噪比等，受到不良影響。
另外，在CMOS上方建造PMUT，材料的選擇及工藝加工過程都受到一定制約。例如，從材料機械性能，重複性，均勻性考慮，矽材料是很好的PMUT的機械基板層。但在CMOS IC上方，由於矽材料生長條件的限制，例如矽外延的溫度在1000度以上，根本沒有辦法在CMOS 晶圓上形成單晶矽機械層。
超音波產品往高端發展的需求是無止境的。醫學超音波成像會要求越來越大的PMUT陣列，達到更高的清晰度；指紋識別成像會要求越來多的PMUT單元，達到更高的解析度。但不幸的是，現今的PMUT技術，在持續小型化的方向，已經遇到了的瓶頸，需要技術上的突破。
PMUT薄膜壓電超音波換能器最常用材料有AlN (氮化鋁) 和 PZT （鋯鈦酸鉛，Pb(ZrTi)O3, 簡寫PZT）。這些材料及其工藝製程與標準CMOS 工藝相比，還有相當程度的差異。例如PZT 材料，必須有特殊的，與CMOS工藝不同的，澱積設備，腐蝕與清洗設備，需要相當程度的投資。同時，PZT 材料會對CMOS 工藝產生金屬污染，影響CMOS 產品的性能與可靠性。因此，全球只有為數很少的PMUT 工藝生產線。在CMOS 工藝基礎上添加PMUT 工藝，做出高性能，低成本的超音波換能器還需要器件結構，工藝流程，系統設計上的不斷創造，更新。AlN (氮化鋁)壓電材料與PZT類似，也需要特殊機器設備，有額外的投資需求。
一個典型的PMUT壓電超音波換能器結構100如圖3所示，包括：
基板材料160，一般可以是矽材料或二氧化矽材料，二氧化矽通常也會澱積在矽基板上。
空腔體120，一般是在基板材料上腐蝕形成的空腔體，保留空間給PMUT 可以上下作機械振動，發射，或接受超音波。
機械層130， 作為PMUT 可振動薄膜的機械支撐，保證PMUT 工作壽命。機械層130材質（厚度，比重，楊氏模量等參數）也會影響PMUT 振動頻率。
氧化物層132，一般是CMOS 工藝過程中在矽表面產生的二氧化矽層。除了對矽表面有保護作用外，氧化物層132 的厚度也會影響PMUT 振動頻率。
壓電層三明治堆疊結構中包含壓電材料層115，被分別安置在所述壓電材料層115下面和上面的相關聯的電極層，亦即下部電極112和上部電極114。
壓電材料層115最常用的材料是PZT 鋯鈦酸鉛（（Pb(ZrTi)O3, 簡寫PZT）和氮化鋁(AlN)。
PZT對應的下部電極112和上部電極114，通常是鉑金Pt 材料或鉑金與鈦金屬的多層結構。氮化鋁對應的下部電極112和上部電極114，通常是金屬鉬。下部電極112和上部電極114之間加電壓，在壓電材料中產生電場，從而引起壓電材料的膨脹與壓縮，進而產生沿著垂直方向的機械振動，發射超音波。這就是著名的壓電效應。
PMUT 機械振動的頻率與壓電層三明治堆疊結構中各層材料的材質，機械層130，氧化物層132的材質，所有材料的厚度，空腔體120的形狀與尺寸有關。所有材料的機械應力對振動頻率也有影響。
高解析度，高集成度的醫療應用PMUT 超音波探頭，需要10-50MHz兆赫的高頻。對PMUT 結構100中，不同結構的尺寸大小與其精度控制要求很高，例如空腔體120尺寸的大小，空腔體120尺寸變化範圍的控制直接影響超音波探頭的工作頻率，工作頻寬等關鍵參數。目前常用的從晶圓背面腐蝕，形成空腔體120結構的方法，其造成的空腔體120結構尺寸的變化可能在5-10微米，甚至更大。根本達不到高頻，高解析度的要求。同時，從晶圓背面腐蝕，形成空腔體120結構的方法，很難做到同時形成不同的空腔體120結構尺寸。這就限制了做單片多頻超音波探頭的可能性，在應用上是一大限制。
與空腔體120尺寸的大小，空腔體120尺寸變化範圍的控制要求類似，PMUT壓電超音波換能器結構100中的薄膜厚度及其控制也是相當關鍵。例如壓電材料層115，機械層130，下部電極112，上部電極114等，其薄膜厚度及其控制，材料的比重，楊氏模量，甚至材料內部的機械應力，都直接影響超音波探頭的工作頻率，工作頻寬，超音波輸出功率，機電耦合係數等關鍵參數。
現有 PMUT 陣列技術與產品應用中，不管是用晶體切割的方法，還是用MEMS 半導體 IC 的方法，實現 PMUT 與週邊電路與系統的電性連接都面臨很大挑戰。圖5是一個典型的PMUT陣列晶片的俯視示意圖。晶片中心是PMUT 7 X 12二維陣列，晶片周邊是壓焊塊，用以實現與電路封裝管腳的電性連接。由於陣列中每個PMUT單元都必須連接到壓焊塊，實現電性連接的金屬佈線都有引線寬度，引線間距的設計規則要求，其結果是，大部分的晶片面積實際被用於金屬佈線。金屬佈線所佔用的晶片面積遠遠大於 PMUT 陣列所佔用的晶片面積，極不經濟。同時，較長的金屬佈線長度，增加了電阻電容的寄生效應，對 PMUT 陣列的工作頻率，功耗等均有不良影響。佈線長短不齊也會直接影響 PMUT 陣列工作的均勻性。
為了解決現有超音波換能器互連的上述缺陷，本發明提出一種具有突破性的三維架構的超音波換能器與工藝流程，把PMUT陣列，超音波換能器高壓驅動與控制CMOS電路，接受超音波的低雜訊放大器電路等，垂直堆疊起來，再通過垂直引線孔實現連接，不再通過PMUT陣列周邊的壓焊塊實現PMUT與CMOS的連通，打開了傳統超音波換能器金屬互連的瓶頸，大幅度實現超音波換能器陣列的小型化，顯著提升晶片集成度。
為實現上述發明目的，本發明提供了一種適合高密度系統集成的系統單晶片(SOC) PMUT架構，PMUT陣列堆疊在CMOS上方；PMUT與CMOS的連接通過垂直連結孔，不再通過周邊壓焊塊；CMOS不再是單層平面CMOS，而是通過混合接合方法，將兩片有預製CMOS的晶圓堆疊在一起，集成密度加倍；通過矽正反面穿孔(TSV，Through Silicon Via)，在晶片背面實現與印刷電路板連接。
本發明實施例提供了一種適合高密度系統集成的SOC PMUT，其特徵在於包括：第一晶圓和第二晶圓，所述第一晶圓佈置單晶矽基板，所述單晶矽基板上方佈置至少一CMOS單元，所述至少一CMOS單元的金屬互連層通過金屬引線孔與位於所述金屬互連層上方的第二層金屬佈線垂直互連；所述單晶矽基板中佈置實現所述金屬互連層與所述單晶矽基板背面垂直互連的矽正反面穿孔TSV；所述第一、第二晶圓通過混合接合堆疊，第一、第二晶圓通過佈置在兩晶圓混合接合介面的接合金屬塊電性互連；所述第一晶圓混合接合介面佈置的接合金屬塊與所述第二層金屬佈線電性互連；所述第二晶圓佈置所述SOC PMUT的機械層，所述機械層下方佈置至少一空腔體，所述機械層中佈置支持所述SOC PMUT工作的至少一CMOS輔助電路，所述CMOS輔助電路的金屬互連層通過金屬互連孔與位於其下方的第二層金屬垂直互連；所述第二層金屬與所述第二晶圓混合接合介面佈置的混合接合金屬塊電性互連；所述機械層上方佈置所述SOC PMUT的下層金屬層、壓電材料層和上層金屬層，所述CMOS輔助電路的金屬互連層（301）通過上層金屬連結孔ZTM與所述上層金屬層垂直互連，通過下層金屬連結孔ZBM與所述下層金屬層垂直互連。
本發明實施例提供了一種陣列晶片，其特徵在於包括多個所述的適合高密度系統集成的SOC PMUT，所述多個SOC PMUT分別通過所述上層金屬連結孔ZTM將所述上層金屬層垂直連接到所述CMOS輔助電路，再通過所述金屬互連孔垂直連接到所述第二晶圓的第二層金屬，然後通過兩晶圓混合接合介面佈置的混合接合金屬塊垂直連接到所述第一晶圓的第二層金屬佈線，繼而分別通過所述兩個金屬引線孔垂直連接到所述CMOS單元的金屬互連層，再分別通過所述矽正反面穿孔TSV引到矽晶片背面接到印刷電路板。
優選地，所述機械層採用與所述單晶矽基板相同的材料。
優選地，所述機械層底層佈置停止層金屬結構，所述上層金屬連結孔ZTM、下層金屬連結孔ZBM通過所述停止層金屬結構與所述CMOS輔助電路的金屬互連層電性互連。
優選地，所述基板材料在所述第二層金屬佈線上方還設置了至少一層金屬佈線，所述至少一層金屬佈線的各層金屬佈線通過金屬引線孔垂直互連，所述至少一層金屬佈線的最下面一層金屬佈線通過金屬引線孔與所述第二層金屬佈線垂直互連，所述至少一層金屬佈線的最上面一層金屬佈線與所述第一晶圓混合接合介面佈置的接合金屬塊電性互連。
本發明實施例還提供了所述適合高密度系統集成的SOC PMUT的製造方法的製造方法，其特徵在於包括如下步驟：
步驟1、準備第一晶圓，在表面生長二氧化矽，製作CMOS單元；
步驟2、在CMOS單元上製作PMUT單元，並集成CMOS輔助電路，具體包括：
步驟2-1、低溫澱積基板材料，化學機械拋光形成平整的基板材料表面；
步驟2-2、光刻腐蝕、金屬澱積填充形成CMOS電路單元金屬互連層與第二層金屬佈線之間的金屬引線孔；
步驟2-3、澱積金屬層，光刻腐蝕出第二層金屬佈線，去膠清洗；
步驟2-4、低溫澱積基板材料，化學機械拋光形成平整的基板材料表面；
步驟2-5、光刻腐蝕出空腔，去膠清洗；
步驟2-6、準備第二晶圓，在表面生長二氧化矽，製作需要的CMOS輔助電路，並與所述第一晶圓完成接合；
步驟2-7、對第二晶圓背面進行研磨、化學液體腐蝕、化學機械拋光減薄厚度；
步驟2-8、金屬澱積出下層金屬層；
步驟2-9、壓電材料澱積出壓電材料層；
步驟2-10、頂層金屬澱積、光刻腐蝕形成上層金屬層；
步驟2-11、光刻腐蝕、金屬澱積填充形成金屬連結孔；
步驟2-12、金屬光刻腐蝕形成所需佈線；
步驟3、單晶矽基板反面光刻腐蝕穿通，金屬澱積出矽正反面穿孔TSV。
有益效果：
現有二維平面超音波換能器陣列設計與工藝中，金屬佈線所佔用的晶片面積遠遠大於超音波換能器陣列本身所佔用的晶片面積，極不經濟。同時，較長的佈線長度，對超音波換能器的工作頻率、功耗、散熱等重要指標均有不良影響，佈線長短不齊也會直接影響超音波換能器陣列工作的均勻性。本發明所提出的超音波換能器通過垂直方向的多通道金屬連線結構，實現超音波換能器與CMOS單元三維結構的金屬互連，通過 TSV （Through Silicon Via，矽正反面穿孔）延展到封裝層面，不再需要通過陣列周邊的壓焊塊與CMOS聯通，解除了傳統超音波換能器金屬互連的瓶頸，極大地降低了金屬互連所占的晶片面積，金屬佈線的長度減少10—100倍，減少了由此而引起的電磁寄生效應對超音波換能器陣列性能的不良影響。
超音波換能器陣列工作時，需要脈衝信號產生與控制電路，小信號放大器類比電路等CMOS輔助電路的支援。現階段，這些輔助電路都採用分立封裝，佔據較大印刷電路板面積。如果能夠把這些電路，部分地或全部地，集成到超音波換能器 晶片中，則能夠大幅提升系統集成度，對縮小系統體積，實現超音波掃描器的小型化有重大意義。同時，SOC系統集成能夠大幅提高系統速度，降低功耗。
為此，本發明把超音波換能器陣列的CMOS輔助電路，通過有源晶圓堆疊及系統集成的方法，從通常的分立電路，通過金屬佈線三維垂直互連的方法，堆疊集成到超音波換能器三維架構中，形成系統單晶片SOC（System On Chip）超音波換能器的三維架構，把集成度的提升從晶片等級上升到系統等級。
本發明提出的SOC超音波換能器三維架構不僅適用於PMUT，同樣也適用於電容式微機械超音波換能器(CMUT)，儘管本發明具體實施例是針對PMUT進行的示例。
在本發明提出的SOC超音波換能器的三維架構下，每一個超音波換能器均可具有自己的頂層與底層金屬連線，陣列的大小與幾何佈局可根據不同應用來調節，大大增加了超音波換能器陣列工作的靈活性。
超音波系統的小型化，需要超音波換能器封裝的小型化。在現代半導體封裝中，TSV（Through Silicon Via，矽晶圓正反面通孔）是封裝體積小型化的有效方法。本發明在設計超音波換能器三維架構與工藝流程時，充分考慮了三維架構與TSV工藝的相容性。
本發明所提出的三維架構的SOC超音波換能器，通過有源晶圓的直接接合，垂直方向的多通道金屬連線結構，實現SOC PMUT 陣列及其CMOS輔助電路的垂直堆疊，單片集成，並通過 TSV延展到封裝層面，不再需要通過陣列周邊的壓焊塊與CMOS聯通，解除了傳統超音波換能器金屬互連的瓶頸，極大地降低了超音波換能器金屬互連所占的晶片面積，同時降低了金屬佈線的長度，顯著降低了晶片尺寸和系統體積，同時減少因為金屬佈線引起的寄生電阻，電容相關的功耗，延遲，不均勻性，對提高產品性能、降低成本、改善良率等具有顯著效益，能實現晶片小型化、高密度系統集成。本發明三維架構的超音波換能器的工藝流程與半導體主流工藝、半導體主流設備、現有晶片封裝工藝均具有良好的相容性。本發明可以支持高解析度醫學超音波面陣列，實現超音波探頭一機多頻掃描，也非常適合手機指紋識別等高集成度，低成本商業應用。本發明能顯著降低晶片及封裝系統體積，適合進入人體的小型超音波探頭設計。
以下以PMUT為例，結合具體實施例對本發明技術方案進一步詳細描述。
實施例一
如圖4(a)與圖4(b)所示，本實施例提供一種適合高密度系統集成的 SOC PMUT，包括第一晶圓和第二晶圓，第一晶圓佈置矽基板材料160、雙層金屬佈線的CMOS單元160-CMOS，第二晶圓佈置機械層130、下層金屬層112、壓電材料層115、上層金屬層114、空腔體120、雙層金屬佈線的CMOS輔助電路300-CMOS。該矽基板材料160可以包含單晶矽基板材料。換言之，該矽基板160可以是單晶矽基板160。
矽基板160上方佈置的CMOS單元160-CMOS，其金屬互連層201兩端分別通過兩個金屬引線孔212與位於金屬互連層201上方的兩個第二層金屬佈線202垂直互連。矽基板160上設置有貫穿整個矽基板160的兩個矽正反面穿孔TSV 162，實現CMOS單元金屬互連層201兩端分別與矽基板160背面垂直互連，接到背面TSV焊球162-3，進而可以直接連接到印刷電路板。CMOS單元160-CMOS結構如圖26所示，屬於本技術領域現有技術。
機械層130中集成有SOC CMOS電路——CMOS輔助電路300-CMOS。CMOS輔助電路300-CMOS與其他結構之間的電性互連由CMOS輔助電路的金屬互連層301（即CMOS輔助電路雙層金屬佈線中的第一層金屬佈線）、第二層金屬302（即CMOS輔助電路雙層金屬佈線中的第二層金屬佈線）、金屬互連孔312實現，並都連接到垂直引線孔的刻蝕停止層金屬結構(etch-stop) 303。CMOS輔助電路300-CMOS的結構根據具體電路需求設計，其基礎結構類似於CMOS單元160-CMOS的結構。
在兩晶圓混合接合介面分別佈置接合金屬塊300-1、300-2，第一晶圓混合接合介面的接合金屬塊300-1與第二層金屬佈線202連接，第二晶圓混合接合介面的接合金屬塊與機械層一側CMOS輔助電路第二層金屬302連接，並最終與PMUT陣列的金屬連結孔ZTM 163-1、金屬連結孔ZBM 163-2連接。
上層金屬連結孔ZTM 163-1和下層金屬連結孔ZBM 163-2貫穿壓電材料層115、下層金屬層112、機械層130、氧化物層132，並都連接到停止層金屬結構303。 停止層金屬結構303是垂直引線孔163-1，163-2 刻蝕時利用的刻蝕停止(etch-stop)金屬，材質上，停止層金屬結構 303 與CMOS輔助電路的金屬互連層301的金屬材質一樣。上層金屬連結孔ZTM 163-1實現PMUT 上層金屬層114 與停止層金屬結構303，CMOS輔助電路300-CMOS 的垂直互連，下層金屬連結孔ZBM 163-2實現下層金屬層112與停止層金屬結構303，CMOS輔助電路300-CMOS 的垂直互連。
因為上、下層金屬連結孔經過高度不同的 PMUT 頂層金屬TM (Top Metal)，壓電材料 PZT，再垂直連接，其剖面形狀近似Z字型，故稱Z型孔。Z型孔可以實現超過兩個結點的電性連接，例如，上層金屬連結孔ZTM 163-1實現上層金屬層114與停止層金屬結構303，CMOS輔助電路300-CMOS垂直互連的同時，可以連接其它鄰近PMUT的上層金屬。
本實施例的適合高密度系統集成的PMUT超音波換能器，利用CMOS金屬互連層作為第一層金屬佈線，與第二層金屬佈線一起構成雙層佈線設計，不僅能夠實現與CMOS互連，還提供了雙層金屬佈線密度，顯著增加了 PMUT陣列的互連性，可以實現多個超音波換能器的串並聯，為PMUT 陣列設計提供了很多靈活性，同時大大減小金屬佈線的長度與佔用面積，從而顯著減小晶片面積。
圖中鋁金屬TSV 墊Pad 162-2是CMOS製程中需要特殊設計的鋁結構，它構成TSV刻蝕的停止層金屬結構，説明 TSV 刻蝕停止在特定位置，同時形成TSV與其它CMOS電路的電性連接。該結構可與CMOS單元的金屬互連層作為一個整體設置，也可單獨設置並與CMOS單元的金屬互連層互連。
圖中接合金屬塊300-1、300-2分別位於基板材料160側和機械層130側，是為了滿足製造方法流程中晶圓接合的工藝需要而設置，通過接合金屬塊300-1、300-2的連接，實現晶圓與晶圓之間的電性連接，進而通過金屬佈線與金屬連結孔，實現PMUT陣列與TSV焊球從上到下的垂直連接。
本實施例的適合高密度系統集成的PMUT超音波換能器，通過垂直走向的金屬連結孔將壓電層三明治堆疊結構中的金屬電極垂直互連到第二層金屬佈線，再通過垂直走向的金屬引線孔垂直互連到第一層金屬佈線（CMOS單元的金屬互連層），然後通過矽正反面穿孔TSV互連到矽晶片背面。採用上述垂直佈線設計，可以把現有平面 PMUT的壓焊塊及金屬引線大部分省略，由垂直方向引向晶圓背面，實現了金屬連線由 2D（二維）平面佈線向 3D（三維）的過渡，可以顯著減小晶片以及封裝體積。
本實施例的適合高密度系統集成的SOC超音波換能器，把超音波換能器陣列的CMOS輔助電路，從通常的分立電路，通過金屬佈線三維垂直互連的方法，單片集成到超音波換能器三維架構中，形成系統單晶片SOC（System On Chip）的三維架構，在提升晶片集成度的同時，大幅提升系統集成度，把集成度的提升從晶片等級上升到系統等級，實現了系統級的小型化。
實施例二
本實施例提供一種適合高密度系統集成的SOC超音波換能器，與實施例一的架構相似，考慮SOC PMUT的整體設計，當解析度要求較高，需要較大規模的陣列時，互連的實現可能需要多層佈線。例如，當把人工智慧演算法也放進 SOC PMUT 超音波設計時，CMOS IC積體電路設計可能需要5—6 層金屬佈線。本發明工藝流程中，已特別考慮佈線架構，工藝流程在佈線層數上有很大彈性。因此本實施例在實施例一的基礎上，在所述第二層金屬佈線的上方還設置了至少一層金屬佈線，所述至少一層金屬佈線的各層金屬佈線通過金屬引線孔垂直互連，所述至少一層金屬佈線的最下面一層金屬佈線通過金屬引線孔與所述第二層金屬佈線垂直互連，所述至少一層金屬佈線的最上面一層金屬佈線與所述第一晶圓混合接合介面佈置的接合金屬塊300-1電性互連。所述至少一層金屬佈線的每一層也分成兩個金屬佈線，同層的兩個金屬佈線分別通過兩個金屬引線孔與下一層的兩個金屬佈線垂直互連。
當CMOS電路需要更小尺寸時，例如90納米，金屬可以由鋁改為銅。這些在CMOS範疇有標準做法去涵蓋，在這就不去進一步闡述。
實施例三
本實施例提供一種垂直方向電性互連來取代傳統平面佈線方式，製作所述的適合高密度系統集成的超音波換能器。SOC PMUT超音波換能器分別通過所述上層金屬連結孔ZTM 163-1將所述PMUT上層金屬層114，垂直連接到停止層金屬結構303，及相應的CMOS輔助電路300-CMOS第二層金屬302；通過所述下層金屬連結孔ZBM 163-2將所述下層金屬層112，垂直連接到停止層金屬結構303，及相應的CMOS輔助電路300-CMOS第二層金屬302，繼而通過所述兩個金屬引線孔312垂直連接到CMOS輔助電路300-CMOS中的任意器件。通過合理佈線，可實現多個超音波換能器的串聯、並聯。
CMOS輔助電路300-CMOS經過接合金屬塊300-1，300-2可以連接到第一晶圓中的CMOS單元160-CMOS， 再通過所述矽正反面穿孔TSV 162連接到矽晶片背面，繼而連接到印刷電路板，實現電性互連。
本實施例通過垂直方向電性互連，將PMUT陣列，CMOS高壓輔助電路晶片，第二個CMOS低雜訊放大器控制器晶片，以及TSV等四層結構垂直疊加在一起，相比較傳統平面工藝方式，本實施例極大地減小了晶片尺寸與系統體積。
如圖5所示，現有 PMUT 陣列晶片產品，晶片中心是 PMUT 二維陣列，晶片周邊是壓焊塊，用以實現與電路封裝管腳的電性連接以及與CMOS輔助電路的壓焊塊的連接，現有PMUT 陣列晶片與週邊電路電性連接時，需要佈置高密度的引線，每一根金屬佈線都有引線寬度，引線間距在設計規則下的尺寸要求，其結果是，大部分的晶片面積被用於金屬佈線，而不是有源PMUT陣列本身，金屬佈線所佔用的晶片面積遠遠大於 PMUT 陣列所佔用的晶片面積。如圖6所示為採用本發明超音波換能器構成的“7 X 12陣列”的晶片佈局佈線，採用本發明 三維 結構的超音波換能器，不再需要通過陣列周邊的壓焊塊與CMOS連通，與現有的平面PMUT-on-CMOS互連架構相比，極大地降低了金屬互連所占的晶片面積和佈線長度。
實施例四
本實施例提供實施例一的適合高密度系統集成的PMUT超能換能器的製造方法，工藝流程包括三個部分。
第一部分為 CMOS 電路的工藝流程，例如 PMUT 脈衝產生與控制電路的工藝流程，該部分可以採用業界標準流程，但同時需要考慮與三維 PMUT工藝，與三維 TSV （Through Silicon Via，矽正反面穿孔）工藝的整體相容。
第二部分，首先根據 SOC 電路框圖的分工，在第二片晶圓上進行所選擇的 CMOS 電路的製作。視SOC要求而定，第二片晶圓所採用的CMOS製程與第一片晶圓可能完全不同；下一步進行晶圓與晶圓的接合，減薄。其後是PMUT 三維 陣列的工藝流程，其中包括PMUT單元的製作，金屬互連，晶圓與晶圓之間的特殊互連等。本實施提出的SOC PMUT 結構，基於混合接合（Hybrid Bonding）技術。Hybrid Bonding的接合介面主要還是二氧化矽Oxide，但也有金屬結構（300-1）在晶圓1一側，和金屬結構（300-2）在晶圓2一側。晶圓接合的介面同時有氧化矽-氧化矽介面與金屬-金屬介面，在氧化矽實現接合的同時，當二氧化矽以Fusion Bonding 熔融接合到一起時，兩片晶圓通過介面金屬結構300-1、300-2實現電性連接。接合介面由氧化物Oxide與金屬混合形成，故名混合接合，Hybrid Bonding。
第三部分為 三維 TSV（Through Silicon Via，矽正反面穿孔）工藝流程，重點是 TSV 怎樣與三維架構整合，成為SOC整體工藝的一部分。
實際上，整個工藝流程的三大部分不是截然分開的，三大工藝部分彼此融合，整體優化。例如，空腔體的形成，實際上是CMOS工藝的一部分。而 TSV 所需要的鋁金屬著落層（Landing Pad）也是在CMOS 工藝中形成的。這是統籌設計的結果。
具體包括如下步驟：
步驟1、準備第一晶圓，在表面生長100納米左右的二氧化矽形成矽基板，在矽基板上製作CMOS單元。CMOS電路工藝如圖7-圖9所示，採用業界標準流程實現。如圖7包括如下步驟，（a）準備初始材料P型矽，（b）形成二氧化矽緩衝層，（c）光刻膠塗敷，（d）N型井刻蝕，（e）腐蝕N-井二氧化矽層，（f）、（g）擴散或離子注入形成N-井，（h）去除二氧化矽緩衝層。如圖8，進一步包括如下步驟， （a）形成有源區（Active Region）與淺槽隔離區 STI （Shallow Trench Isolation），較傳統的CMOS工藝可能會用到 LOCOS （local oxidation of Silicon）. （b）電晶體柵氧化、多晶矽澱積，（c）多晶矽柵光刻、腐蝕，光刻，LDD（Lightly Doped Drain）離子注入，（d）形成 Spacer（電晶體柵/源汲自對準隔離），（e）N + 源/汲區、N-井連接區光刻，源/汲區離子注入，（f）P + 源/汲區、P-基板連接區光刻，源/汲區離子注入，（g）去除光刻膠，快速退火啟動離子注入，完成MOS器件結構。如圖9進一步包括如下步驟，（a）ILD （Inter-Layer Dielectric）介質層澱積，平坦化回流或化學機械拋光(CMP)；（b）接觸孔光刻，接觸孔金屬（如Ti/TiN/W）濺射，W-CVD，W-CMP；（c）第一層金屬（Ti/TiN/AlCu/TiN）澱積，光刻腐蝕。（對於較先進的CMOS 制程，會用Cu金屬互連，接觸孔的形成，金屬互連的材料與結構將有所不同，這裡不去贅述）。
SOC整體設計中，當解析度要求較高，需要較大規模的陣列時，互連的實現可能需要多層佈線。例如，當把人工智慧演算法也放進 PMUT-on-CMOS 超音波設計時，CMOS IC設計可能需要5—6 層金屬佈線。本發明工藝流程中，已特別考慮佈線架構，工藝流程在佈線層數上有很大彈性。圖示兩層金屬佈線，同樣做法可以延伸到5—6 層金屬佈線。
步驟2、在CMOS單元上進一步製作PMUT單元，並集成CMOS輔助電路，具體包括：
步驟2-1、如圖10，首先要指出在設計中需要特別考慮的結構停止層金屬結構303，它在混合接合工藝中，是結構163-1、結構163-2的乾法腐蝕的停止層金屬結構（DRIE etch-stop layer）。但在工藝中，金屬結構303實質上是CMOS第一層金屬佈線的一部分。CMOS電路的金屬介質隔離層 IMD （Inter-Metal Dielectric）通過澱積800納米左右的二氧化矽（ SiO2），然後進行CMP （Chemical Mechanical Polish），形成平整的SiO2 表面，利於後續光刻塗膠等工藝；
步驟2-2、如圖11，光刻形成金屬佈線層之間的金屬引線孔 Via， 等離子乾法腐蝕形成Via孔，去膠，清洗，再進行金屬鈦/氮化鈦濺射，熱基板金屬鋁澱積填滿 Via 互連孔（如果Via孔較小，可以用金屬鎢的化學氣相澱積取代鋁，做Via孔）；接著澱積金屬層，光刻腐蝕出第二層金屬佈線，去膠清洗；
低溫澱積二氧化矽SiO2基板材料，化學機械拋光形成平整的基板材料表面；
低溫二氧化矽 SiO2 澱積（等離子增強化學氣相澱積，PECVD）溫度在250—300度，SiO2 厚度在 3 微米左右。然後進行化學機械拋光，形成平整的SiO2 表面。配合 PMUT-on-CMOS 的特殊工藝步驟， 我們在介質層（類似於CMOS工藝中的鈍化層）中引入二氧化矽-氮化矽-二氧化矽夾層結構，在需要形成空腔體120的部分，在空腔體底部二氧化矽下方澱積一層氮化矽，二氧化矽的腐蝕速度遠高於氮化矽腐蝕速度，從而很容易採用二氧化矽乾法腐蝕，腐蝕停止在氮化矽層，這種做法形成空腔體，能精確控制空腔體的深度，有利於實現器件小型化。
步驟2-3、如圖12， 光刻腐蝕二氧化矽空腔體：塗敷光刻膠，光刻形成空腔體 Cavity 圖形，等離子化學氣相腐蝕SiO2，形成空腔體，深度在 2 微米左右。然後去膠，清洗。
步驟2-4、如圖13，光刻腐蝕形成混合接合所需要的接合金屬塊300-2，塗敷光刻膠，光刻形成圖形，等離子化學氣相腐蝕SiO2，直至第二層金屬鋁。然後去膠，清洗。所形成的接合金屬塊300-2的小孔深度較淺，在0.2-0.3微米。
步驟2-5、如圖14，通過金屬澱積與CMP的方法，形成300-2金屬小塊（mini-Pad）。相同的方法，在另一晶圓上也形成300-1 mini-Pad。 兩片晶圓上的mini-Pad 的位置是精確設計的，在晶圓接合時，接合金屬塊300-1與300-2能形成對接，互連。
步驟2-6、如圖15-17，準備第二片晶圓，在表面生長100納米左右的二氧化矽形成矽基板，在矽基板上製作需要的CMOS電路，並與所述第一晶圓完成接合。CMOS電路製作工藝同步驟1，採用業界標準流程實現。
在準備第二片晶圓時，有一些特殊的考慮。晶圓初始材料，starting material，是P-/P+ 外延片。外延層的厚度與PMUT 機械層最後厚度要求相關。 P-/P+ 層的濃度差希望在一個數量級以上，便於化學減薄時能夠較好控制剩餘晶圓的厚度。
當CMOS製程完成後，根據空腔體深度的設計要求（由壓電材料最大的垂直方向位移決定），決定是否調整 SiO2 的厚度，光刻腐蝕SiO2 空腔體，達到不同的空腔體深度。在一實施例當中，所述空腔體深度2-20微米。
本實施例的一個特別的優點是，可以在接合前，在兩個晶圓上分別形成空腔體，接合後會有兩個空腔體。對準的兩個空腔體合二為一，結合後的空腔體有較大的深度，可以輸出更大功率的超音波。對於一般應用，單一空腔體的設計就能滿足要求，不必設計多個空腔體。從SOC設計的角度，空腔體放置在機械層一側為佳。簡單起見，後面的工藝流程中僅描述單一空腔體，空腔體佈置在機械層晶圓一側。
半導體業界最近開發了混合介面接合技術：Hybrid Bonding。這一技術在接合介面，存在少部分的金屬（接合金屬塊300-1、300-2），例如金屬銅Cu。在晶圓一與晶圓二接合時，大部分的二氧化矽實現接合的同時，接合金屬塊300-1、300-2對準接觸，Cu與 Cu之間也實現了電性連接。
本實施例中，我們首次將Hybrid Bonding技術用於PMUT應用，並採用 SOC方案將其技術潛力極大地發揮出來。對SiO2表面進行等離子處理後，將晶圓SiO2面對面，對準，加壓加熱，褪火，完成二氧化矽之間的Fusion Bonding的同時，實現金屬300-1，300-2的連接，完成混合接合，Hybrid Bonding。
混合介面接合Hybrid Bonding技術的優點是，接合的同時就實現了兩片晶圓之間的電性互連，不再需要較大深度的金屬連接孔的刻蝕。工藝相對簡單，便捷。但是，Hybrid Bonding 對接合介面的平整度要求很高，當oxide 與 Cu之間有哪怕小於幾個納米的微小臺階時，接合也可能出現電性連接可靠性問題。
步驟2-7、如圖18，接合完成後，在第二片晶圓背面進行研磨，將厚度減薄到小於100微米。然後進行化學液體腐蝕，進一步減薄晶圓到5—8微米，最後進行化學機械拋光CMP （Chemical Mechanical Polishing），剩餘晶圓厚度在 一般在2-5 微米，特殊產品可以小於1微米（如需要可採用額外光罩在空腔體上方選擇腐蝕，實現區域選擇性減薄）。
業界在機械層130結構部分，常用的材料是氧化矽，氮化矽，多晶矽，或者是其多層薄膜組合。所有這些材料都不是單晶材料，換言之，由於分子結構的雜序形態，這些材料的機械性能參數，以及薄膜中的機械應力，都會受到工藝製作條件的影響，可控性與製造重複性都存在問題。更頭疼的是，雜序形態的薄膜，由於內部剩餘應力，以及表面電荷的影響，PMUT 薄膜初始狀態不是水準的，甚至有粘連狀態。本實施例提出的晶圓接合與減薄的方法，把矽單晶體引入機械層，由於矽是高品質，高強度的單晶體，機械層的機械參數重複性最佳，內部機械應力也降到最低，均勻性，製造重複性好。導電的矽材料，也能有效釋放電荷，減少粘連。
步驟2-8、如圖19，金屬澱積出下層金屬層：採用鈦金屬 Ti 與鉑金 Pt 的多層結構，厚度分別是20納米和100納米。鈦金屬Ti增加了金屬層與矽及氧化矽的粘附性，鉑金 Pt則是最好的導電層之一，可提高壓電效率。Ti 金屬用濺射方法形成，而鉑金 Pt則採用大電流高溫電子槍，在真空中蒸發形成。
步驟2-9、如圖19，壓電材料澱積出壓電材料層；
壓電材料，可以是PZT， 或者是AlN 等其它壓電材料。這裡我們以PZT為代表做敘述。PZT澱積：通過濺射方法形成，PZT （鋯鈦酸鉛，Pb(ZrTi)O3，簡寫PZT），是事先按特殊的原子比例混合準備好的固體靶材。在高真空下，高電壓產生的等離子體將 PZT 靶材濺射，澱積到晶圓表面。濺射同時，矽基板施加一定溫度讓PZT再結晶，形成所需要的壓電晶體。PZT 澱積的厚度在1 微米左右。AlN 材料也是由濺射方法形成，濺射時工作溫度可以更低（小於400度，甚至更低），對後續工藝集成中減少溫度對既有金屬的影響更有利。
本實施例中針對PZT描述工藝細節。就器件及工藝架構而言，作適當調整，本實施完全適用於氮化鋁PMUT。本實施的架構也能夠適用於CMUT的SOC設計，達到與PMUT類似的性能提升。
步驟2-10、如圖20，頂層金屬澱積、光刻腐蝕形成上層金屬層； PZT頂層金屬澱積也採用鉑金 Pt， 其厚度在100納米，0.1微米。鉑金 Pt是惰性金屬，比較難用液體腐蝕的方法成形，本實施例採用等離子乾法氣相腐蝕方法的方法刻蝕頂層金屬。
步驟2-11、如圖21-23，光刻腐蝕、金屬澱積填充形成金屬連結孔；
因金屬連結孔採用Z型孔，首先進行PZT刻蝕，僅腐蝕PZT，如圖21區域13， PZT 刻蝕採用國際先進的氯化氫氟化氫等離子乾法氣相腐蝕方法，該方法不僅腐蝕均勻性好，腐蝕後 PZT 材料的邊緣整齊，並有一定的斜坡，方便後續工藝步驟。AlN 材料的刻蝕可以用磷酸，或者對應的等離子乾法腐蝕，工藝過程需要相對調整。然後腐蝕PZT與底層金屬，如圖21區域14，該步驟同時進行 PZT 和下層金屬的刻蝕，採用等離子乾法氣相腐蝕。如圖22，再光刻腐蝕Z型孔垂直孔洞Zia，三維 垂直方向電性連接的關鍵結構之一，就是形成Z型孔垂直孔洞Zia，其作用是把PMUT 的上層金屬層、下層金屬層在垂直方向連接到停止層金屬結構303，再通過CMOS輔助電路的第一層金屬佈線301，金屬引線孔321，第二層金屬佈線302等，連接到電路的其它部分。 形成Zia光刻孔後，繼續腐蝕機械層、二氧化矽層，停止在停止層金屬結構303，去膠，清洗。如圖23，表面絕緣處理，用濺射方法清理連接孔底部後，接著採用Ti/TiN/Al 澱積，其中Ti/TiN 採用濺射方法形成，鋁採用熱基板澱積方法，以提高鋁金屬填充，進入Zia 孔洞。最後金屬光刻腐蝕形成所需佈線；當Zia尺寸較小（＜1微米）時，可以化學氣相沉積(CVD) 鎢代替鋁，更好地填入Zia。
步驟2-12、金屬光刻腐蝕形成所需佈線；
步驟3、如圖24，矽基板正反面光刻腐蝕穿通，金屬澱積出矽正反面穿孔TSV。具體包括如下步驟： （a） PMUT 晶圓正面保護：形成空腔，蓋玻璃保護層 （b） 矽基板研磨減薄 （c）  壓焊塊，劃片槽選擇刻蝕減薄 （d） 背面金屬層 （e）  鐳射打孔至壓焊塊 （f）  濺射 (Ti/Cu) ，鍍銅 （g） 刻蝕背面佈線 （h） 鍍鎳金 (Ni/Au)，刻蝕球焊區 （i）  形成背面球焊陣列。
本實施例以鋁金屬TSV Pad 162-2 做 TSV 腐蝕的停止層金屬結構 （etch-stop landing pad），利用TSV球焊陣列實現 SOC PMUT 陣列直接焊接到印製電路板上，體積小，外部引線少，對系統小型化很有説明。
至此，通過兩片有預製CMOS電路的有源晶片的接合，金屬連結孔垂直方向連接，多層金屬佈線增加佈線效率，TSV 將金屬互連從晶圓正面引到背面，本實施例完成了適合高密度系統集成的 PMUT SOC 單元的所有制造工藝製程完成，最大程度降低了金屬佈線所占晶片面積，減小了晶片尺寸，減小系統體積。
本實施例的PMUT SOC 單元的製造工藝流程與半導體主流工藝與設備相容，垂直方向連線與現有晶片球格陣列BGA（Ball Grid Array）封裝工藝相容，具有廣泛的適應性。
如何有效地將超音波換能器工作的CMOS輔助電路集成於SOC三維架構，需作以下的考慮：
由於PMUT需要高壓脈衝控制信號產生超音波信號，因而從系統集成角度，讓高壓脈衝控制信號電路與 PMUT 單片/陣列集成在同一晶圓上，實現最近距離互動較為合理。同理，輔助高壓脈衝電路的部分，如高壓源電路，脈衝調變電路等也應該放在同一塊晶圓上。
當 PMUT 接受到超音波，並將其轉化成電信號時，需要經過類比信號放大器，增加信號幅度，降低雜訊。再經過可變增益控制電路進一步提高信噪比。換句話講，超音波的接受與放大，所需要的CMOS電路與超音波發射所需要的高壓脈衝電路完全不同，從SOC 系統分類的角度，將超音波接受及其信號放大的相關電路放在同一晶圓上較為合理。
在做SOC 系統分類時，一個考慮的重點是CMOS工藝的綜合流程互補性，整體成本。首先，應該盡可能將工藝流程相近，設計規則相近的電路放在同一晶圓上面。例如，高壓脈衝電路，產生高壓的源電路，高壓調整電路等，通常都用設計規則較大的CMOS工藝。高壓電路所需要用到的電晶體，一般也需要較大的幾何尺寸，來保證有足夠的擊穿電壓。另一方面，高信噪比的類比放大器，利用設計規則較小的先進製程較容易實現，高解析度的類比-數位轉換器也需要先進工藝製程，將需要先進製程的設計放置在同一晶圓較為合理。
同時， 在先進製程上做高壓器件相對成本比較高。在同一個CMOS製程中同時使用高壓，電壓電路，需要較複雜的工藝製程，也需要較多的光罩層數。最終導致晶片成本較高，產品的良率因工藝複雜也相應降低。
在做 SOC 系統分類時，需要考慮的因素與系統集成的內容緊密相關。
本發明的最大收益者將是智慧型超音波掃描器。尤其是添加了人工智慧功能的可擕式掃描器。
1:晶圓 2:晶圓 13:區域 14:區域 100:壓電超音波換能器結構 112:下層金屬層 114:上層金屬層 115:壓電材料層 120:空腔體 130:機械層 132:氧化物層 160:基板材料 160-CMOS:CMOS輔助電路，CMOS單元 162:矽正反面穿孔 162-2:墊 162-3:焊球 163-1:上層金屬連結孔ZTM 163-2:下層金屬連結孔ZBM 201:金屬互連層，金屬佈線 202:金屬互連層，金屬佈線 212:金屬引線孔 300-1:金屬塊 300-2:金屬塊 300-CMOS:CMOS輔助電路，CMOS單元 301:第一層金屬佈線 302:第二層金屬佈線 303:蝕刻停止層金屬結構 312:金屬引線孔
圖1為PMUT 系統的電路框圖； 圖2（a）為現有PMUT-on-CMOS 架構； 圖2（b）為現有PMUT-on-CMOS 架構金屬連線示意圖； 圖3為現有二維PMUT 結構示意圖； 圖4（a）為本發明實施例一的PMUT結構示意圖； 圖4（b）為本發明實施例一的PMUT的局部結構示意圖； 圖4（c）為本發明實施例一的CMOS器件結構示意圖； 圖5為現有PMUT陣列晶片結構示意圖； 圖6為本發明實施例三的PMUT陣列晶片結構示意圖； 圖7為CMOS單元製作流程圖一； 圖8為CMOS單元製作流程圖二； 圖9為CMOS單元製作流程圖三； 圖10為本發明實施例四步驟2-1對應工藝示意圖； 圖11為本發明實施例四步驟2-2對應工藝示意圖； 圖12為本發明實施例四步驟2-3對應工藝示意圖； 圖13為本發明實施例四步驟2-4對應工藝示意圖； 圖14為本發明實施例四步驟2-5對應工藝示意圖； 圖15為本發明實施例四步驟2-6第二片晶圓示意圖； 圖16為本發明實施例四步驟2-6製作CMOS電路示意圖； 圖17為本發明實施例四步驟2-6接合示意圖； 圖18為本發明實施例四步驟2-7減薄工藝示意圖； 圖19為本發明實施例四步驟2-8-步驟2-10對應工藝示意圖； 圖20為本發明實施例四步驟2-10形成上層金屬工藝示意圖； 圖21為本發明實施例四步驟2-11 PZT與底層金屬刻蝕工藝示意圖； 圖22為本發明實施例四步驟2-11垂直孔洞刻蝕工藝示意圖； 圖23為本發明實施例四步驟2-11 Ti/TiN/Al 澱積工藝示意圖； 圖24為本發明實施例四步驟2完成後，加上鈍化保護層的示意圖； 圖25為本發明實施例四步驟3，加上背面接觸的TSV的示意圖；以及 圖26為本發明實施例的CMOS單元放大示意圖。
112:下層金屬層
114:上層金屬層
115:壓電材料層
130:機械層
160:基板材料
160-CMOS:CMOS輔助電路，CMOS單元
162:矽正反面穿孔
162-2:墊
162-3:焊球
163-1:上層金屬連結孔ZTM
163-2:下層金屬連結孔ZBM
300-1:金屬塊
300-2:金屬塊
300-CMOS:CMOS輔助電路，CMOS單元
301:第一層金屬佈線
302:第二層金屬佈線
312:金屬引線孔

Claims (12)

  1. 一種適合高密度系統集成的系統單晶片壓電式超音波換能器，包括：第一晶圓和第二晶圓，所述第一晶圓佈置單晶矽基板(160)，所述單晶矽基板(160)上方佈置至少一互補式金屬氧化物半導體CMOS單元(160-CMOS)，所述至少一CMOS單元(160-CMOS)的金屬互連層(201)通過金屬引線孔(212)與位於所述金屬互連層(201)上方的第二層金屬佈線(202)垂直互連；所述單晶矽基板(160)中佈置實現所述金屬互連層(201)與所述單晶矽基板(160)背面垂直互連的矽正反面穿孔TSV(162)；所述第一晶圓和所述第二晶圓通過混合接合堆疊，所述第一晶圓和所述第二晶圓通過佈置在兩晶圓混合接合介面的接合金屬塊(300-1、300-2)電性互連；所述第一晶圓混合接合介面佈置的接合金屬塊(300-1)與所述第二層金屬佈線(202)電性互連；所述第二晶圓佈置所述系統單晶片壓電式超音波換能器的機械層(130)，所述機械層(130)下方佈置至少一空腔體(120)，所述機械層(130)中佈置支持所述系統單晶片壓電式超音波換能器工作的至少一CMOS輔助電路(300-CMOS)，所述CMOS輔助電路的金屬互連層(301)通過金屬互連孔(312)與位於其下方的第二層金屬(302)垂直互連；所述第二層金屬(302)與所述第二晶圓混合接合介面佈置的混合接合金屬塊(300-2)電性互連；所述機械層(130)上方佈置所述系統單晶片壓電式超音波換能器的下層金屬層(112)、壓電材料層(115)和上層金屬層(114)，所述CMOS輔助 電路的金屬互連層(301)通過上層金屬連結孔ZTM(163-1)與所述上層金屬層(114)垂直互連，通過下層金屬連結孔ZBM(163-2)與所述下層金屬層(112)垂直互連。
  2. 如請求項1所述的適合高密度系統集成的系統單晶片壓電式超音波換能器，其中所述機械層(130)採用與所述單晶矽基板(160)相同的材料。
  3. 如請求項1所述的適合高密度系統集成的系統單晶片壓電式超音波換能器，其中所述機械層(130)底層佈置停止層金屬結構(303)，所述上層金屬連結孔ZTM(163-1)、下層金屬連結孔ZBM(163-2)通過所述停止層金屬結構(303)與所述CMOS輔助電路的金屬互連層(301)電性互連。
  4. 如請求項1所述的適合高密度系統集成的系統單晶片壓電式超音波換能器，其中所述基板材料(160)在所述第二層金屬佈線(202)上方還設置了至少一層金屬佈線，所述至少一層金屬佈線的各層金屬佈線通過所述金屬引線孔垂直互連，所述至少一層金屬佈線的最下面一層金屬佈線通過所述金屬引線孔與所述第二層金屬佈線垂直互連，所述至少一層金屬佈線的最上面一層金屬佈線與所述第一晶圓混合接合介面佈置的接合金屬塊(300-1)電性互連。
  5. 一種陣列晶片，其特徵在於包括如請求項1-4任一所述的適合高密度系統集成的系統單晶片壓電式超音波換能器，所述多個系統單晶片壓電式超音波換能器分別通過所述上層金屬連結 孔ZTM(163-1)將所述上層金屬層(114)垂直連接到所述CMOS輔助電路(300-CMOS)，再通過所述金屬互連孔(312)垂直連接到所述第二晶圓的第二層金屬(302)，然後通過兩晶圓混合接合介面佈置的混合接合金屬塊(300-1、300-2)垂直連接到所述第一晶圓的第二層金屬佈線(202)，繼而分別通過所述兩個金屬引線孔(212)垂直連接到所述CMOS單元(160-CMOS)的金屬互連層(201)，再分別通過所述矽正反面穿孔TSV引到矽晶片背面接到印刷電路板。
  6. 一種系統單晶片壓電式超音波換能器的製造方法，所述系統單晶片壓電式超音波換能器為如請求項1-4任一所述的適合高密度系統集成的系統單晶片壓電式超音波換能器，包括如下步驟：步驟1、準備所述第一晶圓，在表面生長二氧化矽，製作所述至少一CMOS單元(160-CMOS)；步驟2、在所述至少一CMOS單元上製作壓電式超音波換能器(PMUT)單元，並集成CMOS輔助電路，具體包括：步驟2-1、低溫澱積基板材料，化學機械抛光形成平整的基板材料表面；步驟2-2、光刻腐蝕、金屬澱積填充形成CMOS電路單元金屬互連層與第二層金屬佈線之間的所述金屬引線孔；步驟2-3、澱積金屬層，光刻腐蝕出第二層金屬佈線，去膠清洗；步驟2-4、低溫澱積基板材料，化學機械抛光形成平整的基板材料表 面；步驟2-5、光刻腐蝕出所述空腔體，去膠清洗；步驟2-6、準備所述第二晶圓，在表面生長二氧化矽，製作需要的CMOS輔助電路，並與所述第一晶圓完成接合；步驟2-7、對所述第二晶圓背面進行研磨、化學液體腐蝕、化學機械抛光減薄厚度；步驟2-8、金屬澱積出所述下層金屬層；步驟2-9、壓電材料澱積出所述壓電材料層；步驟2-10、頂層金屬澱積、光刻腐蝕形成所述上層金屬層；步驟2-11、光刻腐蝕、金屬澱積填充形成所述金屬連結孔；步驟2-12、金屬光刻腐蝕形成所需佈線；步驟3、所述單晶矽基板反面光刻腐蝕穿通，金屬澱積出所述矽正反面穿孔TSV。
  7. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中所述步驟2-6中，對晶圓表面二氧化矽進行等離子處理後，將兩片有預製CMOS結構的晶圓材料面對面對準，加壓加熱、褪火，在二氧化矽-二氧化矽完成接合的同時，實現兩晶圓混合接合介面的混合接合金屬塊之間的電性連接。
  8. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中所述下層金屬層採用下層鈦金屬、上層鉑金材料的多層結構，鈦金屬層、鉑金材料層厚度分別是20納米和100納米， 鈦金屬層採用濺射方法形成，鉑金材料層採用大電流高溫電子槍在真空中蒸發形成。
  9. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中所述金屬引線孔、金屬連結孔採用金屬鈦/氮化鈦濺射、熱基板金屬鋁澱積形成。
  10. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中所述步驟2-5中，先光刻形成空腔Cavity圖形，再採用等離子化學氣相腐蝕基板材料，形成所述空腔體，所述空腔體深度2-20微米。
  11. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中所述第二晶圓減薄後的厚度滿足機械層厚度的設計要求，通常在2-5微米。
  12. 如請求項6所述的系統單晶片壓電式超音波換能器的製造方法，其中在完成兩片晶圓接合之前，在所述第一晶圓和所述第二晶圓混合接合介面分別佈置接合所述金屬塊(300-1)與(300-2)，所述第二層金屬(302)與所述第二晶圓混合接合介面佈置的混合接合金屬塊(300-2)電性互連，所述第二層金屬佈線(202)與所述第一晶圓混合接合介面佈置的混合接合的所述金屬塊(300-1)電性互連。
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