KR20150144258A - 터치스크린 패널 일체형 표시장치 및 제조방법 - Google Patents

Abstract

본 발명은, 터치스크린 패널 일체형 표시장치 및 제조방법을 제공하며, 일 측면에서, 본 발명은, 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인, 상기 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인, 상기 게이트라인과 상기 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 제1전극, 상기 제1전극과 대응되어 위치한 제2전극, 상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층, 상기 제1컨택홀을 통하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 제1연결패턴 및 터치 구동 신호를 상기 제2전극으로 전달하며 상기 제1연결패턴과 동일한 재료인 제2연결패턴을 포함하는 표시장치를 제공한다.

Description

터치스크린 패널 일체형 표시장치 및 제조방법{DISPLAY DEVICE INTEGRATED WITH TOUCH SCREEN PANEL AND METHOD FOR FABRICATING THE SAME}

본 발명은 터치스크린 패널 일체형 표시장치 및 그 제조방법에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기전계발광표시장치(OLED: Organic Light Emitting Diode Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.

이러한 표시장치는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공한다.

이러한 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.

이를 위해, 종래에는, 저항막 방식, 캐패시턴스 방식, 전자기 유도 방식, 적외선 방식, 초음파 방식 등의 다양한 터치 방식 중 하나의 터치 방식을 채용하여 터치 센싱을 제공한다.

또한, 표시 장치에 터치 스크린을 적용함에 있어서, 표시장치 내에 터치 센서를 내장시키는 개발이 이루어지는데, 특히 하부 기판에 형성된 공통 전극을 터치 센싱 전극으로 활용하는 인셀(In-Cell) 타입의 표시 장치가 개발되고 있다. 그런데, 인셀 타입의 표시 장치는 터치 센싱 전극을 형성해야 하므로 세부 공정을 필요로 하고 높은 제조비용 및 제조에 소요되는 시간이 길어 제품의 경쟁력이 떨어지는 단점이 있다.

이러한 배경에서, 본 발명의 목적은, 터치스크린 패널 일체형 표시장치 및 제조방법을 제공하며, 세부 공정을 저감하는 구조 및 방법을 제공하는데 있다.

전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인, 상기 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인, 상기 게이트라인과 상기 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 제1전극, 상기 제1전극과 대응되어 위치한 제2전극, 상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층, 상기 제1컨택홀을 통하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 제1연결패턴 및 터치 구동 신호를 상기 제2전극으로 전달하며 상기 제1연결패턴과 동일한 재료인 제2연결패턴을 포함하는 표시장치를 제공한다.

다른 측면에서, 본 발명은, 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인 및 상기 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인이 교차하여 정의된 NxP 개의 화소 각각에 위치한 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 NxP 개의 제1전극, 상기 제1전극과 대응되어 위치하며 N개의 화소 전체에 대하여 동일한 신호를 제공하는 P개의 제2전극, 상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층, 상기 NxP개의 박막 트랜지스터 상에 형성되며, 제1컨택홀을 통하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 NxP개의 제1연결패턴, 및 터치 구동 신호를 상기 P개의 제2전극으로 전달하며 상기 제1연결패턴과 동일한 재료인 P개의 제2연결패턴을 포함하는 표시패널, 상기 표시패널의 구동모드가 터치 구동모드인 경우, 상기 복수의 제2전극의 전체 또는 일부로 터치 구동 신호를 인가하는 터치 집적회로, 상기 구동모드가 디스플레이 구동모드인 경우, 상기 복수의 데이터라인으로 데이터 전압을 공급하는 데이터 구동부, 및 상기 구동모드가 디스플레이 구동모드인 경우, 상기 복수의 게이트라인으로 스캔 신호를 순차적으로 공급하는 게이트 구동부를 포함하는 표시 장치를 제공한다.

또 다른 측면에서, 본 발명은, 기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 덮는 박막 트랜지스터 보호층 및 제1전극층을 누적하는 단계, 제1포토마스크를 이용하여 상기 제1전극층 및 상기 박막 트랜지스터 보호층을 식각하여 제1전극을 형성하는 단계, 제2포토마스크를 이용하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 제1연결패턴 및 터치 구동 신호를 상기 제2전극으로 전달하는 제2연결패턴을 형성하는 단계, 제1전극 보호층을 도포하고 제3포토마스크를 이용하여 상기 제1전극 보호층을 형성하는 단계, 및 제4포토마스크를 이용하여 제2전극을 형성하는 단계를 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법을 제공한다.

또 다른 측면에서, 본 발명은, 기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터 상에 오버코트층 및 공통전극층을 누적하는 단계, 제1포토마스크를 이용하여 상기 공통전극층 및 상기 오버코트층을 식각하여 공통전극을 형성하는 단계, 상기 오버코트층 및 공통전극 상에 제1보호층을 누적하는 단계, 제2포토마스크를 이용하여 상기 제1보호층 상에 터치신호라인을 형성하는 단계, 상기 터치신호라인 및 상기 제1보호층 상에 제2보호층을 형성하는 단계, 제3포토마스크를 이용하여 상기 제1보호층, 제2보호층 및 오버코트층을 식각하여 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나를 노출시키는 제1컨택홀, 상기 공통전극을 노출시키는 제2컨택홀, 및 상기 터치신호라인을 노출시키는 제3컨택홀을 형성하는 단계, 및 제4포토마스크를 이용하여 상기 제2보호층 상에 화소 전극을 형성하고, 동시에 상기 화소전극과 동일한 물질로, 상기 제1컨택홀 상에 제1연결패턴을 형성하며, 상기 제2컨택홀 및 제3컨택홀 상에 제2연결패턴을 형성하는 단계를 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법을 제공한다.

이상에서 설명한 바와 같이 본 발명에 의하면, 터치스크린 패널 일체형 표시장치의 세부 공정을 저감하는 제조방법 및 이를 적용한 표시 장치를 제공할 수 있다.

도 1은 일 실시예에 따른 터치스크린 패널 일체형 표시장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에서, 터치 구동 모드 시 발생하는 캐패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 3은 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 평면도이다.
도 4는 일 실시예에 따른 터치스크린 패널 일체형 표시장치가 액정표시장치인 경우 패널의 단면도를 예시적으로 나타낸 도면이다.
도 5는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 다른 평면도이다.
도 6a는 기판의 박막 트랜지스터 별 제조공정을 제시하는 도면이다.
도 6b는 본 발명의 공정에 의해 적용되는 공정의 실시예를 보여주는 도면이다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 의한 표시장치의 화소부와 게이트패드부, 데이터패드부가 형성되는 과정을 보여주는 평면도이다.
도 8은 본 발명의 일 실시예에 의한 표시장치의 화소부와 게이트패드부, 데이터패드부의 단면도이다.
도 9는 본 발명의 일 실시예에 의한 표시장치의 구성을 보여주는 도면이다.
도 10은 박막 트랜지스터와 제1보호층, 평탄화층, 그리고 제1전극을 누적하여 적층한 상태를 보여주는 도면이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 의한 하나의 마스크를 이용하여 제1전극을 형성하는 공정을 보여주는 공정도이다.
도 12는 본 발명의 일 실시예에 의한 건식 식각을 수행한 후의 제1전극의 돌출 부분을 보여주는 도면이다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 의한 세 개의 포토마스크를 이용하여 연결패턴을 형성하고 제1전극 보호층을 형성하며 제2전극을 형성하는 공정을 보여주는 공정도이다.
도 14는 본 발명의 일 실시예에 의한 공정 과정을 보여주는 순서도이다.
도 15는 박막 트랜지스터의 활성화층이 금속 산화물 반도체인 경우, 본 발명의 실시예를 적용한 도면이다.
도 16은 박막 트랜지스터의 활성화층이 저온폴리실리콘인 경우, 본 발명의 실시예를 적용한 도면이다.
도 17은 POT(Pixel On Top) 구조에서 본 발명을 적용하기 전과 후의 공정의 단축을 보여주는 도면이다.
도 18은 본 발명의 일 실시예에 의한 기판 상에 차광층과 활성화층, 그리고 게이트가 형성된 공정을 보여주는 도면이다.
도 19는 본 발명의 일 실시예에 의한 소스 전극 및 드레인 전극이 형성된 공정을 보여주는 도면이다.
도 20은 본 발명의 일 실시예에 의한 제2전극인 공통 전극을 형성하고 오버코트층을 형성한 공정을 보여주는 도면이다.
도 21은 본 발명의 일 실시예에 의한 터치신호라인을 형성하고 연결패턴을 이용하여 터치신호라인과 제2전극인 공통전극을 연결하는 과정을 보여주는 도면이다.
도 22는 본 발명의 일 실시예에 의한 표시장치의 신호라인을 제조하는 과정을 보여주는 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 발명은 화소 전극과 소스 전극 또는 드레인 전극을 연결(컨택)시키기 위해 터치신호라인 형성에 필요한 금속 물질을 이용하는 공정 방법과 소스 전극 또는 드레인 전극과 화소 전극이 연결되도록 하는 연결패턴의 구조를 포함하는 표시 장치를 제공하는데 있다.

도 1은 일 실시예에 따른 터치스크린 패널 일체형 표시장치를 개략적으로 나타낸 도면이다.

도 1을 참조하면, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 터치 신호를 제어하는 집적회로(140, 이하 "터치 집적회로"라 함) 등을 포함한다.

패널(110)에는, 복수의 게이트라인(GL)이 제1방향(예: 가로방향 또는 세로방향)으로 형성되어, 복수의 데이터라인(DL)이 제2방향(예: 세로방향 또는 가로방향)으로 형성되고, 복수의 데이터라인(DL)과 복수의 게이트라인(GL)의 교차 지점마다 대응되어 다수의 화소(P: Pixel)가 정의된다.

이러한 각 화소(P)의 화소 영역에는 소스 전극 또는 드레인 전극이 데이터라인(DL)과 연결되고, 게이트 전극이 게이트라인(GL)과 연결되며, 드레인 전극 또는 소스 전극 중 어느 하나가 화소 전극(Pixel Electrode, 픽셀 전극, 또는 제1전극)과 연결된다.

또한, 패널(110)에는, 복수의 전극 그룹으로 그룹화되는 또는 블록화되는 복수의 전극(S11~S14, S21~S24, S31~S34)이 서로 이격되어 더 형성된다.

이러한 패널(110)은 "디스플레이 패널(Display Panel)" 역할을 하면서도 "터치스크린 패널(TSP: Touch Screen Panel)" 역할도 함께한다.

즉, 패널(110)은, 디스플레이 패널과 터치스크린 패널이 하나로 통합된 패널이라고 할 수도 있고, 또는, 터치스크린 패널(TSP: Touch Screen Panel)이 인 셀(In-Cell) 타입으로 내장된 디스플레이 패널이라고도 할 수 있다.

이러한 패널(110)이 디스플레이 패널 역할을 하는 경우, 패널(110)의 구동모드를 "디스플레이 구동모드"라고 하고, 패널(110)이 터치스크린 패널 역할을 하는 경우, 패널(110)의 구동모드를 "터치 구동모드"라고 한다.

데이터 구동부(120)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 데이터라인(DL)으로 디스플레이 용도의 데이터 전압(Vdata) 또는 데이터 신호를 공급한다.

게이트 구동부(130)는, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 게이트라인(GL)으로 디스플레이 용도의 게이트 신호(gate signal) 또는 스캔 신호(Scan Signal)를 순차적으로 공급한다.

터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 터치신호라인들을 통해 직접 연결된 복수의 전극(S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 터치 구동 신호(Touch Driving Signal)를 인가한다. 여기서, 터치 구동 신호는, 터치 센싱 신호 또는 터치 센싱 전압 또는 터치 구동 전압(Vtd: Touch Driving Voltage)이라고 한다.

예를 들어, 터치 집적회로(140)는, 패널(110)의 구동모드가 터치 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)이 그룹화된 복수의 전극 그룹의 전체 또는 일부로 터치 구동 신호를 인가한다.

한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(Timing Controller, 미도시)를 더 포함할 수 있다.

또한, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34)을 통해 터치 집적회로(140)가 측정한 센싱 데이터(예: 캐패시턴스, 캐패시턴스의 변화량, 전압 등)를 전달받아 터치 유무 및 터치 좌표 등을 검출하는 터치 컨트롤러(미도시) 등을 더 포함할 수 있다.

한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)의 패널(110)은 디스플레이 구동모드 및 터치 구동모드를 반복하면서 구동되는데, 이러한 디스플레이 구동모드 및 터치 구동모드의 타이밍은, 타이밍 컨트롤러 또는 터치 컨트롤러 등에서 출력된 제어 신호에 의해 제어될 수 있고, 경우에 따라서는, 타이밍 컨트롤러와 터치 컨트롤러의 연동에 의해 제어될 수 있다.

한편, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 터치 방식으로서, 터치스크린 패널에 형성된 다수의 터치 전극(예: 가로 방향 전극, 세로 방향 전극)을 통해 캐패시턴스(정전용량)의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 캐패시턴스 터치 방식을 채용하고 있다.

이러한 캐패시턴스 터치 방식은, 일 예로, 상호 캐패시턴스(Mutual Capacitance) 터치 방식과 자기 캐패시턴스(Self Capacitance) 터치 방식 등으로 나눌 수 있다.

캐패시턴스 터치 방식의 한 종류인 상호 캐패시턴스 터치 방식은, 가로 방향 전극 및 세로 방향 전극 중 한 방향의 전극이 구동 전압이 인가되는 Tx 전극(구동 전극이라고도 함)이 되고, 다른 한 방향의 전극이 구동 전압을 센싱하고 Tx 전극과 캐패시턴스를 형성하는 Rx 전극(센싱 전극이라고도 함)이 되어, 손가락, 펜 등의 포인터의 유무에 따른 Tx 전극과 Rx 전극 간의 캐패시턴스(상호 캐패시턴스)의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 터치 방식이다.

캐패시턴스 터치 방식의 다른 한 종류인 자기 캐패시턴스 터치 방식은, 각 터치 전극이 손가락, 펜 등의 포인터와 캐패시턴스(자기 캐패시턴스)를 형성하고, 손가락, 펜 등의 포인터의 유무에 따른 각 터치 전극과 포인트 간의 캐패시턴스 값을 측정하여 이를 토대로 터치 유무 및 터치 좌표 등을 검출하는 방식이다. 이러한 자기 캐패시턴스 터치 방식은, 상호 캐패시턴스 터치 방식과는 다르게, 각 터치 전극을 통해 구동 전압(터치 구동 신호)이 인가되고 동시에 센싱된다. 따라서, 자기 캐패시턴스 터치 방식에서는, Tx 전극과 Rx 전극의 구분이 없다.

일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 전술한 2가지의 캐패시턴스 터치 방식(상호 캐패시턴스 터치 방식, 자기 캐패시턴스 터치 방식) 중 하나를 채용할 수 있다. 다만, 본 명세서에서는, 설명의 편의를 위해, 자기 캐패시턴스 터치 방식이 채용된 것으로 가정하여 실시예를 설명한다.

전술한 데이터 구동부(120)는 적어도 하나의 데이터 구동 집적회로(Data Driver IC; "소스 구동 집적회로"라고도 함)를 포함할 수 있는데, 이러한 적어도 하나의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 패널(110)에 집적화되어 형성될 수도 있다.

전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 패널(110)의 양측에 위치할 수도 있다.

또한, 게이트 구동부(130)는, 적어도 하나의 게이트 구동 집적회로(Gate Driver IC)를 포함할 수 있는데, 이러한 적어도 하나의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 패널(110)에 집적화되어 형성될 수도 있다.

전술한 터치 집적회로(140)는, 도 1에 도시된 바와 같이, 데이터 구동부(120) 및 게이트 구동부(130)와는 별도의 구성으로서, 데이터 구동부(120) 및 게이트 구동부(130)의 외부에 있을 수도 있지만, 구현 방식에 따라서, 데이터 구동부(120) 및 게이트 구동부(130) 등 중 적어도 하나를 포함할 수도 있는 다른 별도의 드라이버 IC(예: 디스플레이 드라이버 IC)의 내부 구성으로 구현될 수도 있으며, 또는, 데이터 구동부(120) 또는 게이트 구동부(130)의 내부 구성으로 구현될 수도 있을 것이다.

따라서, 터치 구동모드에서, 터치 집적회로(140)가 터치 구동모드에서 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것은, 터치 집적회로(140)를 포함하는 별도의 드라이버 IC가 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것으로도 볼 수 있고, 설계 방식에 따라서는, 터치 집적회로(140)를 포함하는 데이터 구동부(120) 또는 게이트 구동부(130)가 터치 전극 역할을 하는 복수의 전극의 전체 또는 일부로 터치 구동 신호를 인가하는 것으로도 볼 수 있다.

이러한 터치 집적회로(140)의 구현 및 설계 방식에 제한되지 않고, 본 명세서에서 기재되는 그 수행 기능만 동일 또는 유사하다면, 다른 그 어떠한 구성 그 자체이거나 내부 또는 외부의 구성일 수도 있을 것이다.

또한, 터치 집적회로(140)는, 도 1에서 한 개로 도시되어 있으나, 둘 이상으로 구현될 수도 있다.

한편, 터치 집적회로(140)가 터치 구동 신호를 복수의 전극(예: S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 터치 구동 신호를 인가하기 위하여, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 별도의 신호 라인 구성이 필요하다.

복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되어 터치 구동 신호 또는 공통 전압을 전달하는 적어도 하나의 신호 라인이 제1방향(예: 세로방향) 또는 제2방향(예: 가로방향)으로 패널(110)에 형성될 수 있다.

복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 신호 라인을 2개 이상으로 하는 경우, 저항을 줄일 수 있는 효과가 있다.

한편, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호 라인이 형성되는 방향은, 복수의 전극(S11~S14, S21~S24, S31~S34)을 데이터라인이 형성되는 제1방향(예: 세로방향)으로 그룹화하여 센싱할 것인지, 아니면, 게이트라인이 형성되는 제2방향(예: 가로방향)으로 그룹화하여 센싱할 것인지에 따라 달라질 수 있다.

만약, 복수의 전극(S11~S14, S21~S24, S31~S34)을 데이터라인이 형성되는 제1방향(예: 세로방향)으로 그룹화하여 센싱하는 경우, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호 라인은, 데이터라인이 형성되는 제1방향(예: 세로방향)으로 형성될 수 있다(도 3 참조).

만약, 복수의 전극(S11~S14, S21~S24, S31~S34)을 게이트라인이 형성되는 제2방향(예: 가로방향)으로 그룹화하여 센싱하는 경우, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되는 적어도 하나의 신호 라인은, 데이터라인이 형성되는 제2방향(예: 가로방향)으로 형성될 수 있다.

본 명세서에서 언급되는 복수의 전극(S11~S14, S21~S24, S31~S34)은, 전술한 바와 같이, 구동모드가 터치 구동모드인 경우, 터치 구동 신호가 전체 또는 일부에 인가되는 "터치 전극" 역할을 하고, 구동모드가 디스플레이 구동모드인 경우, 패널에 형성된 화소 전극과 대향하는 공통 전압(Vcom)이 인가되는 "공통 전극" 역할을 한다. 터치 전극 또는 공통 전극의 역할을 구동 모드에 따라 수행하는 전극을 제2전극이라 한다.

일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 일 예로, 액정 분자를 수평으로 배열해, 이를 제자리에서 회전시키며 화면을 표현하는 방식으로, 고해상도, 저전력, 광시야각 등에 유리한 장점을 가지는 IPS(In-Plane Switching) 방식의 액정표시장치일 수 있다. 더욱 구체적으로는, AH-IPS(Advanced High Performance-IPS) 방식의 액정표시장치일 수 있다.

이때, 디스플레이 구동모드 시, 화소 전극과 공통 전극(S11~S14, S21~S24, S31~S34) 사이에 수평 전계가 형성되도록, 화소 전극과 공통 전극(S11~S14, S21~S24, S31~S34)은 동일 기판에 형성될 수 있다.

일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)는, 다른 예로, 화소 전극과 공통 전극 사이에 유기 발광층이 형성된 유기 전계 발광 표시장치(organic light emitting display)일 수 있다. 이때 화소 전극과 공통 전극은 동일 기판에 형성될 수 있다.

도 2는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에서, 터치 구동 모드 시 발생하는 캐패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.

도 2를 참조하면, 터치 구동모드에서는 터치 전극 역할을 하고, 디스플레이 구동모드에서는 화소 전극과 액정 캐패시터를 형성하는 공통 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34)은, 터치 구동모드에서, 터치 유무 및 터치 좌표 등을 검출하기 위해, 손가락 및 펜 등의 포인터와 자기 캐패시턴스(Cself)를 형성한다. 한편 공통 전극 역할을 하는 복수의 전극은 게이트라인 및 데이터라인과도 기생 캐패시턴스(Cpara1, Cpara2)를 형성할 수 있으나 자기 캐패시턴스에 비해 매우 작아 무시할 수 있다.

아래에서는, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)에 포함된 패널(110), 공통 전극 및 터치 전극 역할을 모두 하는 복수의 전극(S11~S14, S21~S24, S31~S34)으로의 공통 전압 및 터치 구동 신호의 인가 방식, 데이터라인(DL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식, 게이트라인(GL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식 등에 대하여, 더욱 상세하게 설명한다.

먼저, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)에 포함된 패널(110)에 대하여, 도 3 내지 도 5를 참조하여 더욱 상세하게 설명한다.

도 3은 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 평면도이다.

도 3을 참조하면, 패널(110)은, 전술한 바와 같이, 복수의 데이터라인(DL), 복수의 게이트라인(GL) 및 복수의 전극(S11~S14, S21~S24, S31~S34)이 형성되어 있다.

또한, 이러한 패널(110)은, 전술한 바와 같이, 디스플레이 구동모드로 동작할 수도 있고, 터치 구동모드로 동작할 수도 있다.

이와 관련하여, 패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)은, 패널(110)이 디스플레이 패널 역할을 하기 위한 구성이다.

그리고, 패널(110)에 형성된 복수의 전극(S11~S14, S21~S24, S31~S34)은, 패널(110)이 디스플레이 패널 역할과 터치스크린 패널 역할을 모두 하기 위한 구성이다.

더욱 상세하게 설명하면, 패널(110)이 디스플레이 패널 역할을 하는 경우, 즉, 패널(110)의 구동모드가 디스플레이 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 공통 전압(Vcom: Common Voltage)이 인가되어, 화소 전극(제1전극, 미도시)과 대향하는 "공통 전극(Common Electrode, 또는 "Vcom 전극"이라고도 함)"이 된다.

그리고, 패널(110)이 터치스크린 패널 역할을 하는 경우, 즉, 패널(110)의 구동모드가 터치 구동모드인 경우, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 터치 구동 전압이 인가되고, 터치 포인터(예: 손가락, 펜 등)와 캐패시터를 형성하며, 이렇게 형성된 캐패시터의 캐패시턴스가 측정되는 "터치 전극"이 된다.

다시 말해, 복수의 전극(S11~S14, S21~S24, S31~S34)은, 디스플레이 구동모드에서는 공통 전극(Vcom 전극) 역할을 하고, 터치 구동모드에서는 터치 전극 역할을 하는 것이다.

이러한 복수의 전극(S11~S14, S21~S24, S31~S34)으로는, 디스플레이 구동모드 시, 공통 전압(Vcom)이 인가되고, 터치 구동모드 시, 터치 구동 신호가 인가된다.

따라서, 도 3에 도시된 바와 같이, 복수의 전극(S11~S14, S21~S24, S31~S34)으로의 공통 전압 또는 터치 구동 신호의 전달을 위해, 복수의 전극(S11~S14, S21~S24, S31~S34)에는 신호 라인들(SL11~SL14, SL21~SL24, SL31~SL34)이 연결될 수 있다.

이에 따라, 터치 구동모드 시, 신호 라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 터치 집적회로(140)에서 생성된 터치 구동 신호(Vtd)가 복수의 전극(S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 전달되고, 디스플레이 구동모드 시, 신호 라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 공통 전압 공급부(미도시)에서 공급된 공통 전압(Vcom)이 복수의 전극(S11~S14, S21~S24, S31~S34)으로 인가된다.

도 3을 참조하면, 패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)의 교차 지점마다 대응되어 하나의 화소(P: Pixel)가 정의된다. 여기서, 각 화소는 적색(R) 화소, 녹색(G) 화소, 청색(B) 화소 등 중 하나일 수 있다.

도 3을 참조하면, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 형성되는 영역(이하에서는, 단위 터치 전극 영역이라고도 함)에는, 둘 이상의 화소(P)가 정의될 수 있다. 즉, 복수의 전극(S11~S14, S21~S24, S31~S34) 중 하나의 전극은 둘 이상의 화소(P)와 대응된다.

예를 들어, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 형성된 1개의 영역(단위 터치 전극 영역)에는, 24*3 개의 데이터라인(DL)과 24 개의 게이트라인(GL)이 배치되어, 24*3*24 개의 화소(P)가 정의될 수 있다.

한편, 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각은, 도 3에 도시된 바와 같이, 블록 모양의 패턴일 수도 있고, 경우에 따라서는, 빗살 모양 부분을 포함하는 패턴일 수도 있다.

공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각이 빗살 모양 부분을 포함하는 패턴인 경우에도 본 발명을 적용할 수 있다.

본 명세서에서 언급되는 터치 전극 및 공통 전극 역할을 모두 하는 복수의 전극은, 여러 도면에서, 3행 4열의 매트릭스 형태로 배치되고 12개인 것으로 도시되어 있으나, 이는 설명의 편의를 위한 예시일 뿐, 터치스크린 패널 일체형 표시장치(100) 및 패널(110)의 크기, 터치 시스템 설계 기준 등을 고려하여, 터치 전극 및 공통 전극 역할을 모두 하는 복수의 전극을 다양한 매트릭트 형태와 다양한 개수로 형성할 수 있다.

도 4는 일 실시예에 따른 터치스크린 패널 일체형 표시장치가 액정표시장치인 경우 패널의 단면도를 예시적으로 나타낸 도면이다.

도 4는 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 중 하나의 전극이 형성된 영역(단위 터치 전극 영역)에 대하여 나타낸 단면도이다.

도 4를 참조하면, 일 실시예에 따른 터치스크린 패널 일체형 표시장치(100)에 포함된 패널(110)에는, 일 예로, 하부 기판(400)에 게이트라인(402)이 제1방향(가로방향, 도 4에서 좌우 방향)으로 형성되고, 그 위에 게이트 절연층(Gate Insulator, 404)이 형성된다.

게이트 절연층(404) 위에 데이터라인(406)이 제2방향(세로방향, 도 4에서 지면에 대한 수직방향)으로 형성되고, 그 위에, 제1보호층(408)이 형성된다.

제1보호층(408) 위에, 각 화소 영역의 화소 전극(410)과 신호 라인(412)이 형성되고, 그 위에, 제2보호층(414)이 형성될 수 있다. 여기서, 신호 라인(412)은 공통 전극 및 터치 전극 역할을 하는 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에서 터치 집적회로(140)까지 연결되어, 디스플레이 구동모드에서는, 공통 전압 공급부에서 생성된 공통 전압(Vcom)을 복수의 전극(S11~S14, S21~S24, S31~S34)으로 전달해주고, 터치 구동모드에서는, 터치 집적회로(140)에서 생성된 터치 구동 신호를 복수의 전극(S11~S14, S21~S24, S31~S34)으로 전달해준다.

제2보호층(414) 위에, 공통 전극 및 터치 전극 역할을 하는 하나의 전극(416)이 형성되고, 그 위에, 액정층(418)이 형성된다. 여기서, 공통 전극 및 터치 전극 역할을 하는 하나의 전극(416)은, 복수의 전극(S11~S14, S21~S24, S31~S34) 중 하나로서, 블록 모양을 갖는 패턴일 수 있다.

액정층(418) 위에, 블랙 매트릭스(Black Matrix, 419a), 칼라 필터(Color Filter, 419b) 등이 형성되는 상부 기판(420)이 위치한다.

도 4에서 액정 표시장치에 대해 설명을 하고 있으나 본 발명은 이에 한정되지 않으며 터치패널과 결합가능한 다양한 표시장치에 적용할 수 있다.

도 5는 일 실시예에 따른 터치스크린 패널 일체형 표시장치에 포함된 패널의 다른 평면도이다.

도 5를 참조하면, 도 3과 다르게, 복수의 전극(S11~S14, S21~S24, S31~S34) 각각에 연결되어 터치 구동 신호 또는 공통 전압을 전달해주는 신호 라인(SL11~SL14, SL21~SL24, SL31~SL34)이 게이트라인(GL)이 형성되는 제2방향(예: 가로방향)과 평행하게 형성될 수도 있다.

이러한 경우, 터치 집적회로(140)에서 생성된 터치 구동 신호 또는 공통 전압 공급부에서 생성 또는 공급된 공통 전압은, 게이트라인과 평행하게 형성된 신호 라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 복수의 전극(S11~S14, S21~S24, S31~S34)의 전체 또는 일부로 전달될 수 있다.

이하, 도 1 내지 도 5에서 살펴본 공통 전극으로 터치 구동 신호를 전달해주는 신호라인(도 3 또는 도 5의 SL11~SL14, SL21~SL24, SL31~SL34, 이하 터치신호라인)을 제조하기 위한 제조 공정 과정을 살펴보고, 이 제조공정을 저감하는 본 발명의 제조 공정 과정을 살펴본다.

터치신호라인은 공정 과정에서 도전금속층(M3L, 또는 제3도전층)으로 불리기도 한다.

앞서 살펴본 인셀 터치에서 그룹화된 또는 블럭화된 공통 전압을 제공하는 전극을 형성하기 위해서 별도의 신호라인의 형성이 필요하며, 신호라인을 형성하는데 필요한 별도의 마스크수가 증가할 수 있으므로, 마스크수를 저감하기 위하여 제1전극(화소 전극)과 박막 트랜지스터 상에 형성되는 박막 트랜지스터 보호층(평탄화 층 또는 오버코트 층)을 한번에 식각하며, 제1전극과 박막 트랜지스터의 소스 전극 또는 드레인 전극을 연결시키는 제1연결패턴을 터치신호라인의 재료로 형성하며, 제1전극 상에 형성되는 제1전극 보호층과 제2전극을 각각 하나의 마스크를 이용하여 형성하는 공정 및 이를 반영한 구조를 살펴본다.

본 발명이 적용될 수 있는 기판(back plane)에 생성되는 박막 트랜지스터(Thin-Film Transistor)의 예시로는 비정질 실리콘(amorphous Silicon, 이하 'a-Si'라 함), 금속 산화물(oxide) 및 폴리실리콘(poly silicon)이 있으며, 폴리 실리콘에는 저온폴리실리콘(low temperature poly silicon, 이하 'LTPS'라 함)과 고온 폴리실리콘(High temperature poly silicon, 이하 'HTPS'라 함) 등이 될 수 있으나, 이에 한정되는 것은 아니다.

도 6a는 기판의 박막 트랜지스터 별 제조공정을 제시하는 도면이다.

610은 a-Si 박막 트랜지스터 기판을 제조하는 하나의 방식으로 게이트전극과 활성화층을 형성하고, 소스 전극과 드레인 전극을 형성한 후, 평탄화층, 제1보호층, 화소 전극과 터치신호라인, 그리고 다시 제2보호층과 공통 전극을 형성하는 과정으로 이루어진다.

620은 금속 산화물 박막 트랜지스터 기판을 제조하는 하나의 방식으로 게이트 전극과 활성화층, 에칭 스토퍼층, 그리고 게이트홀(G-Hole)을 형성하고 소스 전극과 드레인 전극을 형성한 후, 평탄화층, 제1보호층, 화소 전극과 터치신호라인, 그리고 다시 제2보호층과 공통 전극을 형성하는 과정으로 이루어진다.

630은 LTPS 박막 트랜지스터 기판을 제조하는 하나의 방식으로 차광층(Light Shield, 이하 'LS'라 함), 활성화층, 게이트 전극, 컨택홀, 소스 전극과 드레인 전극을 형성한 후 제1보호층(또는 평탄화층)과 화소 전극, 그리고 터치신호라인과 제2보호층, 공통 전극을 형성하는 과정으로 이루어진다.

도 6b는 본 발명의 공정에 의해 적용되는 공정의 실시예를 보여주는 도면이다. 도 6a의 615, 625, 636의 공정을 도 6b와 같이 변경시킬 수 있다.

제1실시예는 690에 지시된 바와 같이 화소전극 형성과 평탄화층, 그리고 제1보호층을 형성함에 있어서 하나의 마스크(Mask #1)를 이용하고, 터치신호라인을 형성함에 있어서 하나의 마스크(Mask #2)를 이용한다. 이 공정에서 화소전극의 물질과 소스-드레인 전극이 서로 컨택하도록 터치신호라인이 연결패턴으로 형성된다.

다음으로 제2보호층 형성에 하나의 마스크(Mask #3)를 이용하고, 마지막으로 공통 전극(Vcom 또는 Vdd) 형성에 하나의 마스크(Mask #4)를 이용한다. 그 결과 615의 공정에서는 5번의 공정, 625에서는 6번의 공정, 그리고 635에서는 5번의 공정을 진행하게 되지만, 본 발명의 일 실시예에서는 4번의 공정을 진행하게 된다.

도 6b에서 평탄화층은 박막 트랜지스터 보호층의 일 실시예이며, 평탄화층 대신 오버코트층을 구현할 수 있다. 화소전극은 제1전극의 일 실시예이며, 제2보호층은 제1전극 보호층의 일 실시예이며, 공통 전극은 제2전극의 일 실시예이다.

도 7a 내지 도 7e는 본 발명의 일 실시예에 의한 표시장치의 화소부와 게이트패드부, 데이터패드부가 형성되는 과정을 보여주는 평면도이다.

도 7a를 참고하면, 게이트패드부(891), 데이터패드부(892), 게이트 전극(802b), 활성화층(또는 액티브층, 812), 소스 전극(824) 및 드레인 전극(826)이 형성됨을 알 수 있다. 기판에 도 7a의 평면도를 형성함에 있어서 두 개의 마스크를 사용할 수 있다. 도 7a에 미도시 되었으나 박막 트랜지스터 상에는 제1보호층과 박막 트랜지스터 보호층(예를 들어 평탄화층 또는 오버코트층)이 형성될 수 있다. 도 7b는 화소 전극을 위한 ITO(840)가 도포되어 있으며, 도 7c와 같이 제1전극, 예를 들어 화소 전극의 특정 영역을 식각하여 865와 같은 컨택홀이 형성될 수 있다. 도 7c에서 화소 전극의 특정 영역과 그 아래 도포된 제1보호층 및/또는 박막 트랜지스터 보호층을 식각하기 위해 하나의 마스크를 이용할 수 있다. 이 과정에서 형성된 제1컨택홀(865)은 소스 전극(824)을 드러낸다. 도 7d는 앞서 살펴본 터치신호라인을 위한 도전금속층을 도포하며, 이 과정에서 하나의 마스크를 이용할 수 있다. 865의 컨택홀을 통하여 제1전극, 예를 들어 화소 전극(840)과 소스 전극(824)를 연결하는 연결패턴(850a)을 형성한다. 그리고 동시에 850c와 같이 데이터패드(892) 상에 연결패턴(850c)을 형성하며, 추후 형성될 공통전극과 터치신호라인을 연결하는 연결패턴(850b)을 형성한다. 이후 도 7e와 같이 공통전극(870a, 870b)이 하나의 마스크를 이용하여 형성되는데, 공통전극과 동시에 게이트패드(891)에 게이트패드접속부(870d)가 형성되며, 데이터패드(892)에 데이터패드접속부(870c)가 형성된다. 또한 앞서 터치신호라인과의 연결을 위해 제2컨택홀(885)을 통하여 공통전극(870b)이 제2연결패턴(850b)과 연결된다.

전술한 공정 또는 공정의 변형된 실시예에 의해 완성되는 인셀 방식의 표시장치의 구조를 정리하면 다음과 같다. 앞서 살펴본 도 1, 3, 5의 내용과 중복되는 부분은 생략한다. 표시 장치는 다수의 게이트라인, 다수의 데이터라인, 다수의 박막 트랜지스터들과 화소들 및 이들을 제어하는 제1전극과 제2전극들을 포함한다. 제1연결패턴들은 화소 별로 형성될 수 있으며, 제2연결패턴은 다수의 화소를 그룹화 한 제2전극 별로 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다.

보다 상세히 살펴보면 다음과 같다. 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인이 존재하며, 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인이 존재한다. 그리고 다수의 게이트라인 및 데이터라인 중에서 하나의 게이트라인과 하나의 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터가 다수 존재한다. 그리고 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 제1전극이 위치하며, 제1전극과 대응되어 제2전극이 위치한다. 그리고 도 7c에서 살펴본 바와 같이 박막 트랜지스터 상에 박막 트랜지스터 보호층(예를 들어 평탄화층 또는 오버코트층)이 형성되고 이러한 박막 트랜지스터 보호층에는 제1컨택홀이 형성된다. 선택적으로 제1보호층이 더 포함될 수 있으며, 제1컨택홀은 제1보호층에도 형성될 수 있다.

형성된 제1컨택홀을 통하여 소스 전극 또는 드레인 전극 중 하나와 제1전극을 연결하는 제1연결패턴과 터치 구동 신호를 제2전극으로 전달하며 제1연결패턴과 동일한 재료인 제2연결패턴이 포함된다. 제1연결패턴과 제2연결패턴은 터치신호라인을 형성하는 공정에서 형성될 수 있다.

제1전극과 제2전극은 구현 방식에 따라 제2전극이 제1전극의 형성 뒤에 형성되는 COT(Common electrode on Top) 구조인 경우에 제1전극이 형성된 후, 제1전극 상에 제1전극 보호층(예를 들어 제2보호층)이 위치하며, 제1전극 보호층 상에 제2전극이 위치한다. 물론, 본 발명의 다른 실시예에 따라 제2전극이 먼저 형성된 후 제1전극이 형성되는 POT(Pixel electrode On Top) 구조인 경우에 제2전극이 형성된 후 제2전극상에 제2전극 보호층(예를 들어 제2보호층)이 위치하며 제2전극 보호층 상에 제1전극이 위치할 수 있다.

본 발명의 일 실시예에 의하면 제1전극이 먼저 형성된 후, 제1연결패턴이 제1전극 상에 일부 영역이 중첩하여 형성될 수 있는데, 이 경우 제1연결패턴은 제1전극 상에 위치할 수 있다. 또한, 본 발명의 다른 실시예에 의하면 제1연결패턴이 먼저 형성된 후 제1전극이 형성될 수 있으며, 제1연결패턴 상에 제1전극이 위치할 수 있으며 제1연결패턴은 제1전극 하에 일부 영역이 중첩하여 위치할 수 있다. 제2연결패턴은 제1방향 또는 제2방향으로 형성되어 위치하는 터치신호라인과 연결되며, 제1전극 보호층에 형성된 제2컨택홀을 통해 제2전극과 연결된다. 제2전극과 동일한 공정으로 게이트패드 접속부 및 데이터패드 접속부가 형성될 수 있으며, 앞서 제1연결패턴 및 제2연결패턴과 동일한 재료인 제3연결패턴이 데이터패드 접속부 하에 위치할 수 있다.

제2전극은 표시장치가 디스플레이 모드로 동작하는 경우, 공통전압이 인가되는 공통전극 역할을 하며, 표시장치가 터치 모드로 동작하는 경우, 터치 구동 신호가 인가되는 터치전극 역할을 할 수 있다.

본 발명의 일 실시예는 액정 표시장치 또는 유기전계발광표시장치 모두에 적용될 수 있다.

도 8은 본 발명의 일 실시예에 의한 표시장치의 화소부와 게이트패드부, 데이터패드부의 단면도이다.

도 8은 도 7e의 I-I', II-II', III-III' 및 IV-IV'의 단면을 보여준다.

게이트패드부(891) 및 데이터패드부(892)는 화소부(893)에서 박막 트랜지스터를 형성하는 재료들과 동일한 재료를 박막 트랜지스터의 형성 공정과 동일한 공정을 이용하여 형성될 수 있다.

도 8을 참조하면, 본 발명의 일 실시예에 의한 표시장치의 화소부(893)에서 기판(800) 상에 게이트 전극(802)이 위치한다. 이 게이트 전극(802)은 후술하는 바와 같이 도전성 금속층과 투명 도전물질층의 이중 전극(802a, 802b)으로 구성될 수 있으나 이에 한정되지 않고 단일 전극 또는 다중 전극 구조일 수도 있다.

아울러, 게이트 전극(802)과 동일한 물질로 형성된 게이트패드부(891)의 구성요소인 게이트라인(804a, 804b)이 기판(800) 상에 위치하고 있다.

게이트전극(802) 및 게이트패드를 위한 게이트라인(804) 상에는 게이트 절연층(810)이 위치한다. 그리고, 게이트 절연층(810) 상에는 활성화층(또는 액티브층, 812), 소스 전극(824) 및 드레인 전극(826)이 위치한다. 또한 게이트 절연층(810) 상에 데이터라인(814a, 814b) 및 데이터패드부(892)를 위한 데이터라인(816a, 816b)이 위치한다.

소스 전극(824)와 드레인 전극(826), 그리고 데이터라인(814a, 814b, 816a, 816b) 상에 제1보호층(820)과 박막트랜지스터 보호층(830)이 순차적으로 적층되어 있다. 제1보호층(820)은 실시예에 따라 생략하고 박막 트랜지스터 보호층(830)을 적층할 수 있다. 박막트랜지스터 보호층(830)의 일 실시예는 평탄화층(830) 또는 오버코트(overcoat)층을 포함한다.

박막트랜지스터 보호층(830) 상에는 제1전극(840a, 840b)이 위치한다. 제1전극(840a, 840b)은 화소 전극을 일 실시예로 한다. 도전금속층(850a, 850b, 850c) 중 850a는 소스 전극(824) 또는 드레인 전극(826) 중 하나와 제1전극(840a 및 840b)을 연결하는 제1연결패턴이다. 850b는 터치 구동 신호를 제2전극(870b)으로 전달하는 제2연결패턴이다. 그리고 데이터패드를 위한 데이터라인(816a, 816b) 상에는 850c가 제3연결패턴으로 위치하며 제3연결패턴은 후술할 데이터패드접속부(870c)와 데이터라인(816a, 816b)을 연결한다.

제1전극(840a, 840b) 상에는 제1전극 보호층(860)이 형성되며, 일 실시예로 앞서 살펴본 제2보호층이 될 수 있다. 제1전극 보호층(860)상에는 제2전극(870a, 870b, 870c, 870d)이 위치하며, 제2전극은 디스플레이 모드인 경우에는 공통 전극으로 기능하며, 터치 모드인 경우 터치 구동 신호가 인가되는 터치 전극으로 기능한다.

앞서 살펴본 바와 같이 870c는 데이터 구동부가 접속하는 데이터패드접속부이며, 870d는 게이트 구동부가 접속하는 게이트패드접속부이다.

도 8에서 제1컨택홀(865), 제2컨택홀(885), 제3컨택홀(875) 및 제4컨택홀(877)이 있으며, 이들에 대해서는 후술하고자 한다.

도 8은 하나의 화소에 해당하는 구성 및 데이터패드부와 게이트패드부를 보여주고 있다. 이를 전체 표시장치로 확장하여 살펴보면 그 구성은 아래와 같다.

기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인 및 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인이 교차하여 정의된 NxP 개의 화소 각각에 박막 트랜지스터가 위치한다. 그리고 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 NxP 개의 제1전극이 존재한다. 제1전극은 화소 별로 존재할 수 있으며 NxP개가 형성될 수 있다. 그리고 제1전극과 대응되어 위치하며 N개의 화소 전체에 대하여 동일한 신호를 제공하는 P개의 제2전극이 존재한다. 이는 하나의 제2전극이 N개로 그루핑된 화소들의 공통 전극 및 터치 전극의 역할을 수행함을 의미한다. 이러한 제2전극이 총 P개 존재하며, 결과적으로 NxP개의 화소 전체를 P개의 제2전극이 공통 전극 및 터치 전극으로 동작한다.

박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층이 있으며, NxP개의 박막 트랜지스터 상에 형성되며, 제1컨택홀을 통하여 소스 전극 또는 드레인 전극 중 하나와 제1전극을 연결하는 NxP개의 제1연결패턴이 존재한다. 제1연결패턴은 제1전극 및 박막 트랜지스터의 소스 전극 또는 드레인 전극을 연결한다.

터치 구동 신호를 P개의 제2전극으로 전달하며 제1연결패턴과 동일한 재료인 P개의 제2연결패턴을 포함한다. 표시패널은 게이트라인, 데이터라인, 박막 트랜지스터, 제1전극 및 제2전극, 그리고 제1연결패턴 및 제2연결패턴을 포함한다.

표시 장치는 표시 패널 이외에도 표시패널의 구동모드가 터치 구동모드인 경우, 복수의 제2전극의 전체 또는 일부로 터치 구동 신호를 인가하는 터치 집적회로, 구동모드가 디스플레이 구동모드인 경우, 복수의 데이터라인으로 데이터 전압을 공급하는 데이터 구동부, 구동모드가 디스플레이 구동모드인 경우, 복수의 게이트라인으로 스캔 신호를 순차적으로 공급하는 게이트 구동부를 포함한다.

제1전극과 제2전극은 구현 방식에 따라 제2전극이 제1전극의 형성 뒤에 형성되는 COT 구조인 경우에 제1전극이 형성된 후, 제1전극 상에 제1전극 보호층(예를 들어 제2보호층)이 위치하며, 제1전극 보호층 상에 제2전극이 위치한다. 물론, 본 발명의 다른 실시예에 따라 제2전극이 먼저 형성된 후 제1전극이 형성되는 POT 구조인 경우에 제2전극이 형성된 후 제2전극상에 제2전극 보호층(예를 들어 제2보호층)이 위치하며 제2전극 보호층 상에 제1전극이 위치할 수 있다.

본 발명의 일 실시예에 의하면 제1전극이 먼저 형성된 후, 제1연결패턴이 제1전극 상에 일부 영역이 중첩하여 형성될 수 있는데, 이 경우 제1연결패턴은 제1전극 상에 위치할 수 있다. 또한, 본 발명의 다른 실시예에 의하면 제1연결패턴이 먼저 형성된 후 제1전극이 형성될 수 있으며, 제1연결패턴 상에 제1전극이 위치할 수 있으며 제1연결패턴은 제1전극 하에 일부 영역이 중첩하여 위치할 수 있다. 제2연결패턴은 제1방향 또는 제2방향으로 형성되어 위치하는 터치신호라인과 연결되며, 제1전극 보호층에 형성된 제2컨택홀을 통해 제2전극과 연결된다. 제2전극과 동일한 공정으로 게이트패드 접속부 및 데이터패드 접속부가 형성될 수 있으며, 앞서 제1연결패턴 및 제2연결패턴과 동일한 재료인 제3연결패턴이 데이터패드 접속부 하에 위치할 수 있다.

제2전극은 표시장치가 디스플레이 모드로 동작하는 경우, 공통전압이 인가되는 공통전극 역할을 하며, 표시장치가 터치 모드로 동작하는 경우, 터치 구동 신호가 인가되는 터치전극 역할을 할 수 있다.

본 발명의 일 실시예는 액정 표시장치 또는 유기전계발광표시장치 모두에 적용될 수 있다.

도 9는 본 발명의 일 실시예에 의한 표시장치의 구성을 보여주는 도면이다.

상세히 살펴보면, 도 9는 데이터라인과 게이트라인이 교차하는 영역에 다수의 NxP개의 화소 및 이들 화소에 대한 박막 트랜지스터가 형성된다. 그리고 N개의 화소들을 묶은 하나의 영역에 P개의 공통전극이 존재한다. P개의 공통 전극은 910과 같은 화소 영역을 가지는데, 이는 앞서 살펴본 제2연결패턴이 존재하는 화소의 영역을 보여준다. 일반 화소 영역은 920과 같이 터치신호라인과 공통 전극 사이에 연결패턴이 없다.

도 8의 연결패턴(850a, 850b, 850c)을 형성하고 마스크를 저감하는 공정들을 살펴보면 다음과 같다.

도 10은 박막 트랜지스터와 제1보호층, 평탄화층, 그리고 제1전극을 누적하여 적층한 상태를 보여주는 도면이다.

기판(800) 위에 이중 전극(802a, 802b)의 형태로 게이트 전극(802)이 형성되며, 이 과정에서 게이트 구동부가 접속할 게이드패드 접속부에 연결되는 게이트라인(804)도 이중 전극(804a, 804b)의 형태로 형성된다.

802a 및 804a는 도전 금속층으로 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용할 수 있으나 이에 한정되지 않는다. 그리고 802b와 804b는 투명도전물질층으로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용할 수 있으나 이에 한정되지 않는다. 802 및 804는 이중 전극의 형태로 구성되는 것에 한정되지 않으므로, 이중 전극의 형태가 아닌 단일 전극의 형태로도 구성될 수 있다.

게이트라인의 형성 과정에서, 즉 도 10의 802 및 804를 형성함에 있어서 하나의 마스크를 이용하여 형성할 수 있다. 그리고 802 및 804 상에는 게이트 절연층(810)이 형성될 수 있다.

게이트 절연층 상에 활성화층(812), 소스 전극(824) 및 드레인 전극(826)이 형성되며, 이 과정에서 데이터라인(814, 816)이 함께 형성된다. 마찬가지로 하나의 마스크를 이용하여 형성할 수 있다.

보다 상세히 살펴보면, 활성화층(812)은 예를 들어 비정질 실리콘과 같은 반도체 물질, LTPS, HTPS 등과 같은 폴리 실리콘 등으로 형성될 수 있다. 또한 활성화층(812)은 징크 옥사이드(Zinc Oxide, ZO), 인듐-갈륨-징크-옥사이드(Indium Galiumzinc Oxide, IGZO), 징크-인듐 옥사이드(Zinc Indium Oxide, ZIO), 갈륨이 도핑된 징크 옥사이드(Ga doped ZnO, ZGO)와 같은 산화물 반도체 물질을 사용하여 형성될 수 있다.

그리고 소스 전극(824)과 드레인 전극(826)을 스퍼터링 또는 증착 등의 박막 형성 공정을 이용하여 동시에 형성하여 박막 트랜지스터를 완성한다.

박막 트랜지스터 상에 제1보호층(820)이 형성된다. 제1보호층(820)은 무기물, 예를 들어 SiO₂, SiNx, 또는 유기물, 예를 들어 포토 아크릴 등으로 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니다.

그리고 제1보호층(820) 위에는 박막 트랜지스터 보호층(830)이 형성된다. 박막 트랜지스터 보호층(830)의 일 실시예로 평탄화층의 경우 유전율이 수십~수백 정도를 가지며, "LaAlO3, La2O3, Y2O3, LaAl3O6 등의 경희토류 산화물 또는 희토류 복합 산화물, BST(티탄산바률스트론튬) 산화물 등을 사용할 수 있으나 본 발명이 이에 한정되는 것은 아니다. 또한, 오버코트층으로 유기물질을 이용하여 박막 트랜지스터 보호층(830)을 형성할 수 있다. 평탄화층 또는 오버코트층과 같은 박막 트랜지스터 보호층(830)에 의해 전극들 간의 단차가 보상되어 평탄화된다.

박막 트랜지스터 보호층(830) 위에 제1전극층(840)이 형성된다. 제1전극층(840)은 투명 도전성 물질로 이루어지며, ITO, IZO, ITZO 등으로 이루어질 수 있다. 제1전극층(840)은 추후 공정을 통하여 화소전극의 기능을 제공하며, 소스 전극(824) 또는 드레인 전극(826)에 연결된다.

포토 리쏘그래피(photo lithography) 공정에 의해 포토레지스트를 형성하기 위해 먼저 포토레지스트를 도포한 후, 포토레지스트 상에 광 투과부와 광 차단부를 구비하는 마스크를 덮고 광을 조사하여 원하는 특정 패턴의 포토레지스트 패턴을 형성할 수 있다. 투과부를 통과한 광은 포토레지스트를 경화시키고 나머지 포토레지스트는 현상되거나 그 반대일 수 있다.

도 11a 내지 도 11d는 본 발명의 일 실시예에 의한 하나의 마스크를 이용하여 제1전극을 형성하는 공정을 보여주는 공정도이다. 이하 도 11a 내지 도 13e까지의 공정 과정에서 도 6b에서 살펴본 총 4개의 마스크가 사용되며 각각 제1포토마스크, 제2포토마스크, 제3포토마스크, 제4포토마스크로 지칭한다.

도 11a를 참조하면 도 10에서 적층된 구조에 제1포토마스크를 이용하여 포토레지스트(1110)를 형성한다. 일 실시예로 포토 레지스트는 하프톤 마스크 또는 회절 마스크 등을 이용하여 세 개의 높이들을 가진 포토레지스트(1110)를 형성한다.

도 11b를 참조하면, 포토레지스트(1110)를 이용하여 습식 식각(wet etching)을 수행하여 제1전극층(840)의 일부를 식각하여 형성한 결과, 특정 패턴의 제1전극(840a 및 840b)을 형성한다.

도 11c를 참조하면 포토레지스트(1110)를 이용하여 건식 식각(dry etching)을 수행하여 박막 트랜지스터 보호층(830)과 제1보호층(820)의 일부를 식각하여 형성한 것이다. 포토레지스트(1110)는 도 11b의 포토레지스트(1110)가 식각되어 잔류된 것이다. 또한, 제1컨택홀(865)과 제3컨택홀(875)이 형성된다.

도 11d를 참조하면, 도 11c의 포토레지스트(1110)에 대하여 2차 습식 식각을 수행하여 제1전극(840b)의 일부를 추가로 더 식각하여 형성한 결과, 특정한 패턴의 제1전극(840b)을 형성한다.

도 12는 본 발명의 일 실시예에 의한 건식 식각을 수행한 후의 제1전극의 돌출 부분을 보여주는 도면이다.

도 11b에서 건식 식각을 수행하는 과정에서 도 12와 같이 제1전극(840a, 840b)의 한쪽 부분(1201, 1202)이 돌출할 수 있다. 이 경우, 도 11d의 2차 습식 식각을 수행할 경우에는 제1전극(840b)의 일부를 추가로 더 식각하는 과정에서 돌출된 부분(1201, 1202)이 함께 제거될 수 있다.

도 13a 내지 도 13e는 본 발명의 일 실시예에 의한 세 개의 포토마스크를 이용하여 연결패턴을 형성하고 제1전극 보호층을 형성하며 제2전극을 형성하는 공정을 보여주는 공정도이다.

도 13a를 참조하면, 도 11d에서 포토레지스트(1110)를 제거하고 마스크(제2포토마스크)를 이용하여 터치신호라인 및 제2연결패턴(850b), 제1연결패턴(850a). 제3연결패턴(850c)을 형성한다.

도 13b는 제1전극보호층(860)이 형성되어 있는 도면이다. 제1전극 보호층(860)의 일 실시예로 제2보호층이 될 수 있으나 이에 한정되는 것은 아니다. 또한 본 발명의 다른 실시예에 의하여 제1전극보다 제2전극이 먼저 형성되는 경우, 제1전극 보호층은 제2전극 보호층으로 지시될 수 있다.

도 13c는 제1전극보호층(860) 상에 하나의 마스크(제3포토마스크)를 이용하여 포토레지스트(1310)를 형성하고 건식 식각을 수행한다.

도 13d는 건식 시각을 수행한 후 포토 레지스터를 제거한 결과를 보여준다. 제1컨택홀(865), 제2컨택홀(885), 제3컨택홀(875) 및 제4컨택홀(877)이 형성되어 있다. 그리고 하나의 마스크(제4포토마스크)를 이용하여 도 13e와 같이 제2전극(870a, 870b), 그리고 게이트패드 접속부(870d) 및 데이터패드 접속부(870c)를 형성한다. 제2전극은 공통 전극의 역할을 하며, 이 중 870b은 터치 구동 신호를 전달할 수 있다.

도 10 내지 도 13e의 공정을 정리하면 도 14와 같다.

도 14는 본 발명의 일 실시예에 의한 공정 과정을 보여주는 순서도이다.

박막 트랜지스터가 형성될 기판을 준비하고(S1410), 준비된 기판 상에 박막 트랜지스터를 형성한다(S1420). 그리고 박막 트랜지스터를 덮는 박막 트랜지스터 보호층 및 제1전극층을 누적한다(S1430). 그리고 제1포토마스크를 이용하여 제1전극층 및 박막 트랜지스터 보호층을 식각하여 제1전극을 형성한다(S1440). 이는 도 11a 내지 도 11d에서 살펴보았다.

그리고 제2포토마스크를 이용하여 소스 전극 또는 드레인 전극 중 하나와 제1전극을 연결하는 제1연결패턴 및 터치 구동 신호를 제2전극으로 전달하는 제2연결패턴을 형성한다(S1450). 이는 도 13a에서 살펴보았다.

이후 도 13b 내지 도 13d에서 살펴본 바와 같이 제1전극 보호층을 도포하고 제3포토마스크를 이용하여 제1전극 보호층을 형성한다(S1460).

도 13e에서 살펴본 바와 같이 제4포토마스크를 이용하여 제2전극을 형성한다(S1470).

S1450에서 제1연결패턴 및 제2연결패턴을 형성하는 공정에서 데이터패드 접속부와 연결되는 제3연결패턴을 형성할 수 있다. 그리고 제2전극을 형성하는 S1470에서 제2전극과 동일한 재료로 제2전극의 형성과 동시에 데이터패드 접속부 및 게이트패드 접속부를 형성할 수 있다. 이는 도 13e에서 상세히 살펴보았다.

지금까지 설명한 박막 트랜지스터의 활성화층이 비정질 실리콘인 경우의 공정 및 구성 이외에도 금속 산화물 반도체, LTPS와 같은 폴리 실리콘인 경우에도 본 발명의 화소 전극과 소스/드레인 전극을 연결하는 연결패턴을 구현할 수 있다. 도 6b의 박막 트랜지스터의 활성화층이 금속 반도체인 공정의 일부인 625을 본 발명의 실시예의 공정인 690과 같이 적용할 수 있다. 마찬가지로 도 6b의 LTPS 공정의 일부인 635를 본 발명의 실시예의 공정인 690과 같이 적용할 수 있다.

도 15는 박막 트랜지스터의 활성화층이 금속 산화물 반도체인 경우, 본 발명의 실시예를 적용한 도면이다.

도 15는 690과 같은 공정을 적용한 경우의 화소 전극과 소스/드레인 전극의 연결패턴을 보여주는 도면이다.

기판(1500), 게이트(1502), 게이트 절연막(1504), 소스 전극(1512), 드레인 전극(1514), 활성화층(1516), 에칭 스토퍼 층(1518), 제1보호층(1520), 박막 트랜지스터 보호층(1522), 제1전극의 실시예인 화소 전극(1524), 제1전극 보호층(1526), 그리고 터치신호라인과 및 제2전극의 실시예인 공통전극(1540)과의 연결을 위한 제2연결패턴(1530), 공통 전극(1540)이 형성되어 있다. 그리고 화소 전극(1524)와 드레인 전극(1514)을 연결하는 제1연결패턴(1550)이 형성되어 있다. 제1연결패턴(1550) 및 제2연결패턴(1530)이 동일한 재질로 하나의 공정 과정에서 이루어진다.

도 16은 박막 트랜지스터의 활성화층이 저온폴리실리콘인 경우, 본 발명의 실시예를 적용한 도면이다.

도 16은 도 6b의 690과 같은 공정을 적용한 경우의 화소 전극과 소스/드레인 전극의 연결패턴을 보여주는 도면이다.

LTPS인 경우 기판(1600), 차광층(light shield, 1602), 버퍼층(1604), LDD(lightly dopped drain, 1606), 활성화층(1608), 게이트 전극(1610), 그리고 데이터 전극(source/drain, 1620), 게이트 절연막(1622), 층간 절연막(1624), 박막 트랜지스터 보호층(1626), 그리고 터치 구동 신호를 위한 터치신호라인(1630)과 제1전극의 실시예인 화소 전극(1640), 그리고 제1전극 보호층(1650)과 제2전극의 실시예인 공통 전극(1660), 그리고 화소 전극(1640)과 데이터전극(1620)을 연결하는 제1연결패턴(1670)이 형성되어 있다. 여기서 터치신호라인(1630)의 형성과 제1연결패턴(1670)이 동일한 재질로 하나의 공정 과정에서 이루어진다.

본 발명의 실시예에서 제시하는 구조 및 제조방법의 특징은 평탄화층 또는 오버코트층과 같은 박막 트랜지스터 보호층을 포함하는 VOT 구조에 적용할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, POT 구조에도 적용할 수 있다. 즉, 마스크 저감기술에 대한 POT(Pixel On Top), VOT(Vcom On Top) 구조의 호환성을 확보할 수 있다. POT에 적용할 경우, VOT(또는 COT) 구조에서 화소전극을 실시예로 하는 제1전극이 공통 전극에 적용되며, 공통전극을 실시예로 하는 제2전극이 화소 전극에 적용될 수 있다. 또한 터치신호라인을 형성하는 과정에서 사이드 컨택(side contact)을 통해서 화소 전극과 소스/드레인을 컨택시킬 수 있다. 본 발명의 박막 트랜지스터 보호층에 대한 일 실시예로 저유전율의 다른 유기 재료로 대체 가능하며, 감광성 물질과 비감광성 물질을 포함하는 평탄화층 또는 유기물로 형성된 오버코트층 모두 적용 가능하다.

본 발명에서 명시된 마스크 저감 공정은 후면 기판이 비정질 실리콘, 옥사이드, LTPS인 경우 모두에 적용 가능하며, 또한 터치신호라인층을 포함하는 구조에도 적용 가능하다.

지금까지 살펴본 본 발명의 실시예에서 제시하는 구조 및 제조방법에 의할 경우, 마스크 및 공정을 저감시키 생산성을 향상시키고 비용을 저감할 수 있다. 또한, 제1전극(화소전극), 박막 트랜지스터 보호층(평탄화층 또는 오버코트층)을 형성함에 있어 마스크를 저감한다.

제1연결패턴 및 제2연결패턴과 동일한 공정에서 형성되는 제3연결패턴은 데이터패드 접속부와 데이터패드부의 데이터라인(도 8의 816b)를 연결하는데, 이는 습식 에칭 공정에서 데이터패드부의 데미지를 방지하는 효과를 제공한다.

본 발명의 또다른 실시예로 LTPS 박막 트랜지스터 기판에서 각 연결패턴을 형성하는 과정을 살펴보고자 한다. 본 발명에서는 제1전극(화소 전극)을 형성하는 과정에서 터치신호라인층과 재2전극(공통전극)을 연결하는 연결패턴과 제1전극이 소스/드레인과 연결되도록 하는 연결패턴을 동시에 형성하는 특징에 중점을 둔다.

도 17은 POT(Pixel On Top) 구조에서 본 발명을 적용하기 전과 후의 공정의 단축을 보여주는 도면이다. 1710은 연결패턴 없이 공정을 진행하는 플로우이며, 1720은 본 발명에 의해 연결패턴을 적용할 경우의 공정을 진행하는 플로우이다. POT 구조에서 1710을 살펴보면, 차광층, 활성화층, 게이트 전극, 컨택홀, 소스 전극과 드레인 전극을 형성한 후 제1보호층(또는 평탄화층)과 공통 전극, 그리고 터치신호라인과 제2보호층(하나 또는 두 층의 패시베이션 층), 화소전극을 형성하는 과정으로 이루어진다. 각각 10개의 마스크를 이용할 수 있다.

반면, 연결패턴을 적용한 본 발명의 실시예에 의하면 1720과 같이, 마스크 #1~#5까지는 1710과 동일하다. 그러나 공통전극과 제1보호층 공정(오버코트 공정)을 동시에 수행하며, 이후 터치신호라인과 제2보호층(하나 또는 두 층의 패시베이션 층), 제1전극인 화소전극을 형성하는 과정으로 이루어지며, 9개의 마스크를 이용하므로, 하나의 마스크를 저감함을 보여준다. 또한, 본 발명을 적용할 경우 평탄화층 대신 오버코트층을 적용할 수 있어, 마스크 및 비용을 저감할 수 있다. 본 발명을 적용한 공정 과정을 보다 상세히 살펴보면 다음과 같다.

도 18은 본 발명의 일 실시예에 의한 기판 상에 차광층과 활성화층, 그리고 게이트가 형성된 공정을 보여주는 도면이다.

1891이 지시하는 바와 같이, 기판(1801)상에 하나의 마스크(Mask#1)를 이용하여 차광층(1802)이 형성되며, 1892가 지시하는 바와 같이 차광층(1802)과 기판(1801) 상에 버퍼층(1804)이 형성된다. 그리고 하나의 마스크(Mask#2)를 이용하여 활성화층(1806)이 형성된다. 이후 1893이 지시하는 바와 같이 활성화층(1806) 상에 게이트 절연층(1808)이 위치하며, 게이트 절연층(1808) 상에 하나의 마스크(Mask#3)를 이용하여 게이트(1810)이 형성된다. 게이트(1801) 하에 위치하는 활성화층(1806a)은 게이트(1810)에 의해 에칭 과정에서 도체화되지 않으나, 다른 활성화층(1806b)은 도체화된다. 도체화된 활성화층(1806b)은 이후 공정에서 소스 전극 및 드레인 전극과 컨택한다.

도 19는 본 발명의 일 실시예에 의한 소스 전극 및 드레인 전극이 형성된 공정을 보여주는 도면이다. 1991이 지시하는 바와 같이, 층간 절연막(1815)을 도포한 후 하나의 마스크(Mask#4)를 이용하여 식각한다. 이 과정에서 활성화층(1806b)을 노출시키는 컨택홀(1817a, 1817b)이 형성된다.

이후 1992가 지시하는 바와 같이 하나의 마스크(Mask#5)를 이용하여 소스 전극 및 드레인 전극(1820)이 형성된다. 컨택홀(1817a, 1817b)을 통하여 소스 전극 및 드레인 전극(1820)과 활성화층(1806a)이 컨택한다.

도 20은 본 발명의 일 실시예에 의한 제2전극인 공통 전극을 형성하고 오버코트층을 형성한 공정을 보여주는 도면이다.

2091이 지시하는 바와 같이, 오버코트층(1825) 및 공통전극층(1830)을 형성한 후, 포토 레지스트(1835)를 하나의 마스크(Mask#6)를 이용하여 형성한다. 그리고 공통전극층(1830)을 습식 식각하고, 오버코트층(1825)를 건식 식각한다. 그 결과 공통전극층은 공통전극(1830a, 1830b)으로 형성되고, 공통전극(1830a, 1830b)상에 포토 레지스트(1835)의 일부가 2092와 같이 잔존한다. 그리고 2091에서 오버코트층(1825)를 건식 식각하는 과정에서 제2전극인 공통전극(1830a, 1830b)에는 2080과 같이 팁이 돌출한 형상이 구성될 수 있다. 따라서, 돌출한 형상을 제거하기 위하여 2차로 공통전극(1830a, 1830b)을 습식 식각한다. 그 결과 2093와 같이 공통전극(1830a, 1830b) 상에 잔존한 포토 레지스트가 제거되고, 이 과정에서 팁(2080) 역시 제거된다. 도 20에서는 하나의 마스크(Mask#6)을 이용하여 공통전극(1830a, 1830b)과 오버코트층(1825)을 형성하므로 마스크를 저감한다.

도 21은 본 발명의 일 실시예에 의한 터치신호라인을 형성하고 연결패턴을 이용하여 터치신호라인과 제2전극인 공통전극을 연결하는 과정을 보여주는 도면이다.

2191이 지시하는 바와 같이, 하나의 보호층(PAS1, 1840)을 형성하고, 그 위에 터치신호라인(1850)을 하나의 마스크(Mask#7)을 이용하여 형성한다. 그리고 2192가 지시하는 바와 같이, 또다른 보호층(PAS2, 1852)를 하나의 마스크(Mask#8)를 이용하여 헝성한다. 이 과정에서 소스 전극 또는 드레인 전극 중 하나(1820)를 노출시키는 컨택홀(2101)과 공통전극(1830b)을 노출시키는 컨택홀(2102), 그리고 터치신호라인(1850)을 노출시키는 컨택홀(2103)이 형성된다.

이후 2193이 지시하는 바와 같이, 하나의 마스크(Mask#9)를 이용하여 제1전극인 화소 전극(2110)이 형성되며, 이와 동시에 공통전극(1830b)과 터치신호라인(1850)을 연결시키는 연결패턴(2120), 그리고 화소전극(2110)과 소스 전극 또는 드레인 전극 중 하나(1820)와 컨택하는 연결패턴(2130)이 형성된다. 공통전극(1830b)과 터치신호라인(1850)을 연결시키는 연결패턴(2120)은 2192에서 형성된 두 개의 컨택홀(2102, 2103) 상에 형성되며, 화소전극(2110)과 소스 전극 또는 드레인 전극 중 하나(1820)를 연결시키는 연결패턴(2130)은 2192에서 형성된 컨택홀(2102)상에 형성된다.

도 17 내지 도 21에 제시된 바와 같이, 평탄화층이 적용되며 제1전극인 화소 전극이 제2전극인 공통전극 이후 형성되는 POT(Pixel on Top) 구조에서도 화소전극과 동일한 물질로, 동일한 공정에서 연결패턴(2120, 2130)을 형성할 수 있다. 본 발명의 실시예를 적용할 경우, 유기물을 건식 식각하는 과정에서 유기물만 선택적으로 식각하는 것의 공정 난이도를 고려하여, 유기물 일부를 남기거나 하부의 패시베이션층의 일부를 함께 식각할 수 있다. 한편, 평탄화층은 저유전율의 다른 유기 재료로 대체 가능하며, 감광성 물질과 비감광성 물질이 모두 가능하다. 본 발명의 일 실시예에서의 마스크를 저감하는 공정은 a-Si, Oxide, LTPS 를 포함한 모든 종류의 기판(Back Plane)에 적용 가능하며, 또한, 터치구동신호를 전달하는 층(M3L Layer)을 포함하는 구조 및 평탄화층이 적용된 VOT(Vcom on Top)구조에도 적용 가능하다.

정리하면 다음과 같다. 앞서 도 7a 내지 도 16에서 살펴본 바와 같이, 표시장치를 구성하는 요소로는 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인과, 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인, 게이트라인과 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터, 그리고 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 제1전극(화소 전극), 그리고 제1전극과 상이한 층에 위치한 제2전극(공통전극), 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층과 제1컨택홀을 통하여 소스 전극 또는 드레인 전극 중 하나와 제1전극을 연결하는 제1연결패턴과 터치 구동 신호를 제2전극으로 전달하며 제1연결패턴과 동일한 재료인 제2연결패턴을 포함한다. 도 17 내지 도 21의 구성에 적용할 경우, 제2전극(1830b)상에 제2전극 보호층(1840, 1852)이 형성될 수 있으며, 제2전극 보호층(1840, 1852) 상에 제1전극(2110)이 위치할 수 있다. 박막트랜지스터 보호층은 제2전극보호층(1840, 1852) 및 오버코트층(1825)를 모두 포함할 수 있다. 그리고 박막 트랜지스터 보호층(1825, 1840, 1852)상에 형성된 제1컨택홀(2101)과 소스 전극 또는 드레인 전극(1820)을 연결시키는 제1연결패턴(2130)은 제1전극과 동일한 물질이다. 또한 제2전극 보호층(1840, 1852) 상에는 제2전극인 공통전극(1830b)을 노출시키는 제2컨택홀(2102)이 위치하며, 제2컨택홀(2102) 상에 형성된 제2연결패턴(2102)는 제1방향 또는 제2방향으로 위치하는 터치신호라인(1850)과 연결되며, 또한, 제2컨택홀(2102)을 통하여 제2전극인 공통전극(1830b)과 연결된다.

도 22는 본 발명의 일 실시예에 의한 표시장치의 신호라인을 제조하는 과정을 보여주는 도면으로, 도 18 내지 도 21의 공정을 보여준다.

먼저 기판을 준비한 후(S2210), 박막 트랜지스터를 형성하고(S2220), 박막 트랜지스터 상에 오버코트층 및 공통전극층을 누적한다(S2230). 그리고 제1포토마스크를 이용하여 공통전극층 및 오버코트층을 식각하여 공통전극을 형성한다(S2240). 이후, 오버코트층 및 공통전극 상에 제1보호층을 누적하고(S2250), 제2포토마스크를 이용하여 제1보호층 상에 터치신호라인을 형성한 후(S2260), 터치신호라인 및 제1보호층 상에 제2보호층을 형성한다(S2270). 그리고, 제3포토마스크를 이용하여 제1보호층, 제2보호층 및 오버코트층을 식각하여 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나를 노출시키는 제1컨택홀, 공통전극을 노출시키는 제2컨택홀, 및 터치신호라인을 노출시키는 제3컨택홀을 형성한다(S2280). 이후 제4포토마스크를 이용하여 제2보호층 상에 화소 전극을 형성하고, 동시에 화소전극과 동일한 물질로, 제1컨택홀 상에 제1연결패턴을 형성하며, 제2컨택홀 및 제3컨택홀 상에 제2연결패턴을 형성한다(S2290). 여기서, 제2연결패턴은 공통전극과 터치신호라인을 연결시킨다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 터치스크린 패널 일체형 표시장치 110: 패널
120: 데이터 구동부 130: 게이트 구동부
140: 터치 집적회로 800: 하부기판
802: 게이트 전극 824: 소스 전극
826: 드레인 전극 850a: 제1연결패턴
850b: 제2연결패턴 850c: 제3연결패턴

Claims (21)

1. 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인;
   상기 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인;
   상기 게이트라인과 상기 데이터라인이 교차하여 정의된 각 화소에 위치한 박막 트랜지스터;
   상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 제1전극;
   상기 제1전극과 상이한 층에 위치한 제2전극;
   상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층;
   상기 제1컨택홀을 통하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 제1연결패턴 및
   터치 구동 신호를 상기 제2전극으로 전달하며 상기 제1연결패턴과 동일한 재료인 제2연결패턴을 포함하는 표시장치.
   
2. 제1항에 있어서,
   상기 제1전극 상에 위치하는 제1전극 보호층을 더 포함하며, 상기 제1전극 보호층 상에 상기 제2전극이 위치하는 표시장치.
   
3. 제1항에 있어서,
   상기 제2전극 상에 위치하는 제2전극 보호층을 더 포함하며, 상기 제2전극 보호층 상에 상기 제1전극이 위치하는 표시장치.
   
4. 제3항에 있어서,
   상기 제2전극 보호층은 상기 제2전극의 일부를 드러내는 제2컨택홀을 더 포함하며,
   상기 제2연결패턴은 상기 제1방향 또는 제2방향으로 위치하는 터치신호라인과 연결되며,
   상기 제2연결패턴은 상기 제2컨택홀을 통하여 상기 제2전극과 연결되는 표시장치.
   
5. 제1항에 있어서,
   상기 제1연결패턴은 상기 제1전극 상에 일부 영역이 중첩하여 위치하는 표시장치.
   
6. 제1항에 있어서,
   상기 제1연결패턴은 상기 제1전극 하에 일부 영역이 중첩하여 위치하는 표시장치.
   
7. 제1항에 있어서,
   상기 제2연결패턴은 상기 제1방향 또는 제2방향으로 위치하는 터치신호라인과 연결되며, 상기 제1전극 보호층에 위치하는 제2컨택홀을 통해 상기 제2전극과 연결되는 표시장치.
   
8. 제1항에 있어서,
   상기 표시장치는
   데이터패드 접속부 하에 위치하는 제3연결패턴을 더 포함하며, 상기 제3연결패턴은 상기 제1연결패턴 및 상기 제2연결패턴과 동일한 재료인 표시장치.
   
9. 제1항에 있어서,
   상기 제2전극은,
   상기 표시장치가 디스플레이 모드로 동작하는 경우, 공통전압이 인가되는 공통전극 역할을 하고,
   상기 표시장치가 터치 모드로 동작하는 경우, 터치 구동 신호가 인가되는 터치전극 역할을 하는 표시장치.
   
10. 기판 상에 제1방향에 위치하며 게이트 신호를 전달하는 게이트라인 및 상기 기판 상에 제2방향에 위치하며 데이터 신호를 전달하는 데이터라인이 교차하여 정의된 NxP 개의 화소 각각에 위치한 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 이격하여 위치한 NxP 개의 제1전극;
    상기 제1전극과 대응되어 위치하며 N개의 화소 전체에 대하여 동일한 신호를 제공하는 P개의 제2전극;
    상기 박막 트랜지스터 상에 위치하며 제1컨택홀이 형성된 박막 트랜지스터 보호층;
    상기 NxP개의 박막 트랜지스터 상에 위치하며, 제1컨택홀을 통하여 상기 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 NxP개의 제1연결패턴; 및
    터치 구동 신호를 상기 P개의 제2전극으로 전달하며 상기 제1연결패턴과 동일한 재료인 P개의 제2연결패턴을 포함하는 표시패널;
    상기 표시패널의 구동모드가 터치 구동모드인 경우, 상기 복수의 제2전극의 전체 또는 일부로 터치 구동 신호를 인가하는 터치 집적회로;
    상기 구동모드가 디스플레이 구동모드인 경우, 상기 복수의 데이터라인으로 데이터 전압을 공급하는 데이터 구동부; 및
    상기 구동모드가 디스플레이 구동모드인 경우, 상기 복수의 게이트라인으로 스캔 신호를 순차적으로 공급하는 게이트 구동부를 포함하는 표시 장치.
    
11. 제10항에 있어서,
    상기 제1전극 상에 위치하는 제1전극 보호층을 더 포함하며, 상기 제1전극 보호층 상에 상기 제2전극이 위치하는 표시장치.
    
12. 제10항에 있어서,
    상기 제2전극 상에 위치하는 제2전극 보호층을 더 포함하며, 상기 제2전극 보호층 상에 상기 제1전극이 위치하는 표시장치.
    
13. 제12항에 있어서,
    상기 제2전극 보호층은 상기 제2전극의 일부를 드러내는 제2컨택홀을 더 포함하며,
    상기 제2연결패턴은 상기 제1방향 또는 제2방향으로 위치하는 터치신호라인과 연결되며,
    상기 제2연결패턴은 상기 제2컨택홀을 통하여 상기 제2전극과 연결되는 표시장치.
    
14. 제10항에 있어서,
    상기 제2연결패턴은 상기 제1방향 또는 제2방향으로 위치하는 터치신호라인과 연결되며, 상기 제1전극 보호층에 형성된 제2컨택홀을 통해 상기 제2전극과 연결되는 표시장치.
    
15. 제10항에 있어서,
    상기 표시장치는
    데이터패드 접속부 하에 위치하는 제3연결패턴을 더 포함하며, 상기 제3연결패턴은 상기 제1연결패턴 및 상기 제2연결패턴과 동일한 재료인 표시장치.
    
16. 제10항에 있어서,
    상기 제2전극은,
    상기 표시장치가 디스플레이 모드로 동작하는 경우, 공통전압이 인가되는 공통전극 역할을 하고,
    상기 표시장치가 터치 모드로 동작하는 경우, 터치 구동 신호가 인가되는 터치전극 역할을 하는 표시장치.
    
17. 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮는 박막 트랜지스터 보호층 및 제1전극층을 누적하는 단계;
    제1포토마스크를 이용하여 상기 제1전극층 및 상기 박막 트랜지스터 보호층을 식각하여 제1전극을 형성하는 단계;
    제2포토마스크를 이용하여 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와 상기 제1전극을 연결하는 제1연결패턴 및 터치 구동 신호를 제2전극으로 전달하는 제2연결패턴을 형성하는 단계;
    제1전극 보호층을 도포하고 제3포토마스크를 이용하여 상기 제1전극 보호층을 형성하는 단계; 및
    제4포토마스크를 이용하여 제2전극을 형성하는 단계를 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법.
    
18. 제 17항에 있어서,
    상기 제1연결패턴 및 제2연결패턴을 형성하는 단계는
    데이터패드 접속부와 연결되는 제3연결패턴을 형성하는 단계를 더 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법.
    
19. 제 17항에 있어서,
    상기 제2전극을 형성하는 단계는
    상기 제2전극과 동일한 재료로 상기 제2전극의 형성과 동시에 데이터패드 접속부 및 게이트패드 접속부를 형성하는 단계를 더 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법.
    
20. 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 오버코트층 및 공통전극층을 누적하는 단계;
    제1포토마스크를 이용하여 상기 공통전극층 및 상기 오버코트층을 식각하여 공통전극을 형성하는 단계;
    상기 오버코트층 및 공통전극 상에 제1보호층을 누적하는 단계;
    제2포토마스크를 이용하여 상기 제1보호층 상에 터치신호라인을 형성하는 단계;
    상기 터치신호라인 및 상기 제1보호층 상에 제2보호층을 형성하는 단계;
    제3포토마스크를 이용하여 상기 제1보호층, 제2보호층 및 오버코트층을 식각하여 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극 중 하나를 노출시키는 제1컨택홀, 상기 공통전극을 노출시키는 제2컨택홀, 및 상기 터치신호라인을 노출시키는 제3컨택홀을 형성하는 단계; 및
    제4포토마스크를 이용하여 상기 제2보호층 상에 화소 전극을 형성하고, 동시에 상기 화소전극과 동일한 물질로, 상기 제1컨택홀 상에 제1연결패턴을 형성하며, 상기 제2컨택홀 및 제3컨택홀 상에 제2연결패턴을 형성하는 단계를 포함하는 터치 센서가 내장된 표시장치의 신호라인 제조방법.
    
21. 제 20항에 있어서,
    상기 제2연결패턴은 상기 공통전극과 상기 터치신호라인을 연결시키는 터치 센서가 내장된 표시장치의 신호라인 제조방법.

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