CN106847926B - 薄膜晶体管及其制作方法、阵列基板及显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 61
- 239000010409 thin film Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 232
- 239000011241 protective layer Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 description 26
- 239000010408 film Substances 0.000 description 21
- 230000005684 electric field Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管及其制作方法、阵列基板及显示装置，属于显示器领域。所述薄膜晶体管包括衬底、设置在所述衬底上的栅极、设置在所述栅极上的栅极绝缘层、设置在所述栅极绝缘层上的有源层、设置在所述有源层上的源极和漏极以及设置在所述源极和漏极上的绝缘保护层；所述绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层。该薄膜晶体管能有效降低源漏极和电极间的寄生电容，降低功耗；且该薄膜晶体管能够避免造成显示不均、污渍等问题，且成本低。
Description
技术领域
本发明涉及显示器领域，特别涉及一种薄膜晶体管及其制作方法、阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示器(英文Thin Film Transistor-Liquid Crystal Display，简称TFT-LCD)主要包括阵列基板、彩膜基板以及设置与阵列基板和彩膜基板间的液晶，阵列基板设置有多个TFT。TFT基本结构依次为衬底、栅极、栅极绝缘层、有源层、源漏(英文Source/Drain，简称S/D)极、以及绝缘保护层。
阵列基板还包括设置在绝缘保护层上的多个电极，当电极与S/D极距离较近，且绝缘保护层为无机膜制成时，S/D极与电极间会产生较大的寄生电容；当S/D极与电极之间的寄生电容太大时，所需的驱动电压较大，不仅可能超出集成电路(英文IntegratedCircuit，简称IC)的驱动范围，造成无法驱动，而且还会导致功耗较大，并且较大的寄生电容会导致不同灰阶画面发生串扰(英文cross-talk)，导致显示不均。
目前，为了减小电极与S/D极间的寄生电容，应对的方法是采用有机膜(低介电常数、高厚度)代替无机膜(高介电常数、低厚度)制作绝缘保护层。然而，有机膜制作的绝缘保护层生产成本较高，且由于有机膜表面光滑，容易发生隔垫物(英文Photo Spacer，简称PS)滑动造成显示不均(英文PS Mura)、污渍等问题。
发明内容
为了解决现有技术采用无机膜层制成绝缘保护层时，寄生电容大；采用有机膜制作的绝缘保护层存在生产成本较高，容易发生显示不均、污渍等问题，本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板及显示装置。所述技术方案如下：
第一方面，本发明实施例提供了一种薄膜晶体管，包括衬底、设置在所述衬底上的栅极、设置在所述栅极上的栅极绝缘层、设置在所述栅极绝缘层上的有源层、设置在所述有源层上的源极和漏极以及设置在所述源极和漏极上的绝缘保护层；所述绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层。
在本发明实施例的一种实现方式中，所述无机绝缘层为氮化硅层、氧化硅层或氧化铝层。
在本发明实施例的另一种实现方式中，所述电极层为ITO层或金属层。
在本发明实施例的另一种实现方式中，所述绝缘保护层包括3-6层无机绝缘层。
在本发明实施例的另一种实现方式中，所述绝缘保护层包括5层无机绝缘层。
在本发明实施例的另一种实现方式中，每一层所述无机绝缘层的厚度为300-600nm。
在本发明实施例的另一种实现方式中，每一层所述无机绝缘层的厚度为400nm。
第二方面，本发明实施例还提供了一种薄膜晶体管制作方法，所述方法包括：提供一衬底；在所述衬底上制作栅极；在所述栅极上制作栅极绝缘层；在所述栅极绝缘层上制作有源层；在所述有源层上制作源极和漏极；在所述源极和漏极上制作绝缘保护层，所述绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层。
第三方面，本发明实施例还提供了一种阵列基板，所述阵列基板包括第一方面任一项所述的薄膜晶体管。
第四方面，本发明实施例还提供了一种显示装置，所述显示装置包括第三方面所述的阵列基板。
本发明实施例提供的技术方案带来的有益效果是：
通过在源漏极(源极和漏极)上设置绝缘保护层，该绝缘保护层包括至少2层间隔设置的无机绝缘层，相邻的两层无机绝缘层间设置有1层电极层，则在源漏极和绝缘保护层上的电极间会形成n(n为大于1的整数)个电容：C1：绝缘保护层上的电极和最顶层的电极层间的电容，……Cn：最底层的电极层和源漏极间的电容，而且n个电容是串联的，则总电容C存在如下关系1/C＝1/C1+…+1/Cn，因此电容C比C1…Cn中最小的还小，故本方案所述绝缘保护层能有效降低源漏极和电极间的寄生电容，从而降低了IC的驱动电压，降低功耗；同时，该绝缘保护层的表面为无机膜层，表面相对粗糙，隔垫物与绝缘保护层的表面接触时，不容易发生滑动，避免造成显示不均、污渍等问题；另外，绝缘保护层由无机绝缘层和电极层组成，相比于有机膜层而言，成本低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2A是本实施例提供的横向电场液晶显示面板结构示意图；
图2B是本实施例提供的横向电场液晶显示面板结构示意图；
图3是本发明实施例提供的一种薄膜晶体管制作方法的流程图；
图4是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图5是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图6是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图7是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图8是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图9是本发明实施例提供的薄膜晶体管制作过程中的结构示意图；
图10是本发明实施例提供的薄膜晶体管制作过程中的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图，参见图1，该薄膜晶体管包括衬底100、设置在衬底100上的栅极101、设置在栅极101上的栅极绝缘层102、设置在栅极绝缘层102上的有源层103、设置在有源层103上的源极104和漏极105以及设置在源极104和漏极105上的绝缘保护层106。其中，绝缘保护层106包括至少2层间隔设置的无机绝缘层1061，任意相邻的两层无机绝缘层1061间设置有1层电极层1062。
值得说明的是，图1所示的两层无机绝缘层1061仅为示意，其具体层数可以根据实际需要选择。
本发明实施例通过在源漏极(源极和漏极)上设置绝缘保护层，该绝缘保护层包括至少2层间隔设置的无机绝缘层，相邻的两层无机绝缘层间设置有1层电极层，则在源漏极和绝缘保护层上的电极间会形成n(n为大于1的整数)个电容：C1：绝缘保护层上的电极和最顶层的电极层间的电容，……Cn：最底层的电极层和源漏极间的电容，而且n个电容是串联的，则总电容C存在如下关系1/C＝1/C1+…+1/Cn，因此电容C比C1…Cn中最小的还小，故本方案绝缘保护层能有效降低源漏极和电极间的寄生电容，从而降低了IC的驱动电压，降低功耗；同时，该绝缘保护层的表面为无机膜层，表面相对粗糙，隔垫物与绝缘保护层的表面接触时，不容易发生滑动，避免造成显示不均、污渍等问题；另外，绝缘保护层由无机绝缘层和电极层组成，相比于有机膜层而言，成本低。
对于显示面板而言，除了薄膜晶体管的源漏极与电极存在寄生电容外，与源漏极同层设置的数据线与绝缘保护层上的电极之间也存在寄生电容。
对于垂向电场液晶显示面板而言，绝缘保护层106上的电极可以为像素电极。
对于横向电场液晶显示面板而言，绝缘保护层106上的电极既可能是像素电极，也可能是公共电极。图2A是本实施例提供的一种横向电场液晶显示面板结构示意图，其中107为数据线，108A、108B为电极(像素电极或公共电极)，109为黑矩阵，110为彩膜基板。在图2A所示的结构中，当绝缘保护层106采用现有技术的单层无机膜层制作时，数据线107和电极108B之间的寄生电容过大，现有技术常见的减小寄生电容的方式为，将电极108B向两侧移动，从而增大电极108B与数据线107间的距离(值得说明的是，位于数据线107正上方的电极108A用于屏蔽数据线107电场对液晶的影响，因此不会进行移动)，以减小数据线107与电极108B之间的寄生电容，增大距离后的结构如图2B所示。由于电极108B间的距离变大，导致横向电场发生变化，电场变化后可能会导致液晶偏转异常，进而产生杂散光，为了遮挡杂散光，彩膜基板110上的黑矩阵109的面积也需要变大，而黑矩阵109面积变大，则会造成产品的开口率降低。
而对于横向电场液晶显示面板而言，采用上述绝缘保护层106后，数据线107与电极108B间的寄生电容将会变小(原理与前文描述相同)，由于寄生电容小，无需增大电极108B间的距离，黑矩阵宽度小，开口率高。
在本发明实施例中，衬底100可以为透明衬底，例如玻璃衬底、硅衬底和塑料衬底等。
在本发明实施例中，栅极101、源极104和漏极105可以为金属电极，例如Al(铝)、Cu(铜)、Mo(钼)、Cr(铬)、Ti(钛)等金属电极；栅极101、源极104和漏极105也可以采用多层金属重叠设计而成。栅极101与源极104(或漏极105)可选用上述材料中相同或不同的材料制成。
在本发明实施例中，栅极绝缘层102可以为氮化硅或氮氧化硅层。
在本发明实施例中，无机绝缘层1061可以为氮化硅层(SiNx)、氧化硅(SiOx)层或氧化铝层(AlOx)，x为正数。SiNx层、SiOx层或AlOx层为常见绝缘层，制作方便。
下表提供了SiNx层、SiO2层与有机膜之间的参数对比：
| 介电常数 | 厚度(μm) | |
| SiO<sub>2</sub>层 | 3.9～4.5 | 0.3～0.6 |
| SiN<sub>x</sub>层 | 6.5～7.2 | 0.3～0.6 |
| 有机膜 | 3.2～3.5 | 2～3 |
SiNx层、SiO2层虽然介电常数较有机膜而言较大，但厚度小，按照本发明实施例提供的方案可以制作多个无机绝缘层1061，通过多个无机绝缘层1061之间的电机层1062达到减小电容的目的。
下面通过具体计算来说明本发明实施例提供的绝缘保护层106的降低电容效果：
采用无机膜层(如SiNx层、SiO2层)制成绝缘保护层106时，源漏极(或数据线)和电极间的寄生电容约为120PF，采用有机膜层制成绝缘保护层106时，源漏极和电极间的寄生电容约为10PF。
例如，按照本发明实施例的绝缘保护层106设计，在源漏极和电极间形成n个电容(C1-Cn)，C1：电极和最顶层电极层间电容，C2：最顶层电极层和次顶层电极层间电容，…Cn：最底层电极层和源漏极间电容，而且n个电容是串联的，则总电容1/C＝1/C1+1/C2+…+1/Cn，总电容C比C1-Cn中最小的还小。以n＝5为例，C1＝C2＝C3＝C4＝C5＝120PF，则：
1/C＝1/C1+1/C2+1/C3+1/C4+1/C5，C＝C1/5＝24PF。
在本发明实施例中，电极层1062可以为氧化铟锡(英文Indium Tin Oxides，简称ITO)层或金属层，制作简单。其中，金属层可以选用Al、Mo、Ag等金属材料制成。
本发明实施例中，电极层1062的厚度可以为400-1000埃，一方面可以达到降低电容的作用，另一方面厚度薄，不至于导致绝缘保护层106的厚度过厚。
在一种可能的实现方式中，绝缘保护层106包括3-6层无机绝缘层1061。绝缘保护层包括3-6层无机绝缘层，一方面，能够充分降低电容，另一方面，避免厚度过大。优选地，绝缘保护层106包括5层无机绝缘层1061。设计5层无机绝缘层，进一步保证电容足够小的同时，避免厚度过大。
在本发明实施例中，当绝缘保护层106包括两层以上无机绝缘层1061时，任意两层无机绝缘层1061可以采用相同的材料制成，也可以采用不同的材料制成。当绝缘保护层106包括两层以上电极层1062时，任意两层电极层1062可以采用相同的材料制成，也可以采用不同的材料制成。
在一种可能的实现方式中，每一层无机绝缘层1061的厚度为300-600nm。将无机绝缘层的厚度设计为300-600nm，一方面，无机绝缘层厚度足够大来保证电容足够小，另一方面，避免厚度过大。
优选地，每一层无机绝缘层1061的厚度为400nm。将无机绝缘层的厚度设计为400nm，进一步保证电容足够小的同时，避免厚度过大。
在本发明实施例中，有源层103可以使用非晶硅、多晶硅，氧化物等制成。如图1所示，有源层103包括设置在栅极绝缘层102上的本征非晶硅层(a-Si)131和设置在本征非晶硅层131上的N型掺杂非晶硅层132(n+a-Si)。通过在本征非晶硅层131上设置N型掺杂非晶硅层132，可以避免非晶硅层与源、漏极直接接触，降低非晶硅层与源漏极之间的晶格失配。
进一步地，源极104和漏极105相对间隔设置，N型掺杂非晶硅层132包括设置在源极104和有源层103之间的第一部分及设置在漏极和有源层103之间的第二部分，第一部分和第二部分互不接触。通过将N型掺杂非晶硅层132设置为互不接触的第一部分和第二部分，避免位于源极和漏极之间的N型掺杂非晶硅使得源极和漏极之间产生漏电流。另外，上述第一部分和第二部分通过刻蚀同一层N型掺杂非晶硅得到，如图1所示，上述刻蚀过程中还会刻蚀到本征非晶硅层131，从而在本征非晶硅层131中部形成凹槽。
图3是本发明实施例提供的一种薄膜晶体管制作方法的流程图，参见图3，该方法包括：
步骤201：提供一衬底。
可选的，可以预先对提供的衬底进行清理，保证该衬底的清洁。
步骤202：在衬底上制作栅极。
如图4所示，在衬底100上采用图形化工艺制成栅极101，例如，在衬底100上通过溅射方式形成金属层，然后通过刻蚀工艺得到栅极101。衬底100可以为透明衬底，例如玻璃衬底、硅衬底和塑料衬底等。栅极101可以为金属电极，例如Al(铝)、Cu(铜)、Mo(钼)、Cr(铬)、Ti(钛)等金属电极；栅极101也可以采用多层金属重叠设计而成。
步骤203：在栅极上制作栅极绝缘层。
如图4所示，在栅极101制作完成后，在制作有栅极101的衬底100上制作一层栅极绝缘层102，例如，在制作有栅极101的衬底100上沉积一层栅极绝缘层102。栅极绝缘层102可以为氮化硅或氮氧化硅层。
步骤204：在栅极绝缘层上制作有源层。
其中，有源层可以包括本征非晶硅层和设置在本征非晶硅层上的N型掺杂非晶硅层。在形成栅极绝缘层102后，依次在衬底上生长非晶硅和N型掺杂非晶硅(可采用沉积方式实现，具体可以采用等离子体增强化学气相沉积法(英文Plasma Enhanced ChemicalVapor Deposition，简称PECVD))，然后通过图形化工艺形成图5所示的有源层103(包括本征非晶硅层131和N型掺杂非晶硅层132)，前述图形化工艺可采用刻蚀工艺实现，具体可以是电感耦合等离子体(英文Inductive Coupled Plasma，简称ICP)刻蚀工艺)。其中，生长的非晶硅和N型掺杂非晶硅的厚度可以分别为40nm和140nm。
步骤205：在有源层上制作源极和漏极。
如图6所示，在形成有源层103后，在衬底上制作一金属层145(可采用溅射工艺实现，具体可以采用磁控溅射工艺)，然后通过图形化工艺形成如图7所示的源极104和漏极105(可采用刻蚀工艺实现)。源极104和漏极105可以为金属电极，例如Al(铝)、Cu(铜)、Mo(钼)、Cr(铬)、Ti(钛)等金属电极；源极104和漏极105也可以采用多层金属重叠设计而成。其中，金属层145的厚度可以为220nm。
如图8所示，在形成源极104和漏极105后，通过图形化工艺除去N型掺杂非晶硅层132中位于源极104和漏极105之间的部分(可采用刻蚀工艺实现)。
步骤206：在源极和漏极上制作绝缘保护层，绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层。
如图9和图10所示，先在衬底上制作一层无机绝缘层1061(可采用沉积工艺实现，如化学气相沉积或物理气相沉积工艺)，再制作一层电极层1062(可采用溅射工艺实现)，最后再制作一层无机绝缘层1061(如图1所示)，形成绝缘保护层106。
本发明实施例通过在源漏极上设置绝缘保护层，该绝缘保护层包括至少2层间隔设置的无机绝缘层，相邻的两层无机绝缘层间设置有1层电极层，则在源漏极和绝缘保护层上的电极间会形成n(n为大于1的整数)个电容：C1：绝缘保护层上的电极和最顶层的电极层间的电容，……Cn：最底层的电极层和源漏极间的电容，而且n个电容是串联的，则总电容C存在如下关系1/C＝1/C1+…+1/Cn，因此电容C比C1…Cn中最小的还小，故本方案绝缘保护层能有效降低源漏极和电极间的寄生电容，从而降低了IC的驱动电压，降低功耗；同时，该绝缘保护层的表面为无机膜层，表面相对粗糙，隔垫物与绝缘保护层的表面接触时，不容易发生滑动，避免造成显示不均、污渍等问题；另外，绝缘保护层由无机绝缘层和电极层组成，相比于有机膜层而言，成本低。
本发明实施例还提供了一种阵列基板，该阵列基板包括图1所示出的薄膜晶体管。
本发明实施例通过在阵列基板中采用前文所述的薄膜晶体管，能有效降低源漏极和电极间的寄生电容，从而降低了IC的驱动电压，降低功耗；同时还能够避免造成显示不均、污渍等问题，且成本较低。
在本发明实施例中，阵列基板既可以采用横向电场设计，也可以采用垂向电场设计。阵列基板除了包括薄膜晶体管还包括栅线、数据线、电极等结构，其中，数据线通常与源漏极同层设置，电极设计在薄膜晶体管的绝缘保护层上。采用垂向电场设计时，电极为像素电极；采用横向电场设计时，电极为像素电极或公共电极，且在横向电场设计时，若上述电极为像素电极，则阵列基板还应包括公共电极，若上述电极为公共电极，则阵列基板还应包括像素电极。
本发明实施例还提供了一种显示装置，该显示装置包括上述的阵列基板。
在具体实施时，本发明实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例通过在显示装置中采用前文所述的阵列基板，能有效降低源漏极和绝缘保护层上的电极间的寄生电容，从而降低了IC的驱动电压，降低功耗；同时还能够避免造成显示不均、污渍等问题，且成本较低。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种薄膜晶体管，包括衬底、设置在所述衬底上的栅极、设置在所述栅极上的栅极绝缘层、设置在所述栅极绝缘层上的有源层、设置在所述有源层上的源极和漏极以及设置在所述源极和漏极上的绝缘保护层；
其特征在于，所述绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层；
所述源极、漏极和所述电极层之间形成多个电容，所述多个电容串联连接。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述无机绝缘层为氮化硅层、氧化硅层或氧化铝层。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述电极层为ITO层或金属层。
4.根据权利要求1-3任一项所述的薄膜晶体管，其特征在于，所述绝缘保护层包括3-6层无机绝缘层。
5.根据权利要求4所述的薄膜晶体管，其特征在于，所述绝缘保护层包括5层无机绝缘层。
6.根据权利要求1-3任一项所述的薄膜晶体管，其特征在于，每一层所述无机绝缘层的厚度为300-600nm。
7.根据权利要求6所述的薄膜晶体管，其特征在于，每一层所述无机绝缘层的厚度为400nm。
8.一种薄膜晶体管制作方法，其特征在于，所述方法包括：
提供一衬底；
在所述衬底上制作栅极；
在所述栅极上制作栅极绝缘层；
在所述栅极绝缘层上制作有源层；
在所述有源层上制作源极和漏极；
在所述源极和漏极上制作绝缘保护层，所述绝缘保护层包括至少2层间隔设置的无机绝缘层，任意相邻的两层无机绝缘层间设置有1层电极层；
所述源极、漏极和所述电极层之间形成多个电容，所述多个电容串联连接。
9.一种阵列基板，其特征在于，所述阵列基板包括权利要求1-7任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，所述显示装置包括权利要求9所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710038745.0A CN106847926B (zh) | 2017-01-19 | 2017-01-19 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201710038745.0A CN106847926B (zh) | 2017-01-19 | 2017-01-19 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
Publications (2)
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| CN106847926A CN106847926A (zh) | 2017-06-13 |
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| CN201710038745.0A Active CN106847926B (zh) | 2017-01-19 | 2017-01-19 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
Country Status (1)
| Country | Link |
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| CN (1) | CN106847926B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110098259A (zh) * | 2019-04-10 | 2019-08-06 | 深圳市华星光电技术有限公司 | 非晶硅薄膜晶体管及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105278728A (zh) * | 2014-06-13 | 2016-01-27 | 乐金显示有限公司 | 集成有触摸屏面板的显示设备及其制造方法 |
| CN105759515A (zh) * | 2016-04-11 | 2016-07-13 | 昆山龙腾光电有限公司 | 液晶显示装置及其驱动方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6219696B2 (ja) * | 2013-11-27 | 2017-10-25 | 株式会社ジャパンディスプレイ | 発光表示装置及び発光表示装置の製造方法 |
-
2017
- 2017-01-19 CN CN201710038745.0A patent/CN106847926B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105278728A (zh) * | 2014-06-13 | 2016-01-27 | 乐金显示有限公司 | 集成有触摸屏面板的显示设备及其制造方法 |
| CN105759515A (zh) * | 2016-04-11 | 2016-07-13 | 昆山龙腾光电有限公司 | 液晶显示装置及其驱动方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106847926A (zh) | 2017-06-13 |
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