KR20150141290A

KR20150141290A - 데이터 구동부

Info

Publication number: KR20150141290A
Application number: KR1020140069745A
Authority: KR
Inventors: 조동범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-06-09
Filing date: 2014-06-09
Publication date: 2015-12-18
Also published as: US9799250B2; US20150356910A1; KR102225324B1

Abstract

데이터 구동부는 타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 각각 포함하는 제1 내지 제n(단, n은 2이상인 정수) 시프트 레지스터부들, 제1 내지 제n 시프트 레지스터부들에 각각 연결되고, 제1 내지 제m 래치들을 각각 포함하는 제1 내지 제n 래치부들 및 제1 내지 제n 래치부들에 각각 연결되고, 제1 내지 제m 출력 버퍼들을 각각 포함하는 제1 내지 제n 출력 버퍼부들을 포함하고, 제1 내지 제n 래치부들은 제1 내지 제n 시프트 레지스터부에 저장된 영상 데이터를 순차적으로 래치한다.

Description

데이터 구동부{DATA DRIVER}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 장치에 구비되는 데이터 구동부에 관한 것이다.

발광 휘도를 결정하는 데이터 신호를 화소에 인가하기 위해 데이터 구동부가 사용될 수 있다. 최근 표시 장치의 해상도가 점차 증가됨에 따라 표시 패널이 포함하는 화소의 수도 점차 증가되고 있다. 그 결과, 증가된 화소에 데이터 신호를 인가하기 위해 데이터 구동부에 포함되는 회로의 수도 증가되었다.

따라서, 복수의 데이터 신호들이 조합되어 다중화 신호가 생성된 후, 역다중화 장치(Demultiplexer)가 상기 다중화 신호를 역다중화(Demultiplex)하여 다수의 데이터 라인에 순차적으로 인가할 수 있다. 그 결과, 데이터 구동부에 포함되는 회로의 수는 감소될 수 있다.

그러나, 표시 패널의 양산 원가를 절감하기 위해 회로의 수는 감소될 필요가 있다. 또한, 역다중화를 수행하는 역다중화 장치를 구성하기 위한 별개의 트랜지스터가 필요할 수 있다. 나아가, 상기 역다중화 장치는 일반적으로 표시 패널 주위에 위치할 수 있으나, 베젤(bezel)의 면적이 역다중화 장치가 차지하는 면적에 의해 줄어들 수 없다는 문제가 있다.

본 발명의 일 목적은 표시 장치로 하여금 감소된 베젤 면적을 갖도록 하고, 적은 수의 회로를 포함하는 데이터 구동부를 제공하는 것이다.

다만, 본 발명의 목적은 상기 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 데이터 구동부는 타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 각각 포함하는 제1 내지 제n(단, n은 2이상인 정수) 시프트 레지스터부들, 상기 제1 내지 제n 시프트 레지스터부들에 각각 연결되고, 제1 내지 제m 래치들을 각각 포함하는 제1 내지 제n 래치부들 및 상기 제1 내지 제n 래치부들에 각각 연결되고, 제1 내지 제m 출력 버퍼들을 각각 포함하는 제1 내지 제n 출력 버퍼부들을 포함하고, 상기 제1 내지 제n 래치부들은 상기 제1 내지 제n 시프트 레지스터부에 저장된 상기 영상 데이터를 순차적으로 래치한다.

일 실시예에 의하면, 상기 데이터 구동부의 동작주파수는 주사 구동부의 동작 주파수의 n배일 수 있다.

일 실시예에 의하면, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있고, 상기 제j(단, j는 1이상 n이하인 정수) 래치부가 상기 제j 구간에서 상기 제j 시프트 레지스터부에 저장된 상기 영상 데이터를 래치할 수 있으며, 상기 제j 출력 버퍼부가 상기 제j 구간에서 상기 제j 래치부에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 n은 3일 수 있고, 상기 제1 구간에서 상기 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터일 수 있으며, 상기 제2 구간에서 상기 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터일 수 있고, 상기 제3 구간에서 상기 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터일 수 있다.

일 실시예에 의하면, 상기 제1 래치부가 상기 제1 구간에서 상기 제1 시프트 레지스터부에 저장된 상기 적색 영상 데이터를 래치할 수 있고, 상기 제2 래치부가 상기 제2 구간에서 상기 제2 시프트 레지스터부에 저장된 상기 녹색 영상 데이터를 래치할 수 있으며, 상기 제3 래치부가 상기 제3 구간에서 상기 제3 시프트 레지스터부에 저장된 상기 청색 영상 데이터를 래치할 수 있다.

일 실시예에 의하면, 상기 제1 출력 버퍼부가 상기 제1 구간에서 상기 제1 래치부에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있고, 상기 제2 출력 버퍼부가 상기 제2 구간에서 상기 제2 래치부에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있으며, 상기 제3 출력 버퍼부가 상기 제3 구간에서 상기 제3 래치부에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 제1 내지 제m 출력 버퍼들 각각은 상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기 및 상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 데이터 구동부는 타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 포함하는 시프트 레지스터부, 상기 제1 내지 제m 시프트 레지스터들에 각각 연결되고, 제1 내지 제n(단, n은 2 이상인 정수) 래치들을 각각 포함하는 제1 내지 제m 래치부들 및 상기 제1 내지 제m 래치부들에 각각 연결되고, 제1 내지 제n 출력 버퍼들을 각각 포함하는 제1 내지 제m 출력 버퍼부들을 포함하고, 상기 제1 내지 제m 래치부들이 각각 포함하는 상기 제1 내지 제n 래치들은 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 순차적으로 래치한다.

일 실시예에 의하면, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있고, 상기 제1 내지 제m 래치부들의 상기 제j(단, j는 1이상 n이하인 정수) 래치가 상기 제j 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 래치할 수 있으며, 상기 제1 내지 제m 출력 버퍼부들의 상기 제j 출력 버퍼가 상기 제j 구간에서 상기 제1 내지 제m 래치부들의 상기 제j 래치에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 n은 3일 수 있고, 상기 제1 구간에서 상기 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터일 수 있으며, 상기 제2 구간에서 상기 영상 데이터가 녹색광을 출력하는 녹색표시 화소에 인가되는 녹색 영상 데이터일 수 있고, 상기 제3 구간에서 상기 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터일 수 있다.

일 실시예에 의하면, 상기 제1 내지 제m 래치부들의 상기 제1 래치가 상기 제1 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 적색 영상 데이터를 래치할 수 있고, 상기 제1 내지 제m 래치부들의 상기 제2 래치가 상기 제2 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 녹색 영상 데이터를 래치할 수 있으며, 상기 제1 내지 제m 래치부들의 상기 제3 래치가 상기 제3 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 청색 영상 데이터를 래치할 수 있다.

일 실시예에 의하면, 상기 제1 내지 제m 출력 버퍼부들의 상기 제1 출력 버퍼가 상기 제1 구간에서 상기 제1 내지 제m 래치부들의 상기 제1 래치에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있고, 상기 제1 내지 제m 출력 버퍼부들의 상기 제2 출력 버퍼가 상기 제2 구간에서 상기 제1 내지 제m 래치부들의 상기 제2 래치에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있으며, 상기 제1 내지 제m 출력 버퍼부들의 상기 제3 출력 버퍼가 상기 제3 구간에서 상기 제1 내지 제m 래치부들의 상기 제3 래치에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 제1 내지 제n 출력 버퍼들 각각은 상기 제1 내지 제n 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기 및 상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 데이터 구동부는 타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 포함하는 시프트 레지스터부, 상기 제1 내지 제m 시프트 레지스터들에 각각 연결되는 제1 내지 제m 래치들을 포함하는 래치부 및 상기 제1 내지 제m 래치들에 각각 연결되고, 제1 내지 제n(단, n은 2이상인 정수) 출력 버퍼들을 각각 포함하는 제1 내지 제m 출력 버퍼부들을 포함할 수 있고, 상기 제1 내지 제m 출력 버퍼부들이 각각 포함하는 상기 제1 내지 제n 출력 버퍼들은 상기 제1 내지 제m 래치부들에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 순차적으로 생성할 수 있다.

일 실시예에 의하면, 상기 데이터 구동부의 동작 주파수는 주사 구동부의 동작 주파수의 n배일 수 있다.

일 실시예에 의하면, 상기 제1 내지 제m 래치들은 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 래치할 수 있고, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있으며, 상기 제1 내지 제m 출력 버퍼부들의 상기 제j(단, j는 1이상 n이하인 정수) 출력 버퍼가 상기 제j 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터에 기초하여 상기 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 제1 내지 제m 출력 버퍼부들의 상기 제1 출력 버퍼가 상기 제1 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있고, 상기 제1 내지 제m 출력 버퍼부들의 상기 제2 출력 버퍼가 상기 제2 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있으며, 상기 제1 내지 제m 출력 버퍼부들의 상기 제3 출력 버퍼가 상기 제3 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성할 수 있다.

일 실시예에 의하면, 상기 제1 내지 제n 출력 버퍼들 각각은 상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기 및 상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함할 수 있다.

본 발명의 실시예들에 따른 데이터 구동부는 직접 역다중화를 수행하여 화소 인가 전압을 인가함으로써, 표시 장치로 하여금 감소된 베젤 면적을 갖도록 하고, 적은 수의 회로를 포함할 수 있다.

다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.
도 3은 도 2의 데이터 구동부에 구비된 출력 버퍼의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(100)는 데이터 구동부(110), 표시 패널(130), 주사 구동부(150), 전력 공급부(170) 및 타이밍 제어부(190)를 포함할 수 있다. 이 때, 표시 패널(130)은 복수의 화소(135)들을 포함할 수 있다.

데이터 구동부(110)는 타이밍 제어부(190)로부터 직렬로 구성된 영상 데이터(DATA)를 수신할 수 있다. 영상 데이터(DATA) 자체는 화소(135)에 효율적으로 인가될 수 없으므로, 데이터 구동부(110)는 주사 신호가 활성화되는 타이밍에 맞는 데이터 신호를 생성하여 데이터 라인(DL1, DL2, DL3, , DLn)들을 통해 화소(135)에 인가할 수 있다.

데이터 신호는 화소(135) 각각의 발광 계조에 관한 전압 레벨을 가질 수 있다. 예시적인 실시예들에 있어서, 데이터 신호는 주사 신호에 기초하여 화소(135) 각각에 인가될 수 있다. 일 실시예에 있어서, 아날로그 구동 방식에서 데이터 신호는 전압 레벨의 크기에 기초하여 발광 휘도를 결정할 수 있다. 디지털 구동 방식에서 데이터 신호는 일 프레임을 구성하는 서브 프레임들의 발광 여부를 결정함으로써, 상기 서브 프레임들 중 발광하는 서브 프레임들의 발광 시간의 합에 기초하여 발광 휘도가 조절될 수 있다. 예를 들어, 아날로그 구동 방식에서 서로 다른 세 계조들을 표현하기 위해 데이터 신호는 서로 다른 전압 레벨인 약 1V, 약 2V 및 약 3V를 가질 수 있고, 디지털 구동 방식에서 ON/OFF 전압 레벨인 약 0V, 약 5V만을 가지는 데이터 신호는 서브 프레임의 발광 여부를 결정함으로써 서로 다른 계조들을 표현할 수 있다. 상기에서 구동 방식에 따른 데이터 신호들을 예시하였으나, 데이터 신호의 종류는 이에 한정되지 아니한다.

화소(135)가 많아질수록 화소(135)에 데이터 신호를 인가하기 위해 필요한 데이터 구동부(110)에 포함되는 회로의 수는 증가할 수 있다. 따라서, 복수의 데이터 신호들이 조합되어 다중화 신호가 생성된 후, 상기 다중화 신호를 역다중화하여 다수의 데이터 라인들에 순차적으로 인가할 수 있다. 그 결과, 데이터 구동부(110)에 포함되는 회로의 수가 감소될 수 있다. 다만, 종전과 달리 표시 장치(100)는 별도의 역다중화 장치를 포함하지 않고, 데이터 구동부(100)가 직접 역다중화를 수행할 수 있다. 예를 들어, 적색광, 녹색광 및 청색광을 각각 출력하는 적색 표시 화소, 녹색 표시 화소 및 청색 표시 화소에 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터가 인가될 수 있고, 상기 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터가 조합된 다중화 신호가 생성될 수 있다. 데이터 구동부는 다중화 신호를 역다중화하여 적색 표시 화소에 연결된 데이터 라인, 녹색 표시 화소에 연결된 데이터 라인 및 청색 표시 화소에 연결된 데이터 라인에 순차적으로 인가할 수 있다.

표시 패널(130)은 복수의 화소(135)들을 포함할 수 있다. 화소(135)는 데이터 신호를 인가하는 데이터 라인(DL1, DL2, DL3, , DL(n-2), DL(n-1), DLn) 및 주사 신호를 인가하는 주사 라인(SL1, SL2, , SL(m-1), SLm)에 연결될 수 있다. 상술한 바와 같이, 화소(135)는 데이터 신호에 기초하여 발광할 수 있다. 화소(135)는 데이터 신호의 전압 레벨에 따라 전력 공급부(170)가 생성한 전원 전압(ELVDD, ELVSS)에 기초하여 발광할 수 있다. 아날로그 구동 방식의 표시 장치(100)에 있어서, 일반적으로, 데이터 신호의 전압 레벨을 조절함으로써 화소(135)의 발광 휘도가 조절될 수 있다. 그러나, 화소(135)에 인가되는 전원 전압(ELVDD, ELVSS)에 기초하여 화소(135)가 발광하므로, 화소(135)에 인가되는 전원 전압(ELVDD, ELVSS)이 변할 경우 화소(135)의 발광 휘도 또한 변할 수 있다. 다시 말하면, 화소(135)는 계조에 상응하여 설정된 데이터 신호의 전압 레벨에 따라 전원 전압(ELVDD, ELVSS)에 기초하여 발광하므로, 전원 전압(ELVDD, ELVSS)이 변한다면 화소(135)의 발광 휘도 역시 변할 수 있다. 예를 들어, 데이터 신호의 전압 레벨이 약 1V로 동일하더라도, 전원 전압인 ELVDD의 전압 레벨이 약 3V에서 약 3.5V로 변화가 발생한다면, 화소를 구성하는 회로에서 흐르는 전류가 변하게 되므로, 화소의 발광 휘도 또한 변할 수 있다. 상기에서 설명의 편의를 위해 아날로그 구동 방식을 예시하였으나, 본 발명이 그에 한정되는 것은 아니다.

주사 구동부(150)는 주사 라인들(SL1, SL2, , SL(m-1), SLm)을 통해 주사 신호를 화소(135)에 인가할 수 있다. 데이터 신호는 주사 신호가 활성화되는 타이밍 및 주사 신호가 활성화 되는 위치에 기초하여 화소(135)에 인가될 수 있다. 예를 들어, 주사 구동부가 기 설정된 시간에서 1000번째 행에 위치하는 화소들에 인가되는 주사 신호를 활성화시킬 때, 데이터 구동부가 데이터 신호를 데이터 라인을 통해 화소들에 인가할 수 있다.

전력 공급부(170)는 표시 패널(130)의 화소(135)에 전원 전압(ELVDD, ELVSS)을 공급할 수 있다.

타이밍 제어부(190)는 데이터 구동부(110) 및 주사 구동부(150)를 제어할 수 있고, 데이터 구동부(110)에 영상 데이터(DATA)를 제공할 수 있다. 타이밍 제어부(190)는 데이터 구동부(110)가 역다중화를 수행함에 필요한 제어 신호(CTRL)를 데이터 구동부(110)에 제공할 수 있다.

상기에서 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터가 조합된 다중화 신호, 데이터 신호의 전압 레벨 및 전원 전압(ELVDD, ELVSS)의 전압 레벨, 주사 구동부(150) 및 데이터 구동부(110)가 화소에 데이터 신호를 인가하는 일 예를 설명하였으나, 본 발명이 그에 한정되는 것은 아니다.

도 2는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.

도 2를 참조하면, 데이터 구동부(200)는 시프트 레지스터부들(220-1, 220-2), 래치부들(240-1, 240-2) 및 출력 버퍼부들(260-1, 260-2)을 포함할 수 있다. 예시적인 실시예들에 있어서, 데이터 구동부(200)의 동작 주파수는 주사 구동부의 동작 주파수의 n(단, n은 2이상의 정수)배일 수 있다. 데이터 구동부(200)가 주사 구동부보다 n배 빠른 환경에서 동작됨으로써, 데이터 구동부(200)는 역다중화 기능을 수행할 수 있다.

시프트 레지스터부들(220-1, 220-2)은 타이밍 제어부(290)가 출력한 영상 데이터(DATA)를 시프트하여 저장하는 복수의 시프트 레지스터들(225)을 각각 포함할 수 있다. 영상 데이터(DATA)는 직렬로 구성될 수 있으므로, 영상 데이터(DATA)를 시프트하여 저장함으로써 병렬화된 영상 데이터(SD1 내지 SD10)가 생성될 수 있다. 도 2에서는 편의상 홀수(ODD)의 데이터 라인들(DL1, DL3, DL5, DL7, DL9)에 관한 데이터 신호(DATA)를 저장하는 시프트 레지스터부(220-1) 및 짝수(EVEN)의 데이터 라인들(DL2, DL4, DL6, DL8, DL10)에 관한 데이터 신호(DATA)를 저장하는 시프트 레지스터부(220-2)가 도시되어 있고, 두 개의 시프트 레지스터부들(220-1, 220-2)이 각각 다섯 개의 시프트 레지스터들(225)을 포함하는 것으로 도시되어 있다. 그러나, 시프트 레지스터부들(220-1, 220-2) 및 시프트 레지스터부들(220-1, 220-2) 각각에 포함되는 시프트 레지스터들(225)의 개수는 이에 한정되지 않는다. 예를 들어, n개의 시프트 레지스터부들이 각각 m(단, m은 2이상의 정수)개의 시프트 레지스터들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

예시적인 실시예들에 있어서, 시프트 레지스터부들(220-1, 220-2)에 동일한 영상 데이터(DATA)가 인가될 수 있고, 시프트 레지스터부들(220-1, 220-2)이 포함하는 시프트 레지스터들(225)은 동일한 영상 데이터(DATA)를 시프트하여 저장할 수 있다. 예를 들어, 영상 데이터가 'ABCDE'로 구성된 직렬 데이터라면, 제1 시프트 레지스터부(220-1) 및 제2 시프트 레지스터부(220-2)가 각각 포함하는 시프트 레지스터들은 'ABCDE'를 입력받은 순서대로 시프트하여 저장할 수 있다. 그 결과, 가장 처음에 입력받은 'A'가 제1 시프트 레지스터부 및 제2 시프트 레지스터부의 제5 시프트 레지스터에 저장될 수 있고, 가장 나중에 입력받은 'E'가 제1 시프트 레지스터부 및 제2 시프트 레지스터부의 제1 시프트 레지스터에 저장될 수 있다.

예시적인 실시예들에 있어서, 시프트 레지스터부들(220-1, 220-2)에 상이한 영상 데이터(DATA)가 인가될 수 있고, 시프트 레지스터부들(220-1, 220-2)이 포함하는 시프트 레지스터들(225)은 상이한 영상 데이터(DATA)를 시프트하여 저장할 수 있다. 예를 들어, 'ABCDE' 순서로 구성된 영상 데이터가 제1 시프트 레지스터부(220-1)에 인가될 수 있고, 'A'B'C'D'E'' 순서로 구성된 영상 데이터가 제2 시프트 레지스터부(220-2)에 인가될 수 있다. 제1 시프트 레지스터부(220-1) 및 제2 시프트 레지스터부(220-2)가 각각 포함하는 시프트 레지스터(225)들은 인가받은 영상 데이터(SD1 내지 SD10)를 각각 순서대로 시프트하여 저장할 수 있다. 그 결과, 'A'가 제1 시프트 레지스터부의 제5 시프트 레지스터에 저장될 수 있고, 'A''가 제2 시프트 레지스터부의 제5 시프트 레지스터에 저장될 수 있다. 마찬가지로, 'E'가 제1 시프트 레지스터부의 제1 시프트 레지스터에 저장될 수 있고, 'E''가 제2 시프트 레지스터부의 제1 시프트 레지스터에 저장될 수 있다.

래치부들(240-1, 240-2)은 시프트 레지스터부들(220-1, 220-2)에 각각 연결될 수 있고, 복수의 래치들(L1 내지 L10)을 각각 포함할 수 있다. 래치부들(240-1, 240-2)은 시프트 레지스터부들(220-1, 220-2)에 저장된 영상 데이터(SD1 내지 SD10)를 순차적으로 래치할 수 있다. 예시적인 실시예들에 있어서, 래치부들(240-1, 240-2)은 타이밍 제어부(290)의 제어 신호(CTRL1)에 기초하여 시프트 레지스터부들(220-1, 220-2)에 저장된 영상 데이터(SD1 내지 SD10)를 순차적으로 래치할 수 있다. 도 2에서는 편의상 홀수(ODD)의 데이터 라인들(DL1, DL3, DL5, DL7, DL9)에 관한 데이터 신호(DATA)를 래치하는 래치부(240-1) 및 짝수(EVEN)의 데이터 라인들(DL2, DL4, DL6, DL8, DL10)에 관한 데이터 신호(DATA)를 래치하는 래치부(240-2)가 도시되어 있고, 두 개의 래치부들(240-1, 240-2)이 각각 다섯 개의 래치들(L1 내지 L10)을 포함하는 것으로 도시되어 있다. 그러나, 래치부들(240-1, 240-2) 및 래치부들(240-1, 240-2) 각각에 포함되는 래치들(L1 내지 L10)의 개수는 이에 한정되지 않는다. 예를 들어, n개의 래치부들이 각각 m개의 래치들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

출력 버퍼부들(260-1, 260-2)은 래치부들(240-1, 240-2)에 각각 연결될 수 있고, 복수의 출력 버퍼들(O1 내지 O10)을 각각 포함할 수 있다. 출력 버퍼들(O1 내지 O10)은 출력 버퍼들(O1 내지 O10)에 연결된 래치들(L1 내지 L10)에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압들(DV1 내지 DV10)을 생성할 수 있다. 도 2에서는 편의상 홀수(ODD)의 데이터 라인들(DL1, DL3, DL5, DL7, DL9)에 화소 인가 전압들(DV1, DV3, DV5, DV7, DV9)을 생성하는 출력 버퍼부(260-1) 및 짝수(EVEN)의 데이터 라인들(DL2, DL4, DL6, DL8, DL10)에 화소 인가 전압들(DV2, DV4, DV6, DV8, DV10)을 생성하는 출력 버퍼부(260-2)가 도시되어 있고, 두 개의 출력 버퍼부들(260-1, 260-2)이 각각 다섯 개의 출력 버퍼들(O1 내지 O10)을 포함하는 것으로 도시되어 있다. 그러나, 출력 버퍼부들(260-1, 260-2) 및 출력 버퍼부들(260-1, 260-2) 각각에 포함되는 출력 버퍼들(O1 내지 O10)의 개수는 이에 한정되지 않는다. 예를 들어, n개의 출력 버퍼부들이 각각 m개의 출력 버퍼들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

예시적인 실시예들에 있어서, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있고, 래치부들(240-1, 240-2) 중 제j(단, j는 1이상 n이하인 정수) 래치부가 제j 구간에서 시프트 레지스터부들(220-1, 220-2) 중 제j 시프트 레지스터부에 저장된 영상 데이터를 래치할 수 있으며, 출력 버퍼부들(260-1, 260-2) 중 제j 출력 버퍼부가 제j 구간에서 제j 래치부에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압(DV1 내지 DV10)을 생성할 수 있다. 예를 들어, 제1 구간에서 제1 래치부가 제1 시프트 레지스터부에 저장된 영상 데이터를 래치할 수 있고, 제1 출력 버퍼부가 상기 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성한 후 홀수 데이터 라인에 인가할 수 있다. 또한, 제2 구간에서 제2 래치부가 제2 시프트 레지스터부에 저장된 영상 데이터를 래치할 수 있고, 제2 출력 버퍼부가 상기 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성한 후 짝수 데이터 라인에 인가할 수 있다. 상기에서는 n값이 2인 경우를 예시하였으나, n의 값은 그에 한정되지 않는다.

예를 들어, n값은 3일 수 있다. 도 2의 구성(즉, n값이 2)이 확장되면, 제1 구간에서 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터일 수 있으며, 제2 구간에서 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터일 수 있고, 제3 구간에서 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터일 수 있다. 제1 래치부가 제1 구간에서 제1 시프트 레지스터부에 저장된 적색 영상 데이터를 래치할 수 있고, 제2 래치부가 제2 구간에서 제2 시프트 레지스터부에 저장된 녹색 영상 데이터를 래치할 수 있으며, 제3 래치부가 제3 구간에서 제3 시프트 레지스터부에 저장된 청색 영상 데이터를 래치할 수 있다. 제1 출력 버퍼부가 제1 구간에서 제1 래치부에 래치된 적색 영상 데이터에 기초하여 적색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있고, 제2 출력 버퍼부가 제2 구간에서 제2 래치부에 래치된 녹색 영상 데이터에 기초하여 녹색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있으며, 제3 출력 버퍼부가 제3 구간에서 제3 래치부에 래치된 청색 영상 데이터에 기초하여 청색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있다.

이와 같이, 데이터 구동부(200)는 직접 역다중화를 수행하여 화소 인가 전압을 인가함으로써 데이터 구동부(200)를 구성하는 회로의 수가 감소될 수 있고, 표시 장치가 좁은 베젤을 가질 수 있다.

도 3은 도 2의 데이터 구동부에 구비된 출력 버퍼의 일 예를 나타내는 도면이다.

도 3을 참조하면, 출력 버퍼(260-1)는 디지털-아날로그 변환기(262-1) 및 전압 생성부(264-1)를 포함할 수 있다.

디지털-아날로그 변환기(262-1)는 래치에 래치되어 있는 영상 데이터(L1)를 아날로그 신호(DV1')로 변환할 수 있다. 일반적으로, 디지털 신호(L1)가 화소에 인가되어 화소의 발광 휘도를 결정할 수 없으므로, 디지털 신호(L1)는 아날로그 신호(DV1')로 변환될 수 있다.

전압 생성부(264-1)는 아날로그 신호(DV1')를 증폭하여 화소 인가 전압(DV1)을 생성할 수 있다. 화소 인가 전압(DV1)은 데이터 라인(DL1)을 통해 화소에 인가될 수 있다. 한편, 상기 아날로그 신호(DV1')가 직접 데이터 라인(DL1)을 통해 화소에 인가될 수 있다.

도 4는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.

도 4를 참조하면, 데이터 구동부(300)는 시프트 레지스터부(320), 래치부들(340-1, 내지 340-5) 및 출력 버퍼부들(360-1, 내지 360-5)을 포함할 수 있다. 예시적인 실시예들에 있어서, 데이터 구동부(300)의 동작 주파수는 주사 구동부의 동작 주파수의 n 배일 수 있다. 데이터 구동부(300)가 주사 구동부보다 n배 빠른 환경에서 동작됨으로써, 데이터 구동부(300)는 역다중화 기능을 수행할 수 있다.

시프트 레지스터부(320)는 타이밍 제어부(390)가 출력한 영상 데이터(DATA)를 시프트하여 저장하는 복수의 시프트 레지스터들(325)을 포함할 수 있다. 영상 데이터(DATA)는 직렬로 구성될 수 있으므로, 영상 데이터(DATA)를 시프트하여 저장함으로써 병렬화된 영상 데이터(SD1 내지 SD10)가 생성될 수 있다. 도 4에서는 편의상 다섯 개의 시프트 레지스터들(325)이 도시되어 있다. 그러나, 시프트 레지스터들(325)의 개수는 이에 한정되지 않는다. 예를 들어, 시프트 레지스터부가 m개의 시프트 레지스터들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

래치부들(340-1 내지 340-5)은 시프트 레지스터들(325)에 각각 연결될 수 있고, 복수의 래치들(L1 내지 L10)을 각각 포함할 수 있다. 래치부들(340-1 내지 340-5)이 각각 포함하는 래치들은 시프트 레지스터들(325)에 저장된 영상 데이터(SD1 내지 SD10)를 순차적으로 래치할 수 있다. 예시적인 실시예들에 있어서, 래치들(L1 내지 L10)은 타이밍 제어부(390)의 제어 신호(CTRL2)에 기초하여 시프트 레지스터들(325)에 저장된 영상 데이터(SD1 내지 SD10)를 순차적으로 래치할 수 있다. 도 4에서는 편의상 다섯 개의 래치부들(340-1 내지 340-5)이 도시되어 있고, 다섯 개의 래치부들(340-1 내지 340-5)이 각각 두 개의 래치들(L1 내지 L10)을 포함하는 것으로 도시되어 있다. 그러나, 래치부들(340-1 내지 340-5) 및 래치부들(340-1 내지 340-5) 각각에 포함되는 래치들(L1 내지 L10)의 개수는 이에 한정되지 않는다. 예를 들어, m개의 래치부들이 각각 n개의 래치들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

출력 버퍼부들(360-1 내지 360-5)은 래치부들(340-1 내지 340-5)에 각각 연결될 수 있고, 복수의 출력 버퍼들(O1 내지 O10)을 각각 포함할 수 있다. 출력 버퍼들(O1 내지 O10)은 연결된 래치들(L1 내지 L10)에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압들(DV1 내지 DV10)을 생성할 수 있다. 도 4에서는 편의상 다섯 개의 출력 버퍼부들(360-1 내지 360-5)이 도시되어 있고, 다섯 개의 출력 버퍼부들(360-1 내지 360-5)이 각각 두 개의 출력 버퍼들(O1 내지 O10)을 포함하는 것으로 도시되어 있다. 그러나, 출력 버퍼부들(360-1 내지 360-5) 및 출력 버퍼들(O1 내지 O10)의 개수는 이에 한정되지 않는다. 예를 들어, m개의 출력 버퍼부들이 각각 n개의 출력 버퍼들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

예시적인 실시예들에 있어서, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있고, 제1 내지 제m 래치부들(340-1 내지 340-5)의 제j(단, j는 1이상 n이하인 정수) 래치가 제j 구간에서 제1 내지 제m 시프트 레지스터들(325)에 저장된 영상 데이터(SD1 내지 SD10)를 래치할 수 있으며, 제1 내지 제m 출력 버퍼부들(360-1 내지 360-5)의 제j 출력 버퍼가 제j 구간에서 제1 내지 제m 래치부들(340-1 내지 340-5)의 제j 래치에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압(DV1 내지 DV10)을 생성할 수 있다. 예를 들어, 제1 구간에서 제1 내지 제5 래치부들의 제1 래치가 시프트 레지스터부에 저장된 영상 데이터를 래치할 수 있고, 제1 내지 제5 출력 버퍼부들의 제1 출력 버퍼가 상기 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성한 후 홀수 데이터 라인에 인가할 수 있다. 또한, 제2 구간에서 제1 내지 제5 래치부들의 제2 래치가 시프트 레지스터부에 저장된 영상 데이터를 래치할 수 있고, 제1 내지 제5 출력 버퍼부들의 제2 출력 버퍼가 상기 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성한 후 짝수 데이터 라인에 인가할 수 있다. 상기에서 n값이 2일 경우를 예시하였으나, n의 값은 이에 한정되지 아니한다.

예를 들어, n값은 3일 수 있다. 도 4의 구성(즉, n값이 4)이 확장되면, 제1 구간에서 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터일 수 있으며, 제2 구간에서 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터일 수 있고, 제3 구간에서 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터일 수 있다. 래치부들의 제1 래치가 제1 구간에서 시프트 레지스터들에 저장된 적색 영상 데이터를 래치할 수 있고, 래치부들의 제2 래치가 제2 구간에서 시프트 레지스터들에 저장된 녹색 영상 데이터를 래치할 수 있으며, 래치부들의 제3 래치가 제3 구간에서 시프트 래지스터들에 저장된 청색 영상 데이터를 래치할 수 있다. 출력 버퍼부들의 제1 출력 버퍼가 제1 구간에서 래치부들의 제1 래치에 래치된 적색 영상 데이터에 기초하여 적색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있고, 출력 버퍼부들의 제2 출력 버퍼가 제2 구간에서 래치부들의 제2 래치에 래치된 녹색 영상 데이터에 기초하여 녹색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있으며, 출력 버퍼부들의 제3 출력 버퍼가 제3 구간에서 래치부들의 제3 래치에 래치된 청색 영상 데이터에 기초하여 청색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있다. 출력 버퍼들 각각은 디지털-아날로그 변환기 및 전압 생성부를 포함할 수 있다. 디지털-아날로그 변환기는 래치들에 래치된 영상 데이터를 아날로그 신호로 변환할 수 있고, 전압 생성부는 아날로그 신호를 증폭하여 화소 인가 전압을 생성할 수 있다.

이와 같이, 데이터 구동부(300)는 직접 역다중화를 수행하여 화소 인가 전압을 인가함으로써 데이터 구동부(300)를 구성하는 회로의 수가 감소될 수 있고, 표시 장치가 좁은 베젤을 가질 수 있다.

도 5는 본 발명의 실시예들에 따른 데이터 구동부를 나타내는 블록도이다.

도 5를 참조하면, 데이터 구동부(400)는 시프트 레지스터부(420), 래치부(440) 및 출력 버퍼부들(460-1, 내지 460-5)을 포함할 수 있다. 예시적인 실시예들에 있어서, 데이터 구동부(400)의 동작 주파수는 주사 구동부의 동작 주파수의 n 배일 수 있다. 데이터 구동부(400)가 주사 구동부보다 n배 빠른 환경에서 동작됨으로써, 데이터 구동부(400)는 역다중화 기능을 수행할 수 있다.

시프트 레지스터부(420)는 타이밍 제어부(490)가 출력한 영상 데이터(DATA)를 시프트하여 저장하는 복수의 시프트 레지스터들(425)을 포함할 수 있다. 영상 데이터(DATA)는 직렬로 구성될 수 있으므로, 영상 데이터(DATA)를 시프트하여 저장함으로써 병렬화된 영상 데이터(SD1 내지 SD10)가 생성될 수 있다. 도 5에서는 편의상 다섯 개의 시프트 레지스터들(425)이 도시되어 있다. 그러나, 시프트 레지스터들(425)의 개수는 이에 한정되지 않는다. 예를 들어, 시프트 레지스터부가 m개의 시프트 레지스터들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

래치부(440)는 시프트 레지스터들(425)에 각각 연결되는 복수의 래치들(L1, L3, L5, L7 및 L9)을 포함할 수 있다. 래치들(L1, L3, L5, L7 및 L9)은 시프트 레지스터들(425)에 저장된 영상 데이터(SD1 내지 SD10)를 래치할 수 있다. 도 5에서는 편의상 다섯 개의 래치들(L1, L3, L5, L7 및 L9)이 도시되어 있다. 그러나, 래치들(L1, L3, L5, L7 및 L9)의 개수는 이에 한정되지 않는다. 예를 들어, 래치부가 m개의 래치들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

출력 버퍼부들(460-1 내지 460-5)은 래치들(L1, L3, L5, L7 및 L9)에 각각 연결될 수 있고, 복수의 출력 버퍼들(O1 내지 O10)을 각각 포함할 수 있다. 출력 버퍼부들(460-1 내지 460-5)이 각각 포함하는 출력 버퍼들(O1 내지 O10)은 래치들(L1, L3, L5, L7 및 L9)에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압(DV1 내지 DV10)을 순차적으로 생성할 수 있다. 출력 버퍼들(O1 내지 O10)은 연결된 래치들(L1, L3, L5, L7 및 L9)에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압들(DV1 내지 DV10)을 생성할 수 있다. 예시적인 실시예들에 있어서, 출력 버퍼들(O1 내지 O10)은 타이밍 제어부(490)의 제어 신호(CTRL3)에 기초하여 화소 인가 전압(DV1 내지 DV10)을 순차적으로 생성할 수 있다. 도 5에서는 편의상 다섯 개의 출력 버퍼부들(460-1 내지 460-5)이 도시되어 있고, 다섯 개의 출력 버퍼부들(460-1 내지 460-5)이 각각 두 개의 출력 버퍼들(O1 내지 O10)을 포함하는 것으로 도시되어 있다. 그러나, 출력 버퍼부들(460-1 내지 460-5) 및 출력 버퍼들(O1 내지 O10)의 개수는 이에 한정되지 않는다. 예를 들어, m개의 출력 버퍼부들이 각각 n개의 출력 버퍼들을 포함하는 실시예로 확장될 수 있음은 통상의 지식을 가진 기술자에게 자명할 수 있다.

예시적인 실시예들에 있어서, 일 수평 시간은 제1 내지 제n 구간들로 구분될 수 있고, 출력 버퍼부들(460-1 내지 460-5)의 제j(단, j는 1이상 n이하인 정수) 출력 버퍼가 제j 구간에서 래치들(L1, L3, L5, L7, L9)에 래치된 영상 데이터(LD1 내지 LD10)에 기초하여 화소 인가 전압(DV1 내지 DV10)을 생성할 수 있다. 예를 들어, 제1 구간에서 제1 내지 제5 출력 버퍼부들의 제1 출력 버퍼가 래치부에 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성할 수 있다. 또한, 제2 구간에서 제1 내지 제5 출력 버퍼부들의 제2 출력 버퍼가 래치부에 래치된 영상 데이터에 기초하여 화소 인가 전압을 생성할 수 있다. 상기에서 n값이 2일 경우를 예시하였으나, n의 값은 이에 한정되지 아니한다.

예를 들어, n은 3일 수 있다. 도 5의 구성(즉, n값이 5)이 확장되면, 제1 구간에서 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터일 수 있으며, 제2 구간에서 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터일 수 있고, 제3 구간에서 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터일 수 있다. 출력 버퍼부들의 제1 출력 버퍼가 제1 구간에서 래치부들에 래치된 적색 영상 데이터에 기초하여 적색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있고, 출력 버퍼부들의 제2 출력 버퍼가 제2 구간에서 래치들에 래치된 녹색 영상 데이터에 기초하여 녹색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있으며, 출력 버퍼부들의 제3 출력 버퍼가 제3 구간에서 래치들에 래치된 청색 영상 데이터에 기초하여 청색 표시 화소에 인가되는 화소 인가 전압을 생성할 수 있다. 출력 버퍼들 각각은 디지털-아날로그 변환기 및 전압 생성부를 포함할 수 있다. 디지털-아날로그 변환기는 래치들에 래치된 영상 데이터를 아날로그 신호로 변환할 수 있고, 전압 생성부는 아날로그 신호를 증폭하여 화소 인가 전압을 생성할 수 있다.

이와 같이, 데이터 구동부(400)는 직접 역다중화를 수행하여 화소 인가 전압을 인가함으로써 데이터 구동부(400)를 구성하는 회로의 수가 감소될 수 있고, 표시 장치가 좁은 베젤을 가질 수 있다.

본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 차량용 네비게이션, 비디오폰, 감시 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100: 표시 장치
110, 200, 300, 400: 데이터 구동부
130: 표시 패널
150: 주사 구동부
170: 전력 공급부
190: 타이밍 제어부
220, 320, 420: 시프트 레지스터부
240, 340, 440: 래치부
260, 360, 460: 출력 버퍼부
262: 디지털-아날로그 변환기
264: 전압 생성부

Claims

타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 각각 포함하는 제1 내지 제n(단, n은 2이상인 정수) 시프트 레지스터부들;
상기 제1 내지 제n 시프트 레지스터부들에 각각 연결되고, 제1 내지 제m 래치들을 각각 포함하는 제1 내지 제n 래치부들; 및
상기 제1 내지 제n 래치부들에 각각 연결되고, 제1 내지 제m 출력 버퍼들을 각각 포함하는 제1 내지 제n 출력 버퍼부들을 포함하고,
상기 제1 내지 제n 래치부들은 상기 제1 내지 제n 시프트 레지스터부에 저장된 상기 영상 데이터를 순차적으로 래치하는 것을 특징으로 하는 데이터 구동부.
제 1 항에 있어서, 상기 데이터 구동부의 동작 주파수는 주사 구동부의 동작 주파수의 n배인 것을 특징으로 하는 데이터 구동부.
제 1 항에 있어서,
일 수평 시간은 제1 내지 제n 구간들로 구분되고,
상기 제j(단, j는 1이상 n이하인 정수) 래치부가 상기 제j 구간에서 상기 제j 시프트 레지스터부에 저장된 상기 영상 데이터를 래치하며,
상기 제j 출력 버퍼부가 상기 제j 구간에서 상기 제j 래치부에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 3 항에 있어서, 상기 n은 3이고,
상기 제1 구간에서 상기 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터이며,
상기 제2 구간에서 상기 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터이고,
상기 제3 구간에서 상기 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터인 것을 특징으로 하는 데이터 구동부.
제 4 항에 있어서,
상기 제1 래치부가 상기 제1 구간에서 상기 제1 시프트 레지스터부에 저장된 상기 적색 영상 데이터를 래치하고,
상기 제2 래치부가 상기 제2 구간에서 상기 제2 시프트 레지스터부에 저장된 상기 녹색 영상 데이터를 래치하며,
상기 제3 래치부가 상기 제3 구간에서 상기 제3 시프트 레지스터부에 저장된 상기 청색 영상 데이터를 래치하는 것을 특징으로 하는 데이터 구동부.
제 5 항에 있어서,
상기 제1 출력 버퍼부가 상기 제1 구간에서 상기 제1 래치부에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하고,
상기 제2 출력 버퍼부가 상기 제2 구간에서 상기 제2 래치부에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하며,
상기 제3 출력 버퍼부가 상기 제3 구간에서 상기 제3 래치부에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 3 항에 있어서, 상기 제1 내지 제m 출력 버퍼들 각각은
상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함하는 것을 특징으로 하는 데이터 구동부.
타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 포함하는 시프트 레지스터부;
상기 제1 내지 제m 시프트 레지스터들에 각각 연결되고, 제1 내지 제n(단, n은 2 이상인 정수) 래치들을 각각 포함하는 제1 내지 제m 래치부들; 및
상기 제1 내지 제m 래치부들에 각각 연결되고, 제1 내지 제n 출력 버퍼들을 각각 포함하는 제1 내지 제m 출력 버퍼부들을 포함하고,
상기 제1 내지 제m 래치부들이 각각 포함하는 상기 제1 내지 제n 래치들은 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 순차적으로 래치하는 것을 특징으로 하는 데이터 구동부.
제 8 항에 있어서, 상기 데이터 구동부의 동작 주파수는 주사 구동부의 동작 주파수의 n배인 것을 특징으로 하는 데이터 구동부.
제 8 항에 있어서,
일 수평 시간은 제1 내지 제n 구간들로 구분되고,
상기 제1 내지 제m 래치부들의 상기 제j(단, j는 1이상 n이하인 정수) 래치가 상기 제j 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 래치하고,
상기 제1 내지 제m 출력 버퍼부들의 상기 제j 출력 버퍼가 상기 제j 구간에서 상기 제1 내지 제m 래치부들의 상기 제j 래치에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 10 항에 있어서, 상기 n은 3이고,
상기 제1 구간에서 상기 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터이며,
상기 제2 구간에서 상기 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터이고,
상기 제3 구간에서 상기 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터인 것을 특징으로 하는 데이터 구동부.
제 11 항에 있어서,
상기 제1 내지 제m 래치부들의 상기 제1 래치가 상기 제1 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 적색 영상 데이터를 래치하고,
상기 제1 내지 제m 래치부들의 상기 제2 래치가 상기 제2 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 녹색 영상 데이터를 래치하며,
상기 제1 내지 제m 래치부들의 상기 제3 래치가 상기 제3 구간에서 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 청색 영상 데이터를 래치하는 것을 특징으로 하는 데이터 구동부.
제 12 항에 있어서,
상기 제1 내지 제m 출력 버퍼부들의 상기 제1 출력 버퍼가 상기 제1 구간에서 상기 제1 내지 제m 래치부들의 상기 제1 래치에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하고,
상기 제1 내지 제m 출력 버퍼부들의 상기 제2 출력 버퍼가 상기 제2 구간에서 상기 제1 내지 제m 래치부들의 상기 제2 래치에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하며,
상기 제1 내지 제m 출력 버퍼부들의 상기 제3 출력 버퍼가 상기 제3 구간에서 상기 제1 내지 제m 래치부들의 상기 제3 래치에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 10 항에 있어서, 상기 제1 내지 제n 출력 버퍼들 각각은
상기 제1 내지 제n 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함하는 것을 특징으로 하는 데이터 구동부.
타이밍 제어부가 출력한 영상 데이터를 시프트하여 저장하는 제1 내지 제m(단, m은 2이상인 정수) 시프트 레지스터들을 포함하는 시프트 레지스터부;
상기 제1 내지 제m 시프트 레지스터들에 각각 연결되는 제1 내지 제m 래치들을 포함하는 래치부; 및
상기 제1 내지 제m 래치들에 각각 연결되고, 제1 내지 제n(단, n은 2이상인 정수) 출력 버퍼들을 각각 포함하는 제1 내지 제m 출력 버퍼부들을 포함하고,
상기 제1 내지 제m 출력 버퍼부들이 각각 포함하는 상기 제1 내지 제n 출력 버퍼들은 상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터에 기초하여 화소 인가 전압을 순차적으로 생성하는 것을 특징으로 하는 데이터 구동부.
제 15 항에 있어서, 상기 데이터 구동부의 동작 주파수는 주사 구동부의 동작 주파수의 n배인 것을 특징으로 하는 데이터 구동부.
제 15 항에 있어서, 상기 제1 내지 제m 래치들은 상기 제1 내지 제m 시프트 레지스터들에 저장된 상기 영상 데이터를 래치하고,
일 수평 시간은 제1 내지 제n 구간들로 구분되며,
상기 제1 내지 제m 출력 버퍼부들의 상기 제j(단, j는 1이상 n이하인 정수) 출력 버퍼가 상기 제j 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터에 기초하여 상기 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 17 항에 있어서, 상기 n은 3이고,
상기 제1 구간에서 상기 영상 데이터가 적색광을 출력하는 적색 표시 화소에 인가되는 적색 영상 데이터이며,
상기 제2 구간에서 상기 영상 데이터가 녹색광을 출력하는 녹색 표시 화소에 인가되는 녹색 영상 데이터이고,
상기 제3 구간에서 상기 영상 데이터가 청색광을 출력하는 청색 표시 화소에 인가되는 청색 영상 데이터인 것을 특징으로 하는 데이터 구동부.
제 18 항에 있어서,
상기 제1 내지 제m 출력 버퍼부들의 상기 제1 출력 버퍼가 상기 제1 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 적색 영상 데이터에 기초하여 상기 적색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하고,
상기 제1 내지 제m 출력 버퍼부들의 상기 제2 출력 버퍼가 상기 제2 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 녹색 영상 데이터에 기초하여 상기 녹색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하며,
상기 제1 내지 제m 출력 버퍼부들의 상기 제3 출력 버퍼가 상기 제3 구간에서 상기 제1 내지 제m 래치들에 래치된 상기 청색 영상 데이터에 기초하여 상기 청색 표시 화소에 인가되는 상기 화소 인가 전압을 생성하는 것을 특징으로 하는 데이터 구동부.
제 17 항에 있어서, 상기 제1 내지 제n 출력 버퍼들 각각은
상기 제1 내지 제m 래치들에 래치된 상기 영상 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
상기 아날로그 신호를 증폭하여 상기 화소 인가 전압을 생성하는 전압 생성부를 포함하는 것을 특징으로 하는 데이터 구동부.