KR20150136355A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하되, 상기 제1 및 제2 영역들 상에 상기 기판으로부터 돌출되는 형상을 갖는 제1 내지 제4 핀을 형성하고, 상기 제1 핀은 상기 제1 서브 영역 상에, 상기 제2 핀은 상기 제2 서브 영역 상에, 상기 제3 핀은 상기 제3 서브 영역 상에, 그리고 상기 제4 핀은 상기 제4 서브 영역 상에 형성하고, 상기 제1 내지 제4 핀들과 교차하는 제1 내지 제4 더미 게이트 구조체를 형성하고, 상기 제1 더미 게이트는 상기 제1 핀 상에, 상기 제2 더미 게이트는 상기 제2 핀 상에, 상기 제3 더미 게이트는 상기 제3 핀 상에, 그리고 상기 제4 핀은 상기 제4 핀 상에 형성하고,상기 제1 및 제2 영역에 동시에 이온 주입 공정을 수행하여 상기 제1 내지 제4 더미 게이트 구조체 양 측의 상기 제1 내지 제4 핀에 불순물을 도핑하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
그런데 멀티-게이트(multi-gate) 트랜지스터의 경우, 작은 영역 내에 3차원 채널이 형성되는 구조이므로 이온 주입이 용이하지 않은 문제가 있다. 즉 이와 같은 3차원 채널 형성을 위해 일반적인 이온 주입 공정을 적용할 경우, 이온 주입이 균일하게 이루어지지 않아서 3차원 채널이 형성되지 않을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 균일한 이온 주입에 의해 3차원 채널을 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 한번의 이온 주입 공정을 통해 다양한 문턱 전압을 갖는 트랜지스터를 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 일 실시예에 따른 반도체 장치 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하되, 상기 제1 영역은 제1 및 제2 서브 영역들, 상기 제2 영역은 제3 및 제4 서브 영역들을 포함하고, 상기 제1 및 제2 영역들 상에 상기 기판으로부터 돌출되는 형상을 갖는 제1 내지 제4 핀들을 형성하되, 상기 제1 핀은 상기 제1 서브 영역 상에, 상기 제2 핀은 상기 제2 서브 영역 상에, 상기 제3 핀은 상기 제3 서브 영역 상에, 그리고 상기 제4 핀은 상기 제4 서브 영역 상에 형성되고, 상기 제1 내지 제4 핀들과 교차하는 제1 내지 제4 더미 게이트 구조체들을 형성하되, 상기 제1 더미 게이트는 상기 제1 핀 상에, 상기 제2 더미 게이트는 상기 제2 핀 상에, 상기 제3 더미 게이트는 상기 제3 핀 상에, 그리고 상기 제4 더미 게이트는 상기 제4 핀 상에 형성되고, 상기 제1 및 제2 영역들에 동시에 이온 주입 공정을 수행하여 상기 제1 및 제2 핀들 각각에 제1 도핑 영역, 상기 제3 및 제4 핀들 각각에 제2 도핑 영역을 형성하고, 그리고, 상기 제1 핀의 상기 제1 도핑 영역과 상기 제3 핀의 상기 제2 도핑 영역을 제거하거나, 상기 제2 핀의 상기 제1 도핑 영역과 상기 제4 핀의 상기 제2 도핑 영역을 제거하는 것을 포함한다.
상기 불순물을 도핑하기 전에, 상기 제1 및 제2 핀들을 덮는 제1 스크린막과, 상기 제3 및 제4 핀들을 덮는 제2 스크린막을 형성하고, 그리고 상기 불순물을 도핑한 후에, 상기 제1 및 제2 스크린막들을 제거하는 것을 더 포함할 수 있다.
상기 제1 스크린막의 두께는 상기 제2 스크린막의 두께와 다를 수 있다.
상기 제1 두께는 상기 제2 두께보다 두껍고, 상기 제1 도핑 영역의 불순물의 양은, 상기 제2 도핑 영역의 상기 불순물의 양보다 적을 수 있다.
상기 제1 도핑 영역의 두께는 상기 제2 도핑 영역의 두께보다 얇을 수 있다.
상기 제 1 핀의 1 도핑 영역과 상기 제3 핀의 제2 도핑 영역을 제거하는 것은, 상기 제1 및 제2 스크린막들을 제거한 후에, 상기 제1 더미 게이트 구조체 양 측의 상기 제1 핀과 상기 제3 더미 게이트 구조체 양 측의 상기 제3 핀을 식각하여 각각 제1 및 제2 리세스들을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 리세스들 내에 에피택셜 성장을 통해 각각 제1 및 제2 소오스/드레인 영역들을 형성하고, 그리고 상기 제1 내지 제4 더미 게이트 구조체들을 제1 내지 제4 게이트 구조체들로 대체하는 것을 더 포함할 수 있다.
상기 제 2 핀의 1 도핑 영역과 상기 제4 핀의 제2 도핑 영역을 제거하는 것은, 상기 제1 및 제2 스크린막들을 제거한 후에, 상기 제2 더미 게이트 구조체 양 측의 상기 제2 핀과 상기 제4 더미 게이트 구조체 양 측의 상기 제4 핀을 식각하여 각각 제3 및 제4 리세스들을 형성하는 것을 포함할 수 있다.
상기 제3 및 제4 리세스들 내에 에피택셜 성장을 통해 제3 및 제4 소오스/드레인 영역들을 형성하고, 그리고, 상기 제1 내지 제4 더미 게이트 구조체들을 제1 내지 제4 게이트 구조체들로 대체하는 것을 더 포함할 수 있다.
상기 이온 주입 공정은 경사 이온 주입 공정을 포함할 수 있다.
상기 이온 주입 공정은 마스크 없이 수행될 수 있다.
상기 제1 및 제3 서브 영역들은 PMOS 영역을 포함하고, 그리고 상기 제2 및 제4 서브 영역들은 NMOS 영역을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 다른 실시예에 따른 반도체 장치 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고, 상기 NMOS 영역 및 상기 PMOS 영역 상에 상기 기판 상으로 돌출되는 형상을 갖는 제1 및 제2 핀들을 형성하고, 상기 제1 및 제2 핀들에 경사 이온 주입 공정에 의해 동시에 불순물을 주입하여 상기 제1 핀에 제1 도핑 영역, 및 상기 제2 핀에 제2 도핑 영역을 형성하고, 상기 제1 도핑 영역 또는 상기 제2 도핑 영역을 제거하고, 그리고 상기 제거된 부분에 에피택셜 성장에 의해 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 제1 및 제2 도핑 영역들을 형성하기 전에, 상기 제1 핀과 교차하는 제1 더미 게이트 및 상기 제2 핀과 교차하는 제2 더미 게이트 구조체를 형성하는 것을 더 포함하고, 상기 제1 도핑 영역은 상기 제1 더미 게이트 구조체 양 측에 형성되고, 상기 제2 도핑 영역은 상기 제2 더미 게이트 구조체 양 측에 형성될 수 있다.
상기 제1 및 제2 도핑 영역들을 형성하기 전에, 상기 제1 및 제2 핀들을 덮는 스크린막을 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 또다른 실시예에 따른 반도체 장치 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 제1 영역에 제1 핀, 및 상기 제2 영역에 제2 핀을 형성하고, 상기 제1 핀 상에 상기 제1 핀과 교차하는 제1 더미 게이트 구조체, 및 상기 제2 핀 상에 상기 제2 핀과 교차하는 제2 더미 게이트 구조체를 형성하고, 상기 제1 더미 게이트 구조체 양 측의 상기 제1 핀을 덮는 제1 두께의 제1 스크린막을 형성하고, 상기 제2 더미 게이트 구조체 양 측의 상기 제2 핀을 덮고 상기 제1 두께와는 다른 제2 두께의 제2 스크린막을 형성하고, 상기 제1 및 제2 핀들에 동시에 이온주입 공정을 수행하고, 그리고 상기 제1 및 제2 스크린막을 제거하는 것을 포함한다.
상기 이온 주입 공정을 수행하는 것은, 상기 제1 및 제2 더미 게이트 구조체들의 양 측의 상기 제1 및 제2 핀들에 불순물을 도핑하는 것을 포함할 수 있다.
상기 제1 및 제2 스크린막들을 제거한 후에, 상기 제1 핀의 상기 불순물로 도핑된 영역을 식각하고, 그리고 상기 식각된 부분에 제1 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
상기 제1 두께는 상기 제2 두께보다 두껍고, 그리고 상기 제1 핀에 도핑되는 상기 불순물의 양은 상기 제2 핀에 도핑되는 상기 불순물의 양보다 적을 수 있다.
상기 제1 핀에 상기 불순물로 도핑된 영역의 두께는 상기 제2 핀에 상기 불순물로 도핑된 영역의 두께보다 얇을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 순서도이다.
도 2 내지 도 23은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 중간 단계 도면들이다.
도 24 내지 도 29는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법의 중간 단계 도면들이다.
도 30 및 도 31은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 32는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 23을 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 순서도이고, 도 2 내지 도 23은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 중간 단계 도면들이다.
구체적으로, 도 2 및 도 6은 평면도이고, 도 3 내지 도 5, 도 7, 도 10, 도 17, 도 19 및 도 21은 도 2 및 도 6의 A 영역, B 영역, C 영역 및 D 영역의 사시도이고, 도 8은 도 7의 E―E를 따라 절단한 단면도이고, 도 9는 도 7의 F―F를 따라 절단한 단면도이고 도 11, 도 13 및 도 15는 도 10의 E―E를 따라 절단한 단면도이고, 도 12, 도 14 및 도 16은 도 10의 G―G를 따라 절단한 단면도이고, 도 18은 도 17의 E―E를 따라 절단한 단면도이고, 도 20은 도 19의 E―E를 따라 절단한 단면도이고, 도 22는 도 21의 E―E를 따라 절단한 단면도이고, 도 23은 도 21의 F―F를 따라 절단한 단면도이다.
도 1, 및 도 2 내지 도 4를 참조하면, 기판(100) 상에 제1 내지 제4 핀(F1, F2, F3, F4)를 형성할 수 있다(S100).
기판(100)은 제1 영역(100a)과 제2 영역(100b)을 포함한다. 제1 영역(100a)에 형성되는 트랜지스터와 제2 영역(100b)에 형성되는 트랜지스터의 문턱 전압(threshold voltage)은 서로 다를 수 있는데 이는 후술하기로 한다.
제1 영역(100a)은 제1 서브 영역(Ⅰ)과 제2 서브 영역(Ⅱ)을 포함하고, 제2 영역(100b)은 제3 서브 영역(Ⅲ)과 제4 서브 영역(Ⅳ)을 포함한다. 제1 서브 영역(Ⅰ)과 제2 서브 영역(Ⅱ)은 도 2와 같이 서로 이격되어 있을 수 있고, 또는 서로 연결되어 있을 수 있다. 제3 서브 영역(Ⅲ)과 제4 서브 영역(Ⅳ)은 도 2와 같이 서로 이격되어 있을 수 있고, 또는 서로 연결되어 있을 수 있다.
예를 들어, 제1 서브 영역(Ⅰ)과 제3 서브 영역(Ⅲ)은 PMOS 영역이고, 제2 서브 영역(Ⅱ)과 제4 서브 영역(Ⅳ)은 NMOS 영역일 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, 또는 InP 중에서 적어도 하나의 반도체 물질로 이루어질 수 있다. 또는, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(100) 상에는 복수개의 핀들을 형성할 수 있다. 구체적으로, 제1 서브 영역(Ⅰ) 상에는 제1 핀(F1), 제2 서브 영역(Ⅱ) 상에는 제2 핀(F2), 제3 서브 영역(Ⅲ) 상에는 제3 핀(F3), 및 제4 서브 영역(Ⅳ) 상에는 제4 핀(F4)을 형성할 수 있다. 제1 핀 내지 제4 핀들(F1, F2, F3, F4) 각각은 복수개로 형성될 수 있다,
도 2에서는 제1 내지 제4 핀들(F1, F2, F3, F4)이 서로 평행하게 형성되는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 제1 내지 제4 핀들(F1, F2, F3, F4)은 기판 상(100)에서 돌출되는 형상을 가질 수 있다. 제1 내지 제4 핀들(F1, F2, F3, F4)은 각각 장변과 단변을 가질 수 있다.
제1 내지 제4 핀들(F1, F2, F3, F4)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀들(F1, F2, F3, F4)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 4를 참조하면, 기판(100) 상에 필드 절연막(101a)을 형성할 수 있다. 필드 절연막(101a)은 제1 내지 제4 핀들(F1, F2, F3, F4)의 측벽을 덮도록 형성될 수 있다.
필드 절연막(101a)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 5를 참조하면, 필드 절연막(101a)의 상부를 리세스하여 제1 내지 제4 핀들(F1, F2, F3, F4)의 상부들을 노출시키는 필드 분리막(101)을 형성할 수 있다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
필드 분리막(101)은 기판(100)과 제1 내지 제4 핀들(F1, F2, F3, F4)의 하부들의 측벽을 덮을 수 있다.
도 1, 및 도 6 내지 도 9를 참조하면, 제1 내지 제4 핀들(F1, F2, F3, F4) 각각과 교차하는 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)을 형성할 수 있다(S200).
제1 더미 게이트 구조체(110a)는 제1 핀(F1) 상에 배치되어 제1 핀(F1)과 교차하고, 제2 더미 게이트 구조체(110b)는 제2 핀(F2) 상에 배치되어 제2 핀(F2)과 교차하고, 제3 더미 게이트 구조체(110c)는 제3 핀(F3) 상에 배치되어 제3 핀(F3)과 교차하고, 제4 더미 게이트 구조체(110d)는 제4 핀(F4) 상에 배치되어 제4 핀(F4)과 교차할 수 있다. 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d) 각각은 복수개일 수 있다.
한편, 도면에서는 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)이 제1 내지 제4 핀들(F1, F2, F3, F4)을 직각으로 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)은 제1 내지 제4 핀들(F1, F2, F3, F4)과 예각 및/또는 둔각을 이루면서 제1 내지 제4 핀들(F1, F2, F3, F4)과 교차할 수 있다.
제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)은 제1 내지 제4 더미 절연막(111a, 111b, 111c, 111d), 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d) 및 제1 내지 제4 하드 마스크들(115a, 115b, 115c, 115d)을 포함할 수 있다.
제2 내지 제4 더미 게이트 구조체(110b, 110c, 110d)는 제1 더미 게이트 구조체(110a)와 동일한 구조를 가지므로, 도 8 및 도 9에서는 제1 더미 게이트 구조체(110a)의 단면도만을 도시하였다.
제1 더미 게이트 구조체(110a)는 제1 더미 절연막(111a), 제1 더미 게이트 전극(113a) 및 제1 하드 마스크(115a)이 순차적으로 적층되어 형성될 수 있다.
제1 더미 절연막(111a)은 제1 핀(F1)의 상면과 측면의 상부에 컨포말하게 형성될 수 있다. 한편, 제1 더미 절연막(111a)은 제1 더미 게이트 전극(113a)과 필드 분리막(101) 사이에 배치될 수 있다. 제1 더미 절연막(111a)은 예를 들어, 실리콘 산화막 등을 포함할 수 있다.
제1 더미 게이트 전극(113a)은 제1 더미 절연막(113a) 상에 형성될 수 있다. 제1 더미 게이트 전극(113a)은 폴리 실리콘, 또는 아몰포스 실리콘을 포함할 수 있다.
제1 하드 마스크(115a)는 제1 더미 게이트 전극(113a) 상에 형성될 수 있다. 제1 하드 마스크(115a)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 각각 측벽에는 스페이서(121)가 형성될 수 있다. 스페이서(121)는 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 각각의 측벽을 보호할 수 있다. 스페이서(121)는 예를 들어, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
도 1, 및 도 10 내지 도 12를 참조하면, 제1 및 제2 스크린막(123a, 123b)을 형성할 수 있다(S300).
제1 영역(100a) 상에 제1 스크린막(123a) 및 제2 영역(100b) 상에 제2 스크린막(123b)을 형성할 수 있다.
제1 스크린막(123a)은 제1 핀(F1)과 제2 핀(F2)을 덮을 수 있고, 제2 스크린막(123b)은 제3 핀(F3)과 제4 핀(F4)을 덮을 수 있다. 구체적으로, 제1 스크린막(123a)은 제1 더미 게이트 구조체(110a) 양 측에 노출된 제1 핀(F1)의 측벽과 상면을 덮을 수 있다. 또한, 제1 스크린막(123a)은 제2 더미 게이트 구조체(110b) 양 측에 노출된 제2 핀(F2)의 측벽과 상면을 덮을 수 있다.
제2 스크린막(123b)은 제3 더미 게이트 구조체(110c) 양 측에 노출된 제3 핀(F3)의 측벽과 상면을 덮을 수 있다. 또한, 제2 스크린막(123b)은 제4 더미 게이트 구조체(110d) 양 측에 노출된 제4 핀(F4)의 측벽과 상면을 덮을 수 있다.
제1 스크린막(123a)은 제1 두께(T1)를 가질 수 있고, 제2 스크린막(123b)은 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)와 제2 두께(T2)는 서로 다를 수 있으며, 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있다.
한편, 도면에는 제1 및 제2 스크린막(123a, 123b)이 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)과 필드 분리막(101)도 덮는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 제1 및 제2 스크린막들(123a, 123b)은 제1 내지 제4 핀들(F1, F2, F3, F4)만을 덮을 수 있다.
제1 및 제2 스크린막(123a, 123b)은 이온 주입 공정(도 13 및 도 14의 125)을 수행할 때 불순물이 도핑되는 양을 조절하고 불순물에 의해 제1 내지 제4 핀들(F1, F2, F3, F4)과 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)이 받는 데미지를 줄일 수 있다.
제1 및 제2 스크린막(123a, 123b)은 예를 들어, 산화막, 질화막, 또는 산질화막을 포함할 수 있다.
도 1, 도 13, 및 도 14를 참조하면, 제1 내지 제4 핀(F1, F2, F3, F4)에 이온 주입 공정을 수행할 수 있다(S400).
기판(100)에 이온 주입 공정(125)을 수행할 수 있다. 이온 주입 공정(125)은 제1 영역(100a)과 제2 영역(100b)에 동시에 수행할 수 있다. 따라서, 제1 내지 제4 서브 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ) 상의 제1 내지 제4 핀들(F1, F2, F3)에 동시에 불순물이 도핑된다.
이온 주입 공정(125)은 경사(angled) 이온 주입 공정일 수 있다. 경사 이온 주입 공정을 수행하면, 제1 내지 제4 핀들(F1, F2, F3, F4)에 균일하게 불순물을 도핑할 수 있다.
불순물을 도핑할 때, 제1 및 제3 서브 영역(Ⅰ, Ⅲ)에 마스크(미도시)를 덮고 제2 및 제4 서브 영역(Ⅱ, Ⅳ)에 이온 주입 공정(125)을 수행할 수 있다. 그러나, 이 경우, 마스크(미도시)의 높이 때문에, 경사 이온 주입 공정(125)을 수행할 때 주사각이 제한된다. 작은 주사각으로 경사 이온 주입 공정(125)을 수행하기 때문에, 제2 및 제4 핀들(F2, F4)에 균일하게 불순물을 도핑할 수 없다. 그러나, 본 발명의 일 실시예와 같이 마스크를 덮지 않고 기판(100) 상에 이온 주입 공정(125)을 수행하면, 큰 주사각 예를 들어, 기판(100)의 주면에 대해 15도 이상의 주사각으로 경사 이온 주입 공정(125)을 수행할 수 있어, 제2 및 제4 핀들(F2, F4)에 균일하게 불순물을 도핑할 수 있다.불순물은 N형 불순물일 수 있고, 예를 들어, N형 불순물은 아세닉(As), 또는 인(Ph)일 수 있다.
도 14 및 도 15를 참조하면, 경사 이온 주입 공정(125)을 수행하면, 제1 내지 제4 핀들(F1, F2, F3, F4) 내에 제1 도핑 영역(131a)과 제2 도핑 영역(131b)이 형성될 수 있다. 제1 영역(100a)의 제1 및 제2 핀들(F1, F2)에는 제1 도핑 영역(131a)이, 제2 영역(100b)의 제3 및 제4 핀들(F3, F4)에는 제2 도핑 영역(131b)이 형성될 수 있다.
제1 스크린막(123a)과 제2 스크린막(123b)의 두께 차이에 의하여 제1 및 제2 도핑 영역(131a, 131b)에 도핑되는 불순믈의 양은 다를 수 있다.
제1 스크린막(123a)의 두께(T1)가 제2 스크린막(123b)의 두께(T2)보다 두꺼우므로, 제1 및 제2 핀(F1, F2)에 도핑되는 불순물의 양은 제3 및 제4 핀(F3, F4)에 도핑되는 불순물의 양보다 적을 수 있다.
또한, 제1 도핑 영역(131a)과 제2 도핑 영역(131b)의 크기도 달라질 수 있다. 예를 들어, 제1 도핑 영역(131a)의 두께(T3)는 제2 도핑 영역(131b)의 두께(T4)보다 얇을 수 있다.
도 1, 및 도 17, 내지 도 20을 참조하면, 제1 및 제3 핀(F1, F3)에 소오스/드레인 영역을 형성할 수 있다(S500).
우선, 도 17 및 도 18을 참조하면, 제1 및 제2 스크린막(123a, 123b)을 제거할 수 있다. 이에 따라, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 양 측의 제1 내지 제4 핀들(F1, F2, F3, F4)은 노출될 수 있다.
이어서, 제1 및 제3 서브 영역들(Ⅰ, Ⅲ)의 제1 및 제3 핀들(F1, F3)을 제거할 수 있다. 제1 및 제3 더미 게이트 구조체들(110a, 110c)이 덮지 않은 제1 및 제3 핀들(F1, F3)의 노출된 부분을 식각할 수 있다.
제1 서브 영역(Ⅰ)의 제1 도핑 영역(131a)과 제3 서브 영역(Ⅲ)의 제2 도핑 영역(131b)은 제거될 수 있다. N형 불순물을 제1 및 제3 핀(F1, F3)에 도핑하더라도 불순물이 도핑된 제1 및 제2 도핑 영역(131a, 131b)을 제거하기 때문에, N형 불순물은 제1 및 제3 서브 영역(Ⅰ, Ⅲ)에 형성되는 트랜지스터의 성능에 영향을 미치지 않을 수 있다.
한편, 제1 영역(110a)의 제1 및 제2 핀들(F1, F2)에 도핑되는 불순물의 양은 제2 영역(110b)의 제3 및 제4 핀들(F3, F4)에 도핑되는 불순물의 양과 다르다. 그러므로, 제1 영역(110a)에 형성되는 제2 게이트 구조체(도 21의 150b)의 문턱 전압과 제2 영역(110b)에 형성되는 제4 게이트 구조체(도 21의 150d)의 문턱 전압의 크기는 다를 수 있다. 예를 들어, 불순물은 N형 불순물이고, 제2 서브 영역(Ⅱ)에 도핑되는 불순물의 양이 제4 서브 영역(Ⅳ)에 도핑되는 불순물의 양보다 적으므로, 제2 서브 영역(Ⅱ)에 형성되는 제2 게이트 구조체(도 21의 150b)의 문턱 전압은 제4 서브 영역(Ⅳ)에 형성되는 제4 게이트 구조체(도 21의 150d)의 문턱 전압보다 높을 수 있다. 도핑되는 불순물의 양이 많아질수록 트랜지스터의 문턱 전압은 낮아진다.
제1 더미 게이트 구조체(110a) 양 측의 제1 핀(F1) 내에는 제1 리세스(133a)가, 제3 더미 게이트 구조체(110c) 양 측의 제3 핀(F3) 내에는 제2 리세스(133b)가 형성될 수 있다.
도 19 및 도 20을 참조하면, 제1 및 제3 핀(F1, F3) 내에 각각 제1 및 제2 소오스/드레인 영역들(135a, 135b)을 형성할 수 있다.
제1 소오스/드레인 영역(135a)은 제1 더미 게이트 구조체(110a)의 양측에 형성되고, 제2 소오스/드레인 영역(135a)은 제3 더미 게이트 구조체(135b)의 양측에 형성될 수 있다. 제1 및 제2 리세스 영역들(133a, 133b)에 각각 에피텍셜 층을 형성하고, 불순물을 도핑시켜 제1 및 제2 소오스/드레인 영역들(135a, 135b)을 형성할 수 있다. 예를 들어, 제1 및 제2 리세스 영역들(133a, 133b) 각각에 선택적 에피텍셜 공정으로 에피텍셜층을 형성하면서 불순물(예를 들어, P형 불순물)을 인시튜(In-Situ) 도핑시켜 제1 및 제2 소오스/드레인 영역들(135a, 135b)을 형성할 수 있다. 이와는 달리, 불순물(예를 들어, P형 불순물)을 에피텍셜 층에 이온 주입하거나, 고체 소오스를 확산시켜 제1 및 제2 소오스/드레인 영역들(135a, 135b)을 형성할 수 있다.제1 및 제2 소오스/드레인 영역들(135a, 135b)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제3 핀들(F1, F3)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 및 제2 소오스/드레인 영역들(135a, 135b)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 따라서, 제1 및 제2 소오스/드레인 영역들(135a, 135b)의 상면들은 제1 및 제3 핀들(F1, F3)의 상면들보다 높을 수 있고, 제1 및 제2 소오스/드레인 영역들(135a, 135b) 각각은 스페이서(121)와 접할 수 있다.
제2 및 제4 핀(F2, F4)에서는 제1 및 제2 도핑 영역들(131a, 131b)이각각 소오스/드레인 영역이 될 수 있다.
도 1, 및 도 21 내지 도 23을 참조하면, 제1 내지 제4 더미 게이트 구조체(110a, 110b, 110c, 110d) 각각을 제1 내지 제4 게이트 구조체(150a, 150b, 150c, 150d)로 대체할 수 있다(S600).
도 19에 예시된 결과물 상에, 층간 절연막(141)을 형성할 수 있다. 층간 절연막(141)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 층간 절연막(141)은 기판(100) 상에서 제1 및 제2 소오스/드레인 영역(135a, 135b), 제1 및 제2 도핑 영역들(131a, 131b), 및 더미 게이트 구조체들(110a, 110b, 110c, 110d)을 덮을 수 있다.
이어서, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 상면들이 노출될 때까지, 층간 절연막(141)을 평탄화할 수 있다. 그 결과, 제1 내지 제4 하드 마스크들(115a, 115b, 115c, 115d))이 제거되고 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)의 상면들이 노출될 수 있다.
계속해서, 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막들(111a, 111b, 111c, 111d)을 제거할 수 있다.
제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막들(111a, 111b, 111c, 111d)을 제거함에 따라, 제1 내지 제4 핀(F1, F2, F3, F4)과 필드 분리막(101)의 일부는 노출될 수 있다.
제1 내지 제4 게이트 구조체(150a, 150b, 150c, 150d)가 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막(111a, 111b, 111c, 111d)이 제거된 부분에 형성될 수 있다.
제1 내지 제4 게이트 구조체들(150a, 150b, 150c, 150d) 각각은 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d) 중 해당 게이트 절연막, 및 제1 내지 제4 게이트 전극들(153a, 153b, 153c, 153d) 중 해당 게이트 전극을 포함할 수 있다.
제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3 중에서 적어도 하나의 물질을 포함할 수 있다.
제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 필드 분리막(101)의 상면, 및 제1 핀 내지 제4 핀들(F1, F2, F3, F4)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다.
제1 내지 제4 게이트 전극들(153a, 153b, 153c, 153d)은 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d) 상에 형성될 수 있다.
제1 및 제3 게이트 전극(153a, 153c)은 제1 일함수 조절막(155a, 155c)과 게이트 메탈들(157a, 157c)을 포함하고, 제2 및 제4 게이트 전극들(153b, 153d)은 제2 일함수 조절막들(155b, 155d)과 게이트 메탈들(157b, 157d)을 포함할 수 있다.
제1 일함수 조절막들(155a, 155c)은 제1 및 제3 게이트 절연막들(151a, 151c) 상에 형성될 수 있다.
제1 일함수 조절막들(155a, 155c)은 제1 및 제3 핀들(F1, F3)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다. 또한, 스페이서(121)의 측벽을 따라 컨포멀하게 형성될 수 있다.
제1 일함수 조절막들(155a, 155c)은 P형 일함수 조절막이고, 제1 및 제3 게이트 구조체들(150a, 150c)의 일함수를 조절한다. 제1 일함수 조절막들(155a, 155c)은 예를 들어, TiN을 포함할 수 있다.
게이트 메탈들(157a, 157c)은 제1 일함수 조절막들(155a, 155c) 상에 형성될 수 있다. 게이트 메탈들(157a, 157c)은 제1 일함수 조절막들(155a, 155c)에 의해 형성된 공간을 채울 수 있다.
게이트 메탈들(157a, 157c)은 예를 들어, W 또는 Al을 포함할 수 있다. 한펀, 제1 및 제3 게이트 전극들(153a, 153c)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
제2 일함수 조절막들(155b, 155d)은 제2 및 제4 게이트 절연막들(151b, 151d) 상에 형성될 수 있다.
제2 일함수 조절막들(155b, 155d)은 제2 및 제4 핀들(F2, F4)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다. 또한, 스페이서(121)의 측벽을 따라 컨포멀하게 형성될 수 있다.
제2 일함수 조절막들(155b, 155d)은 N형 일함수 조절막이고, 제2 및 제4 게이트 구조체들(150b, 150d)의 일함수를 조절할 수 있다. 제2 일함수 조절막들(155b, 155d)은 예를 들어, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
게이트 메탈들(157b, 157d)은 제2 일함수 조절막들(155b, 155d) 상에 형성될 수 있다. 게이트 메탈들(157b, 157d)은 제2 일함수 조절막들(155b, 155d)에 의해 형성된 공간을 채울 수 있다.
게이트 메탈들(157b, 157d)은 예를 들어, W 또는 Al을 포함할 수 있다. 한편, 제2 및 제4 게이트 전극들(153b, 153d)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
한편, 제1 및 제3 게이트 전극들(153a, 153c)은 추가적으로 제2 일함수 조절막들(155b, 155d)을 더 포함할 수 있다. 이 경우, 제2 일함수 조절막들(155b, 155d)은 제1 일함수 조절막들(155a, 155c)과 게이트 메탈들(157a, 157c) 사이에 컨포멀하게 형성될 수 있다.
제1 및 제3 게이트 전극들(153a, 153c)이 제2 일함수 조절막들(155b, 155d)을 포함하더라도, 제1 및 제3 게이트 구조체들(150a, 153c)의 일함수는 제1 일함수 조절막들(155a, 155c)이 조절할 수 있다.
도 2 내지 도 16, 도 24 내지 도 29를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 24 내지 도 29는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
구체적으로, 도 24, 도 26 및 도 28은 사시도이고, 도 25는 도 24의 E―E를 따라 절단한 단면도이고, 도 27은 도 26의 E―E를 따라 절단한 단면도이고, 도 29는 도 28의 E―E를 따라 절단한 단면도이다.
도 2 내지 도 16까지의 제조 방법은 상술한 바와 동일하므로 자세한 설명은 생략하기로 한다. 다만, 도 13 및 도 14에서는 이온 주입 공정(125)을 수행할 때, 불순물은 P형 불순물을 포함할 수 있다. 따라서, 불순물은 예를 들어, B, 또는 BF2일 수 있다.
이어서 도 24 및 도 25를 참조하면, 제1 및 제2 스크린막들(123a, 123b)을 제거할 수 있다. 이에 따라, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 양 측들의 제1 내지 제4 핀들(F1, F2, F3, F4)의 일부는 노출될 수 있다.
이어서, 제2 및 제4 서브 영역들(Ⅱ, Ⅳ)의 제2 및 제4 핀들(F2, F4)을 제거할 수 있다. 제2 및 제4 더미 게이트 구조체들(110b, 110d)이 덮지 않은 제2 및 제4 핀들(F2, F4)의 일부를 식각할 수 있다. 제2 서브 영역(Ⅱ)의 제1 도핑 영역(132a)과 제4 서브 영역(Ⅳ)의 제2 도핑 영역(132b)은 제거될 수 있된다.
P형 불순물을 제2 및 제4 핀들(F2, F4)에 도핑하더라도 P형 불순물이 도핑된 제1 및 제2 도핑 영역들(132a, 132b)을 제거하기 때문에, P형 불순물은 제2 및 제4 서브 영역(Ⅱ, Ⅳ)에 형성되는 트랜지스터들의 성능에 영향을 미치지 않는다.
한편, 제1 영역(110a)의 제1 및 제2 핀(F1, F2)에 도핑되는 불순물의 양은 제2 영역(110b)의 제3 및 제4 핀(F3, F4)에 도핑되는 불순물의 양과 다를 수 있다. 그러므로, 제1 영역(110a)에 형성되는 제1 게이트 구조체(도 28의 150a)의 문턱 전압과 제2 영역(110b)에 형성되는 제3 게이트 구조체(도 28의 150c)의 문턱 전압의 크기는 다를 수 있다.
예를 들어, 불순물은 P형 불순물이고, 제1 서브 영역(Ⅰ)에 도핑되는 불순물의 양은 제3 서브 영역(Ⅲ)에 도핑되는 불순물의 양보다 적으므로, 제1 서브 영역(Ⅰ)에 형성되는 제1 게이트 구조체(도 28의 150a)의 문턱 전압은 제3 서브 영역(Ⅲ)에 형성되는 제3 게이트 구조체(도 28의 150c)의 문턱 전압보다 높을 수 있다. 도핑되는 불순물의 양이 많아질수록 트랜지스터의 문턱 전압은 낮아진다.
제2 더미 게이트 구조체(110b) 양 측의 제2 핀(F2) 내에는 제3 리세스(133c)가, 제4 더미 게이트 구조체(110d) 양 측의 제4 핀(F4) 내에는 제4 리세스(133d)가 형성된다.
도 26 및 도 27을 참조하면, 제2 핀(F2) 내에 제3 소오스/드레인 영역(135c), 제4 핀(F4) 내에 제4 소오스/드레인 영역(135d)을 형성할 수 있다.
제3 소오스/드레인 영역(135c)은 제2 더미 게이트 구조체(110b) 양 측에 형성되고, 제4 소오스/드레인 영역(135d)은 제4 더미 게이트 구조체(110b, 110d)의 양 측에 형성될 수 있다. 제3 및 제4 리세스 영역들(133c, 133d)에 각각 에피텍셜 층을 형성하고, 불순물을 도핑시켜 제3 및 제4 소오스/드레인 영역들(135c, 135d)을 형성할 수 있다. 예를 들어, 제3 및 제4 리세스 영역들(133c, 133d) 각각에 선택적 에피텍셜 공정으로 에피텍셜층을 형성하면서 불순물(예를 들어, N형 불순물)을 인시튜(In-Situ) 도핑시켜 제3 및 제4 소오스/드레인 영역들(135c, 135d)을 형성할 수 있다. 이와는 달리, 불순물(예를 들어, N형 불순물)을 에피텍셜 층에 이온 주입하거나, 고체 소오스를 확산시켜 제3 및 제4 소오스/드레인 영역들(135c, 135d)을 형성할 수 있다.
제3 및 제4 소오스/드레인 영역(135c, 135d)은 인장 스트레스 물질을 포함할 수 있다. 제3 및 제4 소오스/드레인 영역(135c, 135d)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제3 및 제4 소오스/드레인 영역(135c, 135d)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 제3 및 제4 소오스/드레인 영역들(135c, 135d)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 따라서, 제3 및 제4 소오스/드레인 영역들(135c, 135d)의 상면들은 제2 및 제4 핀들(F2, F4)의 상면들보다 높을 수 있고, 제3 및 제4 소오스/드레인 영역들(135c, 135d)은 스페이서(121)와 접할 수 있다.
제1 및 제3 핀들(F1, F3)에서는 제1 및 제2 도핑 영역들(132a, 132b)이 각각 소오스/드레인 영역이 될 수 있다.도 28 및 도 29를 참조하면, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)을 제1 내지 제4 게이트 구조체들(150a, 150b, 150c, 150d)로 대체할 수 있다.
먼저, 도 26의 결과물 상에, 층간 절연막(141)을 형성할 수 있다. 층간 절연막(141)은 예를 들어, 실리콘 산화막일 수 있다. 층간 절연막(141)은 기판(100) 상에서 제3 및 제4 소오스/드레인 영역(135c, 135d), 제1 및 제2 도핑 영역(132a, 132b)을 덮을 수 있다.
다음으로, 제1 내지 제4 더미 게이트 구조체들(110a, 110b, 110c, 110d)의 상면들이 노출될 때까지, 층간 절연막(141)을 평탄화할 수 있다. 그 결과, 제1 내지 제4 하드 마스크(115a, 115b, 115c, 115d))가 제거되고 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)의 상면들이 노출될 수 있다.
이어서, 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막들(111a, 111b, 111c, 111d)을 제거하고 제1 내지 제4 게이트 구조체(150a, 150b, 150c, 150d)를 형성할 수 있다.
제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막(111a, 111b, 111c, 111d)을 제거함에 따라, 제1 내지 제4 핀들(F1, F2, F3, F4)과 필드 분리막(101)의 일부는 노출될 수 있다.
제1 내지 제4 게이트 구조체들(150a, 150b, 150c, 150d)은 제1 내지 제4 더미 게이트 전극들(113a, 113b, 113c, 113d)과 제1 내지 제4 더미 절연막들(111a, 111b, 111c, 111d)이 제거된 부분에 형성될 수 있다.
제1 내지 제4 게이트 구조체들(150a, 150b, 150c, 150d)은 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d), 제1 내지 제4 게이트 전극들(153a, 153b, 153c, 153d)을 포함할 수 있다.
제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3 중에서 적어도 어느 하나를 포함할 수 있다.
제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d)은 필드 분리막(101), 제1 내지 제4 핀들(F1, F2, F3, F4)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다.
제1 내지 제4 게이트 전극들(153a, 153b, 153c, 153d)은 제1 내지 제4 게이트 절연막들(151a, 151b, 151c, 151d) 상에 형성될 수 있다. 제1 및 제3 게이트 전극들(153a, 153c)은 제1 일함수 조절막들(155a, 155c)과 게이트 메탈들(157a, 157c)을 포함하고, 제2 및 제4 게이트 전극들(153b, 153d)은 제2 일함수 조절막들(155b, 155d)과 게이트 메탈들(157b, 157d)을 포함할 수 있다.
제1 일함수 조절막들(155a, 155c)은 제1 및 제3 게이트 절연막들(151a, 151c) 상에 형성될 수 있다.
제1 일함수 조절막들(155a, 155c) 제1 및 제3 핀들(F1, F3)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다. 또한, 스페이서(121)의 측벽과 제1 및 제3 핀들(F1, F3)의 상면들을 따라 컨포멀하게 형성될 수 있다.
제1 일함수 조절막들(155a, 155c)은 P형 일함수 조절막이고, 제1 및 제3 게이트 구조체들(150a, 150c)의 일함수를 조절한다. 제1 일함수 조절막들(155a, 155c)은 예를 들어, TiN을 포함할 수 있다.
게이트 메탈들(157a, 157c)은 제1 일함수 조절막들(155a, 155c) 상에 형성될 수 있다. 게이트 메탈들(157a, 157c)은 제1 일함수 조절막들(155a, 155c)에 의해 형성된 공간을 채울 수 있다.
게이트 메탈들(157a, 157c)은 예를 들어, W 또는 Al을 포함할 수 있다. 제1 및 제3 게이트 전극들(153a, 153c)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
제2 일함수 조절막들(155b, 155d)은 제2 및 제4 게이트 절연막들(151b, 151d) 상에 형성될 수 있다.
제2 일함수 조절막들(155b, 155d)은 제2 및 제4 핀들(F2, F4)의 측벽들 및 상면들을 따라 컨포멀하게 형성될 수 있다. 또한, 스페이서(121)의 측벽과 제2 및 제4 핀들(F2, F4)의 상면들을 따라 컨포멀하게 형성될 수 있다.
제2 일함수 조절막들(155b, 155d)은 N형 일함수 조절막이고, 제2 및 제4 게이트 구조체들(150b, 150d)의 일함수를 조절한다. 제2 일함수 조절막들(155b, 155d)은 예를 들어, TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
게이트 메탈들(157b, 157d)은 제2 일함수 조절막들(155b, 155d) 상에 형성될 수 있다. 게이트 메탈들(157b, 157d)은 제2 일함수 조절막들(155b, 155d)에 의해 형성된 공간을 채울 수 있다.
게이트 메탈들(157b, 157d)은 예를 들어, W 또는 Al을 포함할 수 있다. 제2 및 제4 게이트 전극들(153b, 153d)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
한편, 제1 및 제3 게이트 전극들(153a, 153c)은 추가적으로 제2 일함수 조절막들(155b, 155d)을 더 포함할 수 있다. 이 경우, 제2 일함수 조절막들(155b, 155d)은 제1 일함수 조절막들(155a, 155c)과 게이트 메탈들(157a, 157c) 사이에 컨포멀하게 형성될 수 있다.
제1 및 제3 게이트 전극들(153a, 153c)이 제2 일함수 조절막들(155b, 155d)을 포함하더라도, 제1 및 제3 게이트 구조체들(150a, 153c)의 일함수는 제1 일함수 조절막들(155a, 155c)이 조절한다.
도 30 및 도 31은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 30 및 도 31은 예시적으로 SRAM을 도시하지만, 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터는 다른 반도체 장치에도 적용될 수 있다.
우선, 도 30을 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 30 및 도 31을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 및 제4 핀(340)은 일 방향으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 및 제4 게이트 전극(354)은 핀들(310, 320, 330, 340)과 교차하는 타 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극들(351~354)과, 제1 내지 제4 핀들(310, 320, 330, 340)이 교차되는 영역의 양측들에는 리세스들이 형성되고, 각 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택들(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 제2 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터이고, 본 발명의 실시예들에 따른 반도체 장치 제조 방법을 통해 형성될 수 있다.
도 32는 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 32를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따라 제조된 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1, F2, F3, F4: 핀
100: 기판 100a: 제1 영역
100b: 제2 영역 101: 필드 절연막
110a, 110b, 110c, 110d: 더미 게이트 구조체
121: 스페이서 123a, 123b: 스크린막
131a, 131b, 132a, 132b: 도핑 영역
135a, 135b, 135c, 135d: 소오스/드레인 영역
141: 층간 절연막
150a, 150b, 150c, 150d: 게이트 구조체

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판을 제공하되, 상기 제1 영역은 제1 및 제2 서브 영역, 상기 제2 영역은 제3 및 제4 서브 영역을 포함하고;
    상기 제1 및 제2 영역들 상에 상기 기판으로부터 돌출되는 형상을 갖는 제1 내지 제4 핀들을 형성하되, 상기 제1 핀은 상기 제1 서브 영역 상에, 상기 제2 핀은 상기 제2 서브 영역 상에, 상기 제3 핀은 상기 제3 서브 영역 상에, 그리고 상기 제4 핀은 상기 제4 서브 영역 상에 형성되고;
    상기 제1 내지 제4 핀들과교차하는 제1 내지 제4 더미 게이트 구조체를 형성하되, 상기 제1 더미 게이트는 상기 제1 핀 상에, 상기 제2 더미 게이트는 상기 제2 핀 상에, 상기 제3 더미 게이트는 상기 제3 핀 상에, 그리고 상기 제4 더미 게이트는 상기 제4 핀 상에 형성되고;
    상기 제1 및 제2 영역들에 동시에 이온 주입 공정을 수행하여 상기 제1 내지 제4 더미 게이트 구조체들 양 측의 상기 제1 내지 제4 핀들에 불순물을 도핑하고, 이를 통해 상기 제1 및 제2 핀들 각각에 제1 도핑 영역, 상기 제3 및 제4 핀들 각각에 제2 도핑 영역을 형성하고; 그리고,
    상기 제1 핀의 상기 제1 도핑 영역과 상기 제3 핀의 상기 제2 도핑 영역을 제거하거나, 상기 제2 핀의 상기 제1 도핑 영역과 상기 제4 핀의 상기 제2 도핑 영역을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 불순물을 도핑하기 전에,
    상기 제1 및 제2 핀들을 덮는 제1 스크린막과, 상기 제3 및 제4 핀들을 덮는 제2 스크린막을 형성하고; 그리고
    상기 불순물을 도핑한 후에,
    상기 제1 및 제2 스크린막들을 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 스크린막의 두께는 상기 제2 스크린막의 두께와 다른 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 도핑 영역의 두께는 상기 제2 도핑 영역의 두께보다 얇은 반도체 장치 제조 방법.
  5. 제 2항에 있어서,
    상기 제 1 핀의 1 도핑 영역과 상기 제3 핀의 제2 도핑 영역을 제거하는 것은
    상기 제1 및 제2 스크린막들을 제거한 후에,
    상기 제1 더미 게이트 구조체 양 측의 상기 제1 핀과 상기 제3 더미 게이트 구조체 양 측의 상기 제3 핀을 식각하여 각각 제1 및 제2 리세스를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 이온 주입 공정은 경사 이온 주입 공정을 포함하는 반도체 장치 제조 방법.
  7. NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고;
    상기 NMOS 영역 및 상기 PMOS 영역 상에 상기 기판 상으로 돌출되는 형상을 갖는 제1 및 제2 핀들을 형성하고;
    상기 제1 및 제2 핀들에 경사 이온 주입 공정에 의해 동시에 불순물을 주입하여 상기 제1 핀에 제1 도핑 영역, 및 상기 제2 핀에 제2 도핑 영역을 형성하고;
    상기 제1 도핑 영역 또는 상기 제2 도핑 영역을 제거하고; 그리고
    상기 제거된 부분에 에피택셜 성장에 의해 소오스/드레인 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 및 제2 도핑 영역들을 형성하기 전에,
    상기 제1 핀과 교차하는 제1 더미 게이트 및 상기 제2 핀과 교차하는 제2 더미 게이트 구조체를 형성하는 것을 더 포함하고,
    상기 제1 도핑 영역은 상기 제1 더미 게이트 구조체 양 측에 형성되고, 상기 제2 도핑 영역은 상기 제2 더미 게이트 구조체 양 측에 형성되는 반도체 장치 제조 방법.
  9. 제1 영역과 제2 영역을 포함하는 기판을 제공하고;
    상기 제1 영역에 제1 핀, 및 상기 제2 영역에 제2 핀을 형성하고;
    상기 제1 핀 상에 상기 제1 핀과 교차하는 제1 더미 게이트 구조체, 및 상기 제2 핀 상에 상기 제2 핀과 교차하는 제2 더미 게이트 구조체를 형성하고;
    상기 제1 더미 게이트 구조체 양 측의 상기 제1 핀을 덮는 제1 두께의 제1 스크린막을 형성하고;
    상기 제2 더미 게이트 구조체 양 측의 상기 제2 핀을 덮고 상기 제1 두께와는 다른 제2 두께의 제2 스크린막을 형성하고;
    상기 제1 및 제2 핀들에 동시에 이온주입 공정을 수행하고, 그리고
    상기 제1 및 제2 스크린막들을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 이온 주입 공정을 수행하는 것은, 상기 제1 및 제2 더미 게이트 구조체들 양 측들의 상기 제1 및 제2 핀들에 불순물을 도핑하는 것을 포함하는 반도체 장치 제조 방법.
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