KR20150135214A - 촬상 장치 및 촬상 표시 시스템 - Google Patents

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KR20150135214A
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야스히로 야마다
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소니 주식회사
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Abstract

본 발명의 반도체 장치는 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고, 상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다. 또한, 촬상 장치와 방사선 촬상 장치는 상기 반도체 장치랄 포함한다.

Description

촬상 장치 및 촬상 표시 시스템{IMAGE PICKUP UNIT AND IMAGE PICKUP DISPLAY SYSTEM}
우선권 표시
본 출원은, 일본 특허청에서 2013년 3월 26일에 출원된 일본 특허출원 번호 2013-063729호 및 2013년 7월 17일에 출원된 일본 특허출원 번호 2013-148273호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
기술분야
본 개시는, 예를 들면 방사선에 의거한 화상을 취득하는 촬상 장치, 및 그와 같은 촬상 장치를 구비한 촬상 표시 시스템에 관한 것이다.
각각의 화소(촬상 화소)에 광전 변환 소자를 내장하는 촬상 장치로서, 여러가지의 것이 제안되어 있다. 그와 같은 촬상 장치의 한 예로서는, 예를 들면 이른바 광학식의 터치 패널이나, 방사선 촬상 장치 등을 들 수 있다(예를 들면 특허 문헌 1 참조).
특허 문헌 1 : 일본국 특개2011-135561호 공보
상기한 바와 같은 촬상 장치에서는, 각 화소로부터 신호 전하를 판독하기 위한 스위칭 소자로서 박막 트랜지스터(TFT : Thin Film Transistor)가 사용되는데, 이 TFT의 특성 열화에 의해 신뢰성이 저하된다는 문제가 있다.
본 개시는 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 트랜지스터의 특성 열화를 억제하여 고신뢰성을 실현하는 것이 가능한 촬상 장치, 및 그와 같은 촬상 장치를 구비한 촬상 표시 시스템을 제공하는 것에 있다.
본 발명의 한 실시예에 따른 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고, 상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다. 상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가깝다. 상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제2의 게이트 전극이 순서대로 배열된 적층구조이다. 상기 제1의 실리콘 산화물층의 제1의 부분은 상기 반도체층과 물리적으로 접촉하고, 상기 제1의 실리콘 산화물층의 제2의 부분은 상기 제2의 실리콘 산화물층과 물리적으로 접촉한다. 상기 반도체층은 상기 제1의 게이트 전극과 상기 제2의 게이트 전극 사이에 배치된다. 상기 제1의 게이트 전극과 상기 반도체층 사이의 제1의 용량은 상기 제2의 게이트 전극과 상기 반도체층 사이의 제2의 용량과 같거나 더 작다. 몇몇의 실시예에 있어서, 상기 적어도 하나의 게이트 전극은, 단지 제1의 게이트 전극만을 포함한다. 제2의 실리콘 산화물층은 제1의 게이트 전극보다 기판에 더 가깝다. 상기 반도체 장치는, 상기 기판, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제1의 게이트 전극이 순서대로 배열된 적층구조이다. 상기 제1의 게이트 전극은 상기 제1의 실리콘 산화물층보다 상기 기판에 더 가깝다. 상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층이 순서대로 배열된 적층구조이다. 몇몇의 실시예에 있어서, 상기 제1의 실리콘 산화물층은 제1의 절연층의 일부이고, 상기 제1의 절연층은 제1의 실리콘 질화물층을 포함한다. 상기 제2의 실리콘 산화물층은 제2의 절연층의 일부이고, 상기 제2의 절연층은 제2의 실리콘 질화물층을 포함한다. 상기 제2의 실리콘 산화물층은 절연층의 일부이고, 상기 절연층은 실리콘 질화물층을 포함한다. 상기 반도체층은 저온 폴리실리콘 재료를 포함한다. 상기 반도체층은 미결정(microcrystal) 실리콘을 포함한다. 상기 적어도 하나의 게이트 전극은 몰리브덴, 티탄, 알루미늄, 텅스텐, 및 크롬으로 이루어지는 군(group)으로부터 선택된 적어도 하나의 재료를 포함한다.
본 발명의 한 실시예에 따른 촬상 장치는, 복수의 화소를 포함하고, 상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고, 상기 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고, 상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다. 상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가깝다.
본 발명의 한 실시예에 따른 방사선 촬상 장치는, 방사선을 방출하는 방사선원(radiation source)와, 상기 방출된 방사선의 적어도 일부를 수신 및 검출하는 촬상 장치를 포함하고, 상기 촬상 장치는, 복수의 화소를 포함하고, 상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고, 상기 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고,상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다.
본 발명의 상기 각각의 실시예의 촬상 장치 및 촬상 표시 시스템에 의하면, 각 화소로부터 방사선에 의거한 신호 전하를 판독하기 위한 트랜지스터가, 기판측으로부터 차례로 적층된, 제1의 실리콘 산화물막, 활성층과 제2의 실리콘 산화물막을 을 포함하는 반도체층, 제1 또는 제2의 실리콘 산화물막을 사이에 두고 반도체층에 대향 배치된 제1의 게이트 전극을 갖는다. 제2의 실리콘 산화물막의 두께가, 제1의 실리콘 산화물막의 두께보다 더 작아서, 반도체층상의 제2의 실리콘 산화물막 측의 계면의 상태의 영향을 경감할 수 있다. 그 결과, 트랜지스터의 특성의 열화를 억제함에 의해 높은 신뢰성을 달성할 수 있다.
본 기술은 상술한 또는 다음의 설명에 한정되지 않고, 본 기술의 요지를 일탈하지 않는 범위에서 그 밖에 다양한 구성을 취할 수 있다.
도 1은 본 개시의 한 실시의 형태에 관한 촬상 장치의 전체 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 화소 등의 상세 구성례를 도시하는 회로도.
도 3은 도 2에 도시한 트랜지스터의 구성을 도시하는 단면도.
도 4는 도 1에 도시한 행 주사부의 상세 구성례를 도시하는 블록도.
도 5는 도 1에 도시한 열 선택부의 상세 구성례를 도시하는 블록도.
도 6A는 상하 2개의 게이트 전극에 인가하는 각 게이트 전압의 전류 전압 특성에의 영향을 설명하기 위한 특성도.
도 6B는 도 6A에 도시한 특성도에서, 게이트 전압의 일부 범위를 확대한 도면.
도 7은 상하 2개의 게이트 전극에 인가하는 각 게이트 전압의 S(스레시홀드)값에의 영향을 설명하기 위한 특성도.
도 8은 실시례 1에 관한 트랜지스터의 X선 조사 전후에서의 전류 전압 특성을 도시하는 도면.
도 9는 변형례 1에 관한 트랜지스터의 구성을 도시하는 단면도.
도 10A는 실시례 1에 관한 트랜지스터의 X선 조사 전후에서의 전류 전압 특성을 도시하는 도면.
도 10B는 도 9에 도시한 트랜지스터의 X선 조사 전후에서의 전류 전압 특성을 도시하는 도면.
도 11은 실시례 1, 2의 각 경우의 임계치 전압의 시프트량을 도시하는 특성도.
도 12는 변형례 2에 관한 트랜지스터의 구성을 도시하는 단면도.
도 13은 변형례 3에 관한 트랜지스터의 구성을 도시하는 단면도.
도 14는 변형례 4에 관한 트랜지스터의 구성을 도시하는 단면도.
도 15는 변형례 5에 관한 화소 등의 구성을 도시하는 회로도.
도 16은 변형례 6에 관한 화소 등의 구성을 도시하는 회로도.
도 17은 변형례 7-1에 관한 화소 등의 구성을 도시하는 회로도.
도 18은 변형례 7-2에 관한 화소 등의 구성을 도시하는 회로도.
도 19A는 변형례 8-1에 관한 촬상 장치를 설명하기 위한 모식도.
도 19B는 변형례 8-2에 관한 촬상 장치를 설명하기 위한 모식도.
도 20은 적용례에 관한 촬상 표시 시스템의 개략 구성을 도시하는 모식도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시의 형태(제2 게이트 절연막의 반도체층 측의 실리콘 산화물층의 두께를, 제1 게이트 절연막의 실리콘 산화물층보다도 작게 한 촬상 장치의 예)
2. 변형례 1(다른 적층 구조의 제2 게이트 절연막을 갖는 트랜지스터의 예)
3. 변형례 2(다른 적층 구조의 제2 게이트 절연막을 갖는 트랜지스터의 예)
4. 변형례 3(톱 게이트형 트랜지스터의 예)
5. 변형례 4(보텀 게이트형 트랜지스터의 예)
6. 변형례 5(패시브형의 다른 화소 회로의 예)
7. 변형례 6(패시브형의 다른 화소 회로의 예)
8. 변형례 7-1, 5-2(액티브형의 화소 회로의 예)
9. 변형례 8-1, 6-2(간접 변환형 및 직접 변환형의 방사선 촬상 장치의 예)
10. 적용례(촬상 표시 시스템의 예)
(실시의 형태)
(촬상 장치(1)의 전체 구성)
도 1은, 본 개시의 한 실시의 형태에 관한 촬상 장치(촬상 장치(1))의 전체의 블록 구성을 도시하는 것이다. 촬상 장치(1)는, 예를 들면 입사하는 방사선에 의거하여 피사체의 정보를 판독하는(피사체를 촬상하는) 것이다. 이 촬상 장치(1)는, 화소부(11)를 구비함과 함께, 이 화소부(11)의 구동 회로로서, 행 주사부(13), A/D 변환부(14), 열주사부(15) 및 시스템 제어부(16)를 구비하고 있다.
(화소부(11))
화소부(11)는, 방사선에 의거하여 신호 전하를 발생시키는 것이다. 이 화소부(11)에서는, 화소(촬상 화소, 단위 화소)(20)가, 행렬형상(매트릭스형상)으로 2차원 배치되어 있고, 각 화소(20)는, 예를 들면 입사광의 광량(수광량)에 응한 전하량의 광 전하(신호 전하)를 발생하는 광전 변환 소자(후술하는 광전 변환 소자(21))를 갖고 있다. 또한, 도 1 중에 도시한 바와 같이, 이하, 화소부(11) 내에서의 수평 방향(행방향)을 「H」방향으로 하고, 수직 방향(열방향)을 「V」방향으로 하여 설명한다. 또한, 이 화소부(11)의 광 입사측에는, 예를 들면 후술하는 파장 변환층(변형례 8-1의 파장 변환층(112))이 형성되어 있고, 이 파장 변환층에서 방사선이 예를 들면 가시광으로 변환되고, 이 가시광이 화소부(20)에 입사하도록 되어 있다.
도 2는, 화소(20)의 회로 구성(이른바 패시브형의 회로 구성)을, A/D 변환부(14) 내의 후술하는 열 선택부(17)의 회로 구성과 함께 예시한 것이다. 이 패시브형의 화소(20)에는, 하나의 광전 변환 소자(21)와, 하나의 트랜지스터(22)가 마련되어 있다. 이 화소(20)에는 또한, H방향에 따라 연재되는 판독 제어선(Lread)(상세하게는 후술하는 2개의 판독 제어선(Lread1, Lread2)을 포함한다)과, V방향에 따라 연재되는 신호선(Lsig)이 접속되어 있다.
광전 변환 소자(21)는, 예를 들면 PIN(Positive Intrinsic Negative)형의 포토 다이오드 또는 MIS(Metal-Insulator-Semiconductor)형 센서로 이루어지고, 전술한 바와 같이, 입사광량에 응한 전하량의 신호 전하를 발생시킨다. 또한, 이 광전 변환 소자(21)의 캐소드는, 여기서는 축적 노드(N)에 접속되어 있다.
트랜지스터(22)는, 판독 제어선(Lread)으로부터 공급되는 행주사 신호에 응하여 온 상태가 됨에 의해, 광전 변환 소자(21)에 의해 얻어진 신호 전하(입력 전압(Vin))를 신호선(Lsig)에 출력하는 트랜지스터(판독용 트랜지스터)이다. 이 트랜지스터(22)는, 여기서는 N채널형(N형)의 전계효과 트랜지스터(FET; Field Effect Transistor)에 의해 구성되어 있다. 단, 트랜지스터(22)는 P채널형(P형)의 FET 등에 의해 구성되어 있어도 좋다.
본 실시의 형태에서는, 이 트랜지스터(22)가, 반도체층(반도체층(126))을 사이에 두고 대향 배치된 2개의 게이트(제1 게이트 전극(120A), 제2 게이트 전극(120B))을 구비한, 이른바 듀얼 게이트 구조를 갖고 있다.
도 3은, 트랜지스터(22)의 단면 구조를 도시한 것이다. 트랜지스터(22)는, 기판(110)상에, 제1 게이트 전극(120A)(제1의 게이트 전극)과, 이 제1 게이트 전극(120A)을 덮도록 형성된 제1 게이트 절연막(129)(제1의 게이트 절연막)을 갖고 있다. 제1 게이트 절연막(129)상에는, 채널층(활성층)(126a), LDD(Lightly Doped Drain)층(126b) 및 N+층(126c)을 포함하는 반도체층(126)이 마련되어 있다. 이 반도체층(126)을 덮고서, 제2 게이트 절연막(130)(제2의 게이트 절연막)이 형성되고, 제2 게이트 절연막(130)상의 제1 게이트 전극(120A)에 대향하는 영역에, 제2 게이트 전극(120B)(제2의 게이트 전극)이 배설되어 있다. 제2 게이트 전극(120B)상에는, 콘택트 홀(H1)을 갖는 제1 층간 절연막(131)이 형성되어 있고, 이 콘택트 홀(H1)을 매입하도록 소스·드레인 전극(128)이 형성되어 있다. 이들의 제1 층간 절연막(131) 및 소스·드레인 전극(128)상에는, 제2 층간 절연막(132)이 마련되어 있다.
반도체층(126)은, 예를 들면 비정질 실리콘(어모퍼스 실리콘), 미결정 실리콘 또는 다결정 실리콘(폴리실리콘) 등의 실리콘계 반도체, 바람직하게는 저온 다결정 실리콘(LTPS : Low Temperature Poly-silicon)에 의해 구성되어 있다. 또는, 산화인듐갈륨아연(InGaZnO) 또는 산화아연(ZnO) 등의 산화물 반도체에 의해 구성되어 있어도 좋다. 이 반도체층(126)에서는, 채널층(126a)과 N+층(126c)과의 사이에, 리크 전류를 저감하는 목적으로 LDD층(126b)이 형성되어 있다. 소스·드레인 전극(128)은, 소스 또는 드레인으로서 기능하고, 예를 들면 티탄(Ti), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W) 및 크롬(Cr) 등 중의 어느 하나로 이루어지는 단층막, 또는 그들 중의 2종 이상을 포함하는 적층막이다.
제1 게이트 전극(120A) 및 제2 게이트 전극(120B)은 각각, 예를 들면 몰리브덴, 티탄, 알루미늄, 텅스텐 및 크롬 등 중의 어느 하나로 이루어지는 단층막, 또는 그들 중의 2종 이상을 포함하는 적층막이다. 이들의 제1 게이트 전극(120A) 및 제2 게이트 전극(120B)은, 상술한 바와 같이 제1 게이트 절연막(129), 반도체층(126) 및 제2 게이트 절연막(130)을 끼우고, 서로 대향하여 마련되어 있다.
(게이트 절연막의 구성)
제1 게이트 절연막(129) 및 제2 게이트 절연막(130)은 각각, 예를 들면 산화실리콘(SiOx) 또는 산질화실리콘(SiON) 등의 실리콘 산화물층(산소를 포함하는 실리콘 화합물막)을 포함하여 구성되어 있다. 구체적으로는, 제1 게이트 절연막(129) 및 제2 게이트 절연막(130)은 각각, 예를 들면 산화실리콘 또는 산질화실리콘 등으로 이루어지는 단층막이든지, 또는 이와 같은 실리콘 산화물층과, 질화실리콘(SiNx)막 등의 실리콘 질화물층을 포함하는 적층막이다. 이들의 제1 게이트 절연막(129) 및 제2 게이트 절연막(130)의 어느 것에서도, 상기 실리콘 산화물층이, 반도체층(126)측에(반도체층(126)에 인접하여) 마련되어 있다. 반도체층(126)이 예를 들면 상술한 바와 같은 재료(비정질 실리콘, 미결정 실리콘, 다결정 실리콘 및 산화물 반도체)로 이루어지는 경우에는, 제조 프로세스상의 이유로부터, 반도체층(126)에 인접하여, 실리콘 산화물층이 형성된다.
제1 게이트 절연막(129) 및 제2 게이트 절연막(130)은 각각, 상기 실리콘 산화물층 및 실리콘 질화물층을 포함하는 적층막인 것이 바람직하다. 본 실시의 형태에서는, 이들의 제1 게이트 절연막(129) 및 제2 게이트 절연막(130)은 각각 적층막으로 되어 있다. 구체적으로는, 제1 게이트 절연막(129)은, 기판(110)측으로부터 차례로, 예를 들면 질화실리콘막(129A) 및 산화실리콘막(129B)을 적층한 것이다. 제2 게이트 절연막(130)은, 반도체층(126)측으로부터 차례로, 예를 들면 산화실리콘막(130A), 질화실리콘막(130B) 및 산화실리콘막(130C)을 적층한 것이다. 또한, 본 실시의 형태의 산화실리콘막(129B)이 본 개시의 「제1의 실리콘 산화물층」의 한 구체례에 상당하고, 산화실리콘막(130A)이 본 개시의 「제2의 실리콘 산화물층」의 한 구체례에 상당한다.
본 실시의 형태에서는, 상기 구성에서, 반도체층(126)상에 배치된 제2 게이트 절연막(130)의 산화실리콘막(130A)의 두께가, 제1 게이트 절연막(129)의 산화실리콘막(129B)보다도 작게 되어 있다(박막화되어 있다). 또한, 제2 게이트 절연막(130) 내의 실리콘 산화물층의 총합은, 예를 들면 제1 게이트 절연막(129) 내의 실리콘 산화물층의 총합과 동등하거나 그 이하이다.
제1 게이트 절연막(129) 및 제2 게이트 절연막(130)의 각 두께의 한 예를 든다면, 예를 들면, 제1 게이트 절연막(129)에서는, 질화실리콘막(129A)의 두께는, 예를 들면 50㎚∼100㎚이고, 산화실리콘막(129B)의 두께는 예를 들면 5㎚∼100㎚이다. 제2 게이트 절연막(130)에서는, 산화실리콘막(130A)의 두께는, 예를 들면 5㎚∼50㎚이고, 질화실리콘막(130B)의 두께는 예를 들면 50㎚∼100㎚, 산화실리콘막(130C)의 두께는 예를 들면 5㎚∼50㎚이다.
여기서, 반도체층(126) 및 제1 게이트 전극(120A) 사이의 정전 용량(게이트 용량(C1)이라고 한다)은, 제1 게이트 절연막(129)을 구성하는 각 막의 유전율 및 두께 등에 응하여 결정된다. 반도체층(126) 및 제2 게이트 전극(120B) 사이의 정전 용량(게이트 용량(C2)이라고 한다)은, 제2 게이트 절연막(130)을 구성하는 각 막의 유전율 및 두께 등에 응하여 결정된다. 한편으로, 상기한 바와 같이 반도체층(126)에는, 제조 프로세스상의 이유로부터 산화실리콘막(129B, 130A)이 인접하는데, 트랜지스터 특성의 관점(상세는 후술)에서는, 이들의 산화실리콘막(129B, 130A)의 두께는 얇은 쪽이 바람직하다. 이 때문에, 제1 게이트 절연막(129)에서는, 상기 적층 구조에서, 주로 질화실리콘막(129A)의 두께를 조정함에 의해, 게이트 용량(C1)이 설정된다. 제2 게이트 절연막(130)에서는, 상기 적층 구조에서, 주로 질화실리콘막(130B)의 두께를 조정함에 의해, 게이트 용량(C2)이 설정된다.
예를 들면, 트랜지스터(22)에서 게이트 용량(C1, C2)이 동등하게 되도록 설계되는 경우에는, 각 막의 두께는 다음과 같이 설정된다. 즉, 제1 게이트 절연막(129)에서는, 질화실리콘막(129A)이 92㎚, 산화실리콘막(129B)이 10㎚로 되어 있다. 한편, 제2 게이트 절연막(130)에서는, 산화실리콘막(130A)이 5㎚, 질화실리콘막(130B)이 92㎚, 산화실리콘막(130C)이 5㎚로 되어 있다.
또는, 트랜지스터(22)에서 게이트 용량(C1, C2)은 달라도 좋다. 단, 바람직하게는, 게이트 용량(C1, C2)이 상기한 바와 같이 동등하든지, 또는 게이트 용량(C2)이 게이트 용량(C1)보다도 커지도록 설계되어 있으면 좋다. 상세는 후술하지만, 트랜지스터(22)에서 상부(반도체층(126), 제2 게이트 절연막(130) 및 제2 게이트 전극(120B)에 대응하는 부분)의 트랜지스터 특성이, 하부(반도체층(126), 제1 게이트 절연막(129) 및 제1 게이트 전극(120A)에 대응하는 부분)의 특성에 비하여 뒤떨어지는 경향이 있다. 이 때문에, 반도체층(126)의 상하에서의 특성을 정돈하는 목적으로, 게이트 용량(C2)을 게이트 용량(C1)보다도 크게 하는 것이 바람직하다. 이 경우에는, 예를 들면 질화실리콘막(130B)의 두께를, 보다 작아지도록(예를 들면 상기 각 두께의 한 예에서, 질화실리콘막(130B)의 두께를 92㎚보다도 작아지도록) 조정하면 좋다.
또한, 본 실시의 형태에서는, 상기한 바와 같은 트랜지스터(22)의 제1 게이트 전극(120A)이 예를 들면 판독 제어선(Lread1)에 접속되고, 제2 게이트 전극(120B)이 예를 들면 판독 제어선(Lread2)에 접속되어 있다. 이에 의해, 제1 게이트 전극(120A) 및 제2 게이트 전극(120B)에는, 예를 들면 서로 동일한 전압이 인가된다(전기적으로 쇼트함에 의해 동전위로 유지된다). 단, 이들의 제1 게이트 전극(120A) 및 제2 게이트 전극(120B)을 전기적으로 별도 제어로 하여도 좋고, 예를 들면 어느 일방에 펄스 전압, 타방에 바이어스 전압을 인가하여도 좋다. 트랜지스터(22)의 소스(소스·드레인 전극(128))는, 예를 들면 신호선(Lsig)에 접속되어 있고, 드레인(소스·드레인 전극(128))은, 예를 들면 광전 변환 소자(21)의 캐소드에 축적 노드(N)를 통하여 접속되어 있다. 또한, 광전 변환 소자(21)의 애노드는, 여기서는 그라운드에 접속(접지)되어 있다.
제1 층간 절연막(131) 및 제2 층간 절연막(132)은, 예를 들면 산화실리콘, 산질화실리콘 및 질화실리콘중의 어느 하나로 이루어지는 단층막, 또는 그들 중의 2종 이상을 포함하는 적층막이다. 예를 들면, 제1 층간 절연막(131)은, 기판(110)측으로부터 차례로, 산화실리콘막(131A), 질화실리콘막(131B) 및 산화실리콘막(131C)을 적층한 것이고, 제2 층간 절연막(132)은, 예를 들면 산화실리콘 또는 질화실리콘으로 이루어진다.
(행 주사부(13))
행 주사부(13)는, 후술하는 시프트 레지스터 회로나 소정의 논리 회로 등을 포함하여 구성되어 있고, 화소부(11) 내의 복수의 화소(20)에 대해 행 단위(수평 라인 단위)로의 구동(선순차 주사)을 행하는 화소 구동부(행주사 회로)이다. 구체적으로는, 각 화소(20)의 판독 동작이나 리셋 동작 등의 촬상 동작을 예를 들면 선순차 주사에 의해 행한다. 또한, 이 선순차 주사는, 판독 제어선(Lread)을 통하여 전술한 행주사 신호를 각 화소(20)에 공급함에 의해 행해진다.
도 4는, 행 주사부(13)의 블록 구성례이다. 행 주사부(13)는, V방향에 따라 연재되는 복수의 단위 회로(230)를 갖고 있다. 또한, 여기서는, 도면 중에 도시한 4개의 단위 회로(230)에 접속된 8개의 판독 제어선(Lread)을, 위로부터 차례로, Lread(1)∼Lread(8)로서 나타내고 있다.
각 단위 회로(230)는, 예를 들면, 1 또는 복수열(여기서는 2열)의 시프트 레지스터 회로(231, 232)(도면 중의 블록 내에서는 편의상, 「S/R」로 기재 ; 이하 마찬가지)와, 4개의 AND 회로(논리곱 회로)(233A∼233D)와, 2개의 OR 회로(논리합 회로)(234A, 234B)와, 2개의 버퍼 회로(235A, 235B)를 갖고 있다. 여기서는, 한 예로서, 2열의 시프트 레지스터 회로를 갖는 구성에 관해 설명하지만, 1열의 시프트 레지스터 회로에 의해 구성되어 있어도 좋다. 단, 시프트 레지스터 회로를 2렬 이상 마련함에 의해, 상세한 기술은 하지 않지만, 1프레임 기간에서 복수회의 리셋 동작을 행할 수가 있다.
시프트 레지스터 회로(231)는, 시스템 제어부(16)로부터 공급되는 스타트 펄스(VST1) 및 클록 신호(CLK1)에 의거하여, 복수의 단위 회로(230) 전체로서, V방향으로 순차적으로 시프트하는 펄스 신호를 생성하는 회로이다. 마찬가지로, 시프트 레지스터 회로(232)는, 시스템 제어부(16)로부터 공급되는 스타트 펄스(VST2) 및 클록 신호(CLK2)에 의거하여, 복수의 단위 회로(230) 전체로서, V방향으로 순차적으로 시프트하는 펄스 신호를 생성하는 회로이다. 이에 의해, 예를 들면, 시프트 레지스터 회로(231)가, 1회째의 리셋 구동용의 펄스 신호를 생성하고, 시프트 레지스터 회로(232)가, 2회째의 리셋 구동용의 펄스 신호를 생성한다.
AND 회로(233A∼233D)에는 각각, 시프트 레지스터 회로(231, 232)로부터 출력되는 각 펄스 신호(각 출력 신호)의 유효 기간을 제어(규정)하기 위한 4종류의 이네이블 신호(EN1∼EN4)가 입력되어 있다. 구체적으로는, AND 회로(233A)에서는, 일방의 입력 단자에는 시프트 레지스터 회로(232)로부터의 펄스 신호가 입력되고, 타방의 입력 단자에는 이네이블 신호(EN1)가 입력되어 있다. AND 회로(233B)에서는, 일방의 입력 단자에는 시프트 레지스터 회로(231)로부터의 펄스 신호가 입력되고, 타방의 입력 단자에는 이네이블 신호(EN2)가 입력되어 있다. AND 회로(233C)에서는, 일방의 입력 단자에는 시프트 레지스터 회로(232)로부터의 펄스 신호가 입력되고, 타방의 입력 단자에는 이네이블 신호(EN3)가 입력되어 있다. AND 회로(233D)에서는, 일방의 입력 단자에는 시프트 레지스터 회로(231)로부터의 펄스 신호가 입력되고, 타방의 입력 단자에는 이네이블 신호(EN4)가 입력되어 있다.
OR 회로(234A)는, AND 회로(233A)로부터의 출력 신호와 AND 회로(233B)로부터의 출력 신호와의 논리합 신호(OR신호)를 생성하는 회로이다. 마찬가지로, OR 회로(234B)는, AND 회로(233C)로부터의 출력 신호와 AND 회로(233D)로부터의 출력 신호와의 논리합 신호를 생성하는 회로이다. 이와 같이 하여, 상기한 AND 회로(233A∼233D)와 OR 회로(234A, 234B)에 의해, 시프트 레지스터 회로(231, 232)로부터의 출력 신호(펄스 신호)끼리의 논리합 신호가, 각 출력 신호의 유효 기간을 제어하면서 생성된다. 이에 의해, 예를 들면 복수회의 리셋 구동을 행할 때의 구동 타이밍 등이 규정된다.
버퍼 회로(235A)는, OR 회로(234A)로부터의 출력 신호(펄스 신호)에 대한 버퍼로서 기능하는 회로이고, 버퍼 회로(235B)는, OR 회로(234B)로부터의 출력 신호에 대한 버퍼로서 기능하는 회로이다. 이들의 버퍼 회로(235A, 235B)에 의한 버퍼 후의 펄스 신호(행주사 신호)는, 판독 제어선(Lread)을 통하여, 화소부(11) 내의 각 화소(20)에 출력된다.
(A/D 변환부(14))
A/D 변환부(14)는, 복수(여기서는 4개)의 신호선(Lsig)마다 하나 마련된 복수의 열 선택부(17)를 갖고 있고, 신호선(Lsig)을 통하여 입력된 신호 전압(신호 전하에 응한 전압)에 의거하여 A/D 변환(아날로그/디지털 변환)을 행하는 것이다. 이에 의해, 디지털 신호로 이루어지는 출력 데이터(Dout)(촬상 신호)가 생성되어, 외부에 출력된다.
각 열 선택부(17)는, 예를 들면 도 5에 도시한 바와 같이, 차지 앰프(172), 용량 소자(콘덴서 또는 피드백 용량 소자 등)(C1), 스위치(SW1), 샘플 홀드(S/H) 회로(173), 4개의 스위치(SW2)를 포함하는 멀티플렉서 회로(선택 회로)(174), 및 A/D 컨버터(175)를 갖고 있다. 이들 중, 차지 앰프(172), 용량 소자(C1), 스위치(SW1), S/H 회로(173) 및 스위치(SW2)는 각각, 신호선(Lsig)마다 마련되어 있다. 멀티플렉서 회로(174) 및 A/D 컨버터(175)는, 열 선택부(17)마다 마련되어 있다.
차지 앰프(172)는, 신호선(Lsig)으로부터 판독된 신호 전하를 전압으로 변환(Q-V 변환)하기 위한 앰프(증폭기)이다. 이 차지 앰프(172)에서는, 부측(-측)의 입력 단자에 신호선(Lsig)의 일단이 접속되고, 정측(+측)의 입력 단자에는 소정의 리셋 전압(Vrst)이 입력되도록 되어 있다. 차지 앰프(172)의 출력 단자와 부측의 입력 단자와의 사이는, 용량 소자(C1)와 스위치(SW1)와의 병렬 접속 회로를 통하여 귀환 접속(피드백 접속)되어 있다. 즉, 용량 소자(C1)의 일방의 단자가 차지 앰프(172)의 부측의 입력 단자에 접속되고, 타방의 단자가 차지 앰프(172)의 출력 단자에 접속되어 있다. 마찬가지로, 스위치(SW1)의 일방의 단자가 차지 앰프(172)의 부측의 입력 단자에 접속되고, 타방의 단자가 차지 앰프(172)의 출력 단자에 접속되어 있다. 또한, 이 스위치(SW1)의 온·오프 상태는, 시스템 제어부(16)로부터 앰프 리셋 제어선(Lcarst)을 통하여 공급되는 제어 신호(앰프 리셋 제어 신호)에 의해 제어된다.
S/H 회로(173)는, 차지 앰프(172)와 멀티플렉서 회로(174)(스위치(SW2))와의 사이에 배치되어 있고, 차지 앰프(172)로부터의 출력 전압(Vca)을 일시적으로 유지하기 위한 회로이다.
멀티플렉서 회로(174)는, 열주사부(15)에 의한 주사 구동에 따라 4개의 스위치(SW2) 중의 하나가 순차적으로 온 상태로 됨에 의해, 각 S/H 회로(173)와 A/D 컨버터(175)와의 사이를 선택적으로 접속 또는 차단하는 회로이다.
A/D 컨버터(175)는, 스위치(SW2)를 통하여 입력된 S/H 회로(173)로부터의 출력 전압에 대해 A/D 변환을 행함에 의해, 상기한 출력 데이터(Dout)를 생성하여 출력하는 회로이다.
(열주사부(15))
열주사부(15)는, 예를 들면 도시하지 않은 시프트 레지스터나 어드레스 디코더 등을 포함하여 구성되어 있고, 상기한 열 선택부(17) 내의 각 스위치(SW2)를 주사하면서 순번대로 구동하는 것이다. 이와 같은 열주사부(15)에 의한 선택 주사에 의해, 신호선(Lsig)의 각각을 통하여 판독된 각 화소(20)의 신호(상기 출력 데이터(Dout))가, 순번대로 외부에 출력되도록 되어 있다.
(시스템 제어부(16))
시스템 제어부(16)는, 행 주사부(13), A/D 변환부(14) 및 열주사부(15)의 각 동작을 제어하는 것이다. 구체적으로는, 시스템 제어부(16)는, 전술한 각종의 타이밍 신호(제어 신호)를 생성하는 타이밍 제너레이터를 갖고 있고, 이 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로, 행 주사부(13), A/D 변환부(14), 열주사부(15) 및 바이어스 전압 보정부(18)의 구동 제어를 행한다. 이 시스템 제어부(16)의 제어에 의거하여, 행 주사부(13), A/D 변환부(14) 및 열주사부(15)가 각각 화소부(11) 내의 복수의 화소(20)에 대한 촬상 구동(선순차 촬상 구동)를 행함에 의해, 화소부(11)로부터 출력 데이터(Dout)가 취득되도록 되어 있다.
(작용 및 효과)
본 실시의 형태의 촬상 장치(1)에서는, 예를 들면 방사선 또는 방사선에 의거한 광이 화소부(11)에 입사하면, 각 화소(20)(여기서는, 광전 변환 소자(21))에서, 입사광에 의거한 신호 전하가 발생한다(광전 변환이 이루어진다). 이 때, 상세하게는, 축적 노드(N)에서는, 광전 변환에 의해 발생한 신호 전하의 축적에 의해, 노드 용량에 응한 전압 변화가 생긴다. 이와 같은 전압 변화에 응하여, 트랜지스터(22)의 드레인에는 입력 전압(Vin)(신호 전하에 대응한 전압)이 공급된다. 이 후, 판독 제어선(Lread)으로부터 공급되는 행주사 신호에 응하여 트랜지스터(22)가 온 상태가 되면, 상기한 신호 전하가 신호선(Lsig)에 판독된다.
이와 같이 판독된 신호 전하는, 신호선(Lsig)을 통하여 복수(여기서는4개)의 화소열마다, A/D 변환부(14) 내의 열 선택부(17)에 입력된다. 열 선택부(17)에서는, 우선, 각 신호선(Lsig)으로부터 입력되는 신호 전하마다, 차지 앰프(172) 등으로 이루어지는 차지 앰프 회로에서 Q-V 변환(신호 전하로부터 신호 전압으로의 변환)를 행한다. 뒤이어, 변환된 신호 전압(차지 앰프(172)으로부터의 출력 전압(Vca))마다, S/H 회로(173) 및 멀티플렉서 회로(174)를 통하여 A/D 컨버터(175)에서 A/D 변환을 행하여, 디지털 신호로 이루어지는 출력 데이터(Dout)(촬상 신호)를 생성한다. 이와 같이 하여, 각 열 선택부(17)로부터 출력 데이터(Dout)가 순번대로 출력되고, 외부에 전송된다(또는 도시하지 않은 내부 메모리에 입력된다).
여기서, 촬상 장치(1)에 입사한 방사선(X선) 중에는, 파장 변환되지 않고서, 화소부(11)에 누입(leak)되는 것 등이 있고, 이와 같은 방사선에 의해 트랜지스터(22)가 피폭되면, 다음과 같은 부적합이 생긴다. 즉, 트랜지스터(22)는, 제1 게이트 절연막(129) 및 제2 게이트 절연막(130)에서, 산소를 포함하는 막(산화실리콘막(129B, 130A))을 갖는다. 이와 같은 산소를 포함하는 막 내에 방사선이 입사하면, 이른바 광전 효과, 콤프턴 산란 또는 전자쌍 생성 등에 의해 막 중의 전자가 여기된다. 그 결과, 제1 게이트 절연막(129) 및 제2 게이트 절연막(130) 내에 정공이 트랩되어 쌓이고, 또한, 채널층(126a)과의 계면에도 정공이 트랩되어 쌓인다. 이에 기인하여, 트랜지스터(22)의 특성이 열화되어 버린다. 예를 들면, 임계치 전압(Vth)의 시프트나 S(스레시홀드)값의 악화 등이 생기고, 오프 전류의 증대 또는 온 전류의 감소 등의 발생 요인이 된다.
그래서, 본 실시의 형태에서는, 제2 게이트 절연막(130)의 산화실리콘막(130A)의 두께가, 제1 게이트 절연막(129)의 산화실리콘막(129B)의 두께보다도 작게 되어 있다. 이에 의해, 상기한 바와 같은 트랜지스터 특성의 열화를 효과적으로 억제할 수 있다. 이하, 그 이유에 관해 설명한다.
도 6A 및 도 6B에, 트랜지스터(22)의 게이트 전압(Vg, Vtg)에 대한 드레인 전류(소스 및 드레인사이의 전류)(Id)의 관계에 관해 나타내다. 또한, 게이트 전압(Vg)은, 제1 게이트 전극(120A)에 인가되는 전압이고, 게이트 전압(Vtg)은, 제2 게이트 전극(120B)에 인가되는 전압이다. 도 6A에는, 게이트 전압(Vg) 및 드레인 전류(Id)의 관계(특성(G1))와, 게이트 전압(Vtg)과 드레인 전류(Id)의 관계(특성(G2))과의 각각에 관해 나타낸다. 단, 특성(G1)의 측정시에는, 게이트 전압(Vtg)을 0V(그라운드)로 하여 게이트 전압(Vg)을 변화시키고, 특성(G2)의 측정시에는, 게이트 전압(Vg)을 0V(그라운드)로 하여 게이트 전압(Vtg)을 변화시키고 있다. 도 6B는, 도 6A의 일부 범위를 확대한 것이다.
도 7은, 상기 특성(G1, G2)에서 각각의 S값에 관해 도시한 것이다.
이와 같이, 게이트 전압(Vtg)을 변화시킨 경우의 특성(G2)은, 게이트 전압(Vg)을 변화시킨 경우의 특성(G1)과 비교하여 뒤떨어져 있다(특성(G1)보다도 나빠져 있다). 구체적으로는, 도 6A(도 6B) 및 도 7에 도시한 바와 같이, 게이트 전압(Vtg)을 변화시킨 경우의 쪽이, 게이트 전압(Vg)을 변화시킨 경우보다도 S값이 나빠짐을 알 수 있다. 또한, 임계치 전압도 시프트하고 있다. 이것은, 다음과 같은 이유에 의한다. 즉, 제조 프로세스에서, 제1 게이트 절연막(129), 반도체층(126) 및 제2 게이트 절연막(130)을 형성할 때에는, 기판(110)상에, 질화실리콘막(129A), 산화실리콘막(129B), 반도체층(126), 산화실리콘막(130A), 질화실리콘막(130B) 및 산화실리콘막(130C)을, 이 순서로 형성한다. 이 중, 질화실리콘막(129A), 산화실리콘막(129B) 및 반도체층(126)의 성막은, 진공 챔버 내에서 연속적으로 행하여지지만, 이 후, 제조 프로세스상, 기판(110)이 한 번 챔버 밖으로 나오게(대기에 노출되게) 된다. 예를 들면, 반도체층(126)으로서 저온 다결정 실리콘을 사용한 경우에는, 결정화(ELA : Excimer Laser Anneal) 공정을 행할 때에, 기판(110)이 한 번 챔버로부터 나오게 된다. 이 때문에, 산화실리콘막(129B)과 반도체층(126)과의 계면의 상태는 양호하게 되지만(오염 등이 생기기 어렵지만), 반도체층(126)과 산화실리콘막(130A)과의 계면의 상태는 열화되기 쉽다(오염 등이 생기기 쉽다).
이와 같이, 트랜지스터(22)에서는, 반도체층(126)의 상측의 계면(산화실리콘막(130A)과의 계면)의 상태가, 하측의 계면(산화실리콘막(129B)과의 계면)에 비하여 나쁘기 때문에, 상술한 바와 같은 정공 트랩에 의한 특성 열화가 생기기 쉽다. 그래서, 상술한 바와 같이, 제2 게이트 절연막(130)의 산화실리콘막(130A)을, 제1 게이트 절연막(129)의 산화실리콘막(129B)보다도 박막화함에 의해, 그와 같은 계면 상태의 영향을 경감하여, 특성 열화를 억제할 수 있다. 특히, 제1 게이트 전극(120A) 및 제2 게이트 전극(12B)을 쇼트시켜서(동전위로 유지하여) 구동한 경우에는, 트랜지스터(22)에서는 반도체층(126)보다도 상부의 특성이 지배적으로 되기 때문에, 산화실리콘막(130A)을 박막화함으로써, 효과적으로 트랜지스터 특성의 열화를 억제할 수 있다.
또한, 제2 게이트 절연막(130)을 상기한 바와 같은 적층막으로 함에 의해, 예를 들면 질화실리콘막(130B)의 두께를 조정하여 게이트 용량(C2)을 소망하는 값으로 설정할 수 있다. 여기서, 트랜지스터(22)에서는, 상술한 바와 같은 제조 프로세스상의 이유로부터, 반도체층(126)보다도 상부에서의 특성이 악화하기 쉽기 때문에, 게이트 용량(C2)을 게이트 용량(C1)보다도 커지도록 설정하는 것이 바람직하다. 제2 게이트 절연막(130)을 상기한 바와 같은 적층막으로 함에 의해, 질화실리콘막(130B)의 두께를 작아지는 방향으로 조정함으로써, 그와 같은 대소 관계를 갖는 게이트 용량(C1, C2)의 설정이 가능하다.
이상과 같이 본 실시의 형태에서는, 각 화소(20)로부터 방사선에 의거한 신호 전하를 판독하기 위한 트랜지스터(22)에서, 제1 게이트 전극(120A), 제1 게이트 절연막(129), 반도체층(126), 제2 게이트 절연막(130) 및 제2 게이트 전극(120B)이 이 순서로 마련되고, 제1 게이트 절연막(129)은 반도체층(126)측에 산화실리콘막(129B)을, 제2 게이트 절연막(130)은, 반도체층(126)측에 산화실리콘막(130A)을 각각 포함한다. 여기서, 제조 프로세스 과정에서는, 반도체층(126)과 제2 게이트 절연막(130)(즉 산화실리콘막(130A))과의 계면의 상태가 악화하기 쉽고, 이에 의해, 트랜지스터(22)의 특성이 열화되어 버린다. 산화실리콘막(130A)의 두께가, 산화실리콘막(129B)보다도 작음에 의해, 그와 같은 계면 상태의 악화에 의한 영향을 경감할 수 있다. 따라서, 트랜지스터의 특성 열화를 억제하여 고신뢰성을 실현하는 것이 가능해진다.
도 8은, 실시례 1(도 1의 적층 구성을 갖는 트랜지스터(22)의 X선 조사 전(누적 선량 0Gy)과 조사 후(25Gy)의 각 경우)의 전류 전압 특성을 도시한 것이다. 이와 같이, 본 실시의 형태에서는, X선 조사에 의한 특성 열화(임계치 전압 시프트 및 S값의 악화 등)을 억제할 수 있다. 또한, 도 8의 예에서는, 제1 게이트 전극(120A) 및 제2 게이트 전극(120B)의 W 길이를 2.0㎛, L 길이를 2.5㎛로 하고, 반도체층(126)에는 LDD층을 형성하였다. 또한, 소스 및 드레인 사이의 전압(Vds)을 0.1V로 하고, 제1 게이트 전극(120A) 및 제2 게이트 전극(120B)은 쇼트시켜서 서로 동전위(게이트 전압(VG)(=Vg=Vtg))로 하였다. 게이트 전압(VG)의 값은, -6V∼+6V의 범위에서 변화시켰다.
계속해서, 상기 실시의 형태의 변형례에 관해 설명한다. 또한, 상기 실시의 형태에서 구성 요소와 동일한 것에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
(변형례 1)
도 9는, 변형례 1에 관한 트랜지스터(트랜지스터(22A))의 단면 구성을 도시한 것이다. 상기 실시의 형태(도면 3의 예)에서는, 제2 게이트 절연막(제2 게이트 절연막(130))이, 반도체층(126)의 측으로부터 차례로, 산화실리콘막(130A), 질화실리콘막(130B) 및 산화실리콘막(130C)을 적층한 3층 적층막으로 하였지만, 제2 게이트 절연막의 적층 구조는 이것으로 한정되는 것이 아니다. 예를 들면, 본 변형례의 트랜지스터(22A)의 제2 게이트 절연막(제2 게이트 절연막(230))과 같이, 반도체층(126)의 측으로부터 차례로 산화실리콘막(130A) 및 질화실리콘막(130B)을 적층한 2층 구조라도 좋다. 반도체층(126)에 인접하여 형성된 산화실리콘막(130A)이, 산화실리콘막(129B)보다도 박막화되어 있으면, 상기 실시의 형태와 동등한 효과를 얻을 수 있다.
도 10A는, 상술한 실시례 1의 전류 전압 특성(도 8에 도시한 것과 같음), 도 10B는, 본 변형례의 트랜지스터(22A)(실시례 2)의 전류 전압 특성을 각각 도시한 것이다. 또한, 도 10B에서 측정 조건은, 도 8의 경우와 마찬가지로 하였다. 또한, 도 11은, 실시례 1, 2의 각 전류 전압 특성에서, X선 25Gy 조사 후의 임계치 전압(Vth)의 시프트량(ΔVth)을 도시한 것이다. 단, 임계치 전압(Vth)은, 전류(Id)를 1.0×10-13(A)로 한 경우를 기준으로 한 것이다. 도 10B 및 도 11에 도시한 바와 같이, 본 변형례의 트랜지스터(22A)에서도, 상기 실시의 형태의 트랜지스터(22)와 마찬가지로 특성 열화가 생기기 어렵게 되어 있음을 알 수 있다. 환언하면, 반도체층(126)에 인접하지 않은 산화실리콘막(130C)은, 트랜지스터 특성에 영향을 주기 어렵다고 말할 수 있다. 이것으로부터도, 제2 게이트 절연막(230) 중, 반도체층(126)에 인접하는 산화실리콘막(130A)을 박막화하는 것이 특성 열화를 유효하게 억제하는 수단임을 알 수 있다.
(변형례 2)
도 12는, 변형례 2에 관한 트랜지스터(트랜지스터(22B))의 단면 구성을 도시한 것이다. 상기 변형례 1에서는, 제2 게이트 절연막을 2층 구조로 하였지만, 본 변형례와 같이, 반도체층(126)상에, 산화실리콘막의 단층막으로 이루어지는 제2 게이트 절연막(230A)이 마련되어 있어도 좋고. 이와 같이, 제2 게이트 절연막(230A)을 산화실리콘막의 단층 구조로 한 경우라도, 상기 실시의 형태와 동등한 효과를 얻을 수 있다. 또한, 단층 구조로 함에 의해, 게이트 용량(C2)이 커지기 때문에, 게이트 용량(C2)을 게이트 용량(C1)보다도 커지도록 제어하기 쉽게 된다.
(변형례 3)
도 13은, 변형례 3에 관한 트랜지스터의 단면 구성을 도시한 것이다. 상기 실시의 형태에서는, 듀얼 게이트형의 소자 구조를 예시하였지만, 본 개시의 트랜지스터는, 본 변형례와 같은 톱 게이트형의 소자 구조라도 좋다. 본 변형례의 소자 구조는, 예를 들면 기판(110)측으로부터 차례로, 질화실리콘막(129A), 산화실리콘막(129B), 반도체층(126), 제1 게이트 절연막(134) 및 제1 게이트 전극(120A)을 갖고 있다. 제1 게이트 절연막(134)은, 예를 들면 상기 실시의 형태의 제2 게이트 절연막(130)과 같은 적층 구조를 갖고 있다. 또한, 제1 게이트 절연막(134) 및 제1 게이트 전극(120A)상에는, 제1 층간 절연막(133)이 형성되어 있고, 이 제1 층간 절연막(133)과 제1 게이트 절연막(134)을 관통하는 콘택트 홀(H1)이 형성되어 있다. 제1 층간 절연막(133)상에는, 콘택트 홀(H1)을 매입하도록 소스·드레인 전극(128)이 마련되어 있다. 제1 층간 절연막(133)은, 제1 게이트 전극(120A)의 측으로부터 차례로, 예를 들면 산화실리콘막(133A), 질화실리콘막(133B) 및 산화실리콘막(133C)을 갖는 적층막이다. 제1 층간 절연막(133) 및 소스·드레인 전극(128)을 덮도록, 제2 층간 절연막(132)이 형성되어 있다.
본 변형례에서도, 산화실리콘막(130A)이 산화실리콘막(129B)보다도 작은 두께를 갖고 있고, 상기 실시의 형태와 동등한 효과를 얻을 수 있다.
또한, 본 변형례에서도, 제1 게이트 절연막(134)의 적층 구조는 상기한 것으로 한정되지 않고, 실리콘 산화물층을 포함하여 있으면, 2층 구조라도 좋고, 실리콘 산화물의 단층막이라도 좋다.
(변형례 4)
도 14는, 변형례 4에 관한 트랜지스터의 단면 구성을 도시한 것이다. 상기 실시의 형태에서는, 듀얼 게이트형의 소자 구조를 예시하였지만, 본 개시의 트랜지스터는, 본 변형례와 같은 보텀 게이트형의 소자 구조라도 좋다. 본 변형례의 소자 구조는, 예를 들면 기판(110)측으로부터 차례로, 제1 게이트 전극(120A), 제1 게이트 절연막(129), 반도체층(126) 및 산화실리콘막(130A)을 갖고 있다. 또한, 산화실리콘막(130A)상에는, 예를 들면 질화실리콘막(135A) 및 산화실리콘막(135B)이 적층되어 있고, 이들의 산화실리콘막(130A), 질화실리콘막(135A) 및 산화실리콘막(135B)이 제1 층간 절연막(135)을 구성하고 있다. 이 제1 층간 절연막(135)을 관통하여 콘택트 홀(H1)이 형성되어 있다. 제1 층간 절연막(135)상에는, 콘택트 홀(H1)을 매입하도록 소스·드레인 전극(128)이 마련되어 있다.
본 변형례에서도, 산화실리콘막(130A)이 산화실리콘막(129B)보다도 작은 두께를 갖고 있고, 상기 실시의 형태와 동등한 효과를 얻을 수 있다.
(변형례 5)
도 15는, 변형례 5에 관한 화소(화소(20A))의 회로 구성을, 상기 실시의 형태에서 설명한 차지 앰프 회로(171)의 회로 구성례와 함께 도시한 것이다. 본 변형례의 화소(20A)는, 실시의 형태의 화소(20)와 마찬가지로 이른바 패시브형의 회로 구성이 되어 있고, 하나의 광전 변환 소자(21)와 하나의 트랜지스터(22)를 갖고 있다. 또한, 이 화소(20A)에는 H방향에 따라 연재되는 판독 제어선(Lread)(Lread1, Lread2)과, V방향에 따라 연재되는 신호선(Lsig)이 접속되어 있다.
단, 본 변형례의 화소(20A)에서는, 상기 실시의 형태의 화소(20)와는 달리, 광전 변환 소자(21)의 애노드가 축적 노드(N)에 접속되고, 캐소드가 그라운드(접지)에 접속되어 있다. 이와 같이, 화소(20A)에서 광전 변환 소자(21)의 애노드에 축적 노드(N)가 접속되도록 하여도 좋고, 이와 같이 구성한 경우라도, 상기 실시의 형태의 촬상 장치(1)와 같은 효과를 얻는 것이 가능하다.
(변형례 6)
도 16은, 변형례 6에 관한 화소(화소(20B))의 회로 구성을, 상기 실시의 형태에서 설명한 차지 앰프 회로(171)의 회로 구성례와 함께 도시한 것이다. 본 변형례의 화소(20B)는, 실시의 형태의 화소(20)와 마찬가지로 이른바 패시브형의 회로 구성을 가지며, 하나의 광전 변환 소자(21)를 가짐과 함께, H방향에 따라 연재되는 판독 제어선(Lread1, Lread2)과, V방향에 따라 연재되는 신호선(Lsig)에 접속되어 있다.
단, 본 변형례에서는, 화소(20B)가, 2개의 트랜지스터(22)를 갖고 있다. 이들 2개의 트랜지스터(22)는, 서로 직렬로 접속되어 있다(일방의 소스 또는 드레인과 타방의 소스 또는 드레인이 전기적으로 접속되어 있다. 또한, 각 트랜지스터(22)에서 각 일방의 게이트가 판독 제어선(Lread1)에 접속되고, 각 타방의 게이트가 판독 제어선(Lread2)에 접속되어 있다. 이와 같이 하나의 화소(20B)에 2개의 트랜지스터(22)를 마련함에 의해, 오프 리크를 저감시킬 수 있다.
이와 같이, 화소(20B) 내에 직렬 접속시킨 2개의 트랜지스터(22)를 마련하여도 좋고, 이 경우에도, 상기 실시의 형태와 동등한 효과를 얻을 수 있다. 또한, 3개 이상의 트랜지스터를 직렬 접속시켜도 좋다.
(변형례 7-1 및 7-2)
도 17은, 변형례 7-1에 관한 화소(화소(20C))의 회로 구성을, 이하 설명하는 차지 앰프 회로(171A)의 회로 구성례와 함께 도시한 것이다. 또한, 도 18은, 변형례 7-2에 관한 화소(화소(20D))의 회로 구성을, 차지 앰프 회로(171A)의 회로 구성례와 함께 도시한 것이다. 이들의 변형례 7-1, 7-2에 관한 화소(20C, 20D)는 각각, 지금까지 설명한 화소(20, 20A, 20B)와는 달리, 이른바 액티브형의 화소 회로를 갖고 있다.
이 액티브형의 화소(20C, 20D)에는, 하나의 광전 변환 소자(21)와, 3개의 트랜지스터(22, 23, 24)가 마련되어 있다. 이들의 화소(20C, 20D)에는 또한, H방향에 따라 연재되는 판독 제어선(Lread)(Lread1, Lread2) 및 리셋 제어선(Lrst) 과, V방향에 따라 연재되는 신호선(Lsig)이 접속되어 있다.
화소(20C, 20D)에서는 각각, 트랜지스터(22)의 게이트가 판독 제어선(Lread)에 접속되고, 소스가 신호선(Lsig)에 접속되고, 드레인이, 소스 팔로워 회로를 구성하는 트랜지스터(23)의 드레인에 접속되어 있다. 트랜지스터(23)의 소스는 전원(VDD)에 접속되고, 게이트는, 축적 노드(N)를 통하여, 광전 변환 소자(21)의 캐소드(도면 17의 예) 또는 애노드(도면 18의 예)와, 리셋용 트랜지스터로서 기능하는 트랜지스터(24)의 드레인에 접속되어 있다. 트랜지스터(24)의 게이트는 리셋 제어선(Lrst)에 접속되고, 소스에는 리셋 전압(Vrst)이 인가되도록 되어 있다. 변형례 7-1에서는, 광전 변환 소자(21)의 애노드가 그라운드에 접속되고, 변형례 7-2에서는, 광전 변환 소자(21)의 캐소드가 그라운드에 접속되어 있다.
또한, 이들의 변형례 7-1, 7-2에서 차지 앰프 회로(171A)는, 전술한 차지 앰프 회로(171)에서의 차지 앰프(172), 용량 소자(C1) 및 스위치(SW1)에 대신하여, 앰프(176) 및 정전류원(177)을 마련한 것이다. 앰프(176)에서는, 정측의 입력 단자에는 신호선(Lsig)이 접속됨과 함께, 부측의 입력 단자와 출력 단자가 서로 접속되고, 볼티지 팔로워 회로가 형성되어 있다. 또한, 신호선(Lsig)의 일단측에는 정전류원(177)의 일방의 단자가 접속되고, 이 정전류원(177)의 타방의 단자에는 전원(VSS)이 접속되어 있다.
(변형례 8-1 및 8-2)
도 19A 및 도 19B는 각각, 변형례 8-1, 8-2에 관한 화소부(11)의 개략 구성을 모식적으로 도시하는 것이다. 상기 실시의 형태의 촬상 장치(1)가, 방사선 촬상 장치인 경우에는, 화소부(11)는, 이들의 변형례 8-1, 8-2의 어느 하나의 구성을 갖고 있다.
도 19A에 도시한 변형례 8-1에 관한 화소부(11)는, 이른바 간접 변환형의 방사선 촬상 장치에 적용되는 것이고, 화소부(11)상(上)(수광면측)에, 파장 변환층(112)을 갖고 있다. 파장 변환층(112)은, 방사선(Rrad)(α선, β선, γ선, X선 등)을, 화소부(11)의 광전 변환 소자(21)의 감도역의 파장으로 변환하는 것이고, 이에 의해 화소부(11)에서는, 방사선(Rrad)에 의거한 정보를 판독하는 것이 가능해진다. 파장 변환층(112)은, 예를 들면 X선 등의 방사선을 가시광으로 변환하는 형광체(예를 들면, 신틸레이터)로 이루어진다. 이 파장 변환층(112)은, 예를 들면 유기 평탄화 막, 또는 스핀 온 글라스 재료 등으로 이루어지는 평탄화막과, 형광체막을 적층한 것이다. 형광체막은, 예를 들면 CsI(Tl 첨가), Gd2O2S, BaFX(X는 Cl, Br, I 등), NaI 또는 CaF2 등으로 이루어진다.
도 19B에 도시한 변형례 8-2에 관한 화소부(11)는, 이른바 직접 변환형의 방사선 촬상 장치에 적용되는 것이고, 이 경우, 화소부(11)가, 입사한 방사선(Rrad)을 흡수하여 전기 신호로 변환하는 기능을 갖는다. 본 변형례의 화소부(11)는, 예를 들면, 어모퍼스 셀렌(a-Se) 반도체나, 카드뮴텔루르(CdTe) 반도체 등에 의해 구성되어 있다. 또한, 이 직접 변환형의 경우의 화소(20)의 회로 구성은, 도 2에 도시한 각 요소 중 광전 변환 소자(21)를 용량으로 치환한 것과 등가이다.
상기한 바와 같은 간접 변환형 또는 직접 변환형의 방사선 촬상 장치는, 방사선(Rrad)에 의거하여 전기 신호를 얻는, 다양한 종류의 촬상 장치로서 이용된다. 예를 들면, 의료용의 X선 촬상 장치(Digital Radiography 등), 공항 등에서 사용되는 휴대물 검사용의 X선 촬영 장치, 공업용 X선 촬상 장치(예를 들면, 컨테이너 내의 위험물 등의 검사를 행하는 장치) 등에 적용 가능하다.
(적용례)
계속해서, 상기 실시의 형태 및 변형례에 관한 촬상 장치는, 이하에 설명하는 바와 같은 촬상 표시 시스템에 적용하는 것도 가능하다.
도 20은, 적용례에 관한 촬상 표시 시스템(촬상 표시 시스템(5))의 개략 구성례를 모식적으로 도시하는 것이다. 촬상 표시 시스템(5)은, 상기 실시의 형태 등에 관한 화소부(11) 등을 갖는 촬상 장치(1)와, 화상 처리부(52)와, 표시 장치(4)를 구비하고 있고, 이 예에서는 방사선을 이용한 촬상 표시 시스템(방사선 촬상 표시 시스템)으로 되어 있다.
화상 처리부(52)는, 촬상 장치(1)로부터 출력되는 출력 데이터(Dout)(촬상 신호)에 대해 소정의 화상 처리를 시행함에 의해, 화상 데이터(D1)를 생성하는 것이다. 표시 장치(4)는, 화상 처리부(52)에서 생성된 화상 데이터(D1)에 의거한 화상 표시를, 소정의 모니터 화면(40)상에서 행하는 것이다.
이 촬상 표시 시스템(5)에서는, 촬상 장치(1)(여기서는 방사선 촬상 장치)가, 광원(여기서는 X선원 등의 방사선원)(51)으로부터 피사체(50)를 향하여 조사된 조사광(여기서는 방사선)에 의거하여, 피사체(50)의 화상 데이터(Dout)를 취득하고, 화상 처리부(52)에 출력한다. 화상 처리부(52)는, 입력된 화상 데이터(Dout)에 대해 상기한 소정의 화상 처리를 시행하고, 그 화상 처리 후의 화상 데이터(표시 데이터)(D1)를 표시 장치(4)에 출력한다. 표시 장치(4)는, 입력된 화상 데이터(D1)에 의거하여, 모니터 화면(40)상에 화상 정보(촬상 화상)를 표시한다.
이와 같이, 본 적용례의 촬상 표시 시스템(5)에서는, 촬상 장치(1)에서 피사체(50)의 화상을 전기 신호로서 취득 가능하기 때문에, 취득한 전기 신호를 표시 장치(4)에 전송함에 의해 화상 표시를 행할 수가 있다. 즉, 종래와 같은 방사선 사진 필름을 이용하는 일 없이, 피사체(50)의 화상을 관찰하는 것이 가능해지고, 또한, 동화 촬영 및 동화 표시에도 대응하는 것이 가능해진다.
또한, 본 적용례에서는, 촬상 장치(1)가 방사선 촬상 장치로서 구성되어 있고, 방사선을 이용한 촬상 표시 시스템으로 되어 있는 경우를 예로 들어 설명하였지만, 본 개시의 촬상 표시 시스템은, 다른 방식의 촬상 장치를 이용하는 것에도 적용하는 것이 가능하다.
이상, 실시의 형태, 변형례 및 적용례를 들었지만, 본 개시 내용은 이들의 실시의 형태 등으로 한정되지 않고, 여러가지의 변형이 가능하다. 예를 들면, 상기 실시의 형태 등에서는, 제1, 제2의 게이트 절연막으로서, 1∼3개의 절연막을 적층한 것을 예시하였지만, 제1, 제2의 게이트 절연막이 4개 이상의 절연막을 적층한 것이라도 좋다. 어떤 적층 구조라도, 제2의 게이트 절연막 중 반도체층측에 실리콘 산화물층이 마련되고, 또한 이 실리콘 산화물층이, 제1 게이트 절연막에서의 실리콘 산화막보다도 박막화되어 있으면, 본 개시의 효과를 얻을 수 있다.
또한, 상기 실시의 형태 등의 화소부에서의 화소의 회로 구성은, 상기 실시의 형태 등으로 설명하는 것(화소(20, 20A∼20D)의 회로 구성)으로는 한정되지 않고, 다른 회로 구성이라도 좋다. 마찬가지로, 행 주사부나 열 선택부 등의 회로 구성에 대해서도, 상기 실시의 형태 등으로 설명한 것으로는 한정되지 않고, 다른 회로 구성이라도 좋다.
또한, 상기 실시의 형태 등으로 설명한 화소부, 행 주사부, A/D 변환부(열 선택부) 및 열주사부 등은 각각, 예를 들면 동일 기판상에 형성되어 있도록 하여도 좋다. 구체적으로는, 예를 들면 저온 다결정 실리콘 등의 다결정 반도체를 이용함에 의해, 이들의 회로 부분에서의 스위치 등도 동일 기판상에 형성할 수 있도록 된다. 이 때문에, 예를 들면 외부의 시스템 제어부로부터의 제어 신호에 의거하여, 동일 기판상에서의 구동 동작을 행하는 것이 가능해지고, 협액자화(3변 프리 액자 구조)나 배선 접속할 때의 신뢰성 향상을 실현할 수 있다.
또한, 본 개시는 이하와 같은 구성을 취하는 것도 가능하다.
(1) 본 발명의 한 실시예에 따른 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고, 상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다.
(2) 상기 (1)의 반도체 장치에 있어서, 상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가깝다.
(3) 상기 (2)의 반도체 장치에 있어서, 상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제2의 게이트 전극이 순서대로 배열된 적층구조이다.
(4) 상기 (2)의 반도체 장치에 있어서, 상기 제1의 실리콘 산화물층의 제1의 부분은 상기 반도체층과 물리적으로 접촉하고, 상기 제1의 실리콘 산화물층의 제2의 부분은 상기 제2의 실리콘 산화물층과 물리적으로 접촉한다.
(5) 상기 (2)의 반도체 장치에 있어서, 상기 반도체층은 상기 제1의 게이트 전극과 상기 제2의 게이트 전극 사이에 배치된다.
(6) 상기 (5)의 반도체 장치에 있어서, 상기 제1의 게이트 전극과 상기 반도체층 사이의 제1의 용량은 상기 제2의 게이트 전극과 상기 반도체층 사이의 제2의 용량과 같거나 더 작다.
(7) 상기 (1)의 반도체 장치에 있어서, 상기 적어도 하나의 게이트 전극은, 단지 제1의 게이트 전극만을 포함한다.
(8) 상기 (7)의 반도체 장치에 있어서, 제2의 실리콘 산화물층은 제1의 게이트 전극보다 기판에 더 가깝다.
(9) 상기 (8)의 반도체 장치에 있어서, 상기 반도체 장치는, 상기 기판, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제1의 게이트 전극이 순서대로 배열된 적층구조이다.
(10) 상기 (7)의 반도체 장치에 있어서, 상기 제1의 게이트 전극은 상기 제1의 실리콘 산화물층보다 상기 기판에 더 가깝다.
(11) 상기 (10)의 반도체 장치에 있어서, 상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층이 순서대로 배열된 적층구조이다.
(12) 상기 (1)의 반도체 장치에 있어서, 상기 제1의 실리콘 산화물층은 제1의 절연층의 일부이고, 상기 제1의 절연층은 제1의 실리콘 질화물층을 포함한다.
(13) 상기 (12)의 반도체 장치에 있어서, 상기 제2의 실리콘 산화물층은 제2의 절연층의 일부이고, 상기 제2의 절연층은 제2의 실리콘 질화물층을 포함한다.
(14) 상기 (1)의 반도체 장치에 있어서, 상기 제2의 실리콘 산화물층은 절연층의 일부이고, 상기 절연층은 실리콘 질화물층을 포함한다.
(15) 상기 (1)의 반도체 장치에 있어서, 상기 반도체층은 저온 폴리실리콘 재료를 포함한다.
(16) 상기 (1)의 반도체 장치에 있어서, 상기 반도체층은 미결정(microcrystal) 실리콘을 포함한다.
(17) 상기 (1)의 반도체 장치에 있어서, 상기 적어도 하나의 게이트 전극은 몰리브덴, 티탄, 알루미늄, 텅스텐, 및 크롬으로 이루어지는 군(group)으로부터 선택된 적어도 하나의 재료를 포함한다.
(18) 촬상 장치는, 복수의 화소를 포함하고, 상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고, 상기 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고, 상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다.
(19) 상기 (18)의 촬상 장치에 있어서, 상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가깝다.
(20) 방사선 촬상 장치는, 방사선을 방출하는 방사선원(radiation source)와, 상기 방출된 방사선의 적어도 일부를 수신 및 검출하는 촬상 장치를 포함하고, 상기 촬상 장치는, 복수의 화소를 포함하고, 상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고, 상기 반도체 장치는, 기판과, 적어도 하나의 게이트 전극과, 제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고,상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고, 상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함한다.
또한, 본 개시는 이하와 같은 구성을 취하는 것도 가능하다.
(A) 방사선에 의거한 신호 전하를 발생하는 복수의 화소와, 상기 복수의 화소로부터 상기 신호 전하를 판독하기 위한 전계효과형의 트랜지스터를 구비하고, 상기 트랜지스터는, 기판측으로부터 차례로 적층된, 제1의 실리콘 산화물층, 활성층을 포함하는 반도체층 및 제2의 실리콘 산화물층과, 상기 제1 또는 제2의 실리콘 산화막을 사이에 두고 상기 반도체층에 대향 배치된 제1의 게이트 전극을 가지며, 상기 제2의 실리콘 산화물층의 두께는, 상기 제1의 실리콘 산화물층의 두께보다도 작은 촬상 장치.
(B) 상기 (A)의 촬상 장치에 있어서, 상기 트랜지스터는, 상기 기판상에, 상기 제1의 게이트 전극과, 상기 제1의 실리콘 산화물층을 포함하는 제1의 게이트 절연막과, 상기 반도체층과, 상기 제2의 실리콘 산화물층을 포함하는 제2의 게이트 절연막과, 제2의 게이트 전극을 이 순서로 갖는다.
(C) 상기 (B)의 촬상 장치에 있어서, 상기 제1 및 제2의 게이트 절연막 중 적어도 일방이, 실리콘 질화물층을 포함하는 적층막이다.
(D) 상기 (C)의 촬상 장치에 있어서, 상기 제2의 게이트 절연막은, 상기 제2의 실리콘 산화물층 및 상기 실리콘 질화물층을 포함하는 적층막이다.
(E) 상기 (D)의 촬상 장치에 있어서, 상기 제2의 게이트 절연막은, 상기 반도체층측으로부터 차례로, 상기 제2의 실리콘 산화물층, 상기 실리콘 질화물층 및 제3의 실리콘 산화물층을 포함한다.
(F) 상기 (D)의 촬상 장치에 있어서, 상기 제2의 게이트 절연막은, 상기 반도체층측으로부터 차례로, 상기 제2의 실리콘 산화물층 및 상기 실리콘 질화물층을 적층한다.
(G) 상기 (B) 또는 (C)의 촬상 장치에 있어서, 상기 제2의 게이트 절연막은, 상기 제2의 실리콘 산화물층으로 이루어진다.
(H) 상기 (B) 내지 상기 (G)의 촬상 장치에 있어서, 상기 제2의 게이트 전극 및 상기 반도체층 사이의 정전 용량은, 상기 제1의 게이트 전극 및 상기 반도체층 사이의 정전 용량과 동등하거나 그 이상으로 설정된다.
(I) 상기 (B) 내지 상기 (G)의 촬상 장치에 있어서, 상기 제2의 게이트 절연막상에, 실리콘 산화물층을 포함하는 층간 절연막을 또한 구비한다.
(J) 상기 (A)의 촬상 장치에 있어서, 상기 트랜지스터는, 상기 기판측으로부터 차례로, 상기 제1의 실리콘 산화물층, 상기 반도체층, 상기 제2의 실리콘 산화물층 및 상기 제1 게이트 전극을 갖는다.
(K) 상기 (A)의 촬상 장치에 있어서, 상기 트랜지스터는, 상기 기판측으로부터 차례로, 상기 제1 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층 및 상기 제2의 실리콘 산화물층을 갖는다.
(L) 상기 (A) 내지 (K)의 촬상 장치에 있어서, 상기 반도체층은, 다결정 실리콘, 미결정 실리콘, 비결정 실리콘 또는 산화물 반도체를 포함한다.
(M) 상기 (A) 내지 (L)의 촬상 장치에 있어서, 상기 반도체층은, 저온 다결정 실리콘을 포함한다.
(N) 상기 (A) 내지 (M)의 촬상 장치에 있어서, 상기 복수의 화소 각각은 광전 변환 소자를 가지며, 상기 복수의 화소의 광 입사측에, 상기 방사선을 상기 광전 변환 소자의 감도역의 파장으로 변환하는 파장 변환층을 구비한다.
(0) 상기 (N)의 촬상 장치에 있어서, 상기 광전 변환 소자는, PIN형의 포토 다이오드 또는 MIS형 센서로 이루어진다.
(P) 상기 (A) 내지 (M)의 촬상 장치에 있어서, 상기 복수의 화소는 각각, 상기 방사선을 흡수하여 상기 신호 전하를 발생시킨다.
(Q) 상기 (A) 내지 (P)의 촬상 장치에 있어서, 상기 방사선은 X선이다.
(R) 촬상 장치와, 이 촬상 장치에 의해 얻어진 촬상 신호에 의거한 화상 표시를 행하는 표시 장치를 구비하고, 상기 촬상 장치는, 방사선에 의거한 신호 전하를 발생하는 복수의 화소와, 상기 복수의 화소로부터 상기 신호 전하를 판독하기 위한 전계효과형의 트랜지스터를 구비하고, 상기 트랜지스터는, 기판측으로부터 차례로 적층된, 제1의 실리콘 산화물층, 활성층을 포함하는 반도체층 및 제2의 실리콘 산화물층과, 상기 제1 또는 제2의 실리콘 산화막을 사이에 두고 상기 반도체층에 대향 배치된 제1의 게이트 전극을 가지며, 상기 제2의 실리콘 산화물층의 두께는, 상기 제1의 실리콘 산화물층의 두께보다도 작은 촬상 표시 시스템.
이상, 본 발명의 실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이 실시예에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경 등이 있더라도 본 발명에 포함된다.
1 : 촬상 장치
11 : 화소부
13 : 행 주사부
230 : 단위 회로
231, 232 : 시프트 레지스터 회로(S/R)
235A, 235B : 버퍼 회로
233A∼233D : AND 회로
234A, 234B : OR 회로
14 : A/D 변환부
15 : 열주사부
16 : 시스템 제어부
17 : 열 선택부
171, 171A : 차지 앰프 회로
172 : 차지 앰프
173 : S/H 회로
174 : 멀티플렉서 회로
175 : A/D 컨버터
176 : 앰프
177 : 정전류원
20, 20A∼20C : 화소(촬상 화소)
21 : 광전 변환 소자
22, 23, 24 : 트랜지스터
110 : 기판
120A : 제1 게이트 전극,
120B : 제2 게이트 전극
129 : 제1 게이트 절연막
129A, 130B : 질화실리콘막
129B, 130A, 130C : 산화실리콘막
126 : 반도체층
130, 230, 230A : 제2 게이트 절연막
131 : 제1 층간 절연막
132 : 제2 층간 절연막
112 : 파장 변환층
4 : 표시 장치
40 : 모니터 화면
5 : 촬상 표시 시스템
50 : 피사체
51 : 광원(방사선원)
52 : 화상 처리부
Lsig : 신호선
Lread, Lread1, Lread2 : 판독 제어선
Lrst : 리셋 제어선
Lcarst : 앰프 리셋 제어선
Dout : 출력 데이터
N : 축적 노드
SW1 : 스위치
C1, C2 : 게이트 용량
Rrad : 방사선

Claims (20)

  1. 반도체 장치에 있어서,
    기판과,
    적어도 하나의 게이트 전극과,
    제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고,
    상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고,
    상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가까운 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제2의 게이트 전극이 순서대로 배열된 적층 구조인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1의 실리콘 산화물층의 제1의 부분은 상기 반도체층과 물리적으로 접촉하고, 상기 제1의 실리콘 산화물층의 제2의 부분은 상기 제2의 실리콘 산화물층과 물리적으로 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 반도체층은 상기 제1의 게이트 전극과 상기 제2의 게이트 전극 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1의 게이트 전극과 상기 반도체층 사이의 제1의 용량은 상기 제2의 게이트 전극과 상기 반도체층 사이의 제2의 용량과 같거나 더 작은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 적어도 하나의 게이트 전극은, 단지 제1의 게이트 전극만을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2의 실리콘 산화물층은 제1의 게이트 전극보다 기판에 더 가까운 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체 장치는, 상기 기판, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층, 및 상기 제1의 게이트 전극이 순서대로 배열된 적층구조인 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1의 게이트 전극은 상기 제1의 실리콘 산화물층보다 상기 기판에 더 가까운 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 반도체 장치는, 상기 기판, 상기 제1의 게이트 전극, 상기 제1의 실리콘 산화물층, 상기 반도체층, 제2의 절연층이 순서대로 배열된 적층 구조인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1의 실리콘 산화물층은 제1의 절연층의 일부이고, 상기 제1의 절연층은 제1의 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2의 실리콘 산화물층은 제2의 절연층의 일부이고, 상기 제2의 절연층은 제2의 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제2의 실리콘 산화물층은 절연층의 일부이고, 상기 절연층은 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 반도체층은 저온 폴리실리콘 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 반도체층은 미결정(microcrystal) 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 적어도 하나의 게이트 전극은 몰리브덴, 티탄, 알루미늄, 텅스텐, 및 크롬으로 이루어지는 군(group)으로부터 선택된 적어도 하나의 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 촬상 장치에 있어서,
    복수의 화소를 포함하고,
    상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고,
    상기 반도체 장치는,
    기판과,
    적어도 하나의 게이트 전극과,
    제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고,
    상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고,
    상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함하는 것을 특징으로 하는 촬상 장치.
  19. 제18항에 있어서,
    상기 적어도 하나의 게이트 전극은, 제1의 게이트 전극과 제2의 게이트 전극을 포함하고, 상기 제1의 게이트 전극은 상기 제2의 게이트 전극보다 기판에 더 가까운 것을 특징으로 하는 촬상 장치.
  20. 방사선 촬상 장치에 있어서,
    방사선을 방출하는 방사선원(radiation source)과,
    상기 방출된 방사선의 적어도 일부를 수신 및 검출하는 촬상 장치를 포함하고,
    상기 촬상 장치는, 복수의 화소를 포함하고,
    상기 화소 각각은, 적어도 하나의 반도체 장치를 포함하고,
    상기 반도체 장치는,
    기판과,
    적어도 하나의 게이트 전극과,
    제1의 실리콘 산화물층과 제2의 실리콘 산화물층을 포함하는 적어도 2개의 실리콘 산화물층을 포함하고,
    상기 제1의 실리콘 산화물층은 상기 제2의 실리콘 산화물층보다 기판에 더 가깝고, 상기 제1의 실리콘 산화물층의 두께는 상기 제2의 실리콘 산화물층의 두께와 같거나 더 두껍고,
    상기 제1의 실리콘 산화물층의 적어도 일부와 상기 제2의 실리콘 산화물층의 적어도 일부 사이에 배치된 반도체층을 포함하는 것을 특징으로 하는 방사선 촬상 장치.
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