KR20150127072A - 향상된 효율을 위해 구성된 낮은 밴드갭 활성층을 가지는 광활성 장치 및 관련 방법 - Google Patents

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Abstract

광활성 장치는 제 1 및 제 2 전극 사이에 배치되는 활성 영역을 포함하고, 방사선을 흡수하고 전극 사이에서 전압을 생성하도록 구성된다. 활성 영역은 상대적으로 낮은 밴드갭을 나타내는 반도체 재료를 포함하는 활성층을 포함한다. 활성층은 방사선이 활성층으로 들어가는 정면, 및 활성층의 반대측의 상대적으로 더 거친 후면을 가진다. 광활성 장치를 제조하는 방법은 그와 같은 활성 영역 및 전극의 형성을 포함한다.

Description

향상된 효율을 위해 구성된 낮은 밴드갭 활성층을 가지는 광활성 장치 및 관련 방법{PHOTOACTIVE DEVICES HAVING LOW BANDGAP ACTIVE LAYERS CONFIGURED FOR IMPROVED EFFICIENCY AND RELATED METHODS}
본 개시 내용의 실시 예는 광활성 장치, 및 광활성 장치를 제조하는 방법에 관한 것이다.
광활성 장치(Photoactive devices)는 전자기 방사선(electromagnetic radiation)을 전기 에너지로 변환하거나 전기 에너지를 전자기 방사선으로 변환하기 위해 반도체 재료를 사용하는 반도체 장치이다. 광활성 장치는 예를 들어, 광전지(photovoltaic cells), 광 센서(photosensors), 발광 다이오드(light-emitting diodes), 및 레이저 다이오드(laser diodes)를 구비한다.
광전지(이 기술에서 "태양 전지(solar cells)" 또는 "광전기 셀(photoelectric cells)"로서도 불림)는 광(예컨대, 태양광)으로부터 전기로 에너지를 변환하기 위해 사용된다. 광전지는 일반적으로 하나 이상의 pn 접합을 포함하고, 통상의 반도체 재료, 예컨대 규소, 게르마늄, 및 III-V 반도체 재료를 이용하여 제조될 수 있다. 충돌하는 전자기 방사선(예컨대, 광)으로부터의 광자들이 pn 접합 근방의 반도체 재료에 의해 흡수되어, 전자-정공 쌍의 생성을 초래한다. 충돌하는 방사선에 의해 생성된 전자(electron) 및 정공(hole)이 pn 접합을 가로질러 빌트-인 전기장(built-in electric field)에 의해 반대 방향으로 구동되어, pn 접합의 반대측에 있는 n 영역과 p 영역 사이에서 전압을 생성시킨다. 이러한 전압은 전기를 생산하기 위해 이용될 수 있다. pn 접합에서 반도체 재료의 결정 격자의 결함은, 방사선의 흡수에 의해 이전에 생성된 전자 및 정공이 재결합할 수 있어 방사선이 광전지에 의해 전기로 변환되는 효율을 감소시키는 위치를 제공한다.
광전지에 충돌하는 전자기 방사선의 광자(photons)는, 전자-정공 쌍(electron-hole pair)을 생성하기 위해, 반도체 재료의 밴드갭 에너지를 극복할 수 있을 만큼 충분한 에너지를 가져야 한다. 따라서, 광전지의 효율은 반도체 재료의 밴드갭 에너지에 대응하는 에너지를 갖고 충돌하는 광자의 백분율에 의존한다. 다른 식으로 말해, 광전지의 효율은 광전지에 충돌하는 방사선의 파장 또는 파장들과, 반도체 재료의 밴드갭 에너지 간의 관계에 적어도 부분적으로 의존한다. 태양광은 다양한 파장에 걸쳐 방출된다. 그 결과, 하나 이상의 pn 접합을 포함하는 광전지가 개발되었고, 여기서 각각의 pn 접합은 다양한 파장에서 광을 포획(capture)하고 광전지의 효율을 증가시키도록 다양한 밴드갭 에너지를 가지는 반도체 재료를 포함한다. 그와 같은 광전지는 "다중-접합(multi-junction)" 또는 "MJ" 광전지로서 불린다.
따라서, 다중-접합 광전지의 효율은, 광전지에 의해 흡수될 광의 최고 강도(intensity)의 파장에 대응하는 광의 파장에 맞추어 조정되는 밴드-갭 에너지를 가지도록 pn 접합에서 반도체 재료를 선택하고, pn 접합에서 반도체 재료의 결정 격자에서 결함의 농도를 감소시킴으로써 증가될 수 있다. 반도체 재료의 결정 격자에서 결함의 농도를 감소시키기 위한 하나의 방법은, 서로 거의 일치하는 격자 상수 및 열팽창 계수를 가지는 반도체 재료를 사용하는 것이다.
앞에서 알려진 다중-접합 광전지는, 약 1,550 nm로부터 약 1,800 nm로 확장하는 범위의 파장에서의 전자기 방사선의 변환에서는 상대적으로 비효율적이다. 예를 들어, 다중-접합 광전지 내의 게르마늄(Ge) 셀에서 pn 접합을 사용하는 것이 알려져 있다. 예를 들어, 엠. 야마구치(M. Yamaguchi) 등의 "Multi-junction III-V solar cells : current status and future potential, Solar Energy 79, pp. 78-85(2005)", 및 디. 아이켄(D. Aiken) 등의 "Temperature Dependent Spectral Response Measurements for III-V multiple-junction solar cells, Emcore Photovoltaics, 10420 Research Rd. SE, Albuquerque, NM 87123"에 개시되어 있는 것과 같이, 이러한 다중-접합 광전지의 외부 양자 효율(external quantum efficiency)은, 약 1,650 nm보다 긴 파장에 대해 강하(drop)된다. 임의의 특정 이론에 구애되지 않고, 외부 양자 효율의 이러한 강하는, 적어도 부분적으로 그와 같은 방사선 파장의 광자와 Ge 셀에서 Ge 결정 격자 내의 전자의 광결합(optical coupling)이 전도대와 가전자대 간의 간접적 전자 전이(indirect electronic transition)를 수반한다는 사실에 기인하는 것으로 현재 믿어진다. 광자 및 전자에 더하여, 광결합 프로세스는 모멘텀을 지키기 위해 포논(phonon)을 필요로 한다. 모멘텀을 보존하기 위한 포논의 필요성으로 인해, 간접 전자 전이 프로세스는 약 1,650 nm보다 큰 파장을 가지는 광자에 대해 낮은 광 흡수 계수로 이어지고, 그와 같은 광자는 Ge의 충분한 물리적 두께를 통과한 후에만 흡수될 가능성이 있다.
추가적으로, 앞에서 알려진 Ge 태양 전지는 종종 고농도로 도핑된 p-형 기판 상에 형성되는 Ge를 포함한다. 그 결과, Ge 내의 소수 캐리어(전자) 확산 거리는 pn 접합이 형성되는 Ge 층의 실제 물리적 두께보다 짧다. 그 결과, 약 1,650 nm보다 큰 파장을 가지는 대부분의 광자는 전자 정공과의 원치 않는 재결합 전에 전극까지 충분한 거리를 확산할 수 있는 전자를 생성하지 않고, 따라서 광전지의 광전류에 기여할 수 없다.
이 요약은 단순화된 형태로 개념의 선택을 도입하기 위해 제공된다. 이 개념들은 이하의 개시 내용의 본보기 실시 예의 상세한 설명에서 더 상세히 기재된다. 이 요약은 청구된 대상의 주요 특징 또는 기본 특징을 식별하도록 의도되지 않을 뿐만 아니라, 청구된 대상의 범위를 제한하기 위해 사용되도록 의도되지도 않는다.
몇몇 실시 예에 있어서, 본 개시 내용은 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치되는 활성 영역을 포함하는 광활성 장치를 포함한다.
활성 영역은 활성 영역 상에 충돌하는 방사선을 흡수하고 방사선의 흡수에 반응하여 제 1 전극과 제 2 전극 사이에서 전압을 생성하도록 구성된다. 활성 영역은 약 0.60 eV와 약 2.10 eV 사이의 밴드갭을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층을 포함한다. 적어도 하나의 활성층은 방사선이 광활성 장치의 동작 중 적어도 하나의 활성층으로 들어가는 정면, 및 정면으로부터 적어도 하나의 활성층의 반대측 상의 후면을 가진다. 적어도 하나의 활성층의 후면은, 정면의 표면 거칠기보다 큰 표면 거칠기를 가진다.
추가의 실시 예에 있어서, 본 개시 내용은 광활성 장치를 제조하는 방법을 포함한다. 그와 같은 방법에 따라, 활성 영역은 활성 영역 상에 충돌하는 방사선을 흡수하고, 방사선의 흡수에 반응하여 제 1 전극과 제 2 전극 사이에서 전압을 생성하도록 형성 및 구성될 수 있다. 광활성 장치의 활성 영역은, 약 0.60 eV와 약 2.10 eV 사이의 밴드갭을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층을 포함하도록 형성될 수 있다. 적어도 하나의 활성층은 방사선이 광활성 장치의 동작 중 적어도 하나의 활성층으로 들어가는 정면, 및 정면으로부터의 적어도 하나의 활성층의 반대측 상의 후면을 가지도록 형성될 수 있다. 후면은 정면의 표면 거칠기보다 큰 표면 거칠기를 가지도록 형성될 수 있다. 방법은 제 1 전극 및 제 2 전극의 형성을 더 포함하고, 이 전극 사이에서 전압은 활성 영역에 충돌하는 방사선의 흡수에 반응하여 생성된다.
도 1은 본 개시 내용의 실시 예에 따라 조면화된 후면을 가지는 전지에 활성층을 구비하는 4중 접합 광전지의 부분 단면도를 도시하는 단순화된 개략도이다.
도 2는 도 1의 4중 접합 광전지(quadruple junction photovoltaic cell)의 일부의 확대도이고, 조면화된 후면을 가지는 활성층을 도시한다.
도 3은 활성층의 조면화된 후면을 도시하는 도 2의 일부의 확대도이다.
도 4는 본 개시 내용의 추가의 실시 예에서 사용될 수 있는 활성층의 다른 조면화된 후면을 도시한다.
도 5 내지 16은 본원에 기재된 것과 같은 광활성 장치를 제조하는 데 이용될 수 있는 본 개시 내용의 방법의 실시 예를 개략적으로 도시하는 구조의 단순화된 측단면도이다.
도 5는 반도체 재료를 포함하는 도너 구조에의 이온의 주입을 도시한다.
도 6은 제 1 기판의 표면에 직접 본딩되는 도 5의 구조를 도시한다.
도 7은 도너 구조로부터 제 1 기판으로 반도체 재료의 층을 전사하기 위해 이온 주입 평면을 따라 도 6에 나타낸 것과 같이 도너 구조를 쪼개서(cleaving) 형성되는 구조를 도시한다.
도 8은 제 1 기판 상에 그 내부에 pn 접합을 갖는 게르마늄(Ge)을 포함하는 활성층의 제조를 도시한다.
도 9는 도 8에 나타낸 Ge를 포함하는 활성층 위에 추가 활성층을 제조하여 형성되는 다중-접합 광활성 장치를 도시한다.
도 10은 제 1 기판과 반대 측인 도 9의 다중-접합 광활성 장치에 부착되는 제 2 기판을 도시한다.
도 11은 활성층의 후면을 노출시키기 위해 도 10의 구조로부터 제 1 기판을 제거하여 형성되는 구조를 도시한다(도 11의 사시도에 대해 반전된 구조를 도시한다).
도 12는 도 11의 활성층의 노출된 후면을 조면화한 다음 조면화된 후면 위에 재료의 전기 전도성 층을 증착하여 형성되는 구조를 도시한다.
도 13은 도 12에 나타낸 조면화된 후면 위에 재료의 전기 전도성 층을 두껍게하여(thickening) 형성되는 구조를 도시한다.
도 14는 두꺼워진 전기 전도성 층 위에 제 1 전극의 형성을 완료하고, 제 2 기판을 제거하고, 제 1 전극으로부터 다중-접합 광활성 장치의 활성 영역의 반대측 상에 제 2 전극을 제공하여, 도 13의 구조로부터 형성될 수 있는 다중-접합 광활성 장치를 도시한다.
도 15는 도 8의 구조 상에 활성 영역의 추가 층을 성장시켜 형성되는 제 1 다층 구조를 도시한다.
도 16은 제 2 기판 상에 활성 영역의 다수의 층을 성장시켜 형성되는 제 2 다층 구조를 도시한다.
도 17은 도 10에 나타낸 것과 같은 구조를 형성하기 위해, 도 16의 다층 구조에 직접 본딩되는 도 15의 다층 구조를 도시한다.
본원에 제시된 실시 예는 임의의 특정 광활성 장치 또는 그것의 구성요소의 실제 모습을 의미하지 않고, 본 개시 내용의 실시 예를 기재하기 위해 사용되는 단지 이상적인 표현이다.
본원에 사용된 것과 같이, 용어 "III-V 반도체 재료"는 적어도 대부분 주기율표의 IIIA족으로부터의 하나 이상의 원소(B, Al, Ga, In, 및 Ti) 및 주기율표의 VA족으로부터의 하나 이상의 원소(N, P, As, Sb, 및 Bi)로 구성되는 임의의 반도체 재료를 의미하고 포함한다. 예를 들어, III-V 반도체 재료는 GaN, GaP, GaAs, InN, InP, InAs, AlN, AlP, AlAs, InGaN, InGaP, GalnN, InGaNP, GalnNAs 등을 포함하지만 그것에 한정되지 않는다.
본 개시 내용의 실시 예에 따르면, 광활성 장치(photoactive devices)는 전극 사이에 배치되는 활성 영역(active region)을 포함하고, 여기서 활성 영역은 약 0.60 eV와 약 2.10 eV 사이, 및 몇몇 실시 예에 있어서, 약 0.60 eV와 약 1.20 eV 사이, 또는 심지어 약 0.60 eV와 약 1.20 eV 사이의 밴드갭(bandgap)을 나타낸 반도체 재료를 포함하는 활성층(active layer)을 포함한다. 이와 같은 밴드갭을 가지는 활성층은 또한 활성층의 정면(front surface)의 표면 거칠기(surface roughness)보다 큰 표면 거칠기를 가지는 후면(back surface)을 가질 수 있다. 그와 같은 광활성 장치의 비제한적인 예는 이하 도 1 내지 4를 참조하여 기재되고, 이와 같은 광활성 장치를 제조하기 위해 사용될 수 있는 방법이 포함된 실시 예가 이하 도 5 내지 16을 참조하여 기재된다.
도 1은 본 개시 내용의 방법의 실시 예를 이용하여 형성될 수 있는 광활성 장치(100)를 도시한다. 도 1의 광활성 장치(100)는 광활성 장치(100) 상에 충돌하는 전자기 방사선(electromagnetic radiation, 예컨대, 태양광)의 흡수에 반응하여 전압을 생성하도록 구성되는 광전지(예컨대, 태양 전지)를 포함한다. 즉, 광활성 장치(100)는 광활성 장치(100) 상에 충돌하는 전자기 방사선(102)(예컨대, 광)을 전기로 변환하도록 구성된다. 도 1의 광활성 장치(100)는 다중-접합 광활성 장치(multi-junction photoactive device, 100)이고, 제 1 활성층(104), 제 2 활성층(106), 제 3 활성층(108), 및 제 4 활성층을 포함하는 활성 영역(103)을 포함한다. 활성층(104, 106, 108, 110) 각각은 다중-접합 광활성 장치(100)의 서브셀(subcell)을 규정하고, 서브층을 포함한다. 활성층(104, 106, 108, 110)(및 그 안의 서브층) 각각은 반도체 재료(예컨대, 게르마늄, 규소, III-V 반도체 재료 등)를 포함한다.
활성층(104, 106, 108, 110) 각각은 그 안에 적어도 2개의 서브층 사이에 규정된 pn 접합을 포함한다. 즉, 활성층(104, 106, 108, 110) 각각은 p-형 반도체 재료를 포함하는 서브층 및 n-형 반도체 재료를 포함하는 인접한 서브층을 구비하고, 그 결과 pn 접합이 인접한 p-형 및 n-형 반도체 재료 상의 경계면에 규정된다. 이 기술에서 알려져 있는 것과 같이, 전하 공핍 영역(charge depletion region, 또한 공간 전하층으로서 이 기술에서 불림) 및 내부 전기장(internal electric field)은 pn 접합에서 발생된다. 전자기 방사선(102)의 광자들이 광활성 장치(100)로 들어가기 때문에, 이들은 활성층(104, 106, 108, 110)에 있는 반도체 재료 안에서 흡수될 수 있다. 광자가 흡수되는 각각의 반도체 재료의 밴드갭 에너지에 대응하는 에너지를 가질 때, 전자-정공 쌍(electron hole pairs)이 반도체 재료 내에서 생성될 수 있다. 광자들이 pn 접합에서 전하 공핍 영역에서 흡수되어 그 안에 전자 정공 쌍을 형성할 때, pn 접합에서의 내부 전기장은 n형 영역을 향해 전자를 밀어내고, 정공을 p형 영역을 향해 반대 방향으로 밀어낸다. 전자들이 n형 영역에 축적되고 정공들이 p형 영역에 축적되므로, 전압이 pn 접합을 가로질러 생성된다. 활성층(104, 106, 108, 110)의 전압은, 광활성 장치(100)의 일측 상의 제 1 전극(111)과 광활성 장치(100)의 반대측 상의 제 2 전극(112) 사이에 개방 회로 전압(open circuit voltage) VOC를 제공하기 위해 전체 광활성 장치(100)를 가로질러 축적된다(예컨대, 직렬로). 제 1 전극(111) 및 제 2 전극(112)은 전도성 금속 또는 금속 합금을 포함할 수 있다. 제 2 전극(112)은, 전자기 방사선(102)이 통과하여 활성층(104, 106, 108, 110)으로 들어갈 수 있는 제 2 전극(112)을 통해, 적어도 하나의 개구(one aperture, 114)를 제공하도록 불연속일 수 있다. 도 1에 나타낸 것과 같이, 반사방지(antireflective: AR) 코팅(115)이 개구(114)에서 광활성 장치(110) 상에 제공될 수 있다.
활성층(104, 106, 108, 110) 각각은 다양한 조성 및 밴드갭 에너지를 가지는 pn 접합에 반도체 재료를 사용함으로써 주로 다양한 파장에서 전자기 방사선(102)을 흡수하도록 구성될 수 있다.
제 1 활성층(104)은 약 0.60 eV와 약 2.10 eV 사이, 약 0.60 eV와 약 1.20 eV 사이, 또는 심지어 약 0.60 eV와 약 0.80 eV 사이의 밴드갭을 나타내는 반도체 재료를 포함할 수 있다. 추가로, 활성층(104)은 방사선(102)이 광활성 장치(100)의 동작 중 활성층(104)으로 들어가는 정면(105A), 및 정면(105A)으로부터 활성층(104)의 반대측 상의 후면(105B)을 가진다. 후면(105B)은 정면(105A)의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다.
실시 예이고 비제한적인 방법에 의해서, 제 1 활성층(104)은 게르마늄(Ge)을 포함할 수 있고, 대략 0.66 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제 1 활성층(104)은 적어도 사실상 단결정 에피택셜 게르마늄(monocrystalline epitaxial germanium)으로 구성될 수 있다. 다른 실시 예에 있어서, 제 1 활성층(104)은 예를 들어, 2011년 12월 23일에 출원되고, 발명의 명칭이 "Methods of Forming Dilute Nitride Materials for Use in Photoactive Devices and Related Structures"인 미국 특허 출원 번호 제 61/580,085 호에 기재된 것과 같은 묽은 질화물 III-V 반도체 재료를 포함할 수 있고, 이 특허 출원의 개시 내용은 그 전체가 본원에 통합된다. 비제한적인 예로서, 제 1 활성층(104)은 Ga1 -yInyNxAs1-x을 포함할 수 있고, 여기서 y는 0.0보다 크고 1.0보다 작다(예컨대, 약 0.08과 약 1 사이), 그리고 x는 약 0.1과 약 0.5 사이에 있다. Ga1 - yInyNxAs1 -x의 밴드갭 에너지는 그것의 조성의 함수이다(즉, x 및 y의 값). 따라서, x 및 y의 값에 의존하여, Ga1 - yInyNxAs1 -x는 약 0.90 eV과 약 1.20 eV 사이의 밴드갭 에너지를 나타낼 수 있다. Ga1 -yInyNxAs1-x는 약 1.00 eV와 약 1.10 eV 사이의 밴드갭 에너지를 나타낼 수 있다. 다른 묽은 질화물 재료, 예컨대 GalnNAsSb는 개시 내용의 추가의 실시 예의 제 1 활성층(104)에 사용될 수 있다.
실시 예이고 비제한적인 방법에 의해서, 제 2 활성층(106), 제 3 활성층(108), 및 제 4 활성층(110) 각각은 III-V 반도체 재료를 포함할 수 있다. 비제한적인 예로서, 제 2 활성층(106)은 대략 1.00 eV의 밴드갭 에너지를 가지는 InGaAsN III-V 반도체 재료(제 1 활성층(104)과 관련하여 앞에서 본원에 기재된 것일 수 있는 묽은 질화물 재료)로 형성되는 pn 접합을 포함할 수 있고, 제 3 활성층(108)은 약 1.4 eV와 약 1.5 eV 사이의(예컨대, 대략 1.43 eV) 범위의 밴드갭 에너지를 가지는 GaAs III-V 반도체 재료로 형성되는 pn 접합을 포함할 수 있고, 제 4 활성층(110)은 약 1.85 eV와 약 2.10 eV 사이의(예컨대, 대략 1.88 eV) 범위의 밴드갭 에너지를 가지는 InGaP로 형성되는 pn 접합을 포함할 수 있다.
도 1을 계속해서 참조하면, 활성층(104, 106, 108, 110) 각각은 예를 들어, 윈도 층(window layers, 116) 및 후면 필드(back surface field, BSF) 층(118)을 구비할 수 있는 재료의 추가 층을 구비할 수 있다. 윈도 층(116) 및 BSF 층(118)은 활성층에서 생성되는 소수 캐리어의 수집을 증가시키는(예컨대, 최대화하는) 방식으로 광활성 장치(100)에 걸쳐 재료 조성을 이행시키는 데 사용된다.
도 1에 나타낸 것과 같이, 터널 접합 층(tunnel junction layers, 120)은 활성층(104, 106, 108, 110) 사이에 배치될 수 있다. 터널 접합 층(120)은 그것의 반대측 상에서 터널 접합 층(120)에 인접한 서브셀의 서로 다른 n 및 p형 영역 사이에서, 낮은 전기 저항을 가지는 상호접속(interconnection)을 제공하기 위해 사용된다. 터널 접합 층(120)은 전자기 방사선(102)이 터널 접합 층(120)을 통해 하부 서브셀로 투과하도록 전자기 방사선(102)에 대해 적어도 사실상 투명할 수 있다. 각각의 터널 접합층(120)은 고농도로 도핑된 n형 층 및 고농도로 도핑된 p형 층(도시하지 않음)을 포함할 수 있다. 고농도로 도핑된 n 및 p형 층의 반도체 재료 또는 재료들은 넓은 밴드갭을 가질 수 있다. 이러한 구성에서, 공핍 영역은 상대적으로 좁을 수 있고, 및 n형 영역의 전도대로부터 p형 영역의 가전자대로의 전자들의 터널링(tunneling)이 촉진된다. 따라서, 터널 접합 층(120)은, 비록 이들이 도 1에 단층으로서 단순화된 방식으로 개략적으로 도시되어 있지만, 반도체 재료(예컨대, III-V 반도체 재료)의 복수의 층을 포함할 수 있다.
대략 활성층(예컨대, 1, 2, 3, 4 등) 을 가지는 광활성 장치는 또한 본 개시 내용에 따라 제조될 수 있다.
활성층(104, 106, 108, 110)(그 안에 서브층을 포함함)은 도 5 내지 16을 참조하여 이하에 더 상세히 기재된 것과 같이, 에피택셜 성장 기술(epitaxial growth techniques)을 이용하여 하나 하나씩 포개어 제조될 수 있다.
광활성 장치(100)에서 재료의 여러 층에 의해 나타나야 하는 광학 및 전기적 성질에 더하여, 그 안의 여러 반도체 재료는 결정성이고(종종 필수적으로 재료의 단결정으로 구성되고) 물리적 제한 및 고려 사항의 대상이다. 여러 반도체 재료의 결정 구조에서의 결함의 존재는, 전자 및 정공이 수집되고 재결합하여 광활성 장치(100)의 효율을 감소시키는 위치를 제공할 수 있다. 그 결과, 그 안에 상대적으로 낮은 결함 농도를 가지도록 여러 반도체 재료를 형성하는 것이 바람직하다. 여러 반도체 재료 사이의 경계면에서 결함의 농도를 감소시키기 위해, 여러 층의 조성은, 재료의 인접한 층이 대략 일치하는 격자 상수를 가지도록 선택될 수 있다. 이 추가적인 설계 파라미터(additional design parameters)는 광활성 장치(100) 내에서 여러 반도체 재료에 성공적으로 사용될 수 있는 재료에 대한 제약을 더 제공한다. 부정형의 층(Pseudomorphic layers, 다양한 격자 상수를 가지지만, 변형률 완화(strain relaxation)를 피하기 위해 충분히 얇은 층 두께를 가지는 층)이 이용될 수 있다.
앞에서 언급한 것과 같이, 제 1 활성층(104)의 후면(105B)은, 활성층(104)의 정면(105A)의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다. 후면(105B)은 제 1 활성층(104) 내로부터 후면(105B) 상에 충돌하는 전자기 방사선(102)을 반사하도록 구성되는 형태를 가질 수 있다. 제 1 활성층(104)의 후면(105B)의 증가된 표면 거칠기는, 광자들이 흡수되어 전자-정공 쌍의 생성을 가져올 확률을 증가시키기 위해, 그것의 실제 물리적 두께를 증가시키기 않고 활성층(104) 내에서 전자기 방사선(102)의 광자들의 광 경로를 증가시키기 위해 이용될 수 있다.
도 2는 도 1에 나타낸 광활성 장치(100)의 제 1 활성층(104)의 확대도이다. 도 2에 나타낸 것과 같이, 제 1 활성층(104)은 실제의 평균 층 두께(T)를 가질 수 있다. 제 1 활성층(104)은 전자기 방사선(102)의 광자의 흡수에 반응하여 제 1 활성층(104) 내에서 생성하는 전자가 제 1 활성층(104)의 실제의 평균 층 두께(T)보다 큰 평균 확산 거리를 나타내도록 사용되는 조성을 가질 수 있다. 몇몇 실시 예에 있어서, 제 1 활성층(104)의 평균 층 두께(T)는, 약 1백 미크론(100 ㎛) 이하, 또는 심지어 약 10 미크론(10 ㎛) 이하일 수 있다. 도 2에 나타낸 n-Ge 층은 약 1 미크론(1 ㎛) 이하의 평균 층 두께를 가질 수 있고 도 1에 나타낸 p-Ge 층은 약 10 미크론(10 ㎛) 이하의 평균 층을 가질 수 있다. 그러나, 광자들이, 이들이 상대적으로 긴 시간 양 동안 제 1 활성층(104) 내에 남아 있도록 후면(105B)으로부터 반사될 수 있다는 사실로 인해, 광자들이 제 1 활성층(104) 내에서 흡수되는 확률은 같은 조성 및 두께(T)의 이미 알려진 활성층에 대해 상대적으로, 그러나 조면화된 후면(105B) 없이, 증가될 수 있다.
제 1 활성층(104)의 후면(105B)의 형태는 복수의 텍스쳐 특징(texture features, 122)을 포함할 수 있다. 텍스쳐 특징(122)은 후면(105B)으로부터 확장하는 돌출부(protrusions) 및 후면(105B) 내로 확장하는 오목부(recesses) 중 하나 또는 모두를 포함할 수 있다. 텍스쳐 특징(122)은 후면(105B)을 가로질러 무작위로 위치되고 분산될 수 있고, 또는 이들은 후면(105B)에 걸쳐 선택된 위치에 위치될 수 있다. 몇몇 실시 예에 있어서, 텍스쳐 특징(122)은 정렬된 어레이(array)에 배치될 수 있고, 각각의 텍스쳐 특징(122)은 활성층(104)의 후면(105B)에 가로질러, 미리 결정되어 선택된 위치에 위치된다.
도 3은 도 1 및 2의 활성층(104)의 후면(105B)의 일부의 확대도이다. 도 3에 나타낸 것과 같이, 텍스쳐 특징(122)은 활성층(104)의 후면(105B)으로부터 활성층(104) 내로 확장하는 오목부를 포함할 수 있다. 오목부는 후면(105B)으로 확장하는, 서로 횡방향으로 분리된 별개의 블라인드 정공(blind holes)을 포함할 수 있다. 오목부는 임의의 단면 형상 예컨대 원형, 타원형, 정사각형, 직사각형 등을 가질 수 있고, 다른 실시 예에 있어서, 오목부는 후면(105B)에 길게 늘어진 채널(elongated channel) 또는 홈을 포함할 수 있고, 후면(105B)의 평면 내의 방향으로 길게 늘어질 수 있다.
추가적인 실시 예에 있어서, 도 4에 나타낸 것과 같이, 텍스쳐 특징(122)은 그것의 후면(105B)으로부터 활성층(104)으로부터 확장하는 돌출부를 포함할 수 있다. 돌출부는 별개의 횡방향으로 분리된 마운드(mounds) 또는 서로로부터 횡방향으로 분리된 기둥(columns)을 포함할 수 있다. 돌출부는 임의의 단면 형상 예컨대 원형, 타원형, 정사각형, 직사각형 등을 가질 수 있다. 다른 실시 예에 있어서, 돌출부는 후면(105B)으로부터 돌출하는 기다란 리지(ridges)를 포함할 수 있고, 후면(105B)의 평면의 방향으로 길게 늘어질 수 있다.
도 3 및 4에 나타낸 것과 같이, 몇몇 실시 예에 있어서, 복수의 텍스쳐 특징(122)은 활성층(104)에 수직인 평면에서, 약 10 나노미터(10 nm)와 약 10 미크론(10 ㎛) 사이, 및 더욱 상세하게는, 약 10 나노미터(10 nm)와 약 5 미크론(5 ㎛) 사이, 또는 심지어 약 10 나노미터(10 nm)와 약 1 미크론(1 ㎛) 사이에 있는 평균 단면 치수(D)를 가질 수 있다. 예를 들어, 도 3을 참조하면, 오목부는 후면(105B)으로부터 활성층(104)으로 약 10 나노미터(10 nm)와 약 10 미크론(10 ㎛) 사이에 있는 평균 거리(D)를 확장할 수 있다. 도 4에 나타낸 것과 같이, 돌출부는 후면(105B)으로부터 활성층(104) 밖으로 약 10 나노미터(10 nm)와 약 10 미크론(10 ㎛) 사이에 있는 평균 거리(D)를 확장할 수 있다.
도 3 및 4에 나타낸 것과 같이, 몇몇 실시 예에 있어서, 복수의 텍스쳐 특징(122)은 활성층(104)과 평행한 평면에서, 약 1백 나노미터(100 nm)와 약 50 미크론(50 ㎛) 사이, 약 1백 나노미터(100 nm)와 약 20 미크론(20 ㎛) 사이, 또는 심지어 약 1백 나노미터(100 nm)와 약 10 미크론(10 ㎛) 사이에 있는 평균 단면 치수(W)를 가질 수 있다. 예를 들어, 도 3을 참조하면, 오목부는 약 1백 나노미터(100 nm)와 약 50 미크론(50 ㎛) 사이에 있는 평균 폭(W)을 가질 수 있다. 도 4에 나타낸 것과 같이, 돌출부는 약 1백 나노미터(100 nm)와 약 50 미크론(50 ㎛) 사이에 있는 평균 폭(W)을 가질 수 있다.
텍스쳐 특징(122)의 평균 단면 치수 D 및 W는, 방사선(102)의 광자가 활성층(104) 내에서 흡수되어 전자-정공 쌍의 생성을 초래할 확률을 증가시키기 위해, 약 1,550 nm로부터 약 1,800 nm로 확장하는 범위의 파장이, 방사선(102)(도 1)이 광활성 장치(100)의 동작 중 후면(105B)으로부터 활성층(104)으로 다시 반사될 확률을 최대화하기 위해 선택될 수 있다.
앞에서 언급한 것과 같이, 제 1 활성층(104)은 p-형 도핑된 서브층 및 n-형 도핑된 서브층을 구비할 수 있고, 이 층 사이에는 pn 접합이 형성된다. 따라서, 활성층(104)의 영역은 적어도 하나의 p-형 도펀트를 포함하고, 활성층(104)의 다른 영역은 적어도 하나의 n-형 도펀트를 포함한다. 몇몇 실시 예에 있어서, 활성층(104)의 p-형 영역 내의 하나 이상의 p-형 도펀트의 농도는, 활성층(104)의 p-형 영역에 걸쳐 농도 기울기를 나타낼 수 있다. 예를 들어, 활성층(104)의 p-형 영역 내의 하나 이상의 p-형 도펀트의 농도는, 활성층(104)의 후면(105B)으로부터 활성층(104)의 정면(105A)을 향해 확장하는 방향에서 감소할 수 있다. 활성층(104)의 p-형 영역에 그와 같은 농도 기울기를 제공함으로써, 활성층(104)의 n측을 향해(즉, 도 1 내지 4에 나타낸 실시 예에서 활성층(104)의 정면(105A)을 향해) 전자의 가압 운동(urging movement)을 돕는 전기장이 그 안에 제공될 수 있다. 몇몇 실시 예에 있어서, 활성층(104)의 p-형 영역 내의 하나 이상의 p-형 도펀트의 농도는, 활성층(104)의 후면(105B)으로부터 활성층(104)의 정면(105A)을 향해 확장하는 방향에서 기하급수적으로 감소할 수 있고, 그 결과 적어도 사실상 일정한 전기장이 활성층(104)의 p-형 영역 내에 제공된다.
본 개시 내용의 추가의 실시 예는 본원에 기재된 것과 같은 광활성 장치를 제조하는 방법을 포함한다. 일반적으로, 방법은 활성 영역(103) 상에 충돌하는 방사선(102)을 흡수하고, 방사선(102)의 흡수에 반응하여 제 1 전극(111)과 제 2 전극(112) 사이에서 전압을 생성하도록 구성되는 활성 영역(103)의 형성을 포함한다. 활성 영역(103)은 적어도 하나의 활성층, 예컨대 약 0.60 eV와 약 2.10 eV 사이의 밴드갭을 나타내는 반도체 재료를 포함하는 활성층(104)을 포함하도록 형성될 수 있다. 활성층(104)은 광활성 장치(100)의 동작 중 방사선(102)이 활성층(104)으로 들어가는 정면(105A), 및 정면(105A)으로부터 활성층(104)의 반대측 상의 후면(105B)을 포함하도록 형성될 수 있다. 후면(105B)은 정면(105A)의 표면 거칠기보다 큰 표면 거칠기를 가지도록 형성될 수 있다. 방법은 제 1 전극(111) 및 제 2 전극(112)의 형성을 더 포함할 수 있고, 이들 전극 사이에서는 활성 영역(103)에 충돌하는 방사선(102)의 흡수에 반응하여 전압이 생성된다. 이와 같은 방법의 실시 예의 비제한적인 예가 이하 도 5 내지 16을 참조하여 개시되어 있다.
도 8을 간단히 참조하면, 활성층(104)은 제 1 기판(142)의 표면(140) 상에 형성될 수 있고, 그 결과 활성층(104)의 후면(105B)은 제 1 기판(142)의 표면(140)에 인접하여 배치된다.
제 1 기판(142)의 조성(composition)은, 제 1 기판(142) 위에 형성되거나 또는 그렇지 않으면 제공될 층의 조성에 의존하는 수개의 요인을 고려하여 선택될 수 있다. 예를 들어, 기판의 조성은 제 1 기판(142) 위에 형성되거나 또는 그렇지 않으면 제공될 재료의 결정 구조와 대략 유사한 결정 구조를 가지는 결정성 재료를 포함하도록 선택될 수 있다. 기판의 조성은 또한 제 1 기판(142) 위에 형성되거나 또는 그렇지 않으면 제공될 재료에 의해 나타내어질 열팽창 계수와 대략 유사한 열팽창 계수를 가지는 재료를 포함하도록 선택될 수 있다. 제 1 기판(142) 위에 형성되거나 또는 그렇지 않으면 제공될 재료의 것과 대략 유사한 열팽창 계수 및 결정 구조를 가지도록 제 1 기판(142)을 선택함으로써, 재료 내의 기계적 변형이 후속 처리 중 감소될 수 있고, 그 결과 제 1 기판(142) 위에 형성되거나 또는 그렇지 않으면 제공될 재료의 결정 격자 내의 원치 않는 결함은 감소될 수 있다. 비제한적인 예로서, 게르마늄(Ge)이 직접 제 1 기판(142) 위에 형성되거나 또는 제공되는 실시 예에 있어서, 제 1 기판(142)은, 예를 들어 알루미늄 산화물(Al2O3)(예컨대, 사파이어 기판) 또는 규소 산화물(SiO2)과 같은 산화물을 포함할 수 있다.
도 1을 참조하여 앞에서 논의된 것과 같이, 활성층(104)은 형성될 다중-접합 광활성 장치(100)(도 1)의 서브셀을 규정할 수 있고 다수의 서브층을 포함할 수 있다. 활성층(104)은 활성층(104)의 2개의 서브층 사이에 pn 접합을 포함하도록 형성될 수 있다. 즉, 활성층(104)은 p-형 반도체 재료를 포함하는 서브층(144) 및 n-형 반도체 재료를 포함하는 인접한 서브층(146)을 구비할 수 있고, 그 결과 pn 접합(148)이 인접한 p-형 및 n-형 반도체 재료 사이의 경계면에 규정된다. 앞에서 논의된 것과 같이, 활성층(104)은 약 0.60 eV와 약 2.10 eV 사이의 밴드갭을 보이는 반도체 재료를 포함할 수 있다. 실시 예이고 비제한적인 방법에 의해, 활성층(104)은 게르마늄(Ge)(예컨대, 단결정 에피택셜 Ge)을 포함할 수 있고, 대략 0.66 eV의 밴드갭 에너지를 가질 수 있다. 다른 실시 예에 있어서, 활성층(104)은 본원의 앞에서 논의된 것과 같이, 묽은 질화물 III-V 반도체 재료를 포함할 수 있다. 활성층은 도 1을 참조하여 앞에 기재된 것과 같이 예를 들어 윈도 층(116) 및 후면 필드(BSF) 층(118)을 구비할 수 있는 재료의 추가적인 서브층을 구비할 수 있다.
몇몇 실시 예에 있어서, 제 1 기판(142)의 표면(140) 위에 제 1 층(104)을 형성하기 위해, 제 1 층(104)의 반도체 재료를 포함하는 재료(150)의 제 1 층(도 7)이 제 1 기판(142)의 표면(140)에 전사될 수 있고, 그 후 전사된 재료의 제 1 층(150)은, 도 5 내지 8을 참조하여 이하에 기재된 것과 같이, 활성층(104)을 형성하기 위해 두꺼워질 수 있다.
실시 예이고 비제한적인 방법에 의해, SMART-CUT® 프로세서로서 이 기술에서 알려진 프로세스는 도너 구조(donor structure, 152)(도 5)로부터 제 1 기판(142)으로의 재료의 제 1 층(150)(도 7)을 전사하기 위해 이용될 수 있다. SMART-CUT® 프로세스는 예를 들어, 브루엘(Bruel)의 미국 특허 제 RE39,484 호(2007년 2월 6일 발행), 아스파(Aspar) 등의 미국 특허 제 6,303,468 호(2001년 10월 16일 발행), 아스파(Aspar) 등의 미국 특허 제 6,335,258 호(2002년 1월 1일 발행), 모리쇼(Moriceau) 등의 미국 특허 제 6,756,286 호(2004년, 6월 29일 발행), 아스파 등의 미국 특허 제 6,809,044 호(2004년 10월 26일 발행), 및 아스파 등의 미국 특허 제 6,946,365 호(2005년 9월 20일 발행)에 기재되어 있고, 이 개시 내용들은 이 전체가 이러한 참조에 의해 본원에 통합된다.
SMART-CUT® 프로세스가 도 5 내지 7을 참조하여 이하에 간단히 기재된다. 도 5를 참조하면, 복수의 이온(예컨대, 수소, 헬륨, 또는 불활성 가스 이온 중 하나 이상)이 이온 주입 평면(ion implant plane, 154)을 따라 도너 구조(152)에 주입될 수 있다. 도너 구조(152)는 벌크 결정성 반도체 재료, 예컨대 단결정성 게르마늄을 포함할 수 있다. 이온 주입 평면(154)을 따라 주입된 이온은, 도너 구조(12) 내에 약화된 이온 주입 평면을 규정하고, 이 주입 평면을 따라 도너 구조(152)는 나중에 쪼개지거나 그렇지 않으면 파단될(fractured) 수 있다. 이 기술에서 알려져 있는 것과 같이, 이온이 도너 구조(152) 내로 주입되는 깊이는, 적어도 부분적으로는 이온이 도너 구조(152) 내로 주입되는 에너지의 작용이다. 일반적으로, 적은 에너지로 주입된 이온은 상대적으로 얕은 깊이로 주입될 것이고, 반면 높은 에너지로 주입된 이온은 상대적으로 깊은 깊이로 주입될 것이다.
도 6을 참조하면, 도너 구조(152)는 제 1 기판(142)의 표면(140)과 직접 물리적으로 접촉하고, 도너 구조(152)는 소위 "직접 본딩(direct bonding)" 프로세스를 이용하여 제 1 기판(142)에 직접 본딩된다. 도너 구조(152) 및 제 1 기판(142)의 표면을 함께 접촉(abutting)시키기 전에, 표면은 예를 들어 표면에 본딩 표면의 표면 거칠기를 감소시키기 위해 그라인딩 프로세스, 에칭 프로세스, 및 폴리싱 프로세스(예컨대, 화학-기계적 폴리싱(chemical-mechanical polishing , CMP) 프로세스) 중 하나 이상을 행하여 본딩을 위해 평탄화(smoothened)되어 준비될 수 있다. 도너 구조(152) 및 제 1 기판(142)의 표면은 또한 궁극적으로 이들 사이에 확립되는 접합(bonds)의 강도를 증가시키기 위해, 본딩을 위해 함께 표면을 접촉시키기 전에 화학적으로 활성화(chemically activated)될 수 있다.
도너 구조(152) 및 제 1 기판(142)의 표면을 함께 접촉시킨 후, 직접 원자 결합(direct atomic bonds)이 도 6에 나타낸 접합된 구조를 형성하기 위해, 도너 구조(152)와 제 1 기판(142) 사이에 확립될 수 있다. 이와 같은 직접 원자 결합을 확립하기 위한 방법은 예를 들어, 카스텍스(Castex) 등의 이름으로 2011년 2월 24일자로 공개된, 미국 특허 출원 공개 제 US 2011/0045611 Al 호에 기재되어 있고, 이것의 개시 내용은 이러한 참조에 의해 그 전체가 본원에 통합된다.
선택적으로, 유전체 재료의 층이, 직접 본딩 프로세스 이전에 도너 구조(152)의 접합면 및/또는 제 1 기판(140)의 표면(140) 상에 제공될 수 있다.
도 6의 접합된 구조를 형성한 후, 도너 구조(152)는 제 1 기판(142)의 표면(140)으로 재료(150)의 층의 전사를 완성하고, 도 7의 구조를 형성하기 위해 이온 주입 평면(154)을 따라 쪼개지거나 또는 그렇지 않으면 파단된다. 예를 들어, 도너 구조(152)(거기에 접합된 제 1 기판(142)을 가짐)는 도너 구조(152)로 하여금 이온 주입 평면(154)을 따라 파단시키기 위해 가열될 수 있다. 선택적으로, 기계력(mechanical forces)이 이온 주입 평면(154)에 따른 도너 구조(152)의 쪼개짐을 돕기 위해 도너 구조(152)에 적용될 수 있다. 도너 구조(152)가 이온 주입 평면(154)을 따라 쪼개지거나 또는 그렇지 않으면 파단된 후, 도너 구조(152)의 일부는 제 1 기판(142)에 접합된 채로 있고, 그 부분은 재료(150)의 전사된 층을 규정한다(도 4). 도너 구조(152)의 나머지는, 도너 구조(152)의 추가의 부분을 추가의 기판에 전사하기 위해, 추가의 SMART-CUT® 프로세스에서 재사용될 수 있다.
도 7을 계속 참조하면, 파단 프로세스 후, 재료(150)의 전사된 층의 노출된 주면(exposed major surface, 156)은 도너 구조(152)(도 6)의 파단면을 포함하고, 재료(150)의 층의 결정 격자에 이온 불순물 및 결함을 포함할 수 있다. 재료의 층(150)은 재료의 층(150)에서의 불순물 레벨을 감소시키고 결정 격자의 품질을 향상(즉, 노출된 주면(156) 근방의 결정 격자에서 결함의 수를 감소)시키기 위한 노력으로 처리될 수 있다. 이와 같은 처리는 그라인딩, 폴리싱, 에칭, 및 서멀 어닐링(thermal annealing) 중 하나 이상을 포함할 수 있다.
다른 실시 예에 있어서, 재료의 층(150)은 제 1 기판(142)의 표면(140)에 벌크 반도체 재료를 본딩하고 나서, 재료의 층(150)을 형성하기 위해 그라인딩 프로세스, 폴리싱 프로세스, 및 에칭 프로세스(예컨대, 화학-기계적 폴리싱 프로세스) 중 하나 이상을 이용하여, 벌크 반도체 재료를 시닝(thinning)함으로써 제 1 기판(142)의 표면(140) 상에 제공될 수 있다.
본 개시 내용의 추가의 실시 예에 있어서, 재료의 층(150)은 자립 재료(freestanding materials)를 포함할 수 있고, 여기서 재료의 층은 지지체(support), 예컨대 제 1 기판(142)으로부터의 지지체에 대한 필요성 없이, 자체 지지하고 있다. 이와 같은 실시 예에 있어서, 재료의 층(150)은 벌크 도너 구조(152) 내로 고 에너지 이온을 주입하여 형성될 수 있다. 높은 도즈 이온 주입(high dose ion implantation)의 이용은 약 10 마이크로미터로부터 약 50 마이크로미터로 확장하는 범위에서 평균 층 두께(예컨대, 약 20 마이크로미터(20 ㎛)와 같은 평균 층 두께)를 가지는 자립 재료의 층(150)을 제공할 수 있다.
몇몇 실시 예에 있어서, 전사된 재료의 층(150)은 약 1.50 ㎛ 이하인 평균 층 두께를 가질 수 있다.
도 8을 다시 참조하면, 제 1 기판(142)의 표면(140) 상에 상대적으로 얇은 재료의 층(150)을 형성한 후, 얇은 재료의 층(150)은, 예를 들어 활성층(104)을 형성하기 위해 상대적으로 얇은 재료의 층(150) 상에 재료의 추가 층을 에피택셜 성장시켜 두꺼워질 수 있다. 예를 들어, 도 8에 나타낸 것과 같이, 재료의 층(150)의 반도체 재료의 동일 또는 유사한 조성으로 될 수 있는 추가의 반도체 재료는 활성층(104)의 형성을 완성하기 위해 층(150) 상에 에피택셜 성장될 수 있다. 특별한 비제한적인 예로서, 에피택셜 성장은 고농도로 도핑된 p-형 Ge BSF 층(118), 도핑된 p-형 Ge 서브층(144), pn 접합(148)을 규정하기 위한 도핑된 n-형 Ge 서브층(146), 및 고농도로 도핑된 n-형 Ge 윈도 층(116)의 형성을 포함할 수 있다. 다른 실시 예는 BSF 층(118) 및/또는 윈도 층(116)을 구비하지 않을 수 있다. Ge의 이와 같은 도핑된 층을 성장시키기 위해 이용될 수 있는 여러 에피택셜 성장 기술이 이 기술 분야에 알려져 있고 본 개시 내용의 실시 예에서 사용될 수 있다. 그와 같은 성장 기술은 화학적 기상 증착(chemical vapor deposition: CVD) 기술, 유기금속 화학적 기상 증착(metalorganic chemical vapor deposition, MOCVD) 기술, 기상 에피택시(vapor phase epitaxy: VPE) 기술, 물리적 기상 증착(physical vapor deposition: PVD) 기술, 및 분자 빔 에피택시(molecular beam epitaxy: MBE) 기술을 포함하지만 그것에 한정되지 않는다. 추가로, 다중-접합 광활성 장치를 위한 서브셀로서 사용되는 그와 같은 Ge계 활성층(104)의 다양한 구성이 이 기술에서 알려져 있고 본 개시 내용의 실시 예에서 사용될 수 있다.
앞에서 언급한 것과 같이, 제 1 활성층(104)은 p-형 도핑된 서브층 및 n-형 도핑된 서브층을 포함하도록 형성될 수 있고, 이 층 사이에는 pn 접합이 규정된다. 따라서, p-형 도펀트는 활성층(104)의 p-형 영역의 제조 중 p-형 도핑될 활성층(104)의 영역에 도입될 수 있고, n-형 도펀트는 활성층(104)의 n-형 영역의 제조 중 n-형 도핑될 활성층(104)의 영역에 도입될 수 있다. 또한, 하나 이상의 p-형 도펀트의 농도는, p-형 영역의 제조 중 변경될 수 있고, 그 결과 농도 기울기가 그것의 형성 시 활성층(104)의 p-형 영역의 두께에 걸쳐 제공된다. 예를 들어, 활성층(104)의 p-형 영역 내의 하나 이상의 p-형 도펀트의 농도는 앞에서 논의된 것과 같이, 활성층(104)의 후면(105B)으로부터 활성층(104)의 정면(105A)을 향해 확장하는 방향으로 감소시킬 수 있다. 활성층(104)의 p-형 영역에 그와 같은 농도 기울기를 제공함으로써, 활성층(104)의 n측을 향해(즉, 도 8에 나타낸 실시 예에서 활성층(104)의 정면(105A)을 향해) 전자의 가압 이동을 돕는 전기장이 그 안에 제공될 수 있다.
형성된 것과 같이, 몇몇 실시 예에 있어서, 활성층(104)의 후면(105B)은, 활성층(104)의 정면(105A)의 표면 거칠기와 적어도 사실상 유사한 표면 거칠기를 가질 수 있다.
도 9를 참조하면, 활성층(104)을 형성한 후, 광활성 장치(100)(도 1)의 추가 층은 선택적으로 활성층(104) 위에 제조될 수 있다. 예를 들어, 광활성 장치(100)의 활성 영역(103)의 형성이 완료될 수 있고, 그와 같은 활성 영역(103)은 광활성 장치(100)의 추가의 서브셀을 규정하는 하나 이상의 추가 활성층을 구비할 수 있다. 비제한적인 예로서, 도 1을 참조하여 앞에 기재된 것과 같은 제 2 활성층(106), 제 3 활성층(108), 및 제 4 활성층(110)은, 제 1 활성층(104) 위에 제조될 수 있다. 터널 접합 층(120)은 또한 인접한 활성층(104, 106, 108, 110) 사이에 형성될 수 있다.
여러 추가 층은 순차 방식(sequential manner)으로 겹쳐서 여러 층을 에피택셜 성장시켜 제조될 수 있다. 각각의 층 또는 서브층에 대해 사용되는 특정 성장 기술은 각각의 층 또는 서브층의 조성에 의존할 수 있다. 그와 같은 층의 에피택셜 성장을 위해 보통 사용되는 성장 기술은 화학적 기상 증착(CVD) 기술, 유기금속 화학적 기상 증착(MOCVD) 기술, 기상 에피택시(VPE) 기술, 유기금속 기상 에피택시(MOVPE) 기술, 물리적 기상 증착(PVD) 기술, 및 분자 빔 에피택시(MBE) 기술을 포함한다.
도 10을 참조하면, 제 2 기판(160)은, 제 1 기판(140)이 제 1 활성층(104)에 부착되어 있는 동안, 제 1 기판(140)과 반대측 상에서 활성층(104) 위에(및 활성층(104) 위에 사전에 제조되는 임의의 추가 층 위에) 부착될 수 있다.
제 2 기판(160)은 산화물(예컨대, 알루미늄 산화물, 지르코늄 산화물, 규소 산화물 등) 및 반도체 재료(예컨대, 규소, 게르마늄, 탄화 규소, III-V 반도체 재료(예컨대, GaAs, GaN 등), 질화 알루미늄, 다이아몬드 등)를 포함하는 다수의 재료 중 어느 하나를 포함할 수 있다. 제 2 기판(160)은 결정성 재료(예컨대, 다결정 또는 단결정 재료)를 포함할 수 있다. 또한, 제 2 기판(160)은 적어도 사실상 단일의, 일반적으로 균질(homogenous)의 재료로 구성될 수 있고, 또는 제 2 기판(160)은 다층 구조(multi-layer structure), 예컨대 반도체-온-절연체(semiconductor-on-insulator, SeOI)형 구조, 예컨대 갈륨 비소-온-사파이어(gallium arsenide-on-sapphire, GaAsOS) 기판 또는 게르마늄-온-사파이어(germanium-on-sapphire, GeOS) 기판을 포함할 수 있다.
제 2 기판(160)은 예를 들어 본원에서 앞에 기재된 것과 같이 직접 본딩 프로세스를 이용하여 활성층(104) 위에 부착될 수 있다. 몇몇 실시 예에 있어서, 제 2 기판(160)은 직접 본딩 프로세스로 활성 영역(103)(도 10의 실시 예에서는 윈도 층(116)의 노출면을 포함하는)의 노출된 주면(162)에 직접 부착될 수 있다.
활성층(104) 위에 제 2 기판(160)을 부착한 후, 제 1 기판(142)은 도 11에 나타낸 것과 같이 활성층(104)의 후면(105B)을 노출시키기 위해 활성층(104)으로부터 제거될 수 있다. 그 구조는 도 10에 묘사된 방향에 대해 180°회전된(즉, 역전된) 방향으로 도 11에 도시되어 있다. 제 1 기판(142)은 예를 들어 그라인딩 프로세스, 폴리싱 프로세스, 및 화학적(습식 또는 건식) 에칭 프로세스(예컨대, 화학-기계적 폴리싱(CMP) 프로세스) 중 하나 이상을 이용하여 활성층(104)으로부터 제거될 수 있다. 비제한적인 예로서, 대부분의 제 1 기판(142)은 기계적 그라인딩 프로세스를 이용하여 제거될 수 있고, 그 후 제 1 기판(142)의 상대적으로 얇은 남은 층은 활성층(104)의 재료에 대해 제 1 기판(142)의 재료에 선택성이 있는 부식액(etchant)으로 화학적 에칭 프로세스에 의해 제거될 수 있다. 활성층(104)은 제 1 기판(142)을 제거하는 데 사용되는 에칭 프로세스에 대한 에치 정지 층(etch stop layer)으로서 작용할 수 있다.
도 12를 참조하면, 제 1 기판(12)을 제거한 후, 활성층(104)의 노출된 후면(105B)은, 후면(105B)이 활성층(104)의 정면(105A)의 표면 거칠기보다 큰 표면 거칠기를 가지게 하는 방식으로 처리될 수 있다. 다른 식으로 말해, 활성층(104)의 노출된 후면(105B)은, 후면(105B)의 표면 거칠기를 증가시키기 위해 제 1 기판(142)을 제거한 후 조면화(roughened)될 수 있다. 도 1 내지 4를 참조하여 앞에서 기재한 것과 같이, 후면(105B)의 조면화는 텍스쳐 특징(122)(예컨대, 오목부 및/또는 돌출부)을 형성하고 이로 인한 후면(105B)의 형태를 제공할 수 있다.
다양한 기술이 후면(105B)을 조면화하고 텍스쳐 특징(122)을 형성하기 위해 이용될 수 있다. 실시 예이고 비제한적인 방법에 의하여, 후면(105B)은 후면(105B)의 표면 거칠기를 증가시키기 위해 화학적 에칭 프로세스 및 기계적 조면화 프로세스 중 적어도 하나에 의해 처리될 수 있다. 몇몇 실시 예에 있어서, 그라인딩 프로세스가 후면(105B)을 조면화하고, 후면(105B)에 오목부 및/또는 돌출부를 포함하는 텍스쳐 특징(122)을 형성하기 위해 이용될 수 있다. 몇몇 실시 예에 있어서, 화학-기계적 폴리싱(CMP) 프로세스는, 후면(105B)을 조면화하고 후면(105B)에 오목부 및/또는 돌출부를 포함하는 텍스쳐 특징(122)을 형성하기 위해 이용될 수 있다. 다른 실시 예에 있어서, 화학적 에칭 프로세스가 후면(105B)을 조면화하고 오목부 및/또는 돌출부를 포함하는 텍스쳐 특징(122)을 후면(105B)에 형성하기 위해 이용될 수 있다. 이와 같은 화학적 에칭 프로세스는 습식 화학적 부식액 및 건식 플라즈마 부식액 중 하나 또는 모두를 사용할 수 있다.
몇몇 실시 예에 있어서, 후면(105B)은 포토리소그래픽 마스킹 및 에칭 프로세스(photolithographic masking and etching process)를 이용하여 조면화될 수 있다. 이와 같은 실시 예에 있어서, 마스크 층은 활성층(104)의 노출된 후면(105B) 위에 증착되고 개구(aperture) 및/또는 돌출부를 형성하도록, 후면(105B)에 에칭하기를 원하는 위치에서 마스크 층을 통해 개구를 형성하도록 선택적으로 패터닝될 수 있다. 패터닝된 마스크 층을 형성한 후, 패터닝된 마스크 층을 통해 노출된 활성층(104)의 영역은 후면(105B)에 오목부 및/또는 돌출부를 규정하기 위해 선택되는 방식으로 활성층(104)의 영역을 제거하기 위해 예를 들어 습식 에칭 프로세스 또는 건식 반응성 이온 에칭 프로세스를 이용하여 에칭될 수 있다. 활성층(104)의 후면(105B)에 규정된 오목부 및/또는 돌출부의 형상은, 적어도 부분적으로 패터닝된 마스크 층의 개구의 형상 및 활성층(104)을 에칭하기 위해 사용되는 에칭 프로세스의 유형(예컨대, 등방성(isotropic) 또는 이방성(anisotropic))의 작용일 수 있다. 에칭 프로세스 후, 패터닝된 마스크 층은 제거될 수 있다. 그와 같은 마스킹 및 에칭 프로세스는 활성층(104)의 후면(105B) 상의 미리 결정되고 선택된 위치에 오목부 및/또는 돌출부를 형성하기 위해 이용될 수 있다.
도 1을 간단히 참조하면, 본 개시 내용의 방법은 활성 영역(103) 상에 충돌하는 방사선(102)의 흡수에 반응하여 전압이 생성되는 제 1 전극(111) 및 제 2 전극(112)의 형성을 더 포함할 수 있다. 도 13을 참조하면, 제 1 전극(111)을 형성하기 위해, 하나 이상의 전도성 재료가 활성층(104)의 조면화된 후면(105B) 상에 제공될 수 있다. 예를 들어, 전도성 금속(164)은 전도성 금속(164)과 활성층(104) 사이에 저항 접촉(ohmic contact)을 제공하기 위해 조면화된 후면(105B) 상에 증착되거나 또는 그렇지 않으면 제공될 수 있다. 전도성 금속(164)은 예를 들어, 텅스텐(W), 구리(Cu), 탄탈(Ta), 티탄(Ti), 은(Ag), 몰리브덴(Mo), 또는 이와 같은 원소 중 하나 이상을 포함하는 합금 또는 혼합물을 포함할 수 있다. 몇몇 실시 예에 있어서, 전도성 금속(164)은 다양한 조성을 가지는 금속의 다층 스택(multi-layer stack)을 포함할 수 있다. 전도성 금속(164)은 화학적 기상 증착(CVD) 프로세스, 물리적 기상 증착(PVD) 프로세스, 스퍼터링 프로세스, 무전해 도금 증착 프로세스, 및 전해 도금 증착 프로세스 중 하나 이상을 이용하여 후면(105B) 상에 증착될 수 있다.
도 14에 도시된 것과 같이, 제 1 전극(111) 및 제 2 전극(112)의 제조가 완료될 수 있다. 선택적으로, 전도성 기판(166)(예컨대, 취급 기판(handle substrate))은 만약 예를 들어 전도성 금속(164)이 상기 구조의 취급을 허용할 수 있을 만큼 충분히 두껍지 않으면 전도성 금속(164)에 본딩될 수 있다. 전도성 기판(166)은 금속 예를 들어 텅스텐(W), 구리(Cu), 탄탈(Ta), 티탄(Ti), 은(Ag), 몰리브덴(Mo), 또는 그와 같은 원소들 중 하나 이상을 포함하는 합금 또는 혼합물을 포함할 수 있다. 전도성 기판(166)은 예를 들어 본원에서 앞에 기재된 것과 같은 직접 본딩 프로세스를 이용하여 전도성 금속(164)에 본딩될 수 있다. 선택적으로, 접촉 금속의 추가 층(168)이 전도성 금속(164)과 반대측 상에서 전도성 기판(166) 위에 증착될 수 있다. 전도성 금속(164), 전도성 기판(166), 및 접촉 금속(168)은 함께 제 1 전극(111)을 규정할 수 있다.
도 14를 계속해서 참조하면, 제 2 기판(160)(도 13)이 제거될 수 있고, 제 2 전극(112)이 제 1 전극(111)과 반대측 상에서 활성층(104) 위에(및 활성 영역(103)의 임의 선택적 추가 층 위에) 제조될 수 있다. 도 1을 참조하여 앞에서 언급한 것과 같이, 제 2 전극(112)은 전자기 방사선(102)이 통과하고 활성 영역(103)으로 들어갈 수 있는 적어도 하나의 개구(114)를 규정하도록 불연속이 되도록 형성될 수 있다. 적어도 제 1 전극(112)의 임의의 개구(114) 내에서 활성 영역(103) 위에 확장하는 반사방지(AR) 코팅(115)이 선택적으로 형성될 수 있다.
도 5 내지 14를 참조하여 위에서 기재한 방법에 있어서, 광활성 장치(100)의 활성 영역(103)이 제 1 기판(142) 상에 완전히 제조되고, 그 후 제 2 기판(160)이 제 1 기판(142)과 반대측 상에서 활성 영역(103)에 부착된다. 본 개시 내용의 추가의 실시 예에 있어서, 활성 영역(103)(제 1 활성층(104)을 포함)의 제 1 부분은 제 1 다층 구조를 형성하기 위해 제 1 기판(142) 상에 제조될 수 있고, 활성 영역(103)의 제 2 부분은 별개의 제 2 다층 구조를 형성하기 위해 제 2 기판(160) 상에 별도로 제조될 수 있고, 그 후 제 1 및 제 2 다층 구조들은 서로 직접 본딩될 수 있다.
예를 들어, 도 8에 나타낸 다층 구조는 도 5 내지 8을 참조하여 본원의 앞에서 기재된 것과 같이 제조될 수 있다. 도 15를 참조하면, 활성 영역(103)(도 1)의 추가 층이 제 1 다층 구조(170)를 형성하기 위해 도 8의 구조 위에 성장될 수 있다. 비제한적인 예로서, 터널 접합층(120)은 제 1 활성층(104) 위에 성장될 수 있고, 제 2 활성층(106)은 제 1 다층 구조(170)를 형성하기 위해 터널 접합층(120) 위에 성장될 수 있다.
도 16을 참조하면, 제 2 다층 구조(172)가 제 2 기판(160)의 표면 위에 제 4 활성층(110), 제 3 활성층(108), 및 터널 접합 층(120)을 형성하여 별도로 제조될 수 있다. 제 2 기판(160)은 도 10을 참조하여 앞에서 기재된 것과 같이 될 수 있다. 제 2 기판(160) 위에 형성된 활성 영역(103)의 여러 층은 또한 도 8 및 9를 참조하여 앞에서 기재된 것과 같은 방법을 이용하여 형성될 수 있다.
도 17에 나타낸 것과 같이, 제 1 다층 구조(170)는 다층 구조들(170, 172)을 별도로 형성한 후 제 2 다층 구조(172)에 직접 본딩될 수 있다. 본원의 앞에서 기재된 것과 같은 직접 본딩 프로세스는 제 2 다층 구조(172)에 제 1 다층 구조(170)를 직접 본딩하기 위해 사용될 수 있다. 도 10의 것과 같은 구조가 제 2 다층 구조(172)에 제 1 다층 구조(170)를 직접 본딩 시 형성될 수 있고, 얻어진 구조는 이후 도 1 내지 4를 참조하여 기재된 것과 같이 광활성 장치(100)의 제조를 완료하기 위해 도 10 내지 14를 참조하여 앞에서 기재된 것과 같이 처리될 수 있다.
비록 도 15의 제 1 다층 구조(170)가 제 1 및 제 2 활성층(104, 106)을 구비하는 것처럼 기재되고, 도 16의 제 2 다층 구조(172)가 제 3 및 제 4 활성층(108, 110)을 구비하는 것처럼 기재되지만, 제 1 다층 구조(170)는 광활성 장치(100)(도 1)의 활성 영역(103)의 어느 하나 이상을 구비할 수 있고, 제 2 다층 구조(172)는 광활성 장치(100)의 활성 영역(103)의 층의 나머지를 구비할 수 있다.
도 15 내지 17을 참조하여 위에 기재된 방법은 하나의 성장 기술, 예컨대 화학적 기상 증착(CVD) 기술(예컨대, 유기금속 기상 에피택시(MOVPE) 기술)을 이용하여 활성 영역(103)(예컨대, 활성층(104, 106, 108, 110) 및 터널 접합 층(120))의 층 중 하나 이상을 제조하는 것이 바람직하고 다른, 다양한 성장 기술, 예컨대 분자 빔 에피택시(MBE) 기술을 이용하여 활성 영역(103)의 하나 이상의 다른 층을 제조하는 것이 바람직한 예에서 특히 유용할 수 있다. 그와 같은 방법의 예는 예를 들어 라우제(rause)의 이름으로 2011년 10월 11일에 제출되고 발명의 명칭이 "다양한 증착 기술에 의해 형성되는 반도체 장치에서 다중 접합(Multi junctions in a semiconductor device formed by different deposition techniques)"인 프랑스 특허 출원 제 1159154 호에 더 상세히 개시되어 있고, 그것의 개시 내용은 이러한 참조에 의해 그것의 전체가 본원에 통합된다.
개시 내용의 실시 예의 추가의 비제한적인 예가 이하 설명된다.
실시 예 1 : 광활성 장치에 있어서, 제 1 전극; 제 2 전극; 및 제 1 전극과 제 2 전극 사이에 배치되는 활성 영역을 포함하고, 활성 영역은 활성 영역 상에 충돌하는 방사선을 흡수하고, 방사선의 흡수에 반응하여 제 1 전극과 제 2 전극 사이에서 전압을 생성하도록 구성되고, 활성 영역은 약 0.60 eV와 약 2.10 eV 사이의 밴드갭을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층을 포함하고, 적어도 하나의 활성층은 방사선이 광활성 장치의 동작 중 적어도 하나의 활성층으로 들어가는 정면, 및 정면으로부터 적어도 하나의 활성층의 반대측 상의 후면을 가지며, 후면은 정면의 표면 거칠기보다 큰 표면 거칠기를 가지는, 광활성 장치.
실시 예 2: 실시 예 1의 광활성 장치에 있어서, 후면은 적어도 하나의 활성층 내로부터 후면에 충돌하는 방사선을 반사시키도록 구성되는 형태를 가진다.
실시 예 3: 실시 예 2의 광활성 장치에 있어서, 후면의 형태는 적어도 하나의 활성층과 평행한 평면에서 평균 단면 치수를 가지는 복수의 텍스쳐 특징을 구비하고, 평균 단면 치수는 약 1백 나노미터(100 nm)와 약 50 미크론(50 ㎛) 사이에 있다.
실시 예 4: 실시 예 3의 광활성 장치에 있어서, 복수의 텍스쳐 특징은 적어도 하나의 활성층 내로 확장하는 복수의 오목부를 포함하고, 복수의 오목부는 적어도 하나의 활성층에 수직인 평면에서, 약 10 나노미터(10 nm)와 약 10 미크론(10 ㎛) 사이의 평균 단면 치수를 가진다.
실시 예 5: 실시 예 3 또는 실시 예 4의 광활성 장치에 있어서, 복수의 텍스쳐 특징은, 후면의 주 평면(major plane)으로부터 적어도 하나의 활성층으로부터 밖으로 확장하는 복수의 돌출부를 포함하고, 복수의 돌출부는 적어도 하나의 활성층과 수직인 평면에서, 약 10 나노미터(10 nm)와 약 10 미크론(10 ㎛) 사이의 평균 단면 치수를 가진다.
실시 예 6: 실시 예 1 내지 5 중 어느 하나의 광활성 장치에 있어서, 적어도 하나의 활성층은 약 1백 미크론(100 ㎛) 이하의 실제의 평균 층 두께를 가진다.
실시 예 7: 실시 예 6의 광활성 장치에 있어서, 적어도 하나의 활성층은 방사선의 흡수에 반응하여 적어도 하나의 활성층 내에서 생성된 전자가 적어도 하나의 활성층의 실제의 평균 층 두께보다 큰 평균 확산 거리를 나타내도록 조성을 가진다.
실시 예 8: 실시 예 6 또는 실시 예 7의 광활성 장치에 있어서, 실제의 평균 층 두께는 약 10 미크론(10 ㎛) 이하이다.
실시 예 9: 실시 예 1 내지 8 중 어느 한 항의 광활성 장치에 있어서, 적어도 하나의 활성층은 적어도 하나의 p-형 도펀트를 구비한다.
실시 예 10: 실시 예 9의 광활성 장치에 있어서, 적어도 하나의 활성층 내의 적어도 하나의 p-형 도펀트의 농도는, 적어도 하나의 활성층에 걸쳐 농도 기울기를 나타내고, 적어도 하나의 활성층 내의 적어도 하나의 p-형 도펀트의 농도는, 후면으로부터 정면으로 확장하는 방향에서 감소한다.
실시 예 11 : 실시 예 1 내지 10 중 어느 한 항의 광활성 장치에 있어서, 적어도 하나의 활성층의 반도체 재료는 게르마늄을 포함한다.
실시 예 12: 실시 예 11의 광활성 장치에 있어서, 적어도 하나의 활성층의 반도체 재료는 적어도 사실상 단결정 에피택셜 게르마늄으로 구성된다.
실시 예 13: 실시 예 1 내지 12 중 어느 한 항의 광활성 장치에 있어서, 제 1 전극 및 제 2 전극 중 하나는 적어도 하나의 활성층의 후면과 직접 물리적 접촉하는 금속을 포함한다.
실시 예 14: 실시 예 1 내지 13 중 어느 한 항의 광활성 장치에 있어서, 광활성 장치는 태양 전지를 포함한다.
실시 예 15: 실시 예 14의 광활성 장치에 있어서, 태양 전지는 다중-접합 태양 전지를 포함하고, 여기서 활성 영역은 약 1.20 eV보다 큰 밴드갭을 나타내는 다양한 반도체 재료를 포함하는 적어도 하나의 추가 활성층을 더 구비한다.
실시 예 16: 광활성 장치를 제조하는 방법은, 약 0.60 eV와 약 2.10 eV 사이의 밴드값을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층을 포함하고, 적어도 하나의 활성층은 방사선이 광활성 장치의 동작 중 적어도 하나의 활성층에 들어가는 정면 및 정면으로부터 적어도 하나의 활성층의 반대측 상의 후면을 가지고, 후면은 정면의 표면 거칠기보다 큰 표면 거칠기를 가지는 활성 영역을 형성하는 단계; 및 활성 영역에 충돌하는 방사선을 흡수하고, 방사선의 흡수에 반응하여 제 1 전극과 제 2 전극 사이에서 전압을 생성하도록 활성 영역을 구성하는 단계, 및 활성 영역 상에 충돌하는 방사선의 흡수에 반응하여 전압이 생성되는 제 1 전극과 제 2 전극을 형성하는 단계를 포함한다.
실시 예 17: 실시 예 16의 방법, 여기서 활성 영역을 형성하는 단계는, 적어도 하나의 활성층의 후면이 제 1 기판에 인접하여 배치되도록 제 1 기판의 표면 상에 적어도 하나의 활성층을 형성하는 단계; 적어도 하나의 활성층으로부터 제 1 기판을 제거하고 적어도 하나의 활성층의 후면을 노출시키는 단계; 및 적어도 하나의 활성층으로부터 제 1 기판을 제거한 후 적어도 하나의 활성층의 후면을 처리하는 단계 및 후면이 정면의 표면 거칠기보다 큰 표면 거칠기를 가지게 하는 단계;를 더 포함한다.
실시 예 18: 실시 예 17의 방법은 기판을 적어도 하나의 활성층으로부터 제거하기 전에 제 1 기판과 반대측 상에서 적어도 하나의 활성층 위에 제 1 기판을 부착하는 단계를 더 포함한다.
실시 예 19: 실시 예 18의 방법은 제 1 기판과 반대측 상에서 적어도 하나의 활성층 위에 제 2 기판을 부착하기 전에 제 2 기판 상에 활성 영역의 적어도 하나의 추가 활성층을 형성하는 단계를 더 포함한다.
실시 예 20: 실시 예 17 내지 20 중 어느 하나의 방법에 있어서, 적어도 하나의 활성층으로부터 제 1 기판을 제거 한 후 적어도 하나의 활성층의 후면을 처리하는 단계는, 후면을 화학적으로 에칭하는 것 및 후면을 기계적으로 조면화(roughening)하는 것 적어도 하나를 포함한다.
실시 예 21 : 실시 예 20의 방법에 있어서, 적어도 하나의 활성층으로부터 제 1 기판을 제거한 후 적어도 하나의 활성층의 후면을 처리하는 단계는, 습식 화학적 부식액 및 건식 플라즈마 부식액 중 적어도 하나로 후면을 화학적으로 에칭하는 단계를 포함한다.
실시 예 22: 실시 예 20 또는 실시 예 21의 방법에 있어서, 적어도 하나의 활성층으로부터 제 1 기판을 제거한 후 적어도 하나의 활성층의 후면을 처리하는 단계는, 후면에 화학-기계적 폴리싱(CMP) 프로세스를 행하는 단계를 포함한다.
실시 예 23: 실시 예 17 내지 22 중 어느 하나의 방법에 있어서, 제 1 기판의 표면 상에 적어도 하나의 활성층을 형성하는 단계는, 적어도 하나의 활성층의 반도체 재료를 포함하는 제 1 층을 제 1 기판에 전사하는 단계; 및 적어도 하나의 활성층의 두께를 증가시키기 위해 제 1 층 상에 반도체 재료를 포함하는 추가 층을 에피택셜 성장시키는 단계를 포함한다.
실시 예 24: 실시 예들 16 내지 23 중 어느 하나의 방법은 적어도 하나의 p-형 도펀트로 적어도 하나의 활성층을 도핑하는 단계를 더 포함한다.
실시 예 25: 실시 예 24의 방법에 있어서, 적어도 하나의 p-형 도펀트로 적어도 하나의 활성층을 도핑하는 단계는, 적어도 하나의 활성층 내의 적어도 하나의 p-형 도펀트의 농도가 적어도 하나의 활성층에 걸쳐 농도 기울기를 나타내도록 적어도 하나의 p-형 도펀트로 적어도 하나의 활성층을 도핑하는 단계를 포함하고, 적어도 하나의 활성층 내의 적어도 하나의 p-형 도펀트의 농도는, 후면으로부터 정면으로 확장하는 방향에서 감소한다.
위에 기재한 개시 내용의 본 실시 예는 본 발명의 범위를 제한하지 않는데, 그 이유는 이 실시 예들는 단지 첨부 청구항의 범위 및 이들의 법률적 등가물들에 의해 정의되는, 본 발명의 실시 예이기 때문이다. 임의의 등가의 실시 예는 이 발명의 범위 내에 있도록 의도된다. 실제로, 본원에 나타내고 기재된 것에 더하여, 상기 개시 내용의 다양한 변경, 예컨대 기재된 요소의 대안의 유용한 조합이 상기 설명으로부터 이 기술에서 숙련된 사람에게 명백해질 것이다. 그와 같은 변경 및 실시 예는 또한 첨부 청구항들의 범위 내에 속하도록 의도된다.

Claims (17)

  1. 광활성 장치(photoactive device)에 있어서,
    제 1 전극;
    제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 활성 영역(active region)을 포함하고,
    상기 활성 영역은 상기 활성 영역 상에 충돌하는 방사선(radiation)을 흡수하고, 상기 방사선의 흡수에 반응하여 상기 제 1 전극과 상기 제 2 전극 사이에서 전압을 생성하도록 구성되고, 상기 활성 영역은 약 0.60 eV와 약 2.10 eV 사이의 밴드갭(bandgap)을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층과, 방사선이 상기 광활성 장치의 동작(operation) 중 상기 적어도 하나의 활성층으로 들어가는 정면(front surface), 및 상기 정면으로부터 상기 적어도 하나의 활성층의 반대측(opposing side) 상의 후면(back surface)을 가지는 상기 적어도 하나의 활성층을 포함하고, 상기 후면은 상기 정면의 표면 거칠기(surface roughness)보다 큰 표면 거칠기를 가지는 광활성 장치.
  2. 제 1 항에 있어서,
    상기 후면은, 상기 적어도 하나의 활성층 내로부터 상기 후면 상에 충돌하는 방사선을 반사시키도록 구성되는 형태(topography)를 가지는 광활성 장치.
  3. 제 2 항에 있어서,
    상기 후면의 형태는, 상기 적어도 하나의 활성층과 평행한 평면에서, 평균 단면 치수(average cross-sectional dimension)를 가지는 복수의 텍스쳐 특징(texture feature)을 구비하고, 상기 평균 단면 치수는 약 1백 나노미터(100 nm)와 약 50 미크론(50 ㎛) 사이에 있는 광활성 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 활성층은, 약 1백 미크론(100 ㎛) 이하의 실제 평균 층 두께(actual layer thickness)를 가지는 광활성 장치.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 활성층은, 상기 방사선의 흡수에 반응하여 상기 적어도 하나의 활성층 내에서 생성된 전자가, 상기 적어도 하나의 활성층의 상기 실제 평균 층 두께보다 큰 평균 확산 거리(diffusion length)를 나타내도록 조성을 가지는 광활성 장치.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 활성층은, 적어도 하나의 p-형 도펀트(dopant)를 포함하는 광활성 장치.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 활성층 내의 상기 적어도 하나의 p-형 도펀트의 농도는, 상기 적어도 하나의 활성층에 걸쳐 농도 기울기(concentration gradient)를 나타내고, 상기 적어도 하나의 활성층 내의 상기 적어도 하나의 p-형 도펀트의 농도는, 상기 후면으로부터 상기 정면 방향으로 감소하는 광활성 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 활성층의 상기 반도체 재료는, 게르마늄을 포함하는 광활성 장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 활성층의 상기 반도체 재료는, 적어도 충분한(substantially) 단결정 에피택셜 게르마늄(monocrystalline epitaxial germanium)으로 구성되는 광활성 장치.
  10. 광활성 장치를 제조하는 방법에 있어서,
    활성 영역을 형성하는 단계;
    약 0.60 eV와 약 2.10 eV 사이의 밴드값을 나타내는 반도체 재료를 포함하는 적어도 하나의 활성층과, 방사선이 상기 광활성 장치의 동작 중 상기 적어도 하나의 활성층에 들어가는 정면, 및 상기 정면으로부터 상기 적어도 하나의 활성층의 반대측 상의 후면을 가지고, 상기 후면은 상기 정면의 표면 거칠기보다 큰 표면 거칠기를 가지는 상기 적어도 하나의 활성층을 포함하는, 상기 활성 영역에 충돌하는 방사선을 흡수하고, 상기 방사선의 흡수에 반응하여 제 1 전극과 제 2 전극 사이에서 전압을 생성하도록 상기 활성 영역을 구성하는 단계; 및
    상기 활성 영역 상에 충돌하는 방사선의 흡수에 반응하여 전압이 생성되는 상기 제 1 전극과 상기 제 2 전극을 형성하는 단계;를 포함하는 광활성 장치를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 활성 영역을 형성하는 단계는,
    상기 적어도 하나의 활성층의 상기 후면이 상기 제 1 기판에 인접하여 배치되도록, 상기 제 1 기판의 표면 상에 상기 적어도 하나의 활성층을 형성하는 단계;
    상기 적어도 하나의 활성층으로부터 상기 제 1 기판을 제거하고, 상기 적어도 하나의 활성층의 상기 후면을 노출시키는 단계; 및
    상기 적어도 하나의 활성층으로부터 상기 제 1 기판을 제거한 후 상기 적어도 하나의 활성층의 상기 후면을 처리하고, 상기 후면이 상기 정면의 표면 거칠기보다 큰 표면 거칠기를 가지게 하는 단계;를 더 포함하는 광활성 장치를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 기판을 상기 적어도 하나의 활성층으로부터 제거하기 전에 상기 제 1 기판과 반대측의 상기 적어도 하나의 활성층 위에 제 2 기판을 부착하는 단계;를 더 포함하는 광활성 장치를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 기판과 반대측의 상기 적어도 하나의 활성층 위에 상기 제 2 기판을 부착하기 전에, 상기 제 2 기판 상에 상기 활성 영역의 적어도 하나의 추가 활성층을 형성하는 단계;를 더 포함하는 광활성 장치를 제조하는 방법.
  14. 제 11 항에 있어서,
    상기 적어도 하나의 활성층으로부터 상기 제 1 기판을 제거한 후 상기 적어도 하나의 활성층의 상기 후면을 처리하는 단계는, 상기 후면을 화학적으로 에칭 및 상기 후면을 기계적으로 조면화(roughening)하는 것 중 적어도 하나를 포함하는 광활성 장치를 제조하는 방법.
  15. 제 11 항에 있어서,
    상기 제 1 기판의 표면 상에 상기 적어도 하나의 활성층을 형성하는 단계는,
    상기 적어도 하나의 활성층의 상기 반도체 재료를 포함하는 제 1 층을 상기 제 1 기판에 전사(transferring)하는 단계; 및
    상기 적어도 하나의 활성층의 두께를 증가시키기 위해 상기 제 1 층 상에 상기 반도체 재료를 포함하는 추가 층을 에피택셜 성장시키는 단계;를 포함하는 광활성 장치를 제조하는 방법.
  16. 제 10 항에 있어서,
    적어도 하나의 p-형 도펀트로 상기 적어도 하나의 활성층을 도핑하는 단계;를 더 포함하는 광활성 장치를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 p-형 도펀트로 상기 적어도 하나의 활성층을 도핑하는 단계는, 상기 적어도 하나의 활성층 내의 상기 적어도 하나의 p-형 도펀트의 농도가 상기 적어도 하나의 활성층에 걸쳐 농도 기울기를 나타내도록, 상기 적어도 하나의 p-형 도펀트로 상기 적어도 하나의 활성층을 도핑하는 단계;를 포함하고, 상기 적어도 하나의 활성층 내의 상기 적어도 하나의 p-형 도펀트의 농도는, 상기 후면으로부터 상기 정면 방향으로 감소하는 광활성 장치를 제조하는 방법.
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