KR20150118929A - 스트레스 관리능력을 갖는 반도체 이종접합구조 - Google Patents

스트레스 관리능력을 갖는 반도체 이종접합구조 Download PDF

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KR20150118929A
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엠. 케네디 로버트
선 웬홍
자인 라케스
샤탈로브 마심
도브린스키 알렉산더
수르 미쉘
가스카 레밍기우스
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센서 일렉트로닉 테크놀로지, 인크
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Abstract

광전자 디바이스 제조에 사용하기 위한 이종접합구조가 제공된다. 이종접합구조는 n-형 컨택 또는 클래딩 층과 같은 층을 포함하고 그것들사이에 삽입된 얇은 서브-층들을 포함한다. 얇은 서브-층들이 층 전체에 걸쳐 일정하게 간격될 수 있고, 층을 위한 물질로 제조된 개입 서브-층(intervening sub-layer)들에 의해 분리된다. 얇은 서브-층들은 개입 서브-층들과 다른 조성물을 가질 수 있고, 이는 이종접합구조의 성장동안에 존재하는 스트레스들을 변경한다.

Description

스트레스 관리능력을 갖는 반도체 이종 접합 구조{SEMICONDUCTOR HETEROSTRUCTURE WITH STRESS MANAGEMENT}
관련 출원들에 대한 참조
본 출원은 2014년 4월 15일 출원된 U.S. 가출원 번호. 61/979,717의 이익을 주장하고, 이는 참조로서 본원에 통합된다.
기술분야
본 발명은 전체적으로 반도체 구조들에 관한 것이고, 보다 상세하게는, 반도체 구조내 반도체 층들의 에피택셜 성장 동안에 내부 스트레스들 및/또는 웨이퍼 휨(wafer bowing)을 줄이는 것에 관한 것이다.
Ⅲ족 질화물 반도체들은 효율적인 블루 및 자외선 발광 디바이스들 (예를 들어, 다이오드들, 레이저들, 등.), 자외선 검출기들, 및 전계 효과 트랜지스터들을 제조하기 위해 폭넓게 사용된다. 광대역-갭(wide band-gap)때문에, 이들 물질들은 심 자외선 발광 다이오드들 (DUV LED들: deep ultraviolet light emitting diodes)을 제조하기 위한 유력한 선택이 된다. 최근에, DUV LED들의 효율을 개선시키는데 상당한 발전들이 이루어져 왔다. 그러나, 이들 디바이스들의 전체 효율성은 여전히 낮다. DUV LED들의 제조를 위해, 하지 층(underlying layer)으로서 고품질 알루미늄 질화물 (AlN) 버퍼 층을 획득하는 것이 후속하는 임의의 Al-풍부(rich) Ⅲ족 질화물 반도체 층들의 성장을 위해 중요할 수 있다. 그러나, 사파이어, 실리콘 카바이드 (SiC) 및 실리콘으로 형성된 기판들상에 - 현재 Ⅲ족 질화물 디바이스들의 성장을 위한 주요 기판들인 - 고 결정 품질을 갖는 AlN 층의 성장은 극도로 어렵다.
발광 디바이스들, 예컨대 발광 다이오드들 (LEDs) 및 특별히 심 자외선 LEDs (DUV LED들) 위해, 반도체 층들내 전위 밀도(dislocation density) 및 많은 크랙들(crack)을 최소화하는 것이 디바이스의 효율을 증가시킨다. 추가하여, 그것은 디바이스의 증가된 신뢰성으로 이어질 수 있다. 이 정도에서, 몇몇의 접근법들은 패터닝된 기판들 상에 저-결함(low-defect) 반도체 층들을 성장시키는 것을 추구하여 왔다. 이들 접근법들은 전형적으로 에피택셜 방식으로 (epitaxially) 성장된 반도체 층들내 존재하는 스트레스들을 감소시키는 것에 의존한다.
예를 들어, 에피택셜 방식으로 성장된 층내 스트레스 축적을 감소시키는 한가지 접근법은 마이크로채널 에피택시 (MCE : microchannel epitaxy)를 이용하여 하지의 기판을 패터닝하는 것에 의존한다. MCE를 사용하여, 좁은 채널은 기판에서 저 결함 정보(low defect information)를 수용하는 핵형성 중심(nucleation center)으로 사용된다. 마스크내 구멍(opening)은 과성장된 층에 대한 결정 정보를 전사하는 마이크로채널로서 동작하지만, 마스크는 전위들이 과성장된 층에 전사되는 것을 방지한다. 결과적으로, 과성장된 층은 무 전위(dislocation free)가 될 수 있다. MCE의 3 차원의 구조는 스트레스 해제(stress release)에 대한 다른 장점을 또한 제공한다. 과성장된 층이 용이하게 변형되기 때문에 잔류 스트레스는 효율적으로 해제될 수 있다. 다른 접근법에서, 마스크는 그것들의 추가 진행을 차단하기 위해서 큰 농도의 전위 밀도들의 위치에 적용된다.
다른 접근법들은 Ⅲ족 질화물계 반도체 초격자(semiconductor superlattice)를 에피택셜 방식으로 성장시키는 것에 의존한다. 초격자 구조는 알루미늄 질화물 (AlN)/사파이어 템플릿(template)과 후속하는 두꺼운 AlxGa1 - xN (여기서, 0 ≤ x ≤ 1) 층들사이의 스트레인 차이(strain difference)를 경감시킨다. 디바이스들 예컨대 DUV LED들에 대하여, 두꺼운 AlGaN 에피택셜 층들은 (예를 들어, 수 마이크로미터의 크기에) 전류 과밀(current crowding)을 줄이는 것이 바람직하다. 초격자 접근법을 이용하여, AlN/AlGaN 초격자가 양축의(biaxial) 인장 스트레인(tensile strain)을 줄이도록 성장되고 3.0 μm-두께의 Al0 . 2Ga0 .8N가 임의의 크랙들없이 사파이어 상에 달성된다. 이런 초격자는 초격자 엘리먼트들의 서브-층들의 스트레스들을 변화시키기 때문에 전위 밀도를 최소화하기 위해 사용될 수 있다.
초격자 접근법들은 에피택셜 방식으로 성장된 질화물 반도체 층들내 인장(tensile) 및 압축(compressive) 스트레스들의 일부 제어를 허용하는 반면, 해당 접근법들은 균일한 조성물을 갖는 질화물계 반도체 층들의 에피택셜 성장을 가능하게 하지 않는다. 갈륨 질화물 (GaN) 성장으로부터 획득된 앞선 경험에 기반되어, LEO(lateral epitaxial overgrowth )는 GaN 필름들내 전위의 상당한 감소를 위한 효율적인 방법임이 판명되었다. LEO로부터 진화된 몇몇의 다른 기술들, 예컨대 펜데오-에피택셜(pendeo-epitaxial), 캔틸레버 에피택시(cantilever epitaxy), 및 단면 제어 LEO(facet controlled LEO)가 또한 발전되어 왔다. 상기의 접근법들은 GaN 반도체 층들의 에피택셜 성장을 위해 충분히 유효하지만, 알루미늄 질화물 (AlN) 층들의 에피택셜 성장은 AlN 필름들의 상대적으로 작은 수평의 성장(lateral growth)때문에 추가 어려움이 있다.
다른 선도 접근법은 패터닝된 기판들, 예컨대, 예를 들어, 패터닝된 사파이어 기판 (PSS:patterned sapphire substrate) 위에 AlN 필름들의 성장을 포함한다. PSS기반의 접근법은 일반적으로 축소된 스트레스 및 저 전위 밀도들을 갖는 AlN 층을 생성하지만, 패터닝 프로세스 및 AlN 필름들의 후속 성장은 기술적으로 복잡하고 비용이 많이 든다.
본 발명의 측면들은 광전자 디바이스를 제조하는데 사용하기 위한 이종 접합 구조(heterostructure)를 제공한다. 상기 이종 접합 구조는 n형 컨택 또는 클래딩 층과 같은 층(layer)를 포함하되 그 내부에 삽입된 얇은 서브-층(sub-layer)들을 포함한다. 상기 얇은 서브-층들은 층 전체에 걸쳐 일정한 간격으로 존재하고 상기 층을 위한 물질로 제조된 서브-층들을 개재시킴으로써 분리된다. 상기 얇은 서브-층들은 개재 서브-층들과 상이한 조성물을 가질 수 있고, 이것이 이종 접합 구조의 성장 동안 존재하는 스트레스들을 변경한다. 상기 층은 이종 접합 구조의 성장 동안 존재하는 스트레스들을 제어하도록 구성될 수 있다. 이 정도에서, 상기 얇은 서브-층들은 내부 스트레스들, 웨이퍼 휨(wafer bowing), 및/또는 유사한 것을 줄이도록 구성될 수 있다.
본 발명의 제1 측면은 이종 접합 구조(heterostructure)를 제공하되: 기판; 및 상기 기판 상에 에피택셜 방식으로 성장된 Ⅲ족 질화물 층을 포함하되, 상기 Ⅲ족 질화물 층은: 제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층들; 및 제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층들을 포함하고, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트이다.
본 발명의 제 2 측면은 광전자 디바이스를 제공하되: 기판; 및 Ⅲ족 질화물 물질들로 형성된 n형 층을 포함하되, 상기 n형 층은: 제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층들; 및 제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층들, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트이다.
본 발명의 제 3 측면은 디바이스를 제조하는 방법을 제공하되, 상기 방법은: 기판상에 Ⅲ족 질화물 층을 에피택셜 방식으로 성장시키는 단계를 포함하되, 상기 Ⅲ족 질화물 층은: 제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층들; 및 제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층들을 포함하고, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트이다.
본 발명의 예시적인 측면들은 본 출원에서 설명된 하나 이상의 문제들 및/또는 설명되지 않은 하나 이상의 다른 문제들을 해결하기 위해 디자인된다.
본 발명의 이들 및 다른 특징부들은 본 발명의 다양한 측면들을 묘사하는 첨부한 도면들과 함께 취해진 이하의 본 발명의 다양한 측면들의 상세한 설명으로부터 보다 쉽게 이해될 것이다.
도 1은 일 실시예에 따른 예시적인 광전자 디바이스의 개략적인 구조를 도시한다.
도면들 2a 및 2b는 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 광전자 디바이스를 제조하는데 사용하기 위한 예시적인 이종 접합 구조들을 도시한다.
도 3 은 실시예들에 따라 얇은 AlN 서브-층 두께의 함수로서 AlGaN 층의 평균 면 저항(sheet resistance)를 도시한다.
도 4는 실시예들에 따라 얇은 AlN 서브-층 두께의 함수로서 기판 웨이퍼의 휨의 양을 도시한다.
도 5 는 일 실시예에 따른 이종 접합 구조내 몇몇의 반도체 층들 격자 상수에 AlN 서브-층 두께의 영향을 도시한다.
도면들 6a 및 6b는 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 실온에서의 휜(bowed) 웨이퍼들에 대한 예시적인 스트레스 다이어그램들을 도시한다.
도면들 7a 및 7b는 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 본 출원에서 설명된 얇은 서브-층들을 가지는 그리고 얇은 서브-층들을 가지지 않는 성장으로부터 귀결된 표면 모폴러지들(morphologies)들을 도시한다.
도 8 은 일 실시예에 따라 AlN 층에 대한 V/III 비율의 함수로서 격자 상수들 a 및 c 의 예시적인 플롯(plot)들을 도시한다.
도 9는 일 실시예에 따라 사파이어 기판위에 에피택셜 방식으로 성장된 AlN 층에 대한 V/III 비율의 함수로서 스트레스(stress) 및 스트레인(strain)의 예시적인 플롯(plot)들을 도시한다.
도면들 10a 및 10b는 실시예들에 따른 예시적인 n형 층들을 도시한다.
도 11는 일 실시예에 따라 회로를 제조하기 위한 예시적인 흐름도를 도시한다.
도면들은 축척에 맞지 않을 수 있다는 것에 유의한다. 도면들은 단지 전형적인 본 발명의 측면들을 도시하도록 의도되고, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다. 도면들에서, 같은 넘버링(numbering)은 도면들간에 같은 엘리먼트들을 나타낸다.
상기에서 나타낸바와 같이, 본 발명의 측면들은 광전자 디바이스를 제조하는데 사용하기 위한 이종 접합 구조(heterostructure)를 제공한다. 이종 접합 구조는 n형 컨택 또는 클래딩 층과 같은 층(layer)를 포함하되 그 내부에 삽입된 얇은 서브-층(sub-layer)들을 포함한다. 얇은 서브-층들은 층 전체에 걸쳐 일정한 간격으로 존재하고 그리고 층을 위한 물질로 제조된 서브-층들을 개재시킴으로써 분리된다. 얇은 서브-층들은 개재 서브-층들과 상이한 조성물을 가질 수 있고, 이것이 이종 접합 구조의 성장 동안 존재하는 스트레스들을 변경한다. 층은 이종 접합 구조의 성장 동안 존재하는 스트레스들을 제어하도록 구성될 수 있다. 이 정도에서, 얇은 서브-층들은 내부 스트레스들, 웨이퍼 휨(wafer bowing)을 줄이도록 구성될 수 있다. 특별히 명시된 바가 없으면, 본 출원에서 사용되는, 용어 “세트(set)”는 하나 이상의 (즉, 적어도 하나의)를 의미하고 어구 “임의의 해결책(any solution)”은 임의의 지금 알려지거나 또는 차후에 개발될 해결책을 의미한다.
본 기술은 2014년 2월 22일에 출원된 U.S 가특허 출원 번호. 61/943,365 및 2015년 2월 22일에 출원된 U.S. 유틸리티 특허 출원 No. 14/628,281에 설명된 버퍼 층의 성장의 기술과 결합될 수 있고, 및 이들 양자는 참조로써 본 출원에 통합된다.
도면들로 가서, 도 1은 일 실시예에 따른 예시적인 광전자 디바이스(10)의 개략적인 구조를 도시한다. 특정 실시예에서, 광전자 디바이스 (10)는 발광 디바이스, 예컨대 발광 다이오드 (LED) 또는 레이저 다이오드 (LD)로서 동작하도록 구성된다. 어느 경우이든간에, 광전자 디바이스 (10)의 동작 동안, 밴드 갭에 필적할만한 바이어스(bias)의 인가는 광전자 디바이스 (10)의 활성 영역 (18)으로부터의 전자기 복사의 방출로 귀결된다. 광전자 디바이스 (10)에 의해 방출된(또는 센싱된) 전자기 복사는 가시 광, 자외선 복사, 심 자외선(deep ultraviolet) 복사, 적외선 광, 및/또는 유사한 것을 포함하는 임의의 파장 범위내에서 피크 파장(peak wavelength)을 가질 수 있다. 일 실시예에서, 디바이스 (10)는 자외선 파장 범위내에 지배적인 파장(dominant wavelength)을 갖는 복사를 방출(또는 센스)하도록 구성된다. 추가 특정 실시예에서, 지배적인 파장은 대략 210과 대략 360 나노미터사이의 파장 범위내에 있다. 또 추가 특정 실시예에서, 지배적인 파장은 대략 280 나노미터이다.
기판 (12), 기판 (12)에 인접한 버퍼 층 (14), 버퍼 층 (14)에 인접한 n형 층 (16) (예를 들어, 클래딩 층, 전자 공급 층, 컨택 층, 및/또는 유사한 것), 및 n형 층 (16)에 인접한 n형 측면을 갖는 활성 영역 (18)을 포함하는 이종 접합 구조 (11)를 광전자 디바이스 (10)는 포함한다. 더욱이, 광전자 디바이스 (10)의 이종 접합 구조 (11)는 활성 영역 (18)의 p형 측면에 인접한 제 1 p형 층 (20) (예를 들어, 전자 차단층, 클래딩 층, 홀 공급 층, 및/또는 유사한 것) 및 제 1 p형 층 (20)에 인접한 제 2 p형 층 (22) (예를 들어, 클래딩 층, 홀 공급 층, 컨택 층, 및/또는 유사한 것)를 포함한다.
추가 특정 예시적인 실시예에서, 광전자 디바이스 (10)는 Ⅲ-V 족 물질들계 디바이스이고, 다양한 층들의 일부 또는 전부는 Ⅲ-V 족 물질들 시스템에서 선택된 원소들로 형성된다. 또 추가 특정 예시적인 실시예에서, 광전자 디바이스 (10)의 다양한 층들은 Ⅲ족 질화물계 물질들로 형성된다. Ⅲ족 질화물 물질들은 하나 이상의 Ⅲ족 원소들 (예를 들어, 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 및 인듐 (In)) 및 질소 (N)를 포함하고, BWAlXGaYInZN, 여기서 0 ≤ W, X, Y, Z ≤ 1, 및 W+X+Y+Z = 1이다. 예시적인 Ⅲ족 질화물 물질들은 Ⅲ족 원소들의 임의의 몰분율을 갖는 2원의(binary), 3원의(ternary) 및 4원의(quaternary) 합금들 예컨대, AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN를 포함한다.
Ⅲ족 질화물계 광전자 디바이스 (10)의 예시적인 실시예는 InyAlxGa1 -x- yN, GazInyAlxB1-x-y-zN, AlxGa1 - xN 반도체 합금, 또는 유사한 것으로 구성된 활성 영역 (18) (예를 들어, 일련의 교번하는 양자 우물(quantum wall)들 및 장벽(barrier)들)을 포함한다. 유사하게, n형 층 (16), 제 1 p형 층 (20), 및 제 2 p형 층 (22)은 InyAlxGa1-x-yN 합금, GazInyAlxB1 -x-y- zN 합금, 또는 유사한 것들로 구성될 수 있다. x, y, 및 z에 의해 주어진 몰분율들은 다양한 층들 (16, 18, 20, 및 22)간에 변할 수 있다. 광전자 디바이스 (10)가 도 1 에 도시된 바와 같이 플립 칩(flip chip) 구성으로 동작되도록 구성될 때, 기판 (12) 및 버퍼 층 (14)은 타겟 전자기 복사에 투명하여야 한다. 이 정도에서, 기판 (12)의 실시예는 사파이어로 형성될 수 있고, 버퍼 층 (14)은 AlN, AlGaN/AlN 초격자, 및/또는 유사한 것으로 형성될 수 있다. 그러나, 기판 (12)이 예를 들어, 실리콘 카바이드 (SiC), 실리콘 (Si), 벌크 GaN, 벌크 AlN, AlGaN의 벌크 또는 필름, BN의 벌크 또는 필름, AlON, LiGaO2, LiAlO2, 알루미늄 옥시질화물(AlOxNy), MgAl2O4, GaAs, Ge, 또는 다른 적절한 물질를 포함하는 임의 적절한 물질로 형성될 수 있다는 것이 이해되어야 한다. 더욱이, 기판 (12)의 표면은 임의의 해결책을 이용하여 실질적으로 평평하거나 또는 패터닝될 수 있다.
광전자 디바이스 (10)는 p형 컨택 (24) - 제 2 p형 층 (22)에 대한 오믹 컨택(ohmic contact)을 형성할 수 있는 - 을 더 포함할 수 있고 p형 전극 (26)이 p형 컨택 (24)에 부착될 수 있다. 유사하게, 광전자 디바이스 (10)는 n형 컨택 (28) - n형 층 (16)에 대한 오믹 컨택(ohmic contact)을 형성할 수 있는 - 을 포함할 수 있고 n형 전극 (30)이 n형 컨택 (28)에 부착될 수 있다. p형 컨택 (24) 및 n형 컨택 (28)은 개별적으로 대응하는 층들 (22, 16)에 대한 오믹 컨택들을 형성할 수 있다.
일 실시예에서, p형 컨택 (24) 및 n형 컨택 (28) 각각은 얼마간의 전도도 및 반사형 금속 층들을 포함하는 반면, n형 전극 (30) 및 p형 전극 (26) 각각은 고 전도도 금속을 포함한다. 일 실시예에서, 제 2 p형 층 (22) 및/또는 p형 전극 (26)은 활성 영역 (18)에 의해 발생된 전자기 복사에 투명할 수 있다. 예를 들어, 제 2 p형 층 (22) 및/또는 p형 전극 (26)은 단주기 초격자 격자 구조, 예컨대 적어도 부분적으로 투명한 마그네슘 (Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조 (SPSL : short period superlattice structure)를 포함할 수 있다. 더욱이, p형 전극 (26) 및/또는 n형 전극 (30)은 활성 영역 (18)에 의해 발생된 전자기 복사를 반사할 수 있다. 다른 실시예에서, n형 층 (16) 및/또는 n형 전극 (30)은 AlGaN SPSL와 같은 - 활성 영역 (18)에 의해 발생된 전자기 복사에 투명한 - 단주기 초격자로 형성될 수 있다.
광전자 디바이스 (10)에 대하여 추가 도시된 바와 같이, 디바이스 (10)는 플립 칩 구성으로 전극들 (26, 30)를 통하여 서브마운트 (36)에 마운트될 수 있다. 이 경우에서, 기판 (12)은 광전자 디바이스 (10)의 상단(top)에 위치된다. 이 정도에서, p형 전극 (26) 및 n형 전극 (30)은 개별적으로 컨택 패드들 (32, 34)를 통하여 서브마운트 (36)에 양자모두 부착될 수 있다. 서브마운트 (36)는 광전자 디바이스 (10)의 동작 동안 개선된 열 관리능력(management)을 제공할 수 있는 알루미늄 질화물 (AlN), 실리콘 카바이드 (SiC), 및/또는 유사한 것로 형성될 수 있다.
광전자 디바이스 (10)에 대하여 도시된 층들의 특정 구성 및 배열은 본 발명의 실시예들에서 가능한 다양한 구성들 및 배열들의 단지 예시라는 것이 이해되어야 한다. 예를 들어, 디바이스 이종 접합 구조는 기판 (12)과 n형 컨택 층 (16) 사이에 위치된 하나 이상의 추가의 층들을 포함할 수 있다. 유사하게, 디바이스 이종 접합 구조는 하나 이상의 추가의 층들 - 각각이 디바이스의 전체 동작에 관련한 특정 기능을 제공하도록 디자인된 (예를 들어, 웨이브 가이딩(wave guiding), 복사 추출(radiation extraction), 전자/홀 차단(electron/hole blocking), 항복 방지(breakdown prevention), 및/또는 유사한 것) - 을 포함할 수 있다.
일반적으로, n형 컨택 층 (16)의 성장에 이어 추가 층들의 성장, 예컨대 활성 영역 (18) 및 p형 층(들) (20, 22)은 성장동안에 이종 접합 구조의 오목 휨(concave bowing)으로 이어진다. 에피택셜 방식으로 성장된 층들과 기판 (12)사이에 열 팽창 계수에 차이 때문에 쿨 다운(cool down)동안에 (성장(growth) 후에) 오목 휨은 볼록 휨(convex bowing)으로 변화한다. 예를 들어, 기판 (12)의 열 팽창 계수는 에피택셜 방식으로 성장된 반도체 층들의 열 팽창 계수보다 더 클 수 있다. 추가 특정 예에서, 사파이어 기판 (12) 위에 Ⅲ족 질화물 반도체 층들을 성장시키는 것에 대하여, 사파이어의 열 팽창 계수는 약 8×10-6이고, 반면에 에피택셜 방식으로 성장된 층들의 열 팽창 계수는 사파이어 기판 (12)의 열 팽창 계수의 절반일 수 있다.
발명자들은 실온에서의 이종 접합 구조내 개선된 스트레스 구성을 제공하기 위해 종래 기술의 이종 접합 구조들을 변경하는 것을 제안한다. 실온에서 바람직한 스트레스 구성을 달성하기 위해서, 성장동안에 오목 휨이 선호되는데, 오목 휨은 성장동안에 존재하는 인장 스트레스(tensile stress)들의 결과이다. 쿨 다운(cool down)동안에, 기판 (12)은 반도체 층들내에서 추가 압축 스트레스(compressive stress)들로 귀결되는 큰 열적 수축(thermal contraction)을 경험한다. 발명자들은 성장 및 쿨 다운동안에 보다 균형된 인장 및 압축 스트레스들을 제공함으로써 보다 최적의 스트레스 구성을 획득하는 것을 제안한다. 불행하게도, 스트레스들을 나타내지 않은 이종 접합 구조를 생성하는 것은 쉽게 실행 가능하지 않다. 특별히, 쿨 다운 동안에 생성된 필름내 압축 스트레스들은 성장 동안에 생성된 인장 스트레스들보다 전형적으로 더 크다. 결과적으로, 실온에서, 기판 (12)은 전형적으로 볼록하다.
신뢰할 수 있는 디바이스들 (10)의 생성을 위하여 그리고 웨이퍼의 후속 프로세싱을 위하여, 실온에서 웨이퍼의 볼록 휨의 양은 가능한 한 작게 유지될 수 있다. 이 목적은 종종 성장동안에 큰 인장 스트레스들 및 오목 휨을 갖는 에피택셜 층들을 성장시키는 것으로 귀결된다. 불행하게도, 인장 스트레스들을 갖는 두꺼운 층들을 성장시키는 것은 층들내 전위들의 전파를 통하여 균열 또는 완화(relaxation)로 귀결될 수 있다. 인장 스트레스들이 완화되면, 그것들은 쿨 다운 동안에 후속 압축 스트레스들을 상쇄시킬 수 없다.
반도체 층들내 스트레스들을 제어하는 것에 추가하여, Ⅲ족 질화물계의 발광 디바이스 (10)의 신뢰성은 층들내, 및 보다 구체적으로 디바이스 (10)의 활성 영역 (18)내에 존재하는 전위들의 수에 의존한다. 전형적으로, 두꺼운 층들에 대하여, 전위 소멸(annihilation) 및 굴곡(bending)을 통한 층 완화(layer relaxation) 때문에 전위 밀도는 실질적으로 감소된다. 불행하게도, 두꺼운 반도체 층들은 증가된 스트레스들을 초래하고, 이는 제어가 유지될 수 없으면 활성 영역 (18)내로의 전위들의 생성 및/또는 전파를 통하여 완화할 수 있다.
도면들 2a 및 2b는 개별적으로 종래 기술에 따라 그리고 실시예에 따라 광전자 디바이스를 제조하는데 사용하기 위한 예시적인 이종 접합 구조들(1, 11)을 도시한다. 도 2a 에 도시된 바와 같이, 종래 기술의 이종 접합 구조 (1)는 기판 (2)를 포함할 수 있고 그 위에 버퍼 층 (4) (예를 들어, 핵형성 층)이 에피택셜 방식으로 성장된다. 매개 층(intermediate layer) (5)이 버퍼 층 (4)위에 성장될 수 있고, 이는 n형 컨택 층 (6)의 성장에 의해 뒤이어질 수 있다. Ⅲ족 질화물계의 디바이스를 제조하기 위해, 버퍼 층 (4)은 알루미늄 질화물로 형성될 수 있고, 매개 층 (5)은 AlxGa1 - xN/AlyGa1 - yN 층들의 쌍들을 포함하는 초격자 구조일 수 있고, 및 n형 컨택 층 (6)은 도핑된 알루미늄 갈륨 질화물로 형성될 수 있다.
일반적으로, n형 컨택 층 (6)은 AlxGa1 - xN 층일 수 있고, 여기서 알루미늄의 양은 (x 값)은 그 위에 형성될 활성 영역의 디자인에 의존하여 테일러링(tailoring)될 수 있다. 예를 들어, 약 280 nm의 피크 파장에서 복사하도록 특정된 활성 영역에 대하여, n형 컨택 층 (6)은 0.35-0.65의 범위내 x 을 가질 수 있고, 전형적으로 약 0.5의 값을 갖는다. n형 컨택 층 (6)은 전형적으로 이종 접합 구조 (1)에서 가장 두꺼운 층들 중 하나이다. 이 층 (6)은 해당 디바이스의 성능 및 신뢰성에 큰 영향을 가질 수 있다.
발명자들은 n형 컨택 층내 상이한 조성물의 얇은 서브-층(sub-layer)들을 삽입함으로써 n형 컨택 층내 스트레스를 제어하는 것을 제안한다. 본 발명의 측면들은 n형 컨택 층을 참고로 하여 설명되지만, 실시예들은 예를 들어, 다른 n형 층들 예컨대 n형 클래딩 층, 전자 공급 층, 버퍼 층 (14), 및/또는 유사한 것을 포함하는 다양한 유형들의 층들에 관한 것일 수 있다는 것이 이해되어야 한다. 더욱이, 본 발명의 실시예는 본 출원에서 설명된 것처럼 구성된 얇은 서브-층들을 포함하는 매개 층 (15)을 제공한다.
그럼에도 불구하고, 도 2b는 일 실시예에 따른 이종 접합 구조 (11)를 도시한다. 예시된 바와 같이, 이종 접합 구조 (11)는 기판 (12), 버퍼 층 (14), 매개 층 (15) (초격자 구조로서 도시된), 및 n형 컨택 층 (16)를 포함한다. n형 컨택 층 (16)은 n형 컨택 층 (16)내에 삽입된 얇은 서브-층들 40A, 40B과 같은 복수개의 얇은 서브-층들을 포함하고 n형 컨택 층 (16) 물질로 형성된 개재(intervening) 서브-층들 42A, 42B과 같은 개재 서브-층들에 의해 분리된다. 이 경우에서, 얇은 서브-층들 40A, 40B의 전체 수, 얇은 서브-층들 40A, 40B의 삽입 빈도(frequency) (예를 들어, n형 컨택 층 (16) 및 개재 서브-층들 42A, 42B의 상대적 두께들에 의해 특성화되는), 뿐만 아니라 삽입된 서브-층들 40A, 40B의 두께는 n형 컨택 층 (16)내 스트레스의 양을 제어하도록 조정될 수 있다. 활성 영역 (18) (도 1)은 n형 컨택 층 (16) 위에 성장될 수 있고, 예를 들어, 일련의 양자 우물들 및 장벽들 - 해당 디바이스의 동작 동안 타겟 피크 파장의 복사를 방출하도록 구성된 - 을 포함할 수 있다.
일 실시예에서, 이종 접합 구조 (11)는 Ⅲ족 질화물계의 이종 접합 구조이다. 이 경우에서, n형 컨택 층 (16), 및 따라서 개재 서브-층들 42A, 42B은 갈륨을 포함하는 Ⅲ족 질화물 물질로 형성될 수 있다. 예를 들어, 개재 서브-층들 42A, 42B의 Ⅲ족 질화물 물질은 AlxInyBzGa1 -x-y- zN일 수 있고, 여기서, 0 ≤ x, y, z <1 및 1-x-y-z ≥ 0.05 이다. 특정 실시예에서, 개재 서브-층들 42A, 42B의 Ⅲ족 질화물 물질 AlGaN이다. 또한 추가의 특정 실시예에서, 개재 서브-층들 42A, 42B의 Ⅲ족 질화물 물질은 AlxGa1 - xN이며 동시에 0.4 < x < 0.7이다. 개재 서브-층들 42A, 42B은 또한 n형 도펀트로 도핑될 수 있다. 일 실시예에서, 개재 서브-층들 42A, 42B은 입방 센티미터당 적어도 5x1017 도펀트 원자들의 n형 도펀트 농도를 갖는다.
얇은 서브-층들 40A, 40B은 개재 서브-층들 42A, 42B에 포함된 것보다 작은 갈륨을 포함하는 Ⅲ족 질화물 물질로 형성될 수 있다. 일 실시예에서, 얇은 서브-층들 40A, 40B은 Ⅲ족 질화물 물질로 형성되고 갈륨 몰분율은 개재 서브-층들 42A, 42B내 갈륨 몰분율보다 적어도 0.05 더 낮다. 특정 실시예에서, 얇은 서브-층들 40A, 40B의 Ⅲ족 질화물 물질은 AlyGa1 - yN이며, 여기서 0 < y ≤ 1이다. 또한 추가의 특정 실시예에서, 얇은 서브-층들 40A, 40B는 알루미늄 질화물로 형성된다. 특정 실시예에서, 얇은 서브-층 40A, 40B은 단일층(monolayer)을 포함할 수 있다.
얇은 서브-층들 40A, 40B은 개재 서브-층들 42A, 42B의 두께보다 상당히 작은 두께를 가진다. 일 실시예에서, 각각의 개재 서브-층 42A, 42B은 적어도 20 나노미터의 두께를 갖는다. 특정 실시예에서, 각각의 개재 서브-층 42A, 42B은 대략 20 나노미터와 대략 500 나노미터 사이의 두께를 갖는다. 일 실시예에서, 얇은 서브-층들 40A, 40B은 개재 서브-층들 42A, 42B 두께의 최대 5 퍼센트인 두께를 가진다. 특정 실시예에서, 얇은 서브-층들 40A, 40B은 개재 서브-층들 42A, 42B 두께의 최대 2 퍼센트인 두께를 가진다. 일 실시예에서, 각각의 얇은 서브-층들 40A, 40B의 두께는 대략 0.2 나노미터와 대략 2 나노미터 사이의 범위에 있다. 특정 실시예에서, 각각의 얇은 서브-층들 40A, 40B의 두께는 대략 0.2 나노미터와 대략 1 나노미터 사이의 범위에 있다. 또한 추가 특정 실시예에서, 각각의 얇은 서브-층들 40A, 40B의 두께는 대략 0.2 나노미터와 대략 0.6 나노미터 사이의 범위에 있다. 일 실시예에서, 얇은 서브-층들 40A, 40B은 n형 층 (16)내 캐리어들의 터널링 길이의 크기 정도(order) 또는 그 보다 작은 두께를 갖도록 구성될 수 있다.
n형 층 (16)의 예시적인 구성은 개재 서브-층들 42A, 42B - 각각이 AlxGa1 - xN로 형성되고, 0.4 < x < 0.7이며 20-500nm 의 범위내 두께를 갖는 - 및 얇은 서브-층들 40A, 40B - 각각이 AlN으로 형성되고 0.2-2nm의 범위내 두께를 갖는-를 포함한다. 추가의 특정 예로서 대략 280 나노미터의 피크 파장에서 동작하도록 구성된 광전자 디바이스 (10) (도 1) 를 제조하는데 사용되는 이종 접합 구조 (11)를 고려하면, 개재 서브-층들 42A, 42B는 Al0 . 5Ga0 . 5N 으로 형성될 수 있고 얇은 서브-층들 40A, 40B은 AlN으로 형성될 수 있다. 그러나, 알루미늄 몰분율은 0.35 내지 0.65 범위내에 있을 수 있다는 것이 이해되어야 한다. 광전자 디바이스 (10)를 위한 피크 파장에 의존하여, 개재 서브-층들 42A, 42B의 조성물은 변화할 수 있다. 예를 들어, 개재 서브-층들 42A, 42B의 조성물, 또는 적어도 활성 영역 (18) (도 1)에 최근접한(closest) 개재 서브층은 활성 영역 (18)의 장벽(또는 적어도 n형 컨택 층 (16)에 최근접한 장벽)들 조성물의 20 퍼센트 내에 있도록 선택될 수 있고, 이는 일반적으로 활성 영역 (18)에 의해 방출되는 복사의 피크 파장에 의존하여 변할 것이다. 이 정도에서, 얇은 서브-층들 40A, 40B사이의 간격(spacing) (예를 들어, 개재 서브-층들 42A, 42B의 두께)은 디바이스 (10) (도 1)의 동작 파장에 기초하여 조정될 수 있다. 예를 들어, Al0 . 3Ga0 .7N로 형성된 개재 서브-층들 42A, 42B를 갖는 n형 컨택 층 (16)포함하는 광전자 디바이스 (10)에 대하여, 개재 서브-층들 42A, 42B는 대략 25 나노미터의 두께를 가질 수 있다. 그러나, AlxGa1 - xN로 형성되며, 0.5 ≤ x ≤ 0.6인 개재 서브-층들 42A, 42B를 갖는 n형 컨택 층 (16)을 포함하는 광전자 디바이스 (10)에 대하여, 개재 서브-층들 42A, 42B은 대략 50 나노미터의 두께를 가질 수 있다.
보다 일반적으로, 개재 서브-층들 42A, 42B의 두께들은 알루미늄 몰분율에 기초하여 대략 선형으로(linearly) 변화할 수 있다. 예를 들어, 약 0.3의 알루미늄 몰분율에 대하여, 개재 서브-층들 42A, 42B의 두께들은 약 30 나노미터일 수 있고, 반면에 약 0.6의 알루미늄 몰분율에 대하여, 개재 서브-층들 42A, 42B의 두께들은 약 60 나노미터일 수 있다. 그러나, 다양한 두께들 및 몰분율들이 언급된 값들에서 50 퍼센트만큼 변화할 수 있다는 것이 이해되어야 한다.
n형 컨택 층 (16)은 주로 AlGaN 개재 서브-층들 42A, 42B로 형성되는 것으로 설명되었지만, n형 컨택 층 (16)은 다른 유형의 Ⅲ족 질화물 물질일 수 있다는 것이 이해되어야 한다. 예를 들어, n형 컨택 층 (16)은 예를 들어, 인듐 및/또는 붕소, 상이한 알루미늄 몰분율, 및/또는 유사한 것을 포함할 수 있고, 이는 선택된 디바이스 (10)의 기능성에 의존하여 선택될 수 있다. 더욱이, 이런 디바이스 상이한 피크 파장들에서 동작하도록 구성된 광전자 디바이스들 (10)를 포함하여 다양한 유형들의 광전자 디바이스들 (10)의 단지 예시이다. 대안적인 일 실시예에서, 디바이스는 전자 디바이스, 예컨대 고전자 이동도 트랜지스터(high electron mobility transistor)를 포함할 수 있다. 이 경우에서, 두꺼운 GaN계의 캐리어 전자 층은 n형 컨택 층 (16)와 함께 본 출원에서 설명된 삽입된 얇은 서브-층들 40A, 40B를 포함할 수 있다.
발명자들은 상이한 두께들, 삽입 빈도(insertion frequency)들, 및 주기(period)들 (예를 들어, 얇은 서브-층들 40A, 40B의 전체 수)의 얇은 서브-층들 40A, 40B를 갖는 다양한 이종 접합 구조들 (11)를 제조하였고, 결과로 Al0 . 6Ga0 .4N (예를 들어, n형 컨택 또는 AlGaN) 층들 (16)의 전도도를 평가하였다. 각각의 경우에서, 얇은 서브-층들 40A, 40B은 AlN로 형성되었다. 도 3 은 실시예들에 따라 얇은 AlN 서브-층 40A, 40B두께의 함수로서 AlGaN 층(16)의 평균 면 저항(sheet resistance)를 도시한다. 예시된 바와 같이, 대략 0.5 나노미터 또는 그 미만의 두께들을 갖는 서브-층들 40A, 40B은 AlGaN 층 (16)의 평균 면 저항은 크게 증가하지는 않는다 (예를 들어, 증가값은 100 오옴/스퀘어(ohms/square) 보다 작다). 그러나, 대략 1 나노미터의 두께를 갖는 AlN 서브-층들 40A, 40B는 임의의 AlN 서브-층들 40A, 40B가 없는 AlGaN 층 (6)의 면 저항에 비하여 AlGaN 층 (16)의 면 저항에서 대략 세배의 증가를 야기한다. 일 실시예에서, 얇은 서브-층들 40A, 40B의 두께들은 층 (16)의 면 저항을 층 (16)과 동일한 두께를 가지며 개재 서브-층들 42A, 42B과 같은 물질로 형성되지만, 그러나 얇은 서브-층들 40A, 40B를 가지지 않는 층 (6) (도 2a)의 면 저항보다 더 크되 50 퍼센트이하로 제한하도록 선택된다.
일 실시예에서, 서브-층들 40A, 40B, 42A, 42B의 두께들 및 얇은 서브-층들 40A, 40B의 전체 수는 성장 후에 이종 접합 구조 (11)내 존재하는 스트레스들을 최소화하도록 선택될 수 있다. 스트레스들은 예를 들어, 이종 접합 구조(11)의 성장 완료 후 실온에서 웨이퍼 휨을 측정함으로써 평가될 수 있다. 일 실시예에서, 서브-층들 40A, 40B, 42A, 42B의 두께들 및 얇은 서브-층들 40A, 40B의 전체 수는 필적할만한 종래 기술의 이종 접합 구조 (1) (도 2a)에서 발생할 수 있는 웨이퍼 휨의 양에 비하여 적어도 10 퍼센트 만큼 웨이퍼 휨의 양을 줄이도록 선택된다.
추가적으로, 웨이퍼 휨은 이종 접합 구조 균열(cracking)을 나타내는 휨(bowing) 양에서의 급격한 변화들이 일어나지 않는 것을 보장하기 위해서 성장동안에 모니터될 수 있다. 일 실시예에서, 서브-층들 40A, 40B, 42A, 42B의 두께들 및 얇은 서브-층들 40A, 40B의 전체 수는 이종 접합 구조 (11)내 크랙들의 형성 또는 강한 완화(relaxation)을 일으키지 않으면서 성장동안에 존재하는 인장 스트레스들을 최대화하도록 선택될 수 있다. 인장 스트레스의 양은 예를 들어, 성장동안에 웨이퍼 휨을 측정함으로써 평가될 수 있고, 크랙들의 형성 또는 강한 완화는 웨이퍼 휨에서의 급격한 변화들을 관측함으로써 평가될 수 있다. 추가 실시예에서, 웨이퍼 휨에 대한 급격한 변화는 성장 시간의 10분 당 적어도 50 1/km 의 웨이퍼 곡률에서의 변화로 정의될 수 있다. 일 실시예에서, 서브-층들 40A, 40B, 42A, 42B의 두께들은 이종 접합 구조(11)의 성장 동안 적어도 100 1/km의 오목 휨으로 귀결되도록 선택된다.
도 4는 실시예들에 따라 얇은 AlN 서브-층 두께 40A, 40B의 함수로서 이종 접합 구조 (11)를 포함하는 기판 웨이퍼의 휨의 양을 도시한다. 이 경우에서, 휨(bowing)은 웨이퍼 에지들로부터 웨이퍼 중심의 수직 변위로서 정의된다. 발명자들은 몇몇의 버전들을 제조하였고 대응하는 AlGaN 층 (16)내에 배치된 AlN 서브-층들 40A, 40B의 빈도는 주기들의 수를 변화시킴으로써 (loops) 변화된다. 각각의 경우에, AlGaN 층 (16)은 대략 2 마이크론의 두께를 가진다. 예시된 바와 같이, 휨의 양은 AlN 서브-층들 40A, 40B이 대략 0.5 나노미터의 두께를 가질 때 최소화된다. 더욱이, 적어도 20을 초과하는 서브-층들 40A, 40B의 전체 수에 대하여, 서브-층들 40A, 40B의 더 큰 수는 일반적으로 동일한 두께의 AlGaN 층 (16)에 대하여 더 작은 수의 서브-층들 40A, 40B에 의해 제공되는 휨에 비하여 증가된 휨으로 귀결된다. 일 실시예에서, 전체 20 내지 40 얇은 서브-층들 40A, 40B은 2 마이크론 두께의 층 (16)에 대하여 삽입된다. 다른 실시예에서 2 내지 3 마이크론사이의 두께를 갖는 n형 컨택 층 (16)은 대략 80의 얇은 서브-층들 40A, 40B를, 하지만 120 이하의 얇은 서브-층들 40A, 40B를 포함한다.
도 5 는 일 실시예에 따른 이종 접합 구조(11)내 몇몇의 반도체 층들 격자 상수에 AlN 서브-층 두께의 영향을 도시한다. 각각의 경우에서, 이종 접합 구조 (11)는 AlN 버퍼 층 (14) 및 AlN 버퍼 층 (14)과 Al0 . 6Ga0 .4N 층 (16)사이에 위치된 매개 층 (15)을 포함한다. 매개 층 (15)은 개별적으로 Alx1Ga1 - x1N/Aly1Ga1 - y1N 층들과 Alx2Ga1-x2N/Aly2Ga1-y2N의 쌍들을 포함하는 제 1 (SL1) 및 제 2 (SL2) 초격자들을 가진다. 수평 점선은 벌크 Al0 . 6Ga0 .4N에 대한 격자 상수 a에 해당한다. 예시된 바와 같이, 대략 0.5 나노미터의 AlN 서브-층 두께는 AlGaN 층내 최소 격자 상수 a에 해당하고, 이는 최상의 부정형(pseudomorphic)의 피트(fit) 및 AlGaN 물질의 완화의 결핍을 나타낸다. 본 출원에 설명된 바와 같이, 큰 완화(relaxation)의 양은 전위 전파 및 가능한 균열때문에 바람직하지 않다. 이 정도에서, 벌크 Al0 . 6Ga0 .4N의 격자상수에 필적할만한 AlGaN 층을 위한 격자 상수 a가 발생된 완화를 표시한다.
도면들 6a 및 6b는 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 실온에서의 휜(bowed) 웨이퍼들에 대한 예시적인 스트레스 다이어그램들을 도시한다. 웨이퍼들은 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 광전자 디바이스를 제조하는데 사용하기 위한 이종 접합 구조들(1, 11)을 포함한다. 반도체 층내 평균 스트레스는 층 두께를 따라 전체 스트레스를 산출함으로써 계산될 수 있고, 이런 평균 스트레스는 예를 들어 스토니의 공식(Stoney's formula)을 통하여 웨이퍼 휨에 관련될 수 있다. 예시된 바와 같이, 스트레스들 (5, 50)의 부호(sign)가 라미네이트 층(laminate layer)마다 변화하지만, 필름내 전체 평균 스트레스는 웨이퍼의 휨으로 추론될 수 있다. 예를 들어, 에피택셜 반도체 필름내 평균 스트레스가 볼록 휨에 의해 도시된 때는 압축(compressive)이다. 에피택셜 라미네이트 구조내 스트레스의 로컬 값(local value)은 인터페이스를 따라 불연속적으로 필름 층마다 변화한다.
도 6a는 본 출원에서 설명된 얇은 서브-층들을 포함하지 않는 이종 접합 구조 (1)내 스트레스들 (5)의 가능한 분포를 도시한다. 이 경우에서, n형 컨택 층 (6) (예를 들어, AlGaN)내 완화 프로세스는 n형 컨택 층 (6)내 인장 스트레스들을 유도할 수 있다. 이들 인장 스트레스들은 예를 들어, 영역 (7)에 의해 표시된 마이크로/나노 크랙들의 형성 및/또는 전위들의 수에서의 증가로 이어질 수 있다. 이들 크랙들 및/또는 전위들은 감소된 디바이스 신뢰성으로 귀결된다. 그러나, 도 6b에 도시된 바와 같이, 얇은 서브-층들 40A, 40B의 내포는 완화를 회피할 수 있고, 이는 인장 스트레스들을 n형 컨택 층 (16)에서 발생시키는 것을 방지한다. 추가로 도 6b에 도시된 바와 같이,얇은 서브-층들 40A, 40B은 인장 스트레스들을 가지지만, 반면에 개재 서브-층들 42A, 42B은 압축 스트레스들을 가진다. 그러나, 얇은 서브-층들 40A, 40B은 그것들이 얇기 때문에 (예를 들어, 2 나노미터 두께 보다 작은) 상당한 완화 및/또는 크랙 형성을 나타내지 않는다.
이 정도에서, 얇은 서브-층들 40A, 40B의 내포는 이종 접합 구조내 하나 이상의 층들의 모폴러지(morphology)를 개선할 수 있다. 예를 들어, 도면들 7a 및 7b는 개별적으로 종래 기술에 따라 그리고 일 실시예에 따라 본 출원에서 설명된 얇은 서브-층들을 가지는 그리고 얇은 서브-층들을 가지지 않는 성장으로부터 귀결된 표면 모폴러지들(morphologies)들을 도시한다. 예시된 바와 같이, 육방정계 결함들 (그것의 하나가 도 7a에서 원(circle)으로 표시됨)은 얇은 서브-층들을 가지고 성장된 층에서 보다 얇은 서브-층들을 가지지 않고 성장된 층에서 훨씬 더 광범위하다. 일 실시예에서, 서브-층들 40A, 40B, 42A, 42B의 두께들 및 얇은 서브-층들 40A, 40B의 전체 수는 활성 영역 (18) (도 1)내 존재하는 많은 결함들 및 전위들을 줄이도록 선택될 수 있다. 특정 실시예에서, n형 컨택 층 (16)과 매개 층 (15) 또는 버퍼 층 (14)사이의 인터페이스에서 존재하는 전위들에 비교될 때 감소는 적어도 10배(order of magnitude)이다. 예시적인 실시예에서, 이종 접합 구조 (11)는 300-350 나노미터의 범위내 피크 파장에서 복사하는 발광 다이오드를 제조하는데 사용하도록 구성된다. 이 경우에서, 개재 서브-층들 42A, 42B은 0.1 내지 0.4의 범위내 알루미늄 몰분율 및 10 내지 100 나노미터의 범위의 두께들을 갖는 Ⅲ족 질화물 층들일 수 있고, 반면에 얇은 서브-층들 40A, 40B은 예를 들어, AlN일 수 있고 0.2 내지 0.8 나노미터의 범위내 두께들을 가질 수 있다.
본 출원에서 설명된 n형 컨택 층 (16)의 성장은 임의의 해결책을 이용하여 수행될 수 있다. 추가적으로, 성장 해결책 및/또는 n형 층 (16)의 하나 이상의 속성들은 n형 층 (16)의 성장동안에 변경될 수 있다는 것이 이해되어야 한다. 이런 변경(들)은 수직 및/또는 수평 방향에서 변화하는 특성들을 갖는 n형 층 (16)으로 귀결되도록 구성될 수 있다. 일 실시예에서, 성장 온도가 예를 들어, 해당 반도체 물질의 성장율 및/또는 품질을 조정하기 위해서 개재 서브-층들 42A, 42B의 성장 및 얇은 서브-층들 40A, 40B의 성장 동안 변화된다. 예를 들어, 개별 성장 온도는 적어도 섭씨 100도만큼 상이할 수 있다. 추가 특정 예에서, 개재 서브-층들 42A, 42B를 위한 성장 온도는 얇은 서브-층들 40A, 40B를 위한 성장 온도보다 적어도 섭씨 100 도 더 높다. V족 전구체들과 Ⅲ족 전구체들 (V/III 비율 )사이의 몰 비율(molar ration) 또한 예를 들어, 반도체 물질의 의도하지 않은 도핑 및/또는 품질에 영향을 미치도록 개재 서브-층들 42A, 42B의 성장 및 얇은 서브-층들 40A, 40B의 성장 동안 상이할 수 있다. 일 실시예에서, 개별 V/III 비율들은 적어도 5 퍼센트만큼 상이하다.
추가적으로, n형 컨택 층 (16)의 하나 이상의 속성들이 n형 컨택 층 (16)의 성장 동안에 변화될 수 있다. 예를 들어, 일 실시예에서, 다양한 서브-층들 40A, 40B, 42A, 42B의 두께들은 n형 컨택 층 (16) 전체에 걸쳐 실질적으로 일정하게 유지할 수 있다 (예를 들어, 얇은 서브-층들 40A, 40B이 실질적으로 일정한 간격들로 삽입된다). 대안적으로, 개재 서브-층들 42A, 42B의 두께들 (및 따라서 얇은 서브-층들 40A, 40B의 삽입 빈도) 및/또는 서브-층들 40A, 40B, 42A, 42B의 조성물들이 n형 컨택 층 (16) 전체에 걸쳐 변화활 수 있다. 일 실시예에서, 각각의 개재 서브-층 42A, 42B의 두께는 기판 (12)으로부터 멀어지는 방향으로 증가하고, 그렇게 함으로써 얇은 서브-층들 40A, 40B의 삽입 빈도가 기판 (12)에 가까울 수록 더 크게 그리고 활성 영역 (18)에 가까울수록 더 작게 되도록 한다. 특정 실시예에서, 두께들은 인접한 개재 서브-층들 42A, 42B간에 적어도 5 퍼선트만큼 증가한다. 더욱이, n형 컨택 층 (16)은 각각이 얇은 서브-층들 40A, 40B의 상이한 구성 (예를 들어, 삽입 빈도)를 갖는 다수의 별개의 영역들을 포함할 수 있다. 이 정도에서, n형 컨택 층 (16)은 얇은 서브-층들 40A, 40B을 포함하지 않는 영역 (44)을 포함하는 것으로 도시되어 있다. 일 실시예에서, 영역 (44)는 동일한 물질로 제조되지만, 개재 서브-층들 42A, 42B보다 더 큰 두께를 가진다.
일 실시예에서, 비슷한 서브-층들 40A, 40B 및/또는 42A, 42B의 조성물은 n형 컨택 층 (16) 전체에 걸쳐 변화한다. 특정 실시예에서, 두개의 인접한 비슷한 서브-층들 40A, 40B 및/또는 42A, 42B간에 조성물들은 적어도 2 퍼센트 만큼 변화한다. 예를 들어, 개재 서브-층들 42A, 42B내 알루미늄 조성물은 기판 (12)으로부터 멀어지는 방향으로 성장된 각각의 후속 개재 서브-층 42A, 42B에서 감소할 수 있다.
일 실시예에서, 얇은 서브-층 40A, 40B의 두께가 수평 방향(lateral direction)에서 변화한다. 예를 들어, 얇은 서브-층 40A, 40B내 두께 변동의 수평스케일은 n형 컨택 층 (16)내 전류 확산 길이(spreading length)보다 작거나 또는 그 크기 정도(order)일 수 있다. 유사하게, 얇은 서브-층 40A, 40B은 조성물의 불균일성(inhomogeneities)을 포함할 수 있다. 얇은 서브-층 40A, 40B의 가변하는 두께 및/또는 조성물은 1 내지 10 열적 에너지들의 범위내 얇은 서브-층 40A, 40B의 밴드 갭내 수평 변동으로 귀결될 수 있다.
본 출원에서 설명된 얇은 서브-층들의 내포는 이종 접합 구조의 반도체 층들내 스트레스들을 제어하는 하나 이상의 추가 접근법들과 결합될 수 있다. 일 실시예에서, n형 컨택 층 (16)은 목표가 된 방식으로 이종 접합 구조 (11)내 스트레스들을 조작하도록 구성된 일련의 성장 상태들를 이용하여 성장될 수 있다. 예를 들어, n형 컨택 층 (16)의 성장동안에 , V/III 비율이 n형 컨택 층 (16)의 얇은 서브-층 40A, 40B 및/또는 개재 서브-층 42A, 42B내 결과적인 인장 및 압축 스트레스들을 추가로 변경하기 위해 변화될 수 있다. V/III 비율의 제어를 통한 스트레스들의 수정은 반도체 층 (예를 들어, n형 컨택 층 (16))내 완화를 방지하기 위해 활용될 수 있다.
이 정도에서, 도 8 은 일 실시예에 따라 AlN 층에 대한 V/III 비율의 함수로서 격자 상수들 a 및 c 의 예시적인 플롯(plot)들을 도시한다. 상이한 격자 방향들은 AlN 층에 대하여 상이한 인장 및 압축의 특성들로 귀결될 수 있다. 예를 들어, 낮은 V/III 비율(예를 들어, 대략 1800보다 작은)에 대하여, AlN 층에 대한 격자 상수 a는 점 결함들의 출현이 없는 AlN 층에 대한 격자 상수 a (예를 들어, 대략 3.112)보다 약간 더 크다. 격자 상수에서의 차이는 층(layer)내 축적되는 인장 스트레스들로 귀결된다. 높은 V/III 비율(예를 들어, 대략 1800보다 더 큰)에 대하여, AlN 층에 대한 격자 상수 a는 점 결함들의 출현이 없는 AlN 층에 대한 격자 상수 a 보다 약간 더 작고, 이는 층내 축적되는 압축 스트레스들로 귀결된다. V/III 비율은 또한 격자 상수 c에도 영향을 미친다. 이 경우에서, V/III 비율의 작은 값들(예를 들어, 대략 750 아래)은 격자 상수 c로 귀결되고, 이는 층내 압축 스트레스 (예를 들어, 대략 4.982아래에 있는)을 일으키고, 반면 V/III 비율(예를 들어, 대략 750 이상)의 큰 값들은 격자 상수 c로 귀결되고, 이는 층내 인장 스트레스를 일으킨다.
도 9는 일 실시예에 따라 사파이어 기판 위에 에피택셜 방식으로 성장된 AlN 층에 대한 V/III 비율의 함수로서 스트레스(stress) 및 스트레인(strain)의 예시적인 플롯(plot)들을 도시한다. 예시된 바와 같이, 낮은 V/III 비율(예를 들어, 대략 1800보다 작은) 하에서 성장된 AlN 층은 인장 스트레스에 있고, 반면 높은 V/III 비율(예를 들어, 대략 1800 위)를 가지고 성장된 AlN 층은 압축 스트레스에 있다. 추가 예시된 바와 같이, AlN 층의 스트레인에서의 작은 변화들은 단지 V/III 비율을 수정함으로써 생성될 수 있다. AlN 층내 대응하는 스트레스는 AlN 층 (예를 들어, AlGaN 개재 서브-층)상에 성장된 층으로 이동(translate)될 수 있다. 일 실시예에서, n형 컨택 층 (16)의 성장은 일련의 성장 파라미터들을 사용하고, 이는 성장동안에 로컬 인장 스트레스들을 줄이도록 조절된다. 더욱이, 성장 파라미터들의 셋은 성장동안에 압축 스트레스를 제한하기 위해 구성될 수 있다. 일 실시예에서, 압축 스트레스는 성장동안에 대략 1.0 GPa 또는 그 미만으로 제한된다.
더욱이, 이종 접합 구조내 다른 층의 성장은 후속하여 성장된 층들의 품질을 개선하도록 구성된 하나 이상의 접근법들을 활용할 수 있다. 일 실시예에서, 층, 예컨대 매개 층 (15) (도 2b)의 성장은 교번하는 인장 및 압축 스트레스들을 갖는 일련의 서브-층들 (예를 들어, 필름들)의 성장을 포함하고, 이는 후속하여 성장된 반도체 층들, 예컨대 n형 컨택 층 (16) (도 2b)에서의 전위 감소(dislocation reduction)으로 귀결될 수 있다.
층은 각각의 서브-층내 V/III 비율을 수정함으로써 인장 또는 압축 스트레스를 갖도록 선택적으로 구성될 수 있다. 예를 들어, 조절(modulation)은 압축 및 인장 서브-층들을 산출하는 세트 스케줄(set schedule)에 따라 V/III 비율을 변화시키는 것을 포함할 수 있다. 추가적으로, 하나 이상의 추가 증착 상태(deposition condition)들은 예컨대 성장 온도, 가스 플로우(gas flow), 및/또는 유사한 것을 변화시킬 수 있다. 더욱이, 서브-층들의 하나 이상의 속성들, 예컨대 서브-층의 상대적 두께, 각각의 서브-층, 및/또는 유사한 것내 스트레스의 분포는 층의 성장동안에 조정될 수 있다. 증착 상태들의 셋(set)의 조절은 증가된 압축 스트레스들의 영역들 및 증가된 인장 스트레스의 영역들로 귀결될 수 있다. 이런 식으로, 결과적인 층 (예를 들어, 매개 층 (15))이 목표의 전체 잔류 스트레스(overall residual stress) (예를 들어, 대략 제로(0) 또는 제로(0)에 가까운 )를 가지도록 구성될 수 있다.
도면들 10a 및 10b는 실시예들에 따라 예시적인 매개 층들 15A, 15B를 도시한다. 기판(12)상에 성장될 수 있는 버퍼 층 (14) 위에 성장된 각각의 매개 층 15A, 15B이 도시된다. 일 실시예에서, 기판 (12)은 이질적인 기판, 예컨대 사파이어, SiC, 또는 유사한 것이다. 버퍼 층 (14) (예를 들어, 핵형성 층)은 기판 (12)과 대응하는 매개 층 15A, 15B 사이에 큰 격자 불일치 수용하는 과도영역(transition)을 제공할 수 있다. 일 실시예에서, 버퍼 층 (14)은 AlxGa1 - xN/AlyGa1 -yN 초격자를 포함할 수 있고, 여기서, 0 ≤ x, y ≤ 1이다. 각각의 초격자 층은 예를 들어, 몇몇 나노미터 두께까지 일 수 있다. 일 실시예에서, 상이한 알루미늄 함량 (예를 들어, x 및 y에 의해 표시된)을 갖는 층들은 유사한 두께들을 가질 수 있다. 예시적인 실시예에서, 버퍼 층 (14)은 거의 제로(0) 나노미터로부터 대략 2000 나노미터까지의 범위내 두께를 가진다. 다른 실시예에서, 버퍼 층 (14)의 성장은 섭씨 대략 500 과 대략 1200 도 사이의 성장 온도 및 시간당 대략 0.01 마이크로미터와 대략 10 마이크로미터 사이의 성장율(growth rate)을 사용한다.
그럼에도 불구하고, 각각의 매개 층 15A, 15B은 복수개의 인장 서브-층들 52A-52C과 교번하는 복수개의 압축 서브-층들 50A-50C로 형성된다. 매개 층 15A에서는, 압축 서브-층 50A이 먼저 성장되고 반면 매개 층 15B에서는, 인장 서브-층 52A이 먼저 성장된다. 각각의 매개 층 15A, 15B은 에피택셜 성장의 세개의 주기들을 포함하는 것으로 도시되었지만 (예를 들어, 각각의 주기는 하나의 압축 및 하나의 인장 층을 포함), 매개 층 15A, 15B은 임의 개수의 주기들을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에서, 스트레스는 압축 층과 인접한 인장 층 사이에서 급격하게 변화한다. 대안적으로, 스트레스는 인접한 층들 사이에서 점진적으로 (예를 들어, 차등된(graded) 인장 또는 압축 스트레스를 갖는 층들을 성장시킴으로써) 변화시킬 수 있다. 더욱이, 인장 및 압축 스트레스는 매개 층 15A, 15B 의 주기들 사이에서 실질적으로 일정할 수 있거나 또는 주기마다 점진적으로 변화할수 있다.
매개 층 15A , 15B의 성장 및 매개 층 15A , 15B을 형성하는 대응하는 서브-층들 50A-50C, 52A-52C의 성장은 임의의 증착 상태들의 셋을 사용할 수있다. 예를 들어, 서브-층 50A-50C, 52A-52C을 위한 증착 상태들의 셋을 포함할 수 있다: 분당 대략 0.1과 대략 200 마이크로몰 사이의 Ⅲ족 전구체 유량(presursor flow rate); 대략 100 및 10000 SCCM (standard cubic centimeters per minute) 사이의 질소 전구체 유량; 대략 1 및 760 Torr 사이의 압력; 대략 10과 대략 10000 사이의 V족 전구체들 대 Ⅲ족 전구체들의 몰분율(V/III 비율); 및 섭씨 대략 500과 대략 1800 도의 성장 온도. 더욱이, 서브-층 50A-50C, 52A-52C은 부정형 성장을 피하기 위하여 임계 두께(critical thickness)보다 더 큰 두께까지 성장될 수 있다. 일 실시예에서, 각각의 서브-층 50A-50C, 52A-52C은 대략 일 나노미터와 5 마이크로미터 사이의 두께를 가진다.
본 출원에서 설명된 것처럼, 매개 층 15A , 15B의 성장동안에, 서브-층 50A-50C, 52A-52C을 에피택셜 방식으로 성장시키기 위한 일련의 증착 조건들 중 하나 이상이 결과적인 서브-층 50A-50C, 52A-52C을 인장 또는 압축 잔류 스트레스를 나타내도록 하기 위해 변화될 수 있다. 예를 들어, 압축 서브-층 50A-50C의 성장 및 인장 서브-층 52A-52C의 성장은 적어도 10 퍼센트만큼 상이한 V족 전구체들 대 Ⅲ족 전구체들의 몰분율들을 사용할 수 있다. 일 실시예에서, 압축 서브-층 50A-50C의 조성물은 인장 서브-층 52A-52C의 조성물과 대략 5 퍼센트 이하로 상이하다. 예를 들어, 인장 서브-층 52A-52C내 알루미늄의 비율은 압축 서브-층 50A-50C내 알루미늄의 비율과 대략 5 퍼센트 이하로 상이할 수 있다. 유사하게, 압축 및 인장 서브-층들은 적어도 0.0001 옹스트롱의 격자 불일치를 가질 수 있다. 더욱이, 압축 및 인장 서브-층들의 성장율은 변화될 수 있다. 일 실시예에서, 압축 및 인장 서브-층들에 대한 성장율들은 적어도 10 퍼센트만큼 상이하다. 압축 및 인장 서브-층들에 대한 성장온도는 실질적으로 동일하거나 또는 변화될 수 있다. 일 실시예에서, 압축 및 인장 서브-층들에 대한 성장 온도는 적어도 2 퍼센트만큼 상이하다. 더 나아가, 서브-층의 성장동안에 존재하는 전구체들 및/또는 작용제(agent)들의 수 및/또는 유형은 서브-층의 탄성 특성들(elastic property)을 변경하기 위해 조정될 수 있다. 예를 들어, 전구체들 및 작용제들은 예컨대: ZnO, TiN, SiN, GaAs, AlAs, GaN, InN 및/또는 유사한 것은 서브-층 내에 불균일성을 유도할 수 있고, 따라서 서브-층의 탄성의 특성들을 변경할 수 있다.
본 발명의 예시적인 측면들은 주로 광전자 디바이스를 위한 이종 접합 구조 및 그런 이종 접합 구조 및/또는 디바이스를 제조하는 방법과 함께 본원에서 도시되고 설명되었지만, 본 발명의 측면들은 추가로 다양한 대안적인 실시예들을 제공한다는 것이 이해되어야 한다.
일 실시예에서, 본 발명은 본 출원에서 설명된 것처럼 디자인되고 그리고 제조되는 하나 이상의 디바이스들을 포함하는 회로를 제조 및/또는 디자인하는 방법을 제공한다. 이 정도에서, 도 11는 일 실시예에 따라 회로(126)를 제조하기 위한 예시적인 흐름도를 도시한다. 처음에, 유저는 본 출원에서 설명된 반도체 디바이스를 위한 디바이스 디자인 (112)를 생성하기 위해 디바이스 디자인 시스템 (110)을 활용할 수 있다. 디바이스 디자인 (112)은 프로그램 코드를 포함할 수 있고, 이는 디바이스 디자인 (112)에 의해 정의된 특징부들에 따라 일련의 물리적 디바이스들 (116)을 생성하기 위해 디바이스 제조 시스템 (114)에 의해 사용될 수 있다. 유사하게, 디바이스 디자인 (112)은 회로 디자인 시스템 (120) (예를 들어, 회로들에서 사용을 위한 가용가능한 컴포턴트로서)에 제공될 수 있고, 이는 유저가 회로 디자인 (122)을 생성하는데 활용할 수 있다 (예를 들어, 회로에 포함된 다양한 디바이스들에 하나 이상의 입력들 및 출력들을 연결함으로써). 회로 디자인 (122)은 본 출원에서 설명된 것처럼 디자인된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 임의의 이벤트에서, 회로 디자인 (122) 및/또는 하나 이상의 물리적 디바이스들 (116)은 회로 제조 시스템 (124)에 제공될 수 있고, 이는 회로 디자인 (122)에 따라 물리적 회로 (126)를 생성할 수있다. 물리적 회로 (126)는 본 출원에서 설명된 것처럼 디자인된 하나 이상의 디바이스들 (116)을 포함할 수 있다.
다른 실시예에서, 본 발명은 본 출원에서 설명된 반도체 디바이스 (116)를 제조하기 위한 디바이스 제조 시스템 (114) 및/또는 디자인하기 위한 디바이스 디자인 시스템 (110)을 제공한다. 이 경우에서, 시스템 (110, 114)은 범용 컴퓨팅 디바이스를 포함할 수 있고, 이는 본 출원에서 설명된 반도체 디바이스 (116)를 제조 및/또는 디자인하는 방법을 구현하도록 프로그래밍된다. 유사하게, 본 발명의 실시예는 본 출원에서 설명된 것처럼 제조 및/또는 디자인된 적어도 하나의 디바이스 (116)를 포함하는 회로 (126)를 제조하기 위한 회로 제조 시스템 (124) 및/또는 디자인하기 위한 회로 디자인 시스템 (120)을 제공한다. 이 경우에서, 시스템 (120, 124)은 범용 컴퓨팅 디바이스를 포함할 수 있고, 이는 본 출원에서 설명된 적어도 하나의 반도체 디바이스 (116)를 포함하는 회로(126)를 제조 및/또는 디자인하는 방법을 구현하도록 프로그래밍된다.
또 다른 실시예에서, 본 발명은 적어도 하나의 컴퓨터 판독가능 매체에 준비된 컴퓨터 프로그램을 제공하고, 이는 실행될 때, 컴퓨터 시스템이 본 출원에서 설명된 반도체 디바이스를 제조 및/또는 디자인하는 방법을 구현하는 것을 가능하게 한다. 예를 들어, 컴퓨터 프로그램은 본 출원에서 디바이스 디자인 시스템 (110)이 디바이스 디자인 (112)를 생성하는 것을 가능하게 할 수 있다. 이 정도에서, 컴퓨터 판독가능 매체는 프로그램 코드를 포함하고, 이는 컴퓨터 시스템에 의해 실행될 때 본 출원에서 설명된 프로세스의 일부 또는 전부를 구현한다. 것이 이해되어야 한다 용어 "컴퓨터 판독가능 매체(computer-readable medium)"는 현재 알려지거나 또는 후에 개발될 유형의 표현 매체의 하나 이상의 임의의 유형을 포함하고, 유형의 매체로부터 프로그램 코드의 저장된 복사본은 감지되거나, 재생산되거나, 또는 그렇지 않으면 컴퓨팅 디바이스에 의해 통신될 수 있다.
다른 실시예에서, 본 발명은 프로그램 코드의 복사본(copy)를 제공하는 방법을 제공하고, 이는 컴퓨터 시스템에 의해 실행될 때 본 출원에서 설명된 프로세스의 일부 또는 전부를 구현한다. 이 경우에서, 컴퓨터 시스템은 일련의 데이터 신호들을 - 프로그램 코드의 복사본을 일련의 데이터 신호들로 엔코딩하는 방식으로 설정 및/또는 변화하여 하나이상의 데이터 신호들의 특성들을 갖는 - 제 2의 별개의 위치에서 수신하기 위해 생성 및 송신하는 프로그램 코드의 복사본을 프로세스할 수 있다. 유사하게, 본 발명의 실시예는 본 출원에서 설명된 프로세스의 일부 또는 전부를 구현하는 프로그램 코드의 복사본을 획득하는 방법을 제공하고, 이는 본 출원에서 설명된 데이터 신호들의 셋을 수신하고, 및 데이터 신호들의 셋을 적어도 하나의 컴퓨터 판독가능 매체내에 준비된 컴퓨터 프로그램의 복사본으로 변화하는 컴퓨터 시스템을 포함한다. 어떤 경우에서든, 데이터 신호들의 셋은 임의의 유형의 통신 링크를 이용하여 송신될 수 있다/수신될 수 있다.
또 다른 실시예에서, 본 발명은 본 출원에서 설명된 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템 (114) 및/또는 디자인하기 위한 디바이스 디자인 시스템 (110)을 생성하는 방법을 제공한다. 이 경우에서, 컴퓨터 시스템이 획득될 수 있고 (예를 들어, 생성되고, 유지보수되고, 이용 가능하게 되는, 등.) 및 본 출원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있고 (예를 들어, 생성되고, 구매되고, 사용되고, 수정되고, 등.) 및 컴퓨터 시스템에 배치될 수 있다. 이 정도에서, 배치는 (1) 컴퓨팅 디바이스 상에 프로그램 코드를 인스톨 하는 단계; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 추가하는 단계; (3) 컴퓨터 시스템으로 하여금 본 출원에서 설명된 프로세스를 수행하는 것을 가능하게 하도록 컴퓨터 시스템 통합하거나 및/또는 변형하는 단계; 및/또는 유사한 것 중 하나 이상을 포함할 수 있다.
다양한 본 발명의 측면들의 앞에서의 설명은 예시 및 설명의 목적들을 위하여 제시되었다. 본 발명을 망라하거나 또는 본 발명을 개시된 정확한 형태로 제한하도록 의도되지 않고, 명백하게는, 많은 수정예들 및 변형예들이 가능하다. 관련 기술 분야에 당업자에게 명확할 수 있는 그런 수정예들 및 변형예들이 첨부 청구항들에 의해 정의된 본 발명의 범위내에 포함된다.

Claims (20)

  1. 이종 접합 구조(heterostructure)에 있어서,
    기판; 및
    상기 기판 상에 에피택셜 방식으로(epitaxially) 성장된 Ⅲ족 질화물 층을 포함하되, 상기 Ⅲ족 질화물 층은:
    제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층(sub-layer)들; 및
    제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층(thin sub-layer)들을 포함하고, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번(alternate)하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율(molar fraction)을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트인, 이종 접합 구조.
  2. 청구항 1에 있어서, 상기 기판상에 바로 에피택셜 방식으로 성장된 버퍼 층(buffer layer)을 더 포함하고, 상기 Ⅲ족 질화물 층은 상기 버퍼 층 위에 성장되고, 및 상기 Ⅲ족 질화물 층은 상기 이종 접합 구조를 이용하여 제조되는 광전자 디바이스를 위한 n형(n-type) 컨택 층(contact layer) 또는 n형 클래딩 층(cladding layer) 중 하나인, 이종 접합 구조.
  3. 청구항 2에 있어서, 상기 광전자 디바이스는 발광 다이오드로서 동작하도록 구성되는, 이종 접합 구조.
  4. 청구항 1에 있어서, 상기 제 2 두께는 대략 0.2 나노미터와 대략 2 나노미터 사이인, 이종 접합 구조.
  5. 청구항 1에 있어서, 상기 제 2 두께는 상기 제 1 두께의 최대 2 퍼센트인, 이종 접합 구조.
  6. 청구항 1에 있어서, 상기 제 1 두께는 대략 20 나노미터와 대략 500 나노미터 사이인, 이종 접합 구조.
  7. 청구항 1에 있어서, 상기 제 2 Ⅲ족 질화물 물질은 알루미늄 질화물인, 이종 접합 구조.
  8. 청구항 1에 있어서, 상기 제 1 Ⅲ족 질화물 물질은 AlxGa1 - xN 이며 0.4 < x < 0.7 인, 이종 접합 구조.
  9. 청구항 1에 있어서, 상기 Ⅲ족 질화물 층은 적어도 20개의 얇은 서브-층들을 포함하는, 이종 접합 구조.
  10. 광전자 디바이스(optoelectronic device)에 있어서,
    기판; 및
    Ⅲ족 질화물 물질들로 형성된 n형 층을 포함하되, 상기 n형 층은:
    제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층들; 및
    제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층들을 포함하고, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번(alternate)하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트인, 광전자 디바이스.
  11. 청구항 10에 있어서, 상기 디바이스는 발광 다이오드로 동작하도록 구성되고, 상기 디바이스는 상기 n형 층에 인접한 활성 영역을 더 포함하고, 상기 n형 층은 n형 컨택 층 또는 n형 클래딩 층 중 하나인, 광전자 디바이스.
  12. 청구항 11에 있어서, 상기 복수개의 서브-층들은 상기 n형 층에 인접한 상기 활성 영역내 제 1 장벽(barrier)의 알루미늄 몰분율의 대략 20퍼센트내의 알루미늄 몰분율을 갖는, 광전자 디바이스.
  13. 청구항 10에 있어서, 상기 디바이스는 고전자 이동도 트랜지스터(high electron mobility transistor)로서 동작하도록 구성되고, 상기 n형 층은 캐리어 전자 층인, 광전자 디바이스.
  14. 청구항 10에 있어서, 상기 제 2 두께는 상기 n형 층내 캐리어들의 터널링 길이보다 작은, 광전자 디바이스.
  15. 청구항 10에 있어서, 상기 제 1 Ⅲ족 질화물 물질 AlGaN이며 0.4와 0.7 사이의 알루미늄 몰분율을 갖고, 상기 제 2 Ⅲ족 질화물 물질은 AlN이고, 상기 제 1 두께는 20 나노미터 내지 500 나노미터의 범위내 이고, 및 상기 제 2 두께는 0.2 나노미터 내지 2 나노미터의 범위인, 광전자 디바이스.
  16. 청구항 15에 있어서, 상기 알루미늄 몰분율, 상기 제 1 두께, 또는 상기 제 2 두께 중 적어도 하나는, 상기 n형 층의 수평 높이(lateral height)에 따라서 증가하거나 감소하는, 광전자 디바이스.
  17. 디바이스를 제조하는 방법에 있어서, 상기 방법은:
    기판상에 Ⅲ족 질화물 층을 에피택셜 방식으로 성장시키는 단계를 포함하되, 상기 Ⅲ족 질화물 층은:
    제 1 두께를 갖는 제 1 Ⅲ족 질화물 물질의 복수개의 서브-층들; 및
    제 2 두께를 갖는 제 2 Ⅲ족 질화물 물질의 복수개의 얇은 서브-층들을 포함하고, 상기 복수개의 서브-층들은 상기 복수개의 얇은 서브-층들과 교번하고, 상기 제 1 Ⅲ족 질화물 물질은 적어도 0.05의 갈륨의 몰분율을 포함하고, 상기 제 1 Ⅲ족 질화물 물질내 갈륨의 몰분율은 상기 제 1 Ⅲ족 질화물 물질내 상기 갈륨의 몰분율과 적어도 0.05만큼 다르고, 및 상기 제 2 두께는 상기 제 1 두께의 최대 5 퍼센트인, 방법.
  18. 청구항 17에 있어서, 상기 제 1 Ⅲ족 질화물 물질 AlGaN이며 0.4와 0.7 사이의 알루미늄 몰분율을 갖고, 상기 제 2 Ⅲ족 질화물 물질은 AlN이고, 상기 제 1 두께는 20 나노미터 내지 500 나노미터의 범위내 이고, 및 상기 제 2 두께는 0.2 나노미터 내지 2 나노미터의 범위인, 방법.
  19. 청구항 17에 있어서, 상기 에피택셜 방식으로 성장시키는 단계에 앞서서 상기 n형 층의 면 저항(sheet resistivity)에 기초하여 상기 제 2 두께를 선택하는 단계를 더 포함하는, 방법.
  20. 청구항 17에 있어서, 타겟 웨이퍼 휨(wafer bowing)의 양에 기초하여 상기 복수개의 얇은 서브-층들의 전체 수 및 상기 제 1 두께를 선택하는 단계를 더 포함하는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319736B2 (en) 2016-08-19 2019-06-11 SK Hynix Inc. Vertical memory structure with stress-inducing insulating layers

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027962A1 (en) * 2012-10-05 2016-01-28 Rayvio Corporation Uv light emitting devices and systems and methods for production
US9799793B2 (en) 2014-04-15 2017-10-24 Sensor Electronics Technology, Inc. Semiconductor heterostructure with stress management
WO2016109616A1 (en) 2014-12-30 2016-07-07 Sensor Electronic Technology, Inc. Strain-control heterostructure growth
US10026872B2 (en) 2015-06-05 2018-07-17 Sensor Electronic Technology, Inc. Heterostructure with stress controlling layer
US10923619B2 (en) 2016-06-01 2021-02-16 Sensor Electronic Technology, Inc. Semiconductor heterostructure with at least one stress control layer
US10677836B2 (en) * 2016-12-29 2020-06-09 Sensor Electronic Technology, Inc. Optoelectronic device with semiconductor heterostructure and stress controlling structure to exert stress onto layers of the heterostructure
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
CN107331743A (zh) * 2017-08-29 2017-11-07 上海应用技术大学 一种制备基于铝酸锂衬底单芯片白光led的方法及其结构
CN110783176B (zh) * 2019-10-30 2022-07-12 广西大学 一种低应力半导体材料制备方法
CN112103178A (zh) * 2020-10-30 2020-12-18 深圳第三代半导体研究院 一种覆于铜表面的GaN薄膜及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108297A (ja) * 2004-10-04 2006-04-20 ▲さん▼圓光電股▲ふん▼有限公司 窒化ガリウム系発光ダイオードの低電気抵抗ｎ型コンタクト層の構造
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자
KR20140018985A (ko) * 2011-08-02 2014-02-13 도시바 테크노 센터 인크. 실리콘 기판상에 성장시킨 저 결함 n-형 층을 갖는 LED

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614059B1 (en) * 1999-01-07 2003-09-02 Matsushita Electric Industrial Co., Ltd. Semiconductor light-emitting device with quantum well
US7326963B2 (en) 2004-12-06 2008-02-05 Sensor Electronic Technology, Inc. Nitride-based light emitting heterostructure
JP5255759B2 (ja) 2005-11-14 2013-08-07 パロ・アルト・リサーチ・センター・インコーポレーテッド 半導体デバイス用超格子歪緩衝層
KR101090900B1 (ko) * 2006-10-18 2011-12-08 니텍 인코포레이티드 수직구조의 심자외선 발광다이오드
EP2037506B1 (en) 2007-09-17 2019-07-24 Palo Alto Research Center Incorporated Semiconductor light emitting device with superlattices
CN102144342B (zh) * 2008-09-05 2013-10-09 夏普株式会社 氮化物半导体发光器件和半导体发光器件
KR20140039032A (ko) * 2011-06-10 2014-03-31 더 리전츠 오브 더 유니버시티 오브 캘리포니아 질화 갈륨 반극성 기판들에서 낮은 저하 발광 다이오드 구조
EP2839520B1 (en) * 2012-04-16 2018-04-11 Sensor Electronic Technology Inc. Non-uniform multiple quantum well structure
KR102075987B1 (ko) * 2014-02-04 2020-02-12 삼성전자주식회사 질화물 반도체 발광소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108297A (ja) * 2004-10-04 2006-04-20 ▲さん▼圓光電股▲ふん▼有限公司 窒化ガリウム系発光ダイオードの低電気抵抗ｎ型コンタクト層の構造
KR20140018985A (ko) * 2011-08-02 2014-02-13 도시바 테크노 센터 인크. 실리콘 기판상에 성장시킨 저 결함 n-형 층을 갖는 LED
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319736B2 (en) 2016-08-19 2019-06-11 SK Hynix Inc. Vertical memory structure with stress-inducing insulating layers

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