CN105006505A - 具有应力管理的半导体异质结构 - Google Patents

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Abstract

本发明涉及具有应力管理的半导体异质结构。提供了一种异质结构，包括：衬底；和在所述衬底上外延生长的族III氮化物层，其中，所述族III氮化物层包括：第一族III氮化物材料和具有第一厚度的多个子层；和第二族III氮化物材料和具有第二厚度的多个薄子层，以及其中，所述多个子层与所述多个薄子层交替，其中，所述第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，所述第一族III氮化物材料中的镓的摩尔分数与所述第一族III氮化物材料中镓的摩尔分数有至少0.05的差异，且其中，所述第二厚度是所述第一厚度的最多百分之五。

Description

具有应力管理的半导体异质结构
相关申请的引用
本申请要求于2015年4月15日提交的美国临时申请No.61/979,717的权益，通过引用将其并入于此。
技术领域
本公开总的来说涉及半导体结构，且更加具体地，涉及半导体结构中半导体层的外延生长期间减小内部应力和/或晶片弯曲。
背景技术
族III氮化物半导体广泛地用于制造高效蓝色和紫外发光器件(例如，二极管，激光器等)、紫外检测器和场效应晶体管。由于宽频带间隙，这些材料是用于制造深紫外发光二极管(DUV LED)的优先选择。近年来，在改进DUV LED的效率上做出显著的提高。但是，这些器件的总体效率仍然很低。对于DUV LED的制造，实现作为下层的高质量氮化铝(AlN)缓冲层可能对于任何富Al族III氮化物半导体层的后续生长是重要的。但是，在由蓝宝石、碳化硅(SiC)和硅形成的衬底(其当前是用于族III氮化物器件的生长的主要衬底)上的具有高晶体质量的AlN层的生长是极度困难的。
对于发光器件，比如发光二极管(LED)和特别是深紫外LED(DUV LED)，最小化半导体层中错位密度和裂缝的数目增大器件的效率。另外，可能导致器件的增强的可靠性。为此，已经寻求若干方法在图案化的衬底上生长低缺陷半导体层。这些方法典型地依赖于减小存在于外延生长的半导体层中的应力。
例如，减小外延生长的层中的应力累积的一个方法依赖于使用微通道外延(MCE)图案化下层衬底。使用MCE，窄通道用作包含来自衬底的低缺陷信息的成核中心。掩模中的开口用作微通道，其将晶体信息传送到过生长的层，同时掩模防止错位传递到过生长的层。结果，过生长的层可能变得无错位。MCE的三维结构也提供应力释放的另一优点。因为过生长的层容易变型，所以可以有效地释放剩余应力。在另一方法中，在错位密度较大集中的位置应用掩模以屏蔽它们的进一步传播。
其他方法依赖于基于半导体超晶格外延生长族III氮化物。超晶格结构减轻氮化铝(AlN)/蓝宝石模板和后续厚AlxGa1-xN(其中0≤x≤1)层之间的应变差。对于比如DUV LED的器件，需要厚AlGaN外延层(例如，几微米的量级)来减小当前拥挤。使用超晶格方法，生长AlN/AlGaN超晶格以减小二轴伸张应变和在蓝宝石上无任何裂缝地实现3.0μm厚的Al0.2Ga0.8N。这种超晶格可用于最小化由于超晶格元件的子层中的变化应力而导致的错位密度。
虽然超晶格方法允许外延生长的氮化物半导体层中的伸张和压缩应力的某些控制，但是该方法不允许具有均匀组分的基于氮化物的半导体层的外延生长。基于从氮化镓(GaN)生长获得的先前经验，横向外延过生长(LEO)已经被证明是用于GaN膜中显著减少错位的有效方式。还开发了从LEO发展来的几个其他技术，比如悬挂-外延、悬臂外延和小面受控LEO。虽然以上方法对于GaN半导体层的外延生长很好地工作，但是氮化铝(AlN)层的外延生长由于AlN膜的相对小的横向生长而面对挑战。
另一优先方法包括在图案化的衬底，例如，图案化的蓝宝石衬底(PSS)之上的AlN膜的生长。虽然基于PSS的方法通常产生具有减小的应力和低错位密度的AlN层，图案化处理和后续AlN膜的生长在技术上是复杂和昂贵的。
发明内容
本发明的方面提供了用于制造光电子器件的异质结构。异质结构包括比如N型接触或者包覆层的层，其包含插入在其中的薄子层。薄子层可以在整个层中隔开和通过介入由层的材料制造的子层而分开。薄子层可以具有与介入的子层不同的组成，其改变在异质结构的生长期间出现的应力。层可以配置为控制在异质结构的生长期间出现的应力。就此而言，薄子层可以配置为缩小内部应力、晶片弯曲等。
本发明的第一方面提供一种异质结构，包括：衬底；和在衬底上外延生长的族III氮化物层，其中，族III氮化物层包括：第一族III氮化物材料和具有第一厚度的多个子层；和第二族III氮化物材料和具有第二厚度的多个薄子层，其中，多个子层与多个薄子层交替，其中，第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，第一族III氮化物材料中镓的摩尔分数与第一族III氮化物材料中镓的摩尔分数至少有0.05的不同，且其中，第二厚度最多是第一厚度的百分之五。
本发明的第二方面提供一种光电子器件，包括：衬底；和由族III氮化物材料形成的N型层，其中，该N型层包括：第一族III氮化物材料和具有第一厚度的多个子层；和第二族III氮化物材料和具有第二厚度的多个薄子层，其中，多个子层与多个薄子层交替，其中，第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，第一族III氮化物材料中的镓的摩尔分数与第一族III氮化物材料中的镓的摩尔分数有至少0.05的不同，且其中，第二厚度最多是第一厚度的百分之五。
本发明的第三方面提供一种制造器件的方法，该方法包括：在衬底上外延生长族III氮化物层，其中，族III氮化物层包括：第一族III氮化物材料和具有第一厚度的多个子层；和第二族III氮化物材料和具有第二厚度的多个薄子层，其中，多个子层与多个薄子层交替，其中，第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，第一族III氮化物材料中镓的摩尔分数与第一族III氮化物材料中镓的摩尔分数至少有0.05的不同，且其中，第二厚度最多是第一厚度的百分之五。
本发明的说明性方面设计用于解决在这里描述的一个或多个问题和/或没有讨论的一个或多个其他问题。
附图说明
从结合描绘本发明的各个方面的附图进行的本发明的各个方面的以下详细说明可以更容易地理解本公开的这些及其他特征。
图1示出了根据实施例的说明性的光电子器件的示意结构。
图2A和2B分别示出了根据现有技术和实施例的用于制造光电子器件的说明性的异质结构。
图3示出了根据实施例的作为薄AlN子层厚度的函数的AlGaN层的平均片电阻。
图4示出了根据实施例的作为薄AlN子层厚度的函数的衬底晶片的弯曲的量。
图5示出了在根据实施例的异质结构中AlN子层厚度关于几个半导体层的晶格常数的效果。
图6A和图6B分别示出了根据现有技术和实施例在室温下的弯曲的晶片的说明性的应力图。
图7A和7B分别示出了根据现有技术和实施例的从不具有和具有在这里描述的薄子层的生长导致的表面形态。
图8示出了根据实施例的作为AlN层的V/III比率的函数的晶格常数a和c的说明性的图表。
图9示出了根据实施例的作为在蓝宝石衬底上外延生长的AlN层的V/III比率的函数的应力和应变的图表。
图10A和10B示出了根据实施例的说明性的N型层。
图11示出了根据实施例的用于制造电路的说明性的流程图。
应当注意附图可能不是成比例的。附图意在仅示出本发明的典型方面，且因此不应该被认为限制本发明的范围。在图中，相同的编号表示各附图之间相同的要素。
具体实施方式
如上所述，本发明的方面提供了用于制造光电子器件的异质结构。该异质结构包括比如N型接触或者包覆层的层，其包含插入在其中的薄子层。薄子层可以在整个层中隔开和通过介入由层的材料制造的子层而分开。薄子层可以具有与介入的子层不同的组成，其改变在异质结构的生长期间出现的应力。层可以配置为控制在异质结构的生长期间出现的应力。就此而言，薄子层可以配置为减小内部应力和/或晶片弯曲。如在此使用的，除非另作说明，术语“集合”意味着一个或多个(即，至少一个)，且短语“任何解决方案”意味着任何现在已知的或者之后开发的解决方案。
本技术可以与如在2014年2月22日提交的美国临时专利申请No.61/943,365和2015年2月22日提交的美国专利申请No.14/628,281中描述的缓冲层的生长的技术结合，将上述两个申请通过引用并入于此。
转到附图，图1示出了根据实施例的说明性的光电子器件10的示意结构。在更特定的实施例中，光电子器件10配置为操作为发射器件，比如发光二极管(LED)或者激光二极管(LD)。在任意情况下，在光电子器件10的操作期间，可与频带间隙比较的偏压的施加造成从光电子器件10的活动区18的电磁辐射的发射。光电子器件10发射(或者感应)的电磁辐射可能具有任何波长范围内的峰值波长，包括可见光、紫外辐射、深紫外辐射、红外光等。在实施例中，器件10配置为发射(或者感应)具有紫外波长范围内的支配波长的辐射。在更特定的实施例中，支配波长在大约210和大约360纳米之间的波长范围内。在更加特定的实施例中，支配波长是大约280纳米。
光电子器件10包括异质结构11，其包括：衬底12，与衬底12相邻的缓冲层14，与缓冲层14相邻的N型层16(例如，包覆层、电子供应层、接触层等)和具有与N型层16相邻的N型侧的活动区18。此外，光电子器件10的异质结构11包括与活动区18的P型侧相邻的第一P型层20(例如，电子屏蔽层、包覆层、空穴供应层等)和与第一P型层20相邻的第二P型层22(例如，包覆层、空穴供应层、接触层等)。
在更特定的说明性的实施例中，光电子器件10是基于族III-V材料的器件，其中某些或者全部各个层由从族III-V材料系统中选出的元素形成。在更加特定的说明性的实施例中，光电子器件10的各个层由基于族III氮化物的材料形成。族III氮化物材料包括一个或多个族III元素(例如，硼(B)、铝(Al)、镓(Ga)和铟(In))和氮(N)，以使得BWAlXGaYInZN，其中0≤W、X、Y、Z≤1，且W+X+Y+Z＝1。说明性的族III氮化物材料包括具有族III元素的任何摩尔分数的二元、三元和四元合金，比如AlN、GaN、InN、BN、AlGaN、AlInN、AlBN、AlGaInN、AlGaBN、AlInBN和AlGaInBN。
基于族III氮化物的光电子器件10的说明性的实施例包括由InyAlxGa1-x-yN、GazInyAlxB1-x-y-zN、AlxGa1-xN半导体合金等构成的活动区18(例如，一系列交替的量子阱且势垒)。类似地，N型层16、第一P型层20和第二P型层22可以由InyAlxGa1-x-yN合金、GazInyAlxB1-x-y-zN合金等组成。由x、y和z给出的摩尔分数可以在各个层16、18、20和22之间变化。当光电子器件10配置为以倒装芯片配置操作时，比如图1所示的，则衬底12和缓冲层14应该对目标电磁辐射是透明的。就此而言，衬底12的实施例由蓝宝石形成，且缓冲层14可以由AlN、AlGaN/AlN超晶格等组成。但是，应当理解衬底12可以由任何适当的材料形成，例如包括碳化硅(SiC)、硅(Si)、GaN块、AlN块、AlGaN块或者AlGaN膜、BN块或者BN膜、AlON、LiGaO2、LiAlO2、氮氧化铝(AlOxNy)、MgAl2O4、GaAs、Ge或者其他适当的材料。此外，衬底12的表面可以实质上是平的或者使用任何溶液图案化。
光电子器件10可以进一步包括P型接触24，其可以形成到第二P型层22的欧姆接触，且P型电极26可以附接于P型接触24。类似地，光电子器件10可以包括N型接触28，其可以形成到N型层16的欧姆接触，且N型电极30可以附接于N型接触28。P型接触24和N型接触28可以分别形成到相应的层22、16的欧姆接触。
在实施例中，P型接触24和N型接触28每个包括若干个传导性和反射性金属层，同时N型电极30和P型电极26每个包括高传导性的金属。在实施例中，第二P型层22和/或P型电极26可以对由活动区18产生的电磁辐射是透明的。例如，第二P型层22和/或P型电极26可以包括短周期超晶格晶格结构，比如至少部分透明的镁(Mg)掺杂的AlGaN/AlGaN短周期超晶格结构(SPSL)。此外，P型电极26和/或N型电极30可以对由活动区18产生的电磁辐射是反射性的。在另一实施例中，N型层16和/或N型电极30可以由对由活动区18产生的电磁辐射是透明的短周期超晶格形成，比如AlGaN SPSL。
如关于光电子器件10进一步示出的，器件10可以以倒装芯片配置经由电极26、30安装到基板36。在该情况下，衬底12位于光电子器件10的顶部。就此而言，P型电极26和N型电极30两者可以分别经由接触垫32、34附接于基板36。基板36可以由氮化铝(AlN)、碳化硅(SiC)等形成，其可以提供光电子器件10的操作期间改进的热管理。
应当理解，对于光电子器件10示出的层的特定的配置和布置仅是在本发明的实施例下可能的各种配置和布置的说明。例如，器件异质结构可以包括位于衬底12和N型接触层16之间的一个或多个附加层。类似地，器件异质结构可以包括一个或多个附加层，每个附加层设计用于提供关于器件的总体操作的特定功能(例如，波导、辐射提取、电子/空穴屏蔽、故障防止等)。
总的来说，N型接触层16的生长(之后是附加层，比如活动区18和一个或多个P型层20、22的生长)导致生长期间异质结构的凹陷弯曲。由于外延生长的层和衬底12之间热膨胀系数的差，凹陷弯曲在冷却期间(在生长之后)改变为凸起弯曲。例如，衬底12的热膨胀系数可能大于外延生长的半导体层的热膨胀系数。在更特定的实例中，对于在蓝宝石衬底12上生长族III氮化物半导体层，蓝宝石的热膨胀系数大约是8×10-6，然而外延生长的层的热膨胀系数可能是蓝宝石衬底12的热膨胀系数的一半。
本发明人提出修改现有技术的异质结构以提供在室温下的异质结构中改进的应力配置。为实现在室温下期望的应力配置，在生长期间凹陷弯曲是优选的，而凹陷弯曲是在生长期间出现的伸张应力的结果。在冷却期间，衬底12经历导致半导体层内另外的压缩应力的大的热收缩。本发明人提出通过提供生长和冷却期间更平衡的伸张和压缩应力来获得更优的应力配置。不幸地，产生不展现应力的异质结构是不容易实现的。具体来说，在冷却期间产生的膜中的压缩应力典型地大于生长期间产生的伸张应力。结果，在室温下，衬底12典型地是凸起的。
对于可靠的器件10的生成和对于晶片的后续处理，在室温下晶片的凸起弯曲的量可以被保持地尽可能地小。该目标通常导致生长具有生长期间的大的伸张应力和凹陷弯曲的外延层。不幸地，生长具有伸张应力的厚层可能通过层内错位的传播而导致裂缝或者松弛。一旦缓和伸张应力，它们不能平衡后续冷却期间的压缩应力。
除控制半导体层中的应力之外，基于族III氮化物的发光器件10的可靠性取决于层中存在的错位的数目，且更具体地器件10的活动区18中存在的错位的数目。典型地，对于厚层，由于通过错位消灭和弯曲的层松弛，错位密度实质上减小。不幸地，厚半导体层导致增加的应力，如果不控制则可能通过错位的产生和/或传播到活动区18中而松弛应力。
图2A和2B分别示出了根据现有技术和实施例的用于制造光电子器件的说明性的异质结构1、11。如图2A所示，现有技术的异质结构1可以包括在其上外延生长缓冲层4(例如，成核层)的衬底2。可以在缓冲层4上生长中间层5，之后是N型接触层6的生长。对于制造基于族III氮化物的器件，缓冲层4可以由氮化铝形成，中间层5可以是包括AlxGa1-xN/AlyGa1-yN层对的超晶格结构，且N型接触层6可以由掺杂铝的氮化镓形成。
总的来说，N型接触层6可以是AlxGa1-xN层，其中铝的量(x值)可以取决于要在其上形成的活动区的设计而定制。例如，对于指定为在大约280nm的峰值波长辐射的活动区，N型接触层6可以具有0.35-0.65范围内的x，且典型地具有大约0.5的值。N型接触层6典型地是异质结构1中的最厚的层之一。该层6可以对相应器件的性能和可靠性具有大的影响。
本发明人提出通过在N型接触层中插入不同组成的薄子层来控制N型接触层中的应力。虽然参考N型接触层描述本发明的方面，应当理解实施例可以涉及各种类型的层，例如包括比如N型包覆层、电子供应层、缓冲层14等的其他N型层。此外，本发明的实施例提供包括配置为在这里描述的薄子层的中间层15。
无论如何，图2B示出了根据实施例的异质结构11。如图所示，异质结构11包括衬底12、缓冲层14、中间层15(示为超晶格结构)和N型接触层16。N型接触层16包括插入在N型接触层16中并通过介入子层(比如介入由N型接触层16材料形成的子层42A、42B)分开的多个薄子层，比如薄子层40A、40B。在该情况下，可以调节薄子层40A、40B的总数、薄子层40A、40B的插入的频率(例如，如通过N型接触层16和介入子层42A、42B的相对厚度特征化的)以及插入的子层40A、40B的厚度以控制N型接触层16中的应力的量。活动区18(图1)可以在N型接触层16上生长，且例如可以包括一系列量子阱和势垒，其配置为在相应器件的操作期间发射目标峰值波长的辐射。
在实施例中，异质结构11是基于族III氮化物的异质结构。在该情况下，N型接触层16，且因此介入子层42A、42B可以由包括镓的族III氮化物材料形成。例如，介入子层42A、42B的族III氮化物材料可以是AlxInyBzGa1-x-y-zN，其中0≤x、y、z<1且1-x-y-z≥0.05。在更特定的实施例中，介入子层42A、42B的族III氮化物材料是AlGaN。在更加特定的实施例中，介入子层42A、42B的族III氮化物材料是AlxGa1-xN，其中0.4<x<0.7。介入子层42A、42B还可以掺杂有N型掺杂剂。在实施例中，介入子层42A、42B具有至少5x1017每立方厘米掺杂原子的N型掺杂剂浓度。
薄子层40A、40B可以由比介入子层42A、42B中包括的镓包括更少的镓的族III氮化物材料形成。在实施例中，薄子层40A、40B由其中镓摩尔分数至少低于介入子层42A、42B中的镓摩尔分数0.05的族III氮化物材料形成。在更特定的实施例中，薄子层40A、40B的族III氮化物材料是AlyGa1-yN，其中，0<y≤1。在更加特定的实施例中，薄子层40A、40B由氮化铝形成。在特定的实施例中，薄子层40A、40B可以包括单层。
薄子层40A、40B的厚度显著地小于介入子层42A、42B的厚度。在实施例中，每个介入子层42A、42B具有至少二十纳米的厚度。在更特定的实施例中，每个介入子层42A、42B具有大约20纳米和大约500纳米之间的厚度。在实施例中，薄子层40A、40B具有介入子层42A、42B的厚度最多百分之五的厚度。在更特定的实施例中，薄子层40A、40B具有介入子层42A、42B的厚度最多百分之二的厚度。在实施例中，每一薄子层40A、40B的厚度在大约0.2纳米和大约2纳米之间的范围。在更特定的实施例中，每一薄子层40A、40B的厚度在大约0.2纳米和大约1纳米之间的范围。在更加特定的实施例中，每一薄子层40A、40B的厚度在大约0.2纳米和大约0.6纳米之间的范围。在实施例中，薄子层40A、40B可以配置为具有以N型层16的载流子的隧穿长度的量级或者小于N型层16的载流子的隧穿长度的厚度。
N型层16的说明性的配置包括介入子层42A、42B和薄子层40A、40B，每个介入子层由AlxGa1-xN形成，其中0.4<x<0.7，并具有在20-500nm范围内的厚度，每个薄子层由AlN形成并具有0.2-2nm范围的厚度。考虑作为更特定的实例的用于制造配置为在大约280纳米的峰值波长操作的光电子器件10(图1)的异质结构11，介入子层42A、42B可以由Al0.5Ga0.5N形成，且薄子层40A、40B可以由AlN形成。但是，应当理解，铝的摩尔分数可以在0.35到0.65的范围。取决于光电子器件10的峰值波长，介入子层42A、42B的组分可能变化。例如，介入子层42A、42B或者至少最接近于活动区18(图1)的介入子层的组分可以被选择为在活动区18的势垒(或者至少最接近于N型接触层16的势垒)的组分的百分之二十之内，其通常将取决于由活动区18发射的辐射的峰值波长而改变。就此而言，可以基于器件10(图1)的工作波长调节薄子层40A、40B之间的间距(例如，介入子层42A、42B的厚度)。例如，对于包括具有由Al0.3Ga0.7N形成的介入子层42A、42B的N型接触层16的光电子器件10，介入子层42A、42B可以具有大约25纳米的厚度。但是，对于包括具有由AlxGa1-xN(其中，0.5≤x≤0.6)形成的介入子层42A、42B的N型接触层16的光电子器件10，介入子层42A、42B可以具有大约50纳米的厚度。
通常，介入子层42A、42B的厚度可以基于铝的摩尔分数大致线性地变化。例如，对于大约0.3的铝的摩尔分数，介入子层42A、42B的厚度可以是大约30纳米，然而对于大约0.6的铝的摩尔分数，介入子层42A、42B的厚度可以是大约60纳米。但是，应当理解，各种厚度和摩尔分数可以从所述的值变化百分之五十那么多。
虽然N型接触层16主要地被描述为由AlGaN介入子层42A、42B形成，应当理解N型接触层16可以是另一类型的族III氮化物材料。例如，N型接触层16可以包括铟和/或硼，不同摩尔分数的铝等，这可以取决于器件10的功能性而选择。此外，这种器件仅是包括配置为在不同峰值波长操作的光电子器件10的各种类型的光电子器件10的说明。在可选的实施例中，器件可以包括电子器件，比如高电子迁移率晶体管。在该情况下，厚的基于GaN的载流子电子层可以结合N型接触层16包括如在这里描述的插入的薄子层40A、40B。
本发明人制造具有不同厚度、插入频率和周期(例如，薄子层40A、40B的总数)薄子层40A、40B的各种异质结构11，并估计产生的Al0.6Ga0.4N(例如，N型接触或者AlGaN)层16的传导性。在每一情况下，薄子层40A、40B由AlN形成。图3示出了根据实施例的作为薄AlN子层40A、40B厚度的函数的AlGaN层16的平均片电阻。如图所示，具有大约0.5纳米或者更少的厚度的子层40A、40B不显著地增加(例如，增加小于100欧姆/平方)AlGaN层16的平均片电阻。但是，具有大约1纳米的厚度的AlN子层40A、40B使得AlGaN层16的片电阻比没有任何AlN子层40A、40B的AlGaN层6的片电阻增加大约三倍。在实施例中，选择薄子层40A、40B的厚度以将层16的片电阻率限于比层6(图2A)(具有与层16相同厚度并由与介入子层42A、42B相同的材料形成但是没有薄子层40A、40B)的片电阻率大不超过百分之五十。
在实施例中，可以选择子层40A、40B、42A、42B的厚度和薄子层40A、40B的总数以最小化在生长之后异质结构11中存在的应力。例如，在异质结构11的生长完成之后，可以通过在室温下测量晶片弯曲来评估应力。在实施例中，选择子层40A、40B、42A、42B的厚度和薄子层40A、40B的总数以相对于可比较的现有技术的异质结构1(图2A)中将出现的晶片弯曲的量，将晶片弯曲的量减小至少百分之十。
另外，在生长期间可以监控晶片弯曲以保证不发生弯曲的量的突然改变，该突然改变指示异质结构破裂。在实施例中，选择子层40A、40B、42A、42B的厚度和薄子层40A、40B的总数以最大化生长期间呈现的伸张应力而不使得在异质结构11中形成裂缝或者强的松弛。例如，可以通过测量生长期间的晶片弯曲来评定伸张应力的量，且其中通过观察晶片弯曲的突然改变来评定裂缝或者强的松弛的形成。在另外的实施例中，晶片弯曲的突然改变可以被定义为晶片曲率在生长时间的每十分钟至少501/km的改变。在实施例中，选择子层40A、40B、42A、42B的厚度以导致异质结构11的生长期间至少1001/km的凹陷弯曲。
图4示出了根据实施例的作为薄AlN子层厚度40A、40B的函数的异质结构11的衬底晶片的弯曲的量。在该情况下，弯曲被定义为晶片中心距晶片边缘的垂直移位。本发明人制造了其中置于相应的AlGaN层16内的AlN子层40A、40B的频率通过变化周期(环)的数目而变化的几个版本。在每一情况下，AlGaN层16具有大约两微米的厚度。如图所示，当AlN子层40A、40B具有大约0.5纳米的厚度时弯曲的量被最小化。此外，至少对于超过20的子层40A、40B的总数，子层40A、40B的较高数目通常导致与相同厚度的AlGaN层16的子层40A、40B的较低数目提供的弯曲相比的增加的弯曲。在实施例中，对于2微米厚的层16插入总共二十到四十个薄子层40A、40B。在另一实施例中，具有在2到3微米之间的厚度的N型接触层16包括大约80个薄子层40A、40B，但是不多于120个薄子层40A、40B。
图5示出了根据实施例的AlN子层厚度对异质结构11内的若干半导体层的晶格常数a的影响。在每个情况下，异质结构11包括AlN缓冲层14和定位在AlN缓冲层14和Al0.6Ga0.4N层16之间的中间层15。中间层15具有第一(SL1)和第二(SL2)超晶格，它们分别包括Alx1Ga1-x1N/Aly1Ga1-y1N层和Alx2Ga1-x2N/Aly2Ga1-y2N的对。水平虚线对应于块状Al0.6Ga0.4N的晶格常数a。如图所示，近似0.5纳米的AlN子层厚度对应于AlGaN层内的最小晶格常数a，这指示最佳伪同晶配合，并且AlGaN材料中没有松弛。如此处讨论的，由于错位传播和可能的裂缝，不希望大量的松弛。就此而言，与块Al0.6Ga0.4N类似的AlGaN层的晶格常数a指示发生了松弛。
图6A和6B分别示出了根据现有技术和一个实施例,弯曲晶片在室温下的说明性应力图。所述晶片分别包括用于根据现有技术和实施例制造光电器件的异质结构1，11。可以通过沿着层厚度计算应力的积分来计算半导体层内的平均应力，并且例如借助于Stoney的公式，这种平均应力可以与晶片弯曲相关。如图所示，虽然应力5，50的符号从一个层叠层到另一个层叠层改变，但是可以根据晶片的弯曲推断膜内的总平均应力。例如，如以凸弯曲所示，外延半导体膜内的平均应力是压缩的。外延层叠结构内的应力的局部值从一个膜层到另一个膜层沿着接触面间断地变化。
图6A示出了不包括此处描述的薄子层的异质结构1内的应力5的可能分布。在这种情况下，N型接触层6(例如，AlGaN)内的松弛处理可以导致N型接触层6内的伸张应力。该伸张应力可以导致微/纳裂缝的形成和/或错位数目的增加，例如，如以区域7指示的。这些裂缝和/或错位导致降低的器件可靠性。然而，如图6B所示，包含薄子层40A，40B可以避免松弛，这防止在N型接触层16内出现伸张应力。如图6B进一步所示，薄子层40A，40B具有伸张应力，而介入子层42A，42B具有压缩应力。然而，薄子层40A，40B不表现出严重的松弛和/或裂缝形成，因为它们是薄的(例如，厚度小于2纳米)。
就此而言，包含薄子层40A，40B可以改进异质结构内的一个或多个层的形态。例如，图7A和7B分别示出了根据现有技术和实施例，在不具有和具有此处描述的薄子层的情况下的生长所产生的表面形态。如图所示，与具有薄子层的情况下生长的层相比，在没有薄子层情况下生长的层中六边形缺陷(它们中的一个被在图7A圈出)普遍得多。在实施例中，选择子层40A，40B，42A，42B的厚度和薄子层40A，40B的总数，以便减少存在于活性区18(图1)内的缺陷和错位的数目。在更特定的实施例中，与存在于N型接触层16和中间层15或者缓冲层14之间的接触面处的错位相比，该减少至少为1个数量级。在说明性实施例中，异质结构11配置为在制造以300-350纳米范围内的峰值波长发光的发光二极管时使用。在这种情况下，介入子层42A，42B可以是具有0.1到0.4范围内的铝摩尔分数和10到100纳米范围的厚度的族III氮化物层，而薄子层40A，40B可以是，例如，AlN，并且具有在0.2到0.8纳米范围内的厚度。
可以使用任意溶液执行此处描述的N型接触层16的生长。附加地，可以理解生长溶液和/或N型层16的一个或多个属性可以在N型层16的生长期间改变。这种改变(多个)可以配置为导致具有在垂直和/或横向方向上改变的属性的N型层16。在实施例中，针对介入子层42A，42B的生长和薄子层40A,40B的生长改变生长温度，例如，以便调整对应的半导体材料的生长率和/或质量。例如，相应的生长温度可以相差至少100摄氏度。在一个更特定的例子中，介入子层42A，42B的生长温度比薄子层40A，40B的生长温度高至少100摄氏度。对于介入子层42A，42B的生长和薄子层40A，40B的生长，族V前体和族III前体之间的摩尔比(V/III比例)也可以不同，例如，以便影响半导体材料的质量和/或无意的掺杂。在实施例中，相应V/III比例相差至少百分之五。
附加地，N型接触层16的一个或多个属性可以在N型接触层16的生长期间改变。例如，在实施例中，各子层40A，40B，42A，42B的厚度可以贯穿N型接触层16各保持大体恒定(例如，以大体恒定的间隔插入薄子层40A，40B)。可替换地，介入子层42A，42B的厚度(并且因此薄子层40A，40B的插入频率)和/或子层40A，40B，42A,42B的组分可以在整个N型接触层16改变。在实施例中，每一个介入子层42A，42B的厚度在远离衬底12的方向上增加，从而使得薄子层40A，40B的插入频率越接近衬底12越高，并且越接近活性区18越低。在一个更特定的实施例中，厚度在相邻的介入子层42A,42B之间至少增加百分之五。此外，N型接触层16可以包括多个不同的区域，每个区域具有薄子层40A，40B的不同配置(例如，插入频率)。就此而言，N型接触层16被示出为包括区域44，区域44不包括薄子层40A，40B。在实施例中，区域44被以与介入子层42A，42B相同的材料制造，但是具有比介入子层42A，42B更大的厚度。
在实施例中，类似子层40A，40B和/或42A,42B的组分在整个N型接触层16改变。在一个更特定的实施例中，组分在两个相邻的类似子层40A，40B和/或42A,42B之间以至少百分之二改变。例如，介入子层42A，42B内的铝组分可以在远离衬底12的方向上生长的每一个后续的介入子层42A，42B内减少。
在实施例中，薄子层40A，40B的厚度在横向方向上改变。例如，薄子层40A，40B的厚度波动的横向等级可以是N型接触层16的电流散布长度的量级或者更小。类似地，薄子层40A，40B可以包括组分不同质性。薄子层40A，40B的变化的厚度和/或组分可以导致薄子层40A，40B的带隙在1到10热范围内的横向波动。
包含此处描述的薄子层可被与控制异质结构的半导体层内的应力的一个或多个附加方法组合。在实施例中，可以使用一组生长条件生长N型接触层16，该组生长条件配置为以目标方式操纵异质结构11内的应力。例如，在N型接触层16的生长期间，V/III比例可以改变，以便进一步改变N型接触层16的薄子层40A，40B和/或介入子层42A，42B内的结果伸张和压缩应力。可以利用借助于控制V/III比修改应力来防止半导体层(例如，N型接触层16)内的松弛。
就此而言，图8示出了根据一个实施例，随着AlN层的V/III比改变的晶格常数a和c的说明性图示。不同晶格方向可以导致AlN层的不同伸张和压缩性质。例如，对于低的V/III比(例如，小于近似1800)，AlN层的晶格常数a略微大于不存在点缺陷的AlN层的晶格常数(例如，近似3.112)。晶格常数的差异导致该层中累积伸张应力。对于高的V/III比(例如，大于近似1800)，AlN层的晶格常数略微小于没有点缺陷的AlN层的晶格常数，这导致在该层内累积压应力。V/III比还影响晶格常数c。在这种情况下，V/III比的小的值(例如，低于近似750)导致产生该层内的压缩应力(例如，低于近似⒋982)的晶格常数c，而V/III比的较大的值(例如，高于近似750)导致产生该层内的伸张应力的晶格常数c。
图9示出了根据一个实施例，根据在蓝宝石上外延生长的AlN层的V/III比的应力和张力的说明性图示。如图所示，在低V/III比下生长的AlN层(例如，小于近似1800)处于伸张应力，而以高V/III比(例如，高于近似1800)生长的AlN层处于压缩应力。如进一步所示，通过调整V/III比，仅仅产生了AlN层中的小的应变变化。AlN层内的对应应力可被转移到在AlN层上生长的层(例如，AlGaN介入子层)。在实施例中，N型接触层16的生长使用一组生长参数，调整这组生长参数，以便减小生长期间的局部伸张应力。此外，该组生长参数可以配置为限制在生长期间的压缩应力。在实施例中，压缩应力在生长期间被限制为近似1.0GPa或者更小。
此外，异质结构内的另一层的生长可以利用配置为改进随后生长的层的质量的一个或多个方法。在实施例中，例如中间层15(图2B)的层的生长包括一系列具有交替的伸张和压缩应力的子层(例如膜)的生长，其可以导致随后生长的半导体层(例如N型接触层16，图2B)中的位错的减少。
通过调整每一个子层内的V/III比，一个层可被选择性地配置为具有伸张或者压缩应力。例如，该调整可以包括根据一个设置安排改变V/III比，以便产生压缩和伸张子层。附加地，可以改变一个或多个附加的沉积条件，诸如生长温度，气流和/或等等。此外，在该层的生长期间，可以调整子层的一个或多个属性，诸如子层的相对厚度，每一个子层内的应力分布和/或等等。该组沉积条件的调整可以导致压缩应力增加的区域和伸张应力增加的区域。以这种方式，产生的层(例如，中间层15)可以配置为具有总的目标残余应力(例如，近似零或者接近零)。
图10A和10B示出了根据实施例的说明性中间层15A,15B。每一个中间层15A,15B被示出为在缓冲层14上生长，缓冲层14可以在衬底12上生长。在实施例中，衬底12是异质衬底，诸如蓝宝石，SiC等等。缓冲层14(例如，成核层)可以提供过渡，以便适应衬底12和对应中间层15A,15B之间的大的晶格失配。在实施例中，缓冲层14可以包括AlxGa1-xN/AlyGa1-yN超晶格，其中0≤x,y≤1。每一个超晶格层可以为，例如，多达若干纳米的厚度。在实施例中，具有不同铝含量的层(例如，以x和y表示)可以具有类似的厚度。在一个说明性实施例中，缓冲层14具有从几乎为零纳米到近似2000纳米范围内的厚度。在另一实施例中，缓冲层14的生长使用近似500和近似1200摄氏度之间的生长温度，以及近似0.01微米和近似10微米每小时之间的生长率。
无论如何，每一个中间层15A,15B由与多个伸张子层52A-52C交错的多个压缩子层50A-50C形成。在中间层15A中，首先生长压缩子层50A，而在中间层15B内，首先生长伸张子层52A。虽然每一个中间层15A，15B被示出为包括外延生长的三个周期(例如，每一个周期包括压缩和伸张层)，应当理解，中间层15A,15B可以包括任意数目的周期。在实施例中，应力在压缩层和相邻的伸张层之间突然变化。可替换地，应力可以在相邻层之间逐渐地改变(例如，通过生长具有渐进的伸张或者压缩应力的层)。此外，伸张和压缩应力可以在中间层15A，15B的各周期之间大体上恒定，或者可以随着周期的不同而逐渐地变化。
中间层15A，15B的生长和形成中间层15A,15B的对应子层50A-50C，52A-52C的生长可以使用任意一组沉积条件。例如，用于子层50A-50C，52A-52C的该组沉积条件可以包括:近似0.1和近似200微摩尔每分钟之间的族III前体流速；近似100和10000标准立方分米每分钟(SCCM)之间的氮前体流速；近似1到760Torr之间的压力；近似10和近似10000之间的族V前体与族III前体的摩尔比(V/III比)；和近似500和近似1800摄氏度之间的生长温度。此外，子层50A-50C，52A-52C可以生长到大于临界厚度的厚度，以便避免伪同晶生长。在实施例中，每一个子层50A-50C，52A-52C具有近似1纳米到5微米之间的厚度。
如此处描述的，在中间层15A，15B的生长期间，用于外延生长子层50A-50C，52A-52C的一组沉积条件中的一个或多个可以改变，以便导致结果子层50A-50C，52A-52C表现出伸张或者压缩残余应力。例如，压缩子层50A-50C的生长和伸张子层52A-52C的生长可以使用相差至少百分比十的族V前体与族III前体的摩尔比。在实施例中，压缩子层50A-50C的成分与伸张子层52A-52C的成分的差异不多于近似百分之五。例如，伸张子层52A-52C的铝的分数与压缩子层50A-50C中的铝的分数的差异不大于近似百分之五。类似地，压缩和伸张子层可以具有至少0.0001埃的晶格失配。此外，压缩和伸张子层的生长率可以改变。在实施例中，压缩和伸张子层的生长率相差至少百分比十。压缩和伸张子层的生长温度可以大体相同或者改变。在实施例中，压缩和伸张子层的生长温度相差至少百分比二。另外，可以调整子层生长期间存在的前体和/或作用剂的数目和/或类型，以便改变子层的弹性。例如，前体和作用剂，诸如:ZnO，TiN，SiN，GaAs，AlAs，GaN，InN和/或等等可以导致子层内的不同质，并且因此改变子层的弹性。
虽然此处主要结合用于光电器件的异质结构和制造这种异质结构和/或器件的方法示出和描述了本发明的说明性方面，应当理解本发明的方面进一步提供各种替换实施例。
在实施例中，本发明提供了一个设计和/或制造电路的方法，该电路包括如此处所述设计和制造的一个或多个器件。在这个意义上，图11示出了根据一个实施例，用于制造电路126的说明性流程图。最初，用户可以利用器件设计系统110产生此处描述的半导体器件的器件设计112。器件设计112可以包括程序代码，器件制造系统114可以使用该程序代码，以便根据器件设计112定义的特征，产生一组物理器件116。类似地，器件设计112可被提供给电路设计系统120(例如，作为电路中使用的可用部件)，用户可以利用该器件设计产生电路设计122(例如，通过将一个或多个输入输出连接到电路中包括的各种器件)。电路设计122可以包括程序代码，所述程序代码包括被如此处所述设计的器件。总之，电路设计122和/或一个或多个物理器件116可被提供给电路制造系统124，电路制造系统124可以根据电路设计122产生物理电路126。物理电路126可以包括被如此处所述设计的一个或多个器件116。
在另一实施例中，本发明提供了用于设计的器件设计系统110和/或用于制造此处描述的半导体器件116的器件制造系统114。在这种情况下，系统110，114可以包括通用的计算设备，该计算设备被编程为实现设计和/或制造实现此处描述的半导体器件116的方法。类似地，本发明的实施例提供了用于设计的电路设计系统120和/或用于制造电路126的电路制造系统124，电路126包括如此处所述设计和/或制造的至少一个器件116。在这种情况下，系统120，124可以包括通用的计算设备，该计算设备被编程为实现设计和/或制造包括此处描述的至少一个半导体器件116的电路126的方法。
在另一实施例中，本发明提供了固定在至少一个计算机可读介质内的计算机程序，当被执行时，该计算机程序使得计算机系统能够实现设计和/或制造此处描述的半导体器件的方法。例如，该计算机程序可以使得器件设计系统110能够产生此处描述的器件设计112。就此而言，该计算机可读介质包括程序代码，当被计算机系统执行时，所述程序代码实现此处描述的某些或者所有处理。应当理解，术语"计算机可读介质"包括现在已知或者以后开发的一个或多个任意类型的有形表达介质，可由计算设备从该介质识别，再现，或以其它方式传递程序代码的存储拷贝。
在另一实施例中，本发明提供了提供程序代码的拷贝的方法，当被计算机系统执行时，该程序代码实现此处描述的某些或者所有处理。在这种情况下，计算机系统可以处理程序代码的拷贝以便产生和传输，以便在第二个不同位置接收，一组数据信号，以这种方式设置和/或改变该组数据信号的一个或多个特性，以便将程序代码的拷贝编码在该组数据信号内。类似地，本发明的实施例提供了获得实现此处描述的某些或者所有处理的程序代码的拷贝的方法，其包括计算机系统接收此处描述的该组数据信号，并且将该组数据信号转变为固定在至少一个计算机可读介质内的计算机程序。在任意情况下，该组数据信号可被使用任意类型的通信链路传输/接收。
在另一实施例中，本发明提供了产生用于设计的器件设计系统110和/或用于制造此处描述的半导体器件的器件制造系统114的方法。在这种情况下，可以获得计算机系统(例如，创建，维护，使得可获得等等)，并且可以获得执行此处描述的处理的一个或多个组件(例如，创建，购买，使用，修改等等)，并且将其部署到该计算机系统。就此而言，部署可以包括下列中的一个或多个:(1)在计算设备上安装程序代码；(2)将一个或多个计算和/或I/O设备添加到计算机系统；(3)结合和/或修改计算机系统，使得它能够执行此处描述的处理；和/或等等。
已经出于说明和描述的目的给出了本发明的各个方面的上述描述。其不旨在是无遗漏的，或者将本发明局限于公开的精确形式，并且显然，可以做出许多修改和变化。对于本领域技术人员来说是显而易见的这些修改和变化包括在所附权利要求定义的本发明的范围内。

Claims (20)

1.一种异质结构，包括：
衬底；和
在所述衬底上外延生长的族III氮化物层，其中，所述族III氮化物层包括：
第一族III氮化物材料和具有第一厚度的多个子层；和
第二族III氮化物材料和具有第二厚度的多个薄子层，以及其中，所述多个子层与所述多个薄子层交替，其中，所述第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，所述第一族III氮化物材料中的镓的摩尔分数与所述第一族III氮化物材料中镓的摩尔分数有至少0.05的差异，且其中，所述第二厚度是所述第一厚度的最多百分之五。
2.根据权利要求1所述的异质结构，进一步包括在所述衬底上直接外延生长的缓冲层，其中，所述族III氮化物层在所述缓冲层之上生长，且其中，所述族III氮化物层对于使用所述异质结构制造的光电子器件是N型接触层或者N型包覆层之一。
3.根据权利要求2所述的异质结构，其中，所述光电子器件配置为操作为发光二极管。
4.根据权利要求1所述的异质结构，其中，所述第二厚度在大约0.2纳米和大约2纳米之间。
5.根据权利要求1所述的异质结构，其中，所述第二厚度最多是所述第一厚度的百分之二。
6.根据权利要求1所述的异质结构，其中，所述第一厚度在大约20纳米和大约500纳米之间。
7.根据权利要求1所述的异质结构，其中，所述第二族III氮化物材料是氮化铝。
8.根据权利要求1所述的异质结构，其中，所述第一族III氮化物材料是AlxGa1-xN，其中0.4<x<0.7。
9.根据权利要求1所述的异质结构，其中，所述族III氮化物层包括至少二十个薄子层。
10.一种光电子器件，包括：
衬底；和
由族III氮化物材料形成的N型层，其中，所述N型层包括：
第一族III氮化物材料和具有第一厚度的多个子层；和
第二族III氮化物材料和具有第二厚度的多个薄子层，其中，所述多个子层与所述多个薄子层交替，其中，所述第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，所述第一族III氮化物材料中的镓的摩尔分数与所述第一族III氮化物材料中镓的摩尔分数有至少0.05的差异，且其中，所述第二厚度是所述第一厚度的最多百分之五。
11.根据权利要求10所述的器件，其中，所述器件配置为操作为发光二极管，所述器件进一步包括与所述N型层相邻的活动区，其中，所述N型层是N型接触层或者N型包覆层之一。
12.根据权利要求11所述的器件，其中，所述多个子层具有与N型层相邻的活动区中第一势垒的铝的摩尔分数大约百分之二十内的铝的摩尔分数。
13.根据权利要求10所述的器件，其中，所述器件配置为操作为高电子迁移率晶体管，其中，所述N型层是载流子电子层。
14.根据权利要求10所述的器件，其中，所述第二厚度小于所述N型层中载流子的隧穿长度。
15.根据权利要求10所述的器件，其中，所述第一族III氮化物材料是具有0.4和0.7之间的铝的摩尔分数的AlGaN，其中，所述第二族III氮化物材料是AlN，其中，所述第一厚度在20纳米到500纳米的范围内，且其中，第二厚度在0.2纳米到2纳米的范围内。
16.根据权利要求15所述的器件，其中，铝的摩尔分数、第一厚度或者第二厚度的至少一个沿着所述N型层的横向高度增大或者减小。
17.一种制造器件的方法，所述方法包括：
在衬底上外延生长族III氮化物层，其中，所述族III氮化物层包括：
第一族III氮化物材料和具有第一厚度的多个子层；和
第二族III氮化物材料和具有第二厚度的多个薄子层，其中，所述多个子层与所述多个薄子层交替，其中，所述第一族III氮化物材料包括至少0.05的镓的摩尔分数，其中，所述第一族III氮化物材料中的镓的摩尔分数与所述第一族III氮化物材料中镓的摩尔分数有至少0.05的差异，且其中，所述第二厚度是所述第一厚度的最多百分之五。
18.根据权利要求17所述的方法，其中，所述第一族III氮化物材料是具有0.4和0.7之间的铝的摩尔分数的AlGaN，其中，所述第二族III氮化物材料是AlN，其中，所述第一厚度在20纳米到500纳米的范围内，且其中，第二厚度在0.2纳米到2纳米的范围内。
19.根据权利要求17所述的方法，进一步包括基于外延生长之前所述N型层的片电阻率选择所述第二厚度。
20.根据权利要求17所述的方法，进一步包括基于晶片弯曲的目标量选择所述多个薄子层的第一厚度和总数。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107331743A (zh) * 2017-08-29 2017-11-07 上海应用技术大学 一种制备基于铝酸锂衬底单芯片白光led的方法及其结构
CN110783176A (zh) * 2019-10-30 2020-02-11 广西大学 一种低应力半导体材料制备方法
CN112103178A (zh) * 2020-10-30 2020-12-18 深圳第三代半导体研究院 一种覆于铜表面的GaN薄膜及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799793B2 (en) 2014-04-15 2017-10-24 Sensor Electronics Technology, Inc. Semiconductor heterostructure with stress management
WO2016014696A1 (en) * 2014-07-23 2016-01-28 Rayvio Corporation Uv light emitting devices and systems and methods for production
US10181398B2 (en) 2014-12-30 2019-01-15 Sensor Electronic Technology, Inc. Strain-control heterostructure growth
US10026872B2 (en) 2015-06-05 2018-07-17 Sensor Electronic Technology, Inc. Heterostructure with stress controlling layer
US10923619B2 (en) 2016-06-01 2021-02-16 Sensor Electronic Technology, Inc. Semiconductor heterostructure with at least one stress control layer
KR102626036B1 (ko) 2016-08-19 2024-01-18 에스케이하이닉스 주식회사 반도체 장치
US10677836B2 (en) * 2016-12-29 2020-06-09 Sensor Electronic Technology, Inc. Optoelectronic device with semiconductor heterostructure and stress controlling structure to exert stress onto layers of the heterostructure
US10720520B2 (en) 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102144342A (zh) * 2008-09-05 2011-08-03 夏普株式会社 氮化物半导体发光器件和半导体发光器件
US20120034718A1 (en) * 2006-10-18 2012-02-09 Nitek, Inc. Vertical deep ultraviolet light emitting diodes
US20120313076A1 (en) * 2011-06-10 2012-12-13 The Regents Of The University Of California Low droop light emitting diode structure on gallium nitride semipolar substrates
US20130270519A1 (en) * 2012-04-16 2013-10-17 Sensor Electronic Technology, Inc. Non-Uniform Multiple Quantum Well Structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614059B1 (en) * 1999-01-07 2003-09-02 Matsushita Electric Industrial Co., Ltd. Semiconductor light-emitting device with quantum well
JP2006108297A (ja) * 2004-10-04 2006-04-20 ▲さん▼圓光電股▲ふん▼有限公司 窒化ガリウム系発光ダイオードの低電気抵抗ｎ型コンタクト層の構造
US7326963B2 (en) 2004-12-06 2008-02-05 Sensor Electronic Technology, Inc. Nitride-based light emitting heterostructure
JP5255759B2 (ja) 2005-11-14 2013-08-07 パロ・アルト・リサーチ・センター・インコーポレーテッド 半導体デバイス用超格子歪緩衝層
EP2037506B1 (en) 2007-09-17 2019-07-24 Palo Alto Research Center Incorporated Semiconductor light emitting device with superlattices
US8865565B2 (en) * 2011-08-02 2014-10-21 Kabushiki Kaisha Toshiba LED having a low defect N-type layer that has grown on a silicon substrate
KR101972045B1 (ko) * 2012-06-08 2019-04-24 엘지이노텍 주식회사 헤테로 구조 반도체 소자
KR102075987B1 (ko) * 2014-02-04 2020-02-12 삼성전자주식회사 질화물 반도체 발광소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120034718A1 (en) * 2006-10-18 2012-02-09 Nitek, Inc. Vertical deep ultraviolet light emitting diodes
CN102144342A (zh) * 2008-09-05 2011-08-03 夏普株式会社 氮化物半导体发光器件和半导体发光器件
US20120313076A1 (en) * 2011-06-10 2012-12-13 The Regents Of The University Of California Low droop light emitting diode structure on gallium nitride semipolar substrates
US20130270519A1 (en) * 2012-04-16 2013-10-17 Sensor Electronic Technology, Inc. Non-Uniform Multiple Quantum Well Structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107331743A (zh) * 2017-08-29 2017-11-07 上海应用技术大学 一种制备基于铝酸锂衬底单芯片白光led的方法及其结构
CN110783176A (zh) * 2019-10-30 2020-02-11 广西大学 一种低应力半导体材料制备方法
CN110783176B (zh) * 2019-10-30 2022-07-12 广西大学 一种低应力半导体材料制备方法
CN112103178A (zh) * 2020-10-30 2020-12-18 深圳第三代半导体研究院 一种覆于铜表面的GaN薄膜及其制备方法

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KR20150118929A (ko) 2015-10-23
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US20150295133A1 (en) 2015-10-15

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