KR20150104673A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

표시 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 화상이 표시되는 표시 영역을 포함하는 기판, 기판의 표시 영역 상에 배치되는 복수의 화소, 및 기판의 표시 영역 상에 배치되고, 복수의 화소에 공통 전원 전압을 공급하는 복수의 공통 전원 라인을 포함하되, 복수의 공통 전원 라인은 일 방향으로 연장되어 형성된 제1 및 제2 공통 전원 라인을 포함하고, 제1 및 제2 공통 전원 라인은 표시 영역의 중심부에서 서로 연결되며, 제2 공통 전원 라인은 일 방향을 따라 배치된 복수의 화소 각각과 연결된다.

Description

표시 장치 및 그 제조 방법 {Display device and method for manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Displayl), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 및 음극선관 표시 장치(Cathode Ray Display) 등이 있을 수 있다.
상기 표시 장치 중 유기 발광 표시 장치는 애노드(anode) 전극과 캐소드(cathode) 전극으로부터 각기 제공되는 정공들과 전자들이 상기 애노드 전극과 캐소드 전극 사이에 위치하는 유기층에서 결합하여 생성되는 광을 이용하여 영상, 문자 등의 정보를 나타낼 수 있는 표시 장치를 말한다.
최근에는, 이러한 유기 발광 표시 장치에 디지털 구동 방식, 즉, 정전압 구동 방식을 적용하고 있다. 디지털 구동 방식은 간단한 IC(integrated circuit) 구조를 이용함으로써, 유기 발광 표시 장치의 고해상도 화상 구현을 원활하게 한다. 또한, 디지털 구동 방식은 구동 TFT(thin film transistor)의 온-오프 상태를 이용하는 구동 방식의 특성으로, 패널 내의 TFT 특성 편차에 기인한 화질 저하 현상에 거의 영향을 받지 않아서 대형 패널을 구현하기에 적합하다.
그러나, 디지털 구동 방식이 적용된 유기 발광 표시 장치는 IR 드롭 현상에 따라 전압이 감소하게 되면 전류가 급격하게 감소하게 된다. 예를 들어, 녹색 화소에 인가되는 전압이 6V에서 5V로 감소하게 되면, 녹색 화소에 흐르는 전류는 약 60%나 감소하게 된다.
이와 같은 IR 드롭 현상에 따른 전류 감소는 화상이 표시되는 표시 영역의 위치별 휘도 차이를 야기하게 된다. 특히, 최근에 유기 발광 표시 장치가 대형화됨에 따라, 이러한 표시 영역의 위치별 휘도 차이는 더욱 심해지고 있다.
이에, 본 발명이 해결하고자 하는 과제는 화상이 표시되는 표시 영역의 위치별 휘도 차이를 최소화할 수 있는 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 화상이 표시되는 표시 영역의 위치별 휘도 차이를 최소화할 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 화상이 표시되는 표시 영역을 포함하는 기판, 기판의 표시 영역 상에 배치되는 복수의 화소, 및 기판의 표시 영역 상에 배치되고, 복수의 화소에 공통 전원 전압을 공급하는 복수의 공통 전원 라인을 포함하되, 복수의 공통 전원 라인은 일 방향으로 연장되어 형성된 제1 및 제2 공통 전원 라인을 포함하고, 제1 및 제2 공통 전원 라인은 표시 영역의 중심부에서 서로 연결되며, 제2 공통 전원 라인은 일 방향을 따라 배치된 복수의 화소 각각과 연결된다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 공통 전원 전압은 제1 공통 전원 라인의 양단부로부터 공급될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 복수의 화소는 매트릭스 형태로 배열되고, 제1 및 제2 공통 전원 라인은 매트릭스의 행 또는 열 방향으로 연장되어 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 복수의 화소 각각은 순차 적층된 제1 전극, 유기 발광층, 및 제2 전극을 포함하고, 제2 공통 전원 라인은 제2 전극과 접촉할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 전극과 연결된 박막 트랜지스터의 드레인 전극, 및 제1 전극 및 드레인 전극 사이에 위치하는 절연층을 더 포함하되, 제1 공통 전원 라인은 드레인 전극과 동일 평면 상에 위치하고, 제2 공통 전원 라인은 제1 전극과 동일 평면 상에 위치할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 및 제2 공통 전원 라인은 서로 중첩할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 및 제2 공통 전원 라인은 제1 전극과 동일 평면 상에 위치할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 및 제2 공통 전원 라인을 서로 연결하는 연결 라인을 더 포함하되, 연결 라인은 제1 및 제2 공통 전원 라인 각각의 중심점을 잇는 가상의 선 상에 위치할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 및 제2 공통 전원 라인을 서로 연결하는 복수의 연결 라인을 더 포함하되, 복수의 연결 라인은 제1 및 제2 공통 전원 라인 각각의 중심점을 잇는 가상의 선을 기준으로 대칭되게 배치될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 복수의 화소는 서로 다른 색의 광을 방출하는 제1 내지 제3 화소를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 기판의 표시 영역 상에 배치되고, 복수의 화소에 공통 전원 전압과 상이한 제1 내지 제3 화소 전원 전압을 공급하는 복수의 화소 전원 라인을 더 포함하되, 복수의 화소 전원 라인은 일 방향으로 연장되어 형성된 제1 내지 제3 화소 전원 라인을 포함하고, 제1 화소 전원 라인은 제1 화소에 제1 화소 전원 전압을 공급하고, 제2 화소 전원 라인은 제2 화소에 제2 화소 전원 전압을 공급하며, 제3 화소 전원 라인은 제3 화소에 제3 화소 전원 전압을 공급할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 화소 전원 전압은 제1 화소 전원 라인의 양단부로부터 공급되고, 제2 화소 전원 전압은 제2 화소 전원 라인의 양단부로부터 공급되며, 제3 화소 전원 전압은 제3 화소 전원 라인의 양단부로부터 공급될 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 복수의 공통 전원 라인의 저항값은 복수의 화소 전원 라인의 저항값보다 작을 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 제1 내지 제3 화소는 각각 적색 광, 녹색 광, 및 청색 광을 방출하고, 제1 화소 전원 라인의 저항값은 제2 화소 전원 라인의 저항값보다 크고, 제2 화소 전원 라인의 저항값은 제3 화소 전원 라인의 저항값보다 클 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 화상이 표시되는 표시 영역을 포함하는 기판, 기판의 표시 영역 상에 배치되는 복수의 화소, 및 기판의 표시 영역 상에 배치되고, 복수의 화소에 공통 전원 전압을 공급하는 복수의 공통 전원 라인을 포함하되, 복수의 공통 전원 라인은 일 방향으로 연장되어 형성된 제1 및 제2 공통 전원 라인을 포함하고, 제1 및 제2 공통 전원 라인은 표시 영역의 중심부에서 서로 연결되며, 공통 전원 전압은 제1 공통 전원 라인의 양단부로부터 공급된다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 제2 공통 전원 라인은 일 방향을 따라 배치된 복수의 화소 각각과 연결될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치에 있어서, 복수의 화소 각각은 순차 적층된 제1 전극, 유기 발광층, 및 제2 전극을 포함하고, 제2 공통 전원 라인은 제2 전극과 접촉할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 공통 전원 라인을 형성하는 단계, 제1 공통 전원 라인 상에 제1 공통 전원 라인의 중심부를 노출시키는 평탄화층을 형성하는 단계, 및 평탄화층 상에 제1 전극 및 제1 공통 전원 라인과 중첩되는 제2 공통 전원 라인을 형성하는 단계를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제1 전극 및 제2 공통 전원 라인을 형성하는 단계 후에, 제1 전극 상에 유기 발광층을 형성하는 단계, 및 유기 발광층 상에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 제2 전극은 제2 공통 전원 라인과 직접적으로 접촉할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 화상이 표시되는 표시 영역의 위치별 휘도 차이를 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 표시 장치의 제1 화소의 등가 회로도이다.
도 3은 도 1의 Ⅲ 부분을 구체적으로 도시한 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 5는 도 3의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 6은 도 1의 표시 장치에서 제1 공통 전원 라인이 생략되고, 공통 전원 전압이 제2 공통 전원 라인의 양단부로부터 공급될 경우, y 방향에 따른 제1 내지 제3 화소 전원 라인에 각각 인가되는 제1 내지 제3 화소 전원 전압, 및 제2 공통 전원 라인에 인가되는 공통 전원 전압을 나타낸 그래프이다.
도 7은 도 1의 표시 장치에서 제1 공통 전원 라인이 생략되고, 공통 전원 전압이 제2 공통 전원 라인의 양단부로부터 공급될 경우, y 방향으로 배열된 복수의 화소의 휘도를 나타낸 그래프이다.
도 8은 도 1의 표시 장치에서 y 방향에 따른 제1 내지 제3 화소 전원 라인에 각각 인가되는 제1 내지 제3 화소 전원 전압, 및 제1 및 제2 공통 전원 라인에 인가되는 공통 전원 전압을 나타낸 그래프이다.
도 9는 도 1의 표시 장치에서 y 방향으로 배열된 복수의 화소의 휘도를 나타낸 그래프이다.
도 10 내지 도 22는 도 1의 표시 장치의 제조 방법을 공정 단계별로 나타낸 단면도들이다.
도 23은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 표시 장치를 구체적으로 도시한 평면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 표시 장치를 구체적으로 도시한 평면도이다.
도 26은 도 25의 ⅩⅩⅥ-ⅩⅩⅥ'선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
표시 장치는 화상을 디스플레이하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Displayl), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA)에 위치하는 복수의 화소(Px1, Px2, Px3), 복수의 화소 전원 라인(PPL1, PPL2, PPL3), 및 복수의 공통 전원 라인(CPL1, CPL2)을 포함할 수 있다.
표시 영역(DA)은 화상이 표시되는 영역일 수 있다. 예시적인 실시예에서, 표시 영역(DA)은 후술하는 기판(100, 도 4 참조)의 중심 영역에 형성될 수 있다. 본 명세서에서는 표시 영역(DA)이 직사각형 형태를 가지는 것을 예로 하여 설명하지만, 이에 한정되는 것은 아니고, 원형 또는 타원형을 가질 수도 있다.
복수의 화소(Px1, Px2, Px3)는 표시 영역(DA) 내에서 매트릭스 형태로 배열될 수 있다. 예시적인 실시예에서, 복수의 화소(Px1, Px2, Px3)는 서로 다른 색의 광을 방출하는 제1 화소(Px1), 제2 화소(Px2), 및 제3 화소(Px3)를 포함할 수 있다. 여기에서, 제1 화소(Px1)는 적색 광을 방출하고, 제2 화소(Px2)는 녹색 광을 방출하며, 제3 화소(Px3)는 청색 광을 방출할 수 있지만, 이에 한정되는 것은 아니다. 이러한 제1 화소(Px1), 제2 화소(Px2), 및 제3 화소(Px3)는 매트릭스의 열 방향을 따라 반복적으로 배치될 수 있다. 바꾸어 말하면, 제1 화소(Px1), 제2 화소(Px2), 및 제3 화소(Px3)는 화소 세트를 이룰 수 있고, 이러한 화소 세트는 도 1의 y 방향을 따라 일렬로 배열될 수 있다. 그러나, 이에 한정되는 것은 아니고, 하나의 열에 제1 화소(Px1), 제2 화소(Px2), 또는 제3 화소(Px3)만 배열될 수도 있다.
복수의 화소 전원 라인(PPL1, PPL2, PPL3) 각각은 표시 영역(DA) 내에서 매트릭스의 열 방향으로 연장되어 형성될 수 있다. 즉, 복수의 화소 전원 라인(PPL1, PPL2, PPL3)은 서로 평행하게 배치될 수 있다. 예시적인 실시예에서, 복수의 화소 전원 라인(PPL1, PPL2, PPL3)은 제1 화소 전원 라인(PPL1), 제2 화소 전원 라인(PPL2), 및 제3 화소 전원 라인(PPL3)을 포함할 수 있다. 여기에서, 제1 화소 전원 라인(PPL1)은 제1 화소(Px1)에 연결될 수 있고, 제2 화소 전원 라인(PPL2)은 제2 화소(Px2)에 연결될 수 있으며, 제3 화소 전원 라인(PPL3)은 제3 화소(Px3)에 연결될 수 있다. 또한, 제1 화소 전원 라인(PPL1)은 제1 화소(Px1)에 제1 화소 전원 전압(ELVDD1)을 공급하고, 제2 화소 전원 라인(PPL2)은 제2 화소(Px2)에 제2 화소 전원 전압(ELVDD2)을 공급하며, 제3 화소 전원 라인(PPL3)은 제3 화소(Px3)에 제3 화소 전원 전압(ELVDD3)을 공급할 수 있다. 이때, 제1 화소 전원 전압(ELVDD1)은 제1 화소 전원 라인(PPL1)의 양단부로부터 공급되고, 제2 화소 전원 전압(ELVDD2)은 제2 화소 전원 라인(PPL2)의 양단부로부터 공급되며, 제3 화소 전원 전압(ELVDD3)은 제3 화소 전원 라인(PPL3)의 양단부로부터 공급될 수 있다. 여기에서, 제1 화소 전원 라인(PPL1), 제2 화소 전원 라인(PPL2), 및 제3 화소 전원 라인(PPL3)의 양단부는 표시 영역(DA)의 상부 및 하부 에지와 접할 수 있다.
만약, 제1 화소 전원 전압(ELVDD1), 제2 화소 전원 전압(ELVDD2), 및 제3 화소 전원 전압(ELVDD3) 각각을 제1 화소 전원 라인(PPL1), 제2 화소 전원 라인(PPL2), 및 제3 화소 전원 라인(PPL3)의 일단부, 예를 들어, 표시 영역(DA)의 상부에서만 공급한다면, IR 드롭에 따른 전압 강하 현상 때문에, 표시 영역(DA)의 상부에서의 휘도가 표시 영역(DA)의 하부에서의 휘도와 상이하게 될 수 있다. 특히, 대형 표시 장치에서 이러한 휘도 불균형 현상이 심화될 수 있다. 이러한 현상의 발생을 방지하기 위하여, 제1 화소 전원 전압(ELVDD1), 제2 화소 전원 전압(ELVDD2), 및 제3 화소 전원 전압(ELVDD3) 각각을 제1 화소 전원 라인(PPL1), 제2 화소 전원 라인(PPL2), 및 제3 화소 전원 라인(PPL3)의 양단부에 인가함으로써, 표시 영역(DA)의 상하부 휘도 차이를 줄일 수 있다.
복수의 공통 전원 라인(CPL1, CPL2) 각각은 표시 영역(DA) 내에서 매트릭스의 열 방향으로 연장되어 형성될 수 있다. 즉, 복수의 공통 전원 라인(CPL1, CPL2)은 서로 평행하게 배치될 수 있다. 예시적인 실시예에서, 복수의 공통 전원 라인(CPL1, CPL2)은 제1 공통 전원 라인(CPL1) 및 제2 공통 전원 라인(CPL2)을 포함할 수 있다. 여기에서, 제2 공통 전원 라인(CPL2)은 매트릭스의 열 방향을 따라 배열된 복수의 화소(Px1, Px2, Px3) 각각에 연결될 수 있다. 또한, 제1 공통 전원 라인(CPL1)은 표시 영역(DA)의 중심부에서 제2 공통 전원 라인(CPL2)과 연결될 수 있다. 구체적으로, 표시 영역(DA)을 상하로 이등분하는 가상의 선, 즉, 중심선(CL) 상에 위치하는 연결 라인(CNL)을 매개로 제1 공통 전원 라인(CPL1) 및 제2 공통 전원 라인(CPL2)이 전기적으로 연결될 수 있다. 바꾸어 말하면, 연결 라인(CNL)은 제1 공통 전원 라인(CPL1) 및 제2 공통 전원 라인(CPL2) 각각의 중심점을 잇는 가상의 선 상에 위치할 수 있다. 한편, 제1 화소 전원 전압(ELVDD1), 제2 화소 전원 전압(ELVDD2), 및 제3 화소 전원 전압(ELVDD3)보다 낮은 공통 전원 전압(ELVSS), 즉, 그라운드 전압이 제1 공통 전원 라인(CPL1)의 양단부에 인가될 수 있다. 여기에서, 제1 공통 전원 라인(CPL1)의 양단부는 표시 영역(DA)의 상부 및 하부 에지와 접할 수 있다.
이와 같이, 공통 전원 전압(ELVSS)이 복수의 화소(Px1, Px2, Px3)와 직접적으로 연결되어 있는 제2 공통 전원 라인(CPL2)에 인가되는 것이 아니라, 복수의 화소(Px1, Px2, Px3)와 간접적으로 연결되어 있는 제1 공통 전원 라인(CPL1)의 양단부로부터 공급됨으로써, 표시 영역(DA)의 위치별 휘도 차이를 감소시킬 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
본 발명의 일 실시예에 따른 표시 장치의 구체적인 평면도 및 단면도를 살펴보기 전에, 복수의 화소(Px1, Px2, Px3) 중 하나의 등가 회로도를 살펴보도록 한다. 도 2는 도 1의 표시 장치의 제1 화소(Px1)의 등가 회로도이다. 제2 화소(Px2) 및 제3 화소(Px3)의 등가 회로도는 제1 화소(Px1)의 등가 회로도와 실질적으로 동일하기에 이에 대한 상세한 설명은 생략하도록 한다.
도 2를 참조하면, 제1 화소(Px1)는 유기 발광 다이오드(OLED) 및 유기 발광 다이오드(OLED)를 제어하기 위한 화소 회로를 포함한다. 화소 회로는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 유지 커패시터(C)를 포함한다.
제1 박막 트랜지스터(T1)는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(T1)는 게이트 라인(GL)에 연결되는 게이트 전극, 데이터 라인(DL)에 연결되는 일단 및 제2 박막 트랜지스터(T2)의 게이트 전극에 연결되는 타단을 포함한다.
제2 박막 트랜지스터(T2)는 구동 트랜지스터일 수 있다. 제2 박막 트랜지스터(T2)는 제1 박막 트랜지스터(T1)의 타단에 연결되는 게이트 전극, 제1 화소 전원 전압(ELVDD1)이 인가되는 제1 화소 전원 라인(PPL1)에 연결되는 일단 및 유기 발광 다이오드(OLED)의 애노드 전극에 연결되는 타단을 포함한다.
유지 커패시터(C)는 제2 박막 트랜지스터(T2)의 게이트 전극에 연결되는 일단 및 제1 화소 전원 라인(PPL1)에 연결되는 타단을 포함한다. 유지 커패시터(C)는 제2 박막 트랜지스터(T2)의 게이트 전극에 인가되는 데이터 전압을 충전하고 제1 박막 트랜지스터(T1)가 턴-오프된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 제2 박막 트랜지스터(T2)의 타단에 연결되는 애노드 전극 및 공통 전원 전압(ELVSS)이 인가되는 제2 공통 전원 라인(CPL2)에 연결되는 캐소드 전극을 포함한다. 제1 화소(Px1)에 포함되는 유기 발광 다이오드(OLED)는 적색 광을 방출할 수 있다.
제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 p-채널 전계 효과 트랜지스터일 수 있다. 이때, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 턴-온시키는 게이트 온 전압은 논리 로우 레벨 전압이고 턴-오프시키는 게이트 오프 전압은 논리 하이 레벨 전압이다.
여기서는 p-채널 전계 효과 트랜지스터를 나타내었으나, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 중 적어도 어느 하나는 n-채널 전계 효과 트랜지스터일 수 있으며, 이때 n-채널 전계 효과 트랜지스터를 턴-온시키는 게이트 온 전압은 논리 하이 레벨 전압이고 턴-오프시키는 게이트 오프 전압은 논리 로우 레벨 전압이다.
이하, 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구체적인 평면도 및 단면도를 살펴보도록 한다. 도 3은 도 1의 Ⅲ 부분을 구체적으로 도시한 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다. 도 5는 도 3의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 3 내지 도 5는 도 1의 Ⅲ 부분, 즉, 제1 화소(Px1)를 구체적으로 도시한 도면들이다. 제2 화소(Px2) 및 제3 화소(Px3)의 구조는 제1 화소(Px1)의 구조와 실질적으로 동일하기에 이에 대한 상세한 설명은 생략하도록 한다.
기판(100)은 절연 기판일 수 있다. 기판(100)은 강성(rigid) 기판일 수 있으나, 이에 한정되는 것은 아니고, 가요성 기판일 수도 있다. 이러한 기판(100)은 상술한 표시 영역(DA)을 포함할 수 있고, 도 3 내지 도 5에 도시된 모든 구성요소는 표시 영역(DA) 내에 위치하는 것일 수 있다.
버퍼층(110)은 기판(100) 상에 위치할 수 있다. 버퍼층(110)은 기판(100)으로부터 금속 원자들, 불순물들 등이 확산되는 현상을 방지하는 기능을 수행할 수 있다. 예시적인 실시예에서, 이러한 버퍼층(110)은 실리콘 화합물로 이루어질 수 있다.
게이트 라인(120)은 버퍼층(110) 상에 위치할 수 있다. 게이트 라인(120)은 표시 영역(DA)의 가로 방향, 즉, 도 1의 x 방향으로 연장되어 형성될 수 있다. 게이트 라인(120)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 게이트 라인(120)은 게이트 구동부(미도시)로부터 게이트 신호를 인가받아 이를 제1 게이트 전극(121)에 전달할 수 있다.
제1 게이트 전극(121)은 게이트 라인(120)으로부터 연장되어 형성될 수 있다. 구체적으로, 제1 게이트 전극(121)은 게이트 라인(120)으로부터 게이트 라인(120)이 연장된 방향과 수직인 방향, 즉, 도 1의 y 방향으로 돌출되어 형성될 수 있다. 제1 게이트 전극(121)은 게이트 라인(120)과 동일한 물질로 이루어질 수 있다. 제1 게이트 전극(121)은 게이트 라인(120)에 인가된 게이트 신호를 전달받을 수 있다.
제1 커패시터 전극(122)은 게이트 라인(120) 및 제1 게이트 전극(121)으로부터 이격되어 형성될 수 있다. 제1 커패시터 전극(122)은 게이트 라인(120)과 동일한 물질로 이루어질 수 있다. 제1 커패시터 전극(122)은 후술하는 제2 콘택홀(132)을 통하여 제1 화소 전원 라인(153)과 전기적으로 연결되어 제1 화소 전원 전압(ELVDD1)을 인가받을 수 있다.
제2 게이트 전극(123)은 게이트 라인(120), 제1 게이트 전극(121), 및 제1 커패시터 전극(122)과 이격되어 형성될 수 있다. 제2 게이트 전극(123)은 게이트 라인(120)과 동일한 물질로 이루어질 수 있다. 제2 게이트 전극(123)은 후술하는 제1 콘택홀(131)을 통하여 제1 드레인 전극(152)과 전기적으로 연결될 수 있다.
상술한 게이트 라인(120), 제1 게이트 전극(121), 제1 커패시터 전극(122), 및 제2 게이트 전극(123)은 동일 평면 상에 위치할 수 있다.
게이트 절연막(130)은 게이트 라인(120), 제1 게이트 전극(121), 제1 커패시터 전극(122), 및 제2 게이트 전극(123) 상에 위치할 수 있다. 게이트 절연막(130)은 절연성 물질로 이루어질 수 있다. 또한, 게이트 절연막(130)은 제2 게이트 전극(123)의 일부를 노출시켜 이를 제2 커패시터 전극(152a)과 연결시키는 제1 콘택홀(131), 및 제1 커패시터 전극(122)의 일부를 노출시켜 이를 제1 화소 전원 라인(153)과 연결시키는 제2 콘택홀(132)을 포함할 수 있다.
제1 반도체 패턴(140)은 제1 게이트 전극(121)과 중첩하는 게이트 절연막(130) 상에 위치할 수 있다. 제1 반도체 패턴(140)은 비정질 반도체, 미세결정 반도체, 다결정 반도체, 또는 산화물 반도체로 이루어질 수 있다. 제1 반도체 패턴(140) 상에는 제1 소스 전극(151)과 접촉하는 제1 소스 오믹 콘택층(140a), 및 제1 드레인 전극(152)과 접촉하는 제1 드레인 오믹 콘택층(140b)이 위치할 수 있다.
제2 반도체 패턴(141)은 제2 게이트 전극(123)과 중첩하는 게이트 절연막(130) 상에 위치할 수 있다. 제2 반도체 패턴(141)은 제1 반도체 패턴(140)과 동일한 물질로 이루어지질 수 있지만, 이에 한정되는 것은 아니다. 제2 반도체 패턴(141) 상에는 제2 소스 전극(158)과 접촉하는 제2 소스 오믹 콘택층(141a), 및 제2 드레인 전극(159)과 접촉하는 제2 드레인 오믹 콘택층(141b)이 위치할 수 있다.
상술한 제1 반도체 패턴(140) 및 제2 반도체 패턴(141)은 동일 평면 상에 위치할 수 있다.
데이터 라인(150)은 게이트 절연막(130) 상에 위치할 수 있다. 데이터 라인(150)은 표시 영역(DA)의 세로 방향, 즉, 도 1의 y 방향으로 연장되어 형성될 수 있다. 데이터 라인(150)은 게이트 라인(120)과 절연되어 교차할 수 있다. 데이터 라인(150)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 데이터 라인(150)은 데이터 구동부(미도시)로부터 데이터 신호를 인가받아 이를 제1 소스 전극(151)에 전달할 수 있다.
제1 소스 전극(151)은 데이터 라인(150)으로부터 연장되어 형성될 수 있다. 구체적으로, 제1 소스 전극(151)은 데이터 라인(150)으로부터 데이터 라인(150)이 연장된 방향과 수직인 방향, 즉, 도 1의 x 방향으로 돌출되어 형성될 수 있다. 제1 소스 전극(151)은 제1 게이트 전극(121) 및 제1 반도체 패턴(140)의 일측 상에 위치할 수 있다. 제1 소스 전극(151)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제1 소스 전극(151)은 데이터 라인(150)에 인가된 데이터 신호를 전달받을 수 있다.
제1 드레인 전극(152)은 제1 소스 전극(151)과 대향하는 위치에 형성될 수 있다. 제1 드레인 전극(152)은 제1 소스 전극(151)과 이격되어 형성될 수 있다. 구체적으로, 제1 드레인 전극(152)은 제1 게이트 전극(121) 및 제1 반도체 패턴(140)의 타측 상에 위치할 수 있다. 제1 드레인 전극(152)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제1 드레인 전극(152)은 게이트 신호가 턴-온일 경우, 제1 소스 전극(151)에 인가된 데이터 신호를 제1 반도체 패턴(140)을 통하여 전달받을 수 있다. 이러한 제1 드레인 전극(152)은 상술한 제1 게이트 전극(121), 제1 반도체 패턴(140), 및 제1 소스 전극(151)과 함께 제1 박막 트랜지스터(T1)를 이룰 수 있다.
제2 커패시터 전극(152a)은 제1 드레인 전극(152)으로부터 확장 연장되어 형성될 수 있다. 즉, 충분한 용량의 유지 커패시터(C)를 형성하기 위하여, 제1 드레인 전극(152)을 확장시킴으로써, 제2 커패시터 전극(152a)을 형성할 수 있다. 이러한 제2 커패시터 전극(152a)은 상술한 제1 커패시터 전극(122)과 함께 유지 커패시터(C)를 이룰 수 있다.
제1 화소 전원 라인(153)은 게이트 절연막(130) 상에 위치할 수 있다. 제1 화소 전원 라인(153)은 표시 영역(DA)의 세로 방향, 즉, 도 1의 y 방향으로 연장되어 형성될 수 있다. 제1 화소 전원 라인(153)은 게이트 라인(120)과 절연되어 교차할 수 있다. 제1 화소 전원 라인(153)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제1 화소 전원 라인(153)은 제1 화소 전원 전압(ELVDD1)을 인가받을 수 있다.
제2 화소 전원 라인(154)은 게이트 절연막(130) 상에 위치할 수 있다. 제2 화소 전원 라인(154)은 제1 화소 전원 라인(153)과 나란히 배치될 수 있다. 제2 화소 전원 라인(154)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제2 화소 전원 라인(154)은 제2 화소 전원 전압(ELVDD2)을 인가받을 수 있다.
제3 화소 전원 라인(155)은 게이트 절연막(130) 상에 위치할 수 있다. 제3 화소 전원 라인(155)은 제1 화소 전원 라인(153) 및 제2 화소 전원 라인(154)과 나란히 배치될 수 있다. 제3 화소 전원 라인(155)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제3 화소 전원 라인(155)은 제3 화소 전원 전압(ELVDD3)을 인가받을 수 있다.
상술한 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 및 제3 화소 전원 라인(155) 각각의 저항값은 서로 상이할 수 있다. 예시적인 실시예에서, 복수의 화소 전원 라인(153, 154, 155)의 저항값은 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 및 제3 화소 전원 라인(155)으로 갈수록 작아질 수 있다. 이는, 일반적으로, 복수의 화소(Px1, Px2, Px3)에 흐르는 전류의 크기가 적색 광을 방출하는 제1 화소(Px1), 녹색 광을 방출하는 제2 화소(Px2), 및 청색 광을 방출하는 제3 화소(Px3)로 갈수록 커지므로, 복수의 화소(Px1, Px2, Px3)에 인가되는 전압을 모두 일정하게 하기 위하여, 제1 화소(Px1)와 연결되는 제1 화소 전원 라인(153)의 저항값을 가장 크게 설정하고, 제3 화소(Px3)와 연결되는 제3 화소 전원 라인(155)의 저항값을 가장 작게 설정할 수 있다. 이에 따라, 서로 다른 색의 광을 방출하는 복수의 화소(Px1, Px2, Px3)별 휘도 차이를 줄일 수 있다.
제1 공통 전원 라인(156)은 게이트 절연막(130) 상에 위치할 수 있다. 제1 공통 전원 라인(156)은 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 및 제3 화소 전원 라인(155)과 나란히 배치될 수 있다. 제1 공통 전원 라인(156)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제1 공통 전원 라인(156)은 공통 전원 전압(ELVSS)을 인가받을 수 있다.
상술한 제1 공통 전원 라인(156)은 복수의 화소(Px1, Px2, Px3) 모두에 그라운드 전압을 인가해야 하므로, 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 및 제3 화소 전원 라인(155)의 저항값보다 낮은 저항값을 가질 수 있다.
돌출부(157)는 제1 화소 전원 라인(153)으로부터 연장되어 형성될 수 있다. 돌출부(157)는 표시 영역(DA)의 가로 방향으로 돌출되어 연장될 수 있다. 돌출부(157)는 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 돌출부(157)의 단부는 제2 콘택홀(132)에 의하여 제1 커패시터 전극(122)과 전기적으로 연결될 수 있다.
제2 소스 전극(158)은 돌출부(157)로부터 연장되어 형성될 수 있다. 제2 소스 전극(158)은 표시 영역(DA)의 세로 방향으로 돌출될 수 있다. 제2 소스 전극(158)은 제2 게이트 전극(123) 및 제2 반도체 패턴(141)의 일측 상에 위치할 수 있다. 제2 소스 전극(158)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제2 소스 전극(158)은 제1 화소 전원 라인(153)에 인가된 제1 화소 전원 전압(ELVDD1)을 인가받을 수 있다.
제2 드레인 전극(159)은 제2 소스 전극(158)과 대향하는 위치에 형성될 수 있다. 제2 드레인 전극(159)은 제2 소스 전극(158)과 이격되어 형성될 수 있다. 구체적으로, 제2 드레인 전극(159)은 제2 게이트 전극(123) 및 제2 반도체 패턴(141)의 타측 상에 위치할 수 있다. 제2 드레인 전극(159)은 데이터 라인(150)과 동일한 물질로 이루어질 수 있다. 제2 드레인 전극(159)은 제2 게이트 전극(123)에 인가되는 데이터 신호에 대응하는 전류를 제2 소스 전극(158) 및 제2 반도체 패턴(141)을 통하여 전달받을 수 있다. 이러한 제2 드레인 전극(159)은 상술한 제2 게이트 전극(123), 제2 반도체 패턴(141), 및 제2 소스 전극(158)과 함께 제2 박막 트랜지스터(T2)를 이룰 수 있다.
상술한 데이터 라인(150), 제1 소스 전극(151), 제1 드레인 전극(152), 제2 커패시터 전극(152a), 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 제3 화소 전원 라인(155), 제1 공통 전원 라인(156), 돌출부(157), 제2 소스 전극(158), 및 제2 드레인 전극(159)은 동일 평면 상에 위치할 수 있다.
평탄화층(160)은 데이터 라인(150), 제1 소스 전극(151), 제1 드레인 전극(152), 제2 커패시터 전극(152a), 제1 화소 전원 라인(153), 제2 화소 전원 라인(154), 제3 화소 전원 라인(155), 제1 공통 전원 라인(156), 돌출부(157), 제2 소스 전극(158), 및 제2 드레인 전극(159) 상에 형성될 수 있다. 평탄화층(160)의 표면은 평평할 수 있다. 이러한 평탄화층(160)은 절연성 물질로 이루어질 수 있다. 또한, 평탄화층(160)은 제2 드레인 전극(159)의 일부를 노출시키는 제3 콘택홀(161), 및 제1 공통 전원 라인(156)의 일부를 노출시키는 제4 콘택홀(162)을 포함할 수 있다. 여기에서, 제4 콘택홀(162)은 표시 영역(DA)의 중심선(CL) 상에 형성될 수 있다.
제1 전극(170)은 평탄화층(160) 상에 위치할 수 있다. 또한, 제1 전극(170)은 게이트 라인(120) 및 데이터 라인(150)으로 둘러싸인 영역 내에 형성될 수 있다. 예시적인 실시예에서, 제1 전극(170)은 게이트 라인(120), 데이터 라인(150), 및 제1 화소 전원 라인(153)으로 둘러싸일 수 있지만, 이에 한정되는 것은 아니다. 제1 전극(170)은 애노드 전극일 수 있다. 이때, 제1 전극(170)은 일함수가 높은 도전성 물질로 이루어질 수 있다. 이러한 제1 전극(170)은 제3 콘택홀(161)을 통하여 제2 드레인 전극(159)과 전기적으로 연결될 수 있다.
제2 공통 전원 라인(171)은 평탄화층(160) 상에 위치할 수 있다. 제2 공통 전원 라인(171)은 제4 콘택홀(162)을 통하여 제1 공통 전원 라인(156)과 전기적으로 연결될 수 있다. 여기에서, 제4 콘택홀(162) 내에 위치하는 도전성 물질이 제1 공통 전원 라인(156)과 제2 공통 전원 라인(171)을 연결하는 연결 라인(CNL)일 수 있다. 즉, 연결 라인(CNL)은 제2 공통 전원 라인(171)의 일부일 수 있다. 이러한 제2 공통 전원 라인(171)은 제1 공통 전원 라인(156)과 중첩할 수 있다. 또한, 제2 공통 전원 라인(171)은 제1 전극(170)과 동일한 물질로 이루어질 수 있다. 또한, 제2 공통 전원 라인(171)의 저항값은 제1 공통 전원 라인(156)의 저항값과 실질적으로 동일할 수 있다. 제2 공통 전원 라인(171)은 제1 공통 전원 라인(156)으로부터 공통 전원 전압(ELVSS)을 인가받을 수 있다.
상술한 제1 전극(170) 및 제2 공통 전원 라인(171)은 동일 평면 상에 위치할 수 있다.
화소 정의막(180)은 평탄화층(160) 상에 위치할 수 있다. 화소 정의막(180)은 제1 전극(170)의 중심부 및 제2 공통 전원 라인(171)의 일부를 노출시키도록 형성될 수 있다. 여기에서, 노출된 제2 공통 전원 라인(171)의 일부는 캐소드 콘택 영역(CA), 즉, 제2 전극(200)과 제2 공통 전원 라인(171)이 접촉하는 영역일 수 있다. 이러한 화소 정의막(180)은 절연성 물질로 이루어질 수 있다.
유기 발광층(190)은 화소 정의막(180)에 의하여 노출된 제1 전극(170) 상에 위치할 수 있다. 유기 발광층(190)에 전류가 인가되면, 유기 발광층(190) 내의 전자와 정공이 재결합(recombination)하여 여기자(exciton)을 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생한다. 도 3 내지 도 5는 제1 화소(Px1)에 대한 도면이므로, 도 3 내지 도 5에 도시된 유기 발광층(190)에서는 적색 광이 방출될 수 있다.
유기 발광층(190)은 저분자 유기물 또는 고분자 유기물로 이루어질 수 있다. 이러한 유기 발광층(190)은 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 정공 저지층(hole blocking layer, HBL), 발광층(Emitting layer, EML), 전자 수송층(electron-transporting layer, ETL), 전자 주입층(electron-injection layer, EIL) 및 전자 저지층(electron blocking layer, EBL) 등을 포함할 수 있다.
제2 전극(200)은 유기 발광층(190), 화소 정의막(180), 및 제2 공통 전원 라인(171) 상에 위치할 수 있다. 제2 전극(200)은 캐소드 전극일 수 있다. 이때, 제2 전극(200)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 이러한 제2 전극(200)은 캐소드 콘택 영역(CA)에서 제2 공통 전원 라인(171)과 연결됨으로써, 공통 전원 전압(ELVSS)을 인가받을 수 있다. 이와 같이, 복수의 화소(Px1, Px2, Px3) 각각은 제1 전극(170), 유기 발광층(190), 및 제2 전극(200)을 기본적으로 포함할 수 있다.
이하, 도 1 및 도 6 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 표시 장치에서 위치별 휘도 차이를 감소시키는 메커니즘에 대하여 살펴보도록 한다.
먼저, 도 1 및 도 6 및 도 7을 참조한다. 도 6은 도 1의 표시 장치에서 제1 공통 전원 라인(CPL1)이 생략되고, 공통 전원 전압(ELVSS)이 제2 공통 전원 라인(CPL2)의 양단부로부터 공급될 경우, 도 1의 y 방향에 따른 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에 각각 인가되는 제1 내지 제3 화소 전원 전압(ELVDD1, ELVDD2, ELVDD3), 및 제2 공통 전원 라인(CPL2)에 인가되는 공통 전원 전압(ELVSS)을 나타낸 그래프이다. 도 7은 도 1의 표시 장치에서 제1 공통 전원 라인(CPL1)이 생략되고, 공통 전원 전압(ELVSS)이 제2 공통 전원 라인(CPL2)의 양단부로부터 공급될 경우, y 방향으로 배열된 복수의 화소(Px1, Px2, Px3)의 휘도를 나타낸 그래프이다.
도 1 및 도 6을 참조하면, 도 1의 표시 장치에서 제1 공통 전원 라인(CPL1)이 생략되고, 공통 전원 전압(ELVSS)이 제2 공통 전원 라인(CPL2)의 양단부로부터 공급될 경우, 표시 영역(DA)에서 전류는 높은 전압이 인가되는 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)의 양단부로부터 낮은 전압, 예컨대, 그라운드 전압이 인가되는 제2 공통 전원 라인(CPL2)의 양단부로 흐른다. 이때, 전류가 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에서 제2 공통 전원 라인(CPL2)으로 가기 위하여 복수의 화소(Px1, Px2, Px3)를 통과해야 한다. 이와 같이 전류가 복수의 화소(Px1, Px2, Px3) 각각을 통과할 때, 복수의 화소(Px1, Px2, Px3) 각각은 양단에 걸리는 전압차에 대응하는 휘도를 가지는 광을 방출하게 된다.
한편, 배선 저항 등의 요인으로 인하여, 전류가 흐르는 루트를 따라 전압 강하가 발생하게 된다. 이에 따라, 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에 인가되는 제1 내지 제3 화소 전원 전압(ELVDD1, ELVDD2, ELVDD3)은 표시 영역(DA)의 에지부에서 중심부로 갈수록 감소하게 되고, 제2 공통 전원 라인(CPL2)에 인가되는 공통 전원 전압(ELVSS)은 표시 영역(DA)의 중심부에서 에지부로 갈수록 감소하게 된다. 이러한 전압 강하 현상은 대형 표시 장치에서 심화될 수 있다.
이러한 경우, 표시 영역(DA)의 중심부, 즉, 중심선(CL) 부분에 위치하는 화소의 양단에 걸리는 전압차(A)는 표시 영역(DA)의 에지부에 위치하는 화소의 양단에 걸리는 전압차(B)에 비하여 작게 된다. 이 경우, 도 7에 나타난 바와 같이, 표시 영역(DA)의 중심부의 휘도는 표시 영역(DA)의 에지부의 휘도보다 현저히 낮게 되고, 이러한 휘도 불균일 현상은 표시 장치의 표시 품질을 저하시키게 된다.
이에 반하여, 본 발명의 일 실시예에 따른 표시 장치는 이러한 휘도 불균일을 최소화할 수 있다. 이에 대하여 상세히 설명하기 위하여 도 1 및 도 8 및 도 9를 참조한다. 도 8은 도 1의 표시 장치에서 y 방향에 따른 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에 각각 인가되는 제1 내지 제3 화소 전원 전압(ELVDD1, ELVDD2, ELVDD3), 및 제1 및 제2 공통 전원 라인(CPL1, CPL2)에 인가되는 공통 전원 전압(ELVSS)을 나타낸 그래프이다. 도 9는 도 1의 표시 장치에서 y 방향으로 배열된 복수의 화소(Px1, Px2, Px3)의 휘도를 나타낸 그래프이다.
도 1 및 도 8을 참조하면, 표시 영역(DA)에서 전류는 높은 전압이 인가되는 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)의 양단부로부터 낮은 전압, 예컨대, 그라운드 전압이 인가되는 제1 공통 전원 라인(CPL1)의 양단부로 흐른다. 이때, 전류가 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에서 제1 공통 전원 라인(CPL1)으로 가기 위하여 복수의 화소(Px1, Px2, Px3), 제2 공통 전원 라인(CPL2), 및 연결 라인(CNL)을 통과해야 한다.
한편, 본 발명의 일 실시예에 따른 표시 장치에 있어서도, 배선 저항 등의 요인으로 인하여, 전류가 흐르는 루트를 따라 전압 강하가 발생하게 된다. 이에 따라, 제1 내지 제3 화소 전원 라인(PPL1, PPL2, PPL3)에 인가되는 제1 내지 제3 화소 전원 전압(ELVDD1, ELVDD2, ELVDD3)은 도 6과 같이 표시 영역(DA)의 에지부에서 중심부로 갈수록 감소하게 된다. 그러나, 제2 공통 전원 라인(CPL2)에 전달된 전류는 표시 영역(DA)의 에지부에서 중심부 방향, 즉, 연결 라인(CNL)이 위치하는 방향으로 흐르므로, 제2 공통 전원 라인(CPL2)에 인가되는 공통 전원 전압(ELVSS)도 표시 영역(DA)의 에지부에서 중심부로 갈수록 감소하게 된다. 한편, 연결 라인(CNL)을 통과한 전류는 표시 영역(DA)의 중심부에서 에지부 방향으로 흐르므로, 제1 공통 전원 라인(CPL1)에 인가되는 공통 전원 전압(ELVSS)은 표시 영역(DA)의 중심부에서 에지부로 갈수록 감소하게 된다. 이때, 제1 공통 전원 라인(CPL1)에서 발생하는 전압 강하는 오로지 배선 저항에만 관계되므로, 제1 공통 전원 라인(CPL1)에 인가되는 공통 전원 전압(ELVSS)은 선형으로 감소하게 된다.
이러한 경우, 표시 영역(DA)의 중심부, 즉, 중심선(CL) 부분에 위치하는 화소의 양단에 걸리는 전압차(A)는 표시 영역(DA)의 에지부에 위치하는 화소의 양단에 걸리는 전압차(B)와 유사하게 된다. 이 경우, 도 9에 나타난 바와 같이, 표시 영역(DA)의 중심부의 휘도는 표시 영역(DA)의 에지부의 휘도와 유사하게 되고, 이와 같이 우수한 휘도 균일성은 표시 장치의 표시 품질을 향상시킬 수 있다. 특히, 도 9에 나타난 바와 같이, 의도적으로 표시 영역(DA)의 중심부에서의 휘도가 표시 영역(DA)의 에지부에서의 휘도보다 약간 높게 설정한다면, 표시 장치의 사용자가 더욱 편안하게 화상을 감상할 수 있을 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치는 제1 공통 전원 라인(156)을 별도로 설치함으로써, 표시 영역(DA)의 상하부와 중심부 사이의 휘도 불균형을 감소시킬 수 있다. 또한, 제1 공통 전원 라인(156) 및 제2 공통 전원 라인(171)은 상이한 층에 형성하고, 이들을 콘택홀을 통하여 연결함으로써, 표시 장치의 개구율 감소를 방지할 수 있다. 또한, 제1 공통 전원 라인(156)을 데이터 라인(150) 등과 동시에 형성하고, 제2 공통 전원 라인(171)을 제1 전극(170)과 동시에 형성한다면, 제조 공정시 마스크 수의 증가를 방지할 수 있다. 바꾸어 말하면, 제1 공통 전원 라인(156)을 형성하기 위한 별도의 마스크가 불필요하다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위하여 도 10 내지 도 22를 참조한다. 도 10 내지 도 22는 도 1의 표시 장치의 제조 방법을 공정 단계별로 나타낸 단면도들이다.
먼저, 도 10 및 도 11을 참조하면, 기판(100) 상에 버퍼층(110)을 형성한다. 그 후, 버퍼층(110) 상에 게이트 라인(120), 제1 게이트 전극(121), 제1 커패시터 전극(122), 및 제2 게이트 전극(123)을 동시에 형성한다.
다음으로, 도 12 및 도 13을 참조하면, 게이트 라인(120), 제1 게이트 전극(121), 제1 커패시터 전극(122), 및 제2 게이트 전극(123) 상에 게이트 절연막(130)을 형성한다. 이때, 게이트 절연막(130)에 제1 콘택홀(131) 및 제2 콘택홀(132)을 형성한다.
다음으로, 도 14를 참조하면, 게이트 절연막(130) 상에 제1 반도체 패턴(140) 및 제2 반도체 패턴(141)을 형성한다. 그 후, 제1 반도체 패턴(140) 및 제2 반도체 패턴(141) 상에 각각 제1 예비 오믹 콘택층(142) 및 제2 예비 오믹 콘택층(143)을 형성한다.
다음으로, 도 15 및 도 16을 참조하면, 게이트 절연막(130) 상에 데이터 라인(150), 제1 소스 전극(151), 제1 드레인 전극(152), 제1 내지 제3 화소 전원 라인(153, 154, 155), 제1 공통 전원 라인(156), 돌출부(157), 제2 소스 전극(158), 및 제2 드레인 전극(159)을 형성한다. 이때, 제1 예비 오믹 콘택층(142)은 제1 소스 오믹 콘택층(140a) 및 제1 드레인 오믹 콘택층(140b)으로 패터닝되고, 제2 예비 오믹 콘택층(143)은 제2 소스 오믹 콘택층(141a) 및 제2 드레인 오믹 콘택층(141b)으로 패터닝된다.
다음으로, 도 17 및 도 18을 참조하면, 데이터 라인(150), 제1 소스 전극(151), 제1 드레인 전극(152), 제1 내지 제3 화소 전원 라인(153, 154, 155), 제1 공통 전원 라인(156), 돌출부(157), 제2 소스 전극(158), 및 제2 드레인 전극(159) 상에 평탄화층(160)을 형성한다. 이때, 평탄화층(160)에 제3 콘택홀(161) 및 제4 콘택홀(162)을 형성한다.
다음으로, 도 19 및 도 20을 참조하면, 평탄화층(160) 상에 제1 전극(170) 및 제2 공통 전원 라인(171)을 형성한다. 제1 전극(170) 및 제2 공통 전원 라인(171)은 각각 제3 콘택홀(161) 및 제4 콘택홀(162)을 채울 수 있다. 이때, 제4 콘택홀(162)을 채우는 제2 공통 전원 라인(171)의 일부는 연결 라인(CNL)일 수 있다.
다음으로, 도 21 및 도 22를 참조하면, 평탄화층(160) 상에 화소 정의막(180)을 형성한다. 그 후, 제1 전극(170) 상에 유기 발광층(190)을 형성한다.
도 21 및 도 22에 도시된 단계 후에, 제2 전극(200)을 형성한다면, 도 4 및 도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 표시 장치가 제조될 수 있다.
도 23은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 평면도이다. 설명의 편의 상, 도 1에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
도 23을 참조하면, 하나의 제1 공통 전원 라인(CPL1) 및 하나의 제2 공통 전원 라인(CPL2)을 연결하는 연결 라인(CNL1, CNL2)은 복수일 수 있다. 복수의 연결 라인(CNL1, CNL2)은 중심선(CL) 상에 배치되지 않고, 중심선(CL)을 기준으로 대칭되게 배치될 수 있다. 예시적인 실시예에서, 복수의 연결 라인(CNL1, CNL2)은 제1 연결 라인(CNL1) 및 제2 연결 라인(CNL2)을 포함하고, 제1 연결 라인(CNL1)은 중심선(CL) 상부에 중심선(CL)과 인접하게 배치되고, 제2 연결 라인(CNL2)은 중심선(CL) 하부에 중심선(CL)과 인접하게 배치될 수 있다. 이와 같이, 연결 라인(CNL1, CNL2)이 수 및 위치를 조절함으로써, 표시 영역(DA) 내의 휘도 균일성을 더욱 유연하게 조절할 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 표시 장치를 구체적으로 도시한 평면도이다. 설명의 편의 상, 도 3에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
도 24를 참조하면, 제1 전극(170')의 일측은 제1 내지 제3 화소 전원 라인(153, 154, 155)과 중첩할 수 있다. 바꾸어 말하면, 제1 전극(170')은 게이트 라인(120), 데이터 라인(150), 및 제1 공통 전원 라인(156)에 의하여 둘러싸일 수 있다. 이와 같이, 제1 전극(170')의 면적을 증가시킨다면, 표시 장치의 개구율을 향상시킬 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 표시 장치를 구체적으로 도시한 평면도이다. 도 26은 도 25의 ⅩⅩⅥ-ⅩⅩⅥ'선을 따라 절단한 단면도이다. 설명의 편의 상, 도 3 내지 도 5에 도시된 도면에 나타낸 각 엘리먼트와 실질적으로 동일한 엘리먼트는 동일 부호로 나타내고, 중복 설명을 생략한다.
도 25 및 도 26을 참조하면, 제1 공통 전원 라인(172') 및 제2 공통 전원 라인(171')이 동일 평면 상에 배치될 수 있다. 예시적인 실시예에서, 제1 공통 전원 라인(172') 및 제2 공통 전원 라인(171')은 제1 전극(170)과 동일한 층에 배치될 수 있지만, 이에 한정되는 것은 아니고, 데이터 라인(150)과 동일한 층에 배치될 수도 있다. 이 경우, 연결 라인(CNL')은 콘택홀 내에 배치되는 것이 아니라, 제1 공통 전원 라인(172') 및 제2 공통 전원 라인(171')과 동일한 평면 상에 배치될 수 있다. 이때, 캐소드 콘택 영역(CA')은 제2 공통 전원 라인(171') 상에만 형성되고, 제1 공통 전원 라인(172') 상에는 형성되지 않을 수 있다. 또한, 표시 장치의 개구율 저하를 최소화하기 위하여, 제1 공통 전원 라인(172')의 적어도 일부는 데이터 라인(150)과 중첩하게 할 수 있다. 이와 같은 구조에서는, 복수의 화소 전원 라인(153, 154, 155) 및 복수의 공통 전원 라인(171', 172')이 모두 동일 평면 상에 동시에 형성되기 때문에, 회로 설계를 단순화할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Px1: 제1 화소 Px2: 제2 화소
Px3: 제3 화소 ELVDD1: 제1 화소 전원 전압
ELVDD2: 제2 화소 전원 전압 ELVDD3: 제3 화소 전원 전압
ELVSS: 공통 전원 전압 CNL, CNL': 연결 라인
CNL1: 제1 연결 라인 CNL2: 제2 연결 라인
DA: 표시 영역 CL: 중심선
CA, CA': 캐소드 콘택 영역 T1: 제1 박막 트랜지스터
T2: 제2 박막 트랜지스터 C: 유지 커패시터
OLED: 유기 발광 다이오드 100: 기판 110: 버퍼층 GL, 120: 게이트 라인 121: 제1 게이트 전극 122: 제1 커패시터 전극 123: 제2 게이트 전극 130: 게이트 절연막 131: 제1 콘택홀 132: 제2 콘택홀 140: 제1 반도체 패턴 140a: 제1 소스 오믹 콘택층 140b: 제1 드레인 오믹 콘택층 141: 제2 반도체 패턴 141a: 제2 소스 오믹 콘택층 141b: 제2 드레인 오믹 콘택층 142: 제1 예비 오믹 콘택층 143: 제2 예비 오믹 콘택층 DL, 150: 데이터 라인 151: 제1 소스 전극 152: 제1 드레인 전극 152a: 제2 커패시터 전극 PPL1, 153: 제1 화소 전원 라인 PPL2, 154: 제2 화소 전원 라인 PPL3, 155: 제3 화소 전원 라인
CPL1, 156, 172': 제1 공통 전원 라인
157: 돌출부 158: 제2 소스 전극 159: 제2 드레인 전극 160: 평탄화층 161: 제3 콘택홀 162: 제4 콘택홀 170, 170': 제1 전극
CPL2, 171, 171': 제2 공통 전원 라인 180: 화소 정의막 190: 유기 발광층 200: 제2 전극

Claims (20)

  1. 화상이 표시되는 표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치되는 복수의 화소; 및
    상기 기판의 상기 표시 영역 상에 배치되고, 상기 복수의 화소에 공통 전원 전압을 공급하는 복수의 공통 전원 라인을 포함하되,
    상기 복수의 공통 전원 라인은 일 방향으로 연장되어 형성된 제1 및 제2 공통 전원 라인을 포함하고,
    상기 제2 공통 전원 라인은 상기 일 방향을 따라 배치된 상기 복수의 화소 각각과 연결되며,
    상기 제1 및 제2 공통 전원 라인은 상기 표시 영역의 중심부에서 서로 연결되는 표시 장치.
  2. 제 1항에 있어서,
    상기 공통 전원 전압은 상기 제1 공통 전원 라인의 양단부로부터 공급되는 표시 장치.
  3. 제 1항에 있어서,
    상기 복수의 화소는 매트릭스 형태로 배열되고,
    상기 제1 및 제2 공통 전원 라인은 상기 매트릭스의 행 또는 열 방향으로 연장되어 형성되는 표시 장치.
  4. 제 1항에 있어서,
    상기 복수의 화소 각각은 순차 적층된 제1 전극, 유기 발광층, 및 제2 전극을 포함하고,
    상기 제2 공통 전원 라인은 상기 제2 전극과 접촉하는 표시 장치.
  5. 제 4항에 있어서,
    상기 제1 전극과 연결된 박막 트랜지스터의 드레인 전극; 및
    상기 제1 전극 및 상기 드레인 전극 사이에 위치하는 절연층을 더 포함하되,
    상기 제1 공통 전원 라인은 상기 드레인 전극과 동일 평면 상에 위치하고,
    상기 제2 공통 전원 라인은 상기 제1 전극과 동일 평면 상에 위치하는 표시 장치.
  6. 제 5항에 있어서,
    상기 제1 및 제2 공통 전원 라인은 서로 중첩하는 표시 장치.
  7. 제 4항에 있어서,
    상기 제1 및 제2 공통 전원 라인은 상기 제1 전극과 동일 평면 상에 위치하는 표시 장치.
  8. 제 4항에 있어서,
    상기 제1 및 제2 공통 전원 라인을 서로 연결하는 연결 라인을 더 포함하되,
    상기 연결 라인은 상기 제1 및 제2 공통 전원 라인 각각의 중심점을 잇는 가상의 선 상에 위치하는 표시 장치.
  9. 제 4항에 있어서,
    상기 제1 및 제2 공통 전원 라인을 서로 연결하는 복수의 연결 라인을 더 포함하되,
    상기 복수의 연결 라인은 상기 제1 및 제2 공통 전원 라인 각각의 중심점을 잇는 가상의 선을 기준으로 대칭되게 배치되는 표시 장치.
  10. 제 1항에 있어서,
    상기 복수의 화소는 서로 다른 색의 광을 방출하는 제1 내지 제3 화소를 포함하는 표시 장치.
  11. 제 10항에 있어서,
    상기 기판의 상기 표시 영역 상에 배치되고, 상기 복수의 화소에 상기 공통 전원 전압과 상이한 제1 내지 제3 화소 전원 전압을 공급하는 복수의 화소 전원 라인을 더 포함하되,
    상기 복수의 화소 전원 라인은 상기 일 방향으로 연장되어 형성된 제1 내지 제3 화소 전원 라인을 포함하고,
    상기 제1 화소 전원 라인은 상기 제1 화소에 상기 제1 화소 전원 전압을 공급하고,
    상기 제2 화소 전원 라인은 상기 제2 화소에 상기 제2 화소 전원 전압을 공급하며,
    상기 제3 화소 전원 라인은 상기 제3 화소에 상기 제3 화소 전원 전압을 공급하는 표시 장치.
  12. 제 11항에 있어서,
    상기 제1 화소 전원 전압은 상기 제1 화소 전원 라인의 양단부로부터 공급되고,
    상기 제2 화소 전원 전압은 상기 제2 화소 전원 라인의 양단부로부터 공급되며,
    상기 제3 화소 전원 전압은 상기 제3 화소 전원 라인의 양단부로부터 공급되는 표시 장치.
  13. 제 11항에 있어서,
    상기 복수의 공통 전원 라인의 저항값은 상기 복수의 화소 전원 라인의 저항값보다 작은 표시 장치.
  14. 제 11항에 있어서,
    상기 제1 내지 제3 화소는 각각 적색 광, 녹색 광, 및 청색 광을 방출하고,
    상기 제1 화소 전원 라인의 저항값은 상기 제2 화소 전원 라인의 저항값보다 크고,
    상기 제2 화소 전원 라인의 저항값은 상기 제3 화소 전원 라인의 저항값보다 큰 표시 장치.
  15. 화상이 표시되는 표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치되는 복수의 화소; 및
    상기 기판의 상기 표시 영역 상에 배치되고, 상기 복수의 화소에 공통 전원 전압을 공급하는 복수의 공통 전원 라인을 포함하되,
    상기 복수의 공통 전원 라인은 서로 인접한 제1 및 제2 공통 전원 라인을 포함하고,
    상기 제1 공통 전원 라인의 전압은 상기 표시 영역의 중심부로 갈수록 증가하고,
    상기 제2 공통 전원 라인의 전압은 상기 표시 영역의 중심부로 갈수록 감소하는 표시 장치.
  16. 제 15항에 있어서,
    상기 기판의 상기 표시 영역 상에 배치되고, 상기 복수의 화소에 상기 공통 전원 전압과 상이한 화소 전원 전압을 공급하는 복수의 화소 전원 라인을 더 포함하되,
    상기 복수의 화소 전원 라인은 상기 제1 및 제2 공통 전원 라인과 대응하는 적어도 하나의 화소 전원 라인을 포함하고,
    상기 적어도 하나의 화소 전원 라인과 상기 제2 공통 전원 라인의 전압차는 상기 표시 영역 내에서 실질적으로 일정한 표시 장치.
  17. 제 16항에 있어서,
    상기 공통 전원 전압은 상기 제1 공통 전원 라인의 양단부로부터 공급되고,
    상기 화소 전원 전압은 상기 적어도 하나의 화소 전원 라인의 양단부로부터 공급되는 표시 장치.
  18. 기판 상에 제1 공통 전원 라인을 형성하는 단계;
    상기 제1 공통 전원 라인 상에 상기 제1 공통 전원 라인의 중심부를 노출시키는 평탄화층을 형성하는 단계; 및
    상기 평탄화층 상에 제1 전극 및 상기 제1 공통 전원 라인과 중첩되는 제2 공통 전원 라인을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 제1 전극 및 상기 제2 공통 전원 라인을 형성하는 단계 후에,
    상기 제1 전극 상에 유기 발광층을 형성하는 단계; 및
    상기 유기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 제2 전극은 상기 제2 공통 전원 라인과 직접적으로 접촉하는 표시 장치의 제조 방법.
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