KR20150101414A - Thin Film Transistor Substrate And Display Using The Same - Google Patents
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Abstract
Description
본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다.
The present invention relates to a thin film transistor substrate in which different types of thin film transistors are disposed on the same substrate, and a display device using the thin film transistor substrate.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. The display field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) that replaces bulky cathode ray tubes (CRTs). The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display device : ED).
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.In the case of a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device which are actively driven, the thin film transistor substrate includes thin film transistors arranged in pixel regions arranged in a matrix manner. BACKGROUND ART Liquid crystal display devices (LCDs) display images by adjusting the light transmittance of a liquid crystal using an electric field. The organic light emitting display device displays an image by forming an organic light emitting element in a pixel itself arranged in a matrix manner.
유기발광 다이오드 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.The organic light emitting diode display device is a self-luminous element that emits light by itself, has a high response speed, and is advantageous in luminous efficiency, luminance, and viewing angle. In particular, a passive matrix type organic light emitting diode (OLED) display device (Passive Matrix Type Organic Light Emitting Diode Display) (PMOLED) is used for an organic light emitting diode display (OLEDD) And an active matrix type organic light emitting diode display device (Active Matrix type Organic Light Emitting Diode Display (AMOLED)).
개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하는 데 한계가 있다.
As the development of personal electronic devices becomes more active, display devices are being developed as products that are superior in portability and / or wearability. As described above, in order to be applied to a portable or wearable device, a display device implementing low power consumption is required. Techniques related to display devices developed so far have limitations in realizing low power consumption.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 동일한 기판 위에 두 종류 이상의 박막 트랜지스터들을 구비한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다. It is an object of the present invention to provide a thin film transistor substrate having two or more types of thin film transistors on the same substrate and a display using the thin film transistor substrate.
본 발명의 다른 목적은, 두 종류 이상의 박막 트랜지스터들을 최적화된 제조 공정 및 최소화된 마스크 공정을 통해 형성한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 데 있다.
It is another object of the present invention to provide a thin film transistor substrate in which two or more types of thin film transistors are formed through an optimized manufacturing process and a minimized mask process, and a display device using the same.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 표시장치는 기판, 차광층, 버퍼층, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함한다. 차광층은 기판 위에 배치되고, 버퍼층은 차광층 위에 배치된다. 제1 박막 트랜지스터는 버퍼층 위에서 차광층에 중첩되도록 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 박막 트랜지스터는 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제1 게이트 전극과 제2 게이트 전극들은, 게이트 절연막 상부 표면 위의 동일한 층에서 서로 이격하여 배치되고, 제1 게이트 전극과 상기 제2 게이트 전극들의 상부 표면 위에는, 질화막과 산화막이 순차적으로 증착된 중간 절연막이 배치된다.According to an aspect of the present invention, there is provided a display device including a substrate, a light-shielding layer, a buffer layer, a first thin film transistor, and a second thin film transistor. The light-shielding layer is disposed on the substrate, and the buffer layer is disposed on the light-shielding layer. The first thin film transistor is disposed on the buffer layer so as to overlap the light shielding layer, and includes a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode. The second thin film transistor is disposed apart from the first thin film transistor and includes an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode. The first gate electrode and the second gate electrode are spaced apart from each other in the same layer on the upper surface of the gate insulating film. On the upper surface of the first gate electrode and the second gate electrode, a nitride film and an oxide film are sequentially deposited An insulating film is disposed.
또한, 본 발명의 일 실시 예에 따른 표시장치는 기판, 기판, 차광층, 버퍼층, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함한다. 차광층은 기판 위에 배치되고, 버퍼층은 차광층 위에 배치된다. 제1 박막 트랜지스터는 차광층에 중첩되도록 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 박막 트랜지스터는 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제1 게이트 전극과 상기 제2 게이트 전극들은 서로 다른 층 위에 배치된다. 다결정 반도체 층과 산화물 반도체 층 사이에는, 질화막과 산화막이 순차적으로 증착되며, 제1 박막 트랜지스터에 연결된 화소 전극을 포함한다.
In addition, a display device according to an embodiment of the present invention includes a substrate, a substrate, a light-shielding layer, a buffer layer, a first thin film transistor, and a second thin film transistor. The light-shielding layer is disposed on the substrate, and the buffer layer is disposed on the light-shielding layer. The first thin film transistor is disposed to overlap the light shielding layer, and includes a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode. The second thin film transistor is disposed apart from the first thin film transistor and includes an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode. The first gate electrode and the second gate electrode are disposed on different layers. A nitride film and an oxide film are sequentially deposited between the polycrystalline semiconductor layer and the oxide semiconductor layer and include a pixel electrode connected to the first thin film transistor.
본 발명에 따른 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터가 동일 기판 위에 함께 형성된다. 따라서, 서로 성질이 다르고 상이한 구조를 갖는 구동 소자용 박막 트랜지스터와 표시 소자용 박막 트랜지스터를 동일 기판 위에서 단일 공정으로 통해 형성할 수 있다. 특히, 서로 다른 두 박막 트랜지스터를 구성하는 게이트 전극들을 동일 층 또는 서로 다른 층에 형성하고, 반도체 층들을 게이트 전극을 기준으로 하층과 상층에 분리하여 형성함으로써, 소자의 특성 변화를 방지할 수 있다. A thin film transistor substrate and a display device using the thin film transistor substrate according to the present invention are formed with a first thin film transistor including a polycrystalline semiconductor material and a second thin film transistor including an oxide semiconductor material on the same substrate. Therefore, a thin film transistor for a driving device and a thin film transistor for a display device, which have different structures and have different structures, can be formed through a single process on the same substrate. Particularly, the gate electrodes constituting the two different thin film transistors are formed in the same layer or different layers, and the semiconductor layers are separately formed in the lower layer and the upper layer with respect to the gate electrode, thereby preventing a change in characteristics of the device.
또한, 질화막을 기판 전체에 증착하되, 질화막과 산화물 반도체 층 사이에 산화막을 개재하여, 질화막에서 방출되는 수소가 산화물 반도체 층으로 확산되는 것을 방지할 수 있다. 따라서, 제조 공정을 단순화하면서, 서로 다른 특성의 두 박막 트랜지스터 각각의 소자 특성을 극대화할 수 있는 구조를 갖는다.Also, it is possible to prevent the hydrogen emitted from the nitride film from diffusing into the oxide semiconductor layer by depositing a nitride film on the entire substrate, and interposing an oxide film between the nitride film and the oxide semiconductor layer. Therefore, the present invention has a structure capable of maximizing the device characteristics of the two thin film transistors having different characteristics while simplifying the manufacturing process.
또한, 화소 전극의 형성 시에 제1 박막 트랜지스터에 메탈 배선을 동시에 형성하여, 구동 회로부의 추가적인 배선이 필요할 시 메탈 배선을 이용할 수 있다. In addition, when forming the pixel electrode, the metal wiring is simultaneously formed in the first thin film transistor, and when additional wiring of the driving circuit portion is required, the metal wiring can be used.
또한, 제2 박막 트랜지스터의 산화물 반도체 층 상에 추가의 차광층 또는 소스 전극을 이용하여 차광부재를 구비함으로써, 산화물 반도체 층에 외부 또는 내부 광이 입사되어 전기적인 특성이 변화되는 것을 방지한다.
Further, by providing a light shielding member using an additional light shielding layer or a source electrode on the oxide semiconductor layer of the second thin film transistor, external or internal light is incident on the oxide semiconductor layer to prevent the electrical characteristics from being changed.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 본 발명의 다른 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 4는 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 5는 도 4에서 절취선 I-I'와 Ⅱ-Ⅱ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 6은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 7은 도 6에서 절취선 Ⅲ-Ⅲ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 8은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 9는 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 10은 도 9에서 절취선 Ⅳ-Ⅳ'와 Ⅴ-Ⅴ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 11은 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 12는 도 11에서 절취선 Ⅵ-Ⅵ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 13은 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 14는 본 발명의 제4 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 평면도.
도 15는 본 발명의 제4 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도.
도 16은 본 발명의 제1 응용예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.
도 17은 본 발명의 제2 응용예에 따른 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 18은 도 17에 도시한 박막 트랜지스터 기판을 절취선 Ⅶ-Ⅶ' 선을 따라 자른 단면도.
도 19는 본 발명의 제3 응용예에 따른 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 20은 도 19에서 절취선 Ⅷ-Ⅷ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 21은 본 발명의 제4 응용예에 따른 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 22는 도 21에서 절취선 Ⅸ-Ⅸ'으로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.1 is a sectional view showing a thin film transistor substrate according to a first embodiment of the present invention;
2 is a cross-sectional view illustrating a thin film transistor substrate according to another embodiment of the present invention;
FIG. 3 is a flow chart illustrating a process for fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a first embodiment of the present invention. FIG.
4 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a second embodiment of the present invention.
FIG. 5 is a sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines I-I 'and II-II' in FIG. 4;
6 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a second embodiment of the present invention.
FIG. 7 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines III-III 'in FIG. 6;
FIG. 8 is a flowchart illustrating a process of fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a second embodiment of the present invention. FIG.
9 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a third embodiment of the present invention.
10 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines IV-IV 'and V-V' in FIG.
11 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a third embodiment of the present invention.
12 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines VI-VI 'in FIG.
13 is a flowchart illustrating a process of fabricating a thin film transistor substrate for a flat panel display device including different types of thin film transistors according to a third embodiment of the present invention.
FIG. 14 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a fourth embodiment of the present invention. FIG.
FIG. 15 is a flowchart illustrating a process for fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a fourth embodiment of the present invention. FIG.
16 is a block diagram schematically showing a configuration of a display device according to a first application example of the present invention.
17 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display device, which is a kind of a horizontal electric field type according to a second application example of the present invention.
FIG. 18 is a cross-sectional view of the thin film transistor substrate shown in FIG. 17 taken along a perforated line VII-VII '; FIG.
19 is a plan view showing the structure of a pixel in an active matrix organic light emitting diode display device according to a third application example of the present invention.
FIG. 20 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines VIII-VIII 'in FIG. 19;
21 is a plan enlarged view showing a schematic structure of an organic light emitting diode display device according to a fourth application example of the present invention.
22 is a cross-sectional view showing the structure of an organic light emitting diode display device cut into a perforated line IX-IX 'in FIG.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.
본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 유리 기판 위에서 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.A thin film transistor substrate for a flat panel display according to a first embodiment of the present invention includes a first thin film transistor arranged in a first region on a glass substrate and a second thin film transistor arranged in a second region. The substrate may include a display area and a non-display area. In the display area, a plurality of pixel regions are arranged in a matrix manner. Display elements for display function are arranged in the pixel region. The non-display region is disposed in the periphery of the display region, and driving elements for driving the display elements formed in the pixel region may be disposed.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.Here, the first area may be a part of the non-display area, and the second area may be a part of the display area. In this case, the first thin film transistor and the second thin film transistor may be arranged far away. Alternatively, both the first area and the second area may be included in the display area. In particular, when a plurality of thin film transistors are included in a single pixel region, the first thin film transistor and the second thin film transistor may be disposed adjacent to each other.
다결정 반도체 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 다이오드 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 이와 같이, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효과를 나타내는 박막 트랜지스터 기판을 얻을 수 있다.Since the polycrystalline semiconductor material has high mobility (100
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다. 이를 위해, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 탑-게이트 구조를 갖고, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 바텀-게이트 구조를 갖는 것이 바람직하다.When a semiconductor layer is formed of a polycrystalline semiconductor material, an impurity implantation process and a high-temperature heat treatment process are required. On the other hand, when the semiconductor layer is formed of an oxide semiconductor material, the process is performed at a relatively low temperature. Therefore, it is preferable to form the polycrystalline semiconductor layer for performing the process under harsh conditions first, and then form the oxide semiconductor layer later. To this end, the first thin film transistor including the polycrystalline semiconductor material has a top-gate structure, and the second thin film transistor including the oxide semiconductor material has a bottom-gate structure.
또한, 제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350 ~ 380 ℃ 하에서 수행하는 후속 열처리 공정으로 통해 형성할 수 있다.Also, in the manufacturing process, the polycrystalline semiconductor material is degraded in the presence of vacancy, and therefore, a process of filling the pores with hydrogen through the hydrogenation process is required. On the other hand, since the oxide semiconductor material can serve as a carrier in which the covalent bond is not formed, a process for stabilizing the oxide semiconductor material in the state of having voids is required. These two processes can be formed through a subsequent heat treatment process performed at 350 to 380 ° C.
수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 질화막은 제조시 사용하는 물질에 수소를 다량 포함하기 때문에, 증착된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 지나치게 많은 양이 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하여, 소자 안정화를 이룰 수 있다.In order to perform the hydrogenation process, a nitride film containing a large amount of hydrogen particles is interposed on the polycrystalline semiconductor material. Since the nitride film contains a large amount of hydrogen in the material used in the production, a large amount of hydrogen is contained in the deposited nitride film itself. In the heat treatment process, hydrogen is diffused into the polycrystalline semiconductor material. As a result, the polycrystalline semiconductor layer can be stabilized. During the heat treatment process, the hydrogen should not diffuse too much into the oxide semiconductor material. Therefore, it is preferable that an oxide film is interposed between the nitride film and the oxide semiconductor material. After the heat treatment process is performed, the oxide semiconductor material is maintained in a state in which the oxide semiconductor material is not so much affected by hydrogen, so that device stabilization can be achieved.
이하의 설명에서는, 편의상, 제1 박막 트랜지스터가 비 표시 영역에 형성된 구동 소자용 박막 트랜지스터이고, 제2 박막 트랜지스터가 표시 영역의 화소 영역 내에 배치된 표시 소자용 박막 트랜지스터인 경우로 설명한다. 하지만, 이에 국한하는 것은 아니며, 유기발광 다이오드 표시장치의 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터 모두 표시 영역의 화소 영역 내에 배치될 수 있다. 특히, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 구동 박막 트랜지스터에, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 스위칭 박막 트랜지스터에 적용할 수 있다.In the following description, it is assumed that the first thin film transistor is a thin film transistor for a driver element formed in a non-display region and the second thin film transistor is a thin film transistor for a display element arranged in a pixel region of the display region. However, the present invention is not limited thereto, and in the case of an organic light emitting diode display device, both the first thin film transistor and the second thin film transistor can be disposed in the pixel region of the display region. In particular, a first thin film transistor including a polycrystalline semiconductor material may be applied to a driving thin film transistor, and a second thin film transistor including an oxide semiconductor material may be applied to a switching thin film transistor.
<제1 실시 예>≪
도 1을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.A preferred embodiment of the present invention will be described with reference to Fig. 1 is a cross-sectional view illustrating a thin film transistor substrate according to a first embodiment of the present invention. Here, the cross-sectional views capable of reliably showing the features of the present invention will be mainly described, and the planar structure is not shown for the sake of convenience.
도 1을 참조하면, 본 발명의 실시 예에 따른 평판 표시장치용 박막 트랜지스터 기판은 프린지 필드 방식의 액정 표시장치를 나타내었다. 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다. 혹은 두 개의 박막 트랜지스터들이 중첩되어 배치될 수도 있다.Referring to FIG. 1, a thin film transistor substrate for a flat panel display according to an embodiment of the present invention is a fringe field type liquid crystal display. And a first thin film transistor (T1) and a second thin film transistor (T2) spaced apart from each other on a substrate (SUB). The first and second thin film transistors T1 and T2 may be spaced apart by a considerable distance or may be spaced apart from each other by a relatively small distance. Alternatively, two thin film transistors may be arranged in a superimposed manner.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼 층(BUF)은 생략될 수도 있다. 또는, 버퍼 층(BUF)은 복수 개의 박막이 증착된 구조를 가질 수도 있다. 여기서는 편의상 단일 층으로 설명한다. 또한, 버퍼 층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층(LS)을 더 구비한다. 차광층(LS)은 그 위에 형성된 제1 박막 트랜지스터(T1)의 제1 반도체 층(A1)으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.A buffer layer (BUF) is deposited on the entire surface of the substrate (SUB). Optionally, the buffer layer BUF may be omitted. Alternatively, the buffer layer BUF may have a structure in which a plurality of thin films are deposited. Here, for the sake of simplicity, it is described as a single layer. In addition, a light-shielding layer LS is additionally provided only to a necessary portion between the buffer layer BUF and the substrate SUB. The light shielding layer LS may be formed for the purpose of preventing external light from entering the first semiconductor layer A1 of the first thin film transistor T1 formed thereon.
버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 형성된다. 제1 박막 트랜지스터(T1)가 구동 소자용 박막 트랜지스터인 경우, 고속 구동 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, P-MOS 혹은 N-MOS 형의 박막 트랜지스터를 이용하거나, 이 두 개를 모두 포함하는 C-MOS 형의 박막 트랜지스터를 구비할 수 있다. P-MOS, N-MOS 및/또는 C-MOS 형의 박막 트랜지스터들은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1)은 불순물을 주입하여 소스 영역(SA)과 드레인 영역(DA)을 포함하는 도핑 영역을 정의되고, 이들 외의 채널 영역(CH)을 포함한다. 소스 영역(SA)과 드레인 영역(DA)은 각각 고 농도 도핑 영역(High Density Dopping area;HDD)과 저 농도 도핑 영역(Low Density Dopping area; LDD)을 포함한다. A first semiconductor layer A1 is formed on the buffer layer BUF. When the first thin film transistor T1 is a thin film transistor for a driving element, it is preferable that the first thin film transistor T1 has a characteristic suitable for performing a high speed driving process. For example, a P-MOS or N-MOS type thin film transistor may be used, or a C-MOS type thin film transistor including both of them may be provided. The P-MOS, N-MOS and / or C-MOS type thin film transistors preferably include a polycrystalline semiconductor material such as poly-silicon. Further, it is preferable that the first thin film transistor T1 has a top-gate structure. The first semiconductor layer A1 is doped with impurities to define a doped region including a source region SA and a drain region DA, and includes the other channel region CH. The source region SA and the drain region DA each include a high density doping area (HDD) and a low density doping area (LDD).
제1 반도체 층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께를 갖는 것이 바람직하다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)을 산화 실리콘 물질로 형성하는 것이 바람직하다.A gate insulating film GI is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is disposed. The gate insulating film GI may be formed of silicon nitride (SiNx) or silicon oxide (SiOx). In the case of the gate insulating film GI, it is preferable that the gate insulating film GI has a thickness of about 1,000 ANGSTROM to 1,500 ANGSTROM considering the stability and characteristics of the device. When the gate insulating film GI is formed of silicon nitride (SiNx), a large amount of hydrogen can be contained in the gate insulating film GI in the manufacturing process. These hydrogen atoms may diffuse out of the gate insulating film GI in a subsequent process, and it is preferable that the gate insulating film GI is formed of a silicon oxide material.
다결정 실리콘 물질을 포함하는 제1 반도체 층(A1)은, 수소 확산이 긍정적인 효능을 나타낼 수 있다. 하지만, 제1 박막 트랜지스터(T1)와 다른 성질을 갖는 제2 박막 트랜지스터(T2)에는 부정적인 효과를 줄 수 있다. 따라서, 본 발명과 같이 서로 다른 물질을 사용하는 박막 트랜지스터들이 동일 기판 위에 형성되는 경우, 소자에 특별한 영향을 주지 않는 산화 실리콘(SiOx)을 사용하는 것이 더 바람직하다. 경우에 따라서, 게이트 절연막(GI)을 제1 실시 예에서 설명하는 경우와 달리, 2,000Å~ 4,000Å 정도로 두껍게 형성할 경우가 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다.The first semiconductor layer (A1) comprising the polycrystalline silicon material can exhibit a positive effect of hydrogen diffusion. However, a negative effect can be given to the second thin film transistor T2 having a property different from that of the first thin film transistor T1. Therefore, in the case where thin film transistors using different materials are formed on the same substrate as in the present invention, it is more preferable to use silicon oxide (SiOx) which does not particularly affect the device. Unlike the case of the first embodiment, the gate insulating film GI may be formed to have a thickness of about 2,000 to 4,000 ANGSTROM depending on the case. When the gate insulating film GI is formed of silicon nitride (SiNx), the degree of diffusion of hydrogen may be large. Therefore, in consideration of various cases, the gate insulating film GI is preferably formed of silicon oxide (SiOx).
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 형성된다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중앙부와 중첩하도록 배치한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)를 형성할 부분에 배치한다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.A first gate electrode G1 and a second gate electrode G2 are formed on the gate insulating film GI. The first gate electrode G1 is disposed so as to overlap the central portion of the first semiconductor layer A1. The second gate electrode G2 is disposed at a portion where the second thin film transistor T2 is to be formed. Since the first gate electrode G1 and the second gate electrode G2 are formed of the same material and the same material on the same layer, the manufacturing process can be simplified.
제1 및 제2 게이트 전극들(G1, G2)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 증착되어 있다. 특히, 중간 절연막(ILD)은, 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 순차적으로 증착된 이중층 이상의 구조를 갖는 것이 바람직하다. 여기서는, 편의상 최소한의 구성 요소로서, 질화막(SIN) 위에 산화막(SIO)이 증착된 이중층 구조로 설명한다.An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the first and second gate electrodes G1 and G2 are formed. Particularly, it is preferable that the intermediate insulating film ILD has a structure of a bilayer or more layer in which a nitride film (SIN) containing silicon nitride (SiNx) and an oxide film (SIO) containing silicon oxide (SiOx) are sequentially deposited. Here, as a minimum component for the sake of convenience, a bilayer structure in which an oxide film (SIO) is deposited on the nitride film (SIN) will be described.
질화막(SIN)은, 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1)을 수소화 처리를 수행하기 위해 증착한다. 반면에 산화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 박막 트랜지스터(T2)의 반도체 물질로 너무 많이 확산되는 것을 방지하기 위해 증착한다.The nitride film (SIN) diffuses the hydrogen contained therein through a subsequent heat treatment process to deposit the first semiconductor layer (A1) including the polycrystalline silicon for hydrogenation treatment. On the other hand, the oxide film SIO is deposited to prevent hydrogen emitted from the nitride film SIN from being excessively diffused into the semiconductor material of the second thin film transistor T2 by a subsequent heat treatment process.
예를 들어, 질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체 층(A1)으로 확산되는 것이 바람직하다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 바로 위에 증착되는 것이 바람직하다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 박막 트랜지스터(T2)의 반도체 물질로는 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN) 위에는 산화막(SIO)을 증착하는 것이 바람직하다. 제조 공정을 고려할 때, 중간 절연막(ILD)의 전체 두께는 2,000Å ~ 6,000Å의 두께를 갖는 것이 바람직하다. 따라서, 질화막(SIN) 및 산화막(SIO) 각각의 두께가 1,000Å ~ 3,000Å인 것이 바람직하다. 또한, 질화막(SIN) 내의 수소가 제1 반도체 층(A1)으로 다량 확산되는 반면, 제2 반도체 층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)의 두께는 게이트 절연막(GI)보다 더 두꺼운 것이 바람직하다. 특히, 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로, 산화막(SIO)의 두께는 게이트 절연막(GI)보다 두꺼운 것이 바람직하다. For example, hydrogen emitted from the nitride film (SIN) is preferably diffused into the first semiconductor layer (Al) disposed under the gate insulating film (GI) therebetween. Therefore, it is preferable that the nitride film (SIN) is deposited directly on the gate insulating film (GI). On the other hand, it is preferable that the hydrogen emitted from the nitride film SIN is prevented from diffusing into the semiconductor material of the second thin film transistor T2 formed thereon. Therefore, it is preferable to deposit an oxide film (SIO) on the nitride film (SIN). In consideration of the manufacturing process, the total thickness of the intermediate insulating film (ILD) preferably has a thickness of 2,000 to 6,000 ANGSTROM. Therefore, it is preferable that the thickness of each of the nitride film (SIN) and the oxide film (SIO) is 1,000 ANGSTROM to 3,000 ANGSTROM. The thickness of the oxide film SIO is set to be larger than the thickness of the gate insulating film GI in order to allow the hydrogen in the nitride film SIN to be diffused into the first semiconductor layer A1 in a large amount while minimizing the influence on the second semiconductor layer A2. ). ≪ / RTI > Particularly, the oxide film SIO is for controlling the diffusion degree of hydrogen emitted from the nitride film SIN, and the thickness of the oxide film SIO is preferably thicker than the gate insulating film GI.
기판(SUB) 위에, 소스-드레인 전극들이 형성되어 있다. 중간 절연막(ILD) 상부 표면에는, 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 제2 박막 트랜지스터(T2) 영역에 배치된다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 추후 형성될 제2 반도체 층(A2) 영역을 기준으로 일정 거리 이격하여 배치된다. On the substrate SUB, source-drain electrodes are formed. On the upper surface of the ILD, a second source electrode S2 and a second drain electrode D2 are arranged in the second thin film transistor T2 region. The second source electrode S2 and the second drain electrode D2 are spaced apart from each other by a predetermined distance with reference to a region of the second semiconductor layer A2 to be formed later.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체 층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)을 노출한다.The first source electrode S1 and the first drain electrode D1 are arranged to face the first gate electrode G1 with a predetermined distance therebetween. The first source electrode S1 is connected to the source region SA which is one side of the first semiconductor layer A1 exposed through the source contact hole SH. The source contact hole SH exposes the source region SA which is one side of the first semiconductor layer A1 through the intermediate insulating film ILD and the gate insulating film GI. The first drain electrode D1 is connected to the drain region DA which is the other side of the first semiconductor layer A1 exposed through the drain contact hole DH. The drain contact hole DH exposes the drain region DA which is the other side of the first semiconductor layer A1 through the intermediate insulating film ILD and the gate insulating film GI.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 저저항의 금속으로 이루어지며, 예를 들어 몰리브덴, 알루미늄, 티타늄, 은, 구리 등으로 이루어진다. 반면, 본 실시 예에서 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 ITO와 같은 투명금속산화물일 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 투명금속산화물로 이루어지면, 물질 특성 상 저항이 높아 신호 지연 등이 발생할 수 있다. 따라서, 본 실시 예에서는 제1 소스 전극(S1)과 제1 드레인 전극(D1)과 동일한 물질로 이루어진 소스-드레인 패턴(SDP)이 제2 소스 전극(S2) 위에 형성되어 제2 소스 전극(S2)에 저항을 낮춘다. 제2 소스 전극(S2)은 게이트 배선과 일체로 이루어지기 때문에 게이트 배선의 저항이 낮아지게 된다.The first source electrode S1 and the first drain electrode D1 are made of a metal having a low resistance and made of, for example, molybdenum, aluminum, titanium, silver, copper, or the like. On the other hand, in this embodiment, the second source electrode S2 and the second drain electrode D2 may be transparent metal oxides such as ITO. If the second source electrode S2 and the second drain electrode D2 are made of a transparent metal oxide, a resistance may be high due to material properties and signal delay may occur. Therefore, in this embodiment, a source-drain pattern SDP made of the same material as the first source electrode S1 and the first drain electrode D1 is formed on the second source electrode S2 to form the second source electrode S2 ). Since the second source electrode S2 is formed integrally with the gate wiring, the resistance of the gate wiring is lowered.
제2 소스 전극(S2)과 제2 드레인 전극(D2) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 배치되어 있다. 제2 반도체 층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 박막 트랜지스터(T2)가 표시 소자용 박막 트랜지스터인 경우, 표시 기능 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체 물질을 포함하는 것이 바람직하다. 산화물 반도체 물질은, Off-전류(Off-Current)가 낮은 특성이 있어, 화소의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다. 산화물 반도체 물질을 포함하는 경우, 본 발명에 의한 서로 다른 종류의 박막 트랜지스터들을 하나의 기판에 포함하는 구조를 고려했을 때, 소자의 안정성을 좀 더 효과적으로 확보할 수 있는 바텀-게이트 (Bottom-Gate) 구조를 갖는 것이 바람직하다.A second semiconductor layer A2 overlapping the second gate electrode G2 is disposed on the second source electrode S2 and the second drain electrode D2. The second semiconductor layer A2 includes the channel region of the second thin film transistor T2. When the second thin film transistor T2 is a thin film transistor for a display element, it is preferable that the second thin film transistor T2 has characteristics suitable for performing display function processing. For example, an oxide semiconductor material such as indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), and indium zinc oxide (IZO) . The oxide semiconductor material has a low off-current characteristic and is suitable for a display device requiring low-speed driving and low power consumption because the voltage holding period of the pixel becomes long. In the case of including an oxide semiconductor material, considering a structure including different types of thin film transistors according to the present invention in one substrate, a bottom-gate structure capable of more effectively securing the stability of the device, Structure.
따라서, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체 층(A2)의 일측부와 타측부의 상부 표면과 직접 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 일측부 하부 표면과 직접 접촉하도록 배치된다. 제2 드레인 전극(D2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 타측부 하부 표면과 직접 접촉하도록 배치된다.Thus, the second source electrode S2 and the second drain electrode D2 are disposed in direct contact with the upper surface of the one side portion and the other side portion of the second semiconductor layer A2, respectively, and spaced apart from each other by a certain distance. The second source electrode S2 is disposed in direct contact with the upper surface of the intermediate insulating film ILD and the lower surface of one side of the second semiconductor layer A2. And the second drain electrode D2 is disposed in direct contact with the upper surface of the intermediate insulating film ILD and the lower surface of the other side of the second semiconductor layer A2.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 형성된 기판(SUB)의 전체 표면 위에는 제1 보호막(PAS1)이 증착되어 있다. 제1 보호막(PAS1)이 형성된 기판(SUB)의 전체 표면 위에는 평탄화 막(PAC)이 증착되어 있다. 평탄화 막(PAC)은 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)들이 형성된 기판(SUB)의 표면을 평탄화한다. A first protective film PAS1 is deposited on the entire surface of the substrate SUB on which the first thin film transistor T1 and the second thin film transistor T2 are formed. A planarizing film (PAC) is deposited on the entire surface of the substrate SUB on which the first protective film PAS1 is formed. The planarizing film PAC flattens the surface of the substrate SUB on which the first thin film transistor T1 and the second thin film transistor T2 are formed.
평탄화 막(PAC)이 형성된 기판(SUB) 위에는, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 형성된 영역 외에 공통 전극(VCOM)이 배치된다. 공통 전극(Vcom)이 형성된 기판(SUB)의 전체 표면 위에는 제2 보호막(PAS2)이 증착되어 있다. 제2 보호막(PAS2)은 하부에 형성된 공통 전극(VCOM)과 상부에 형성될 화소 전극(PXL)을 절연시킨다. The common electrode VCOM is disposed on the substrate SUB on which the planarizing film PAC is formed, in addition to the regions where the first thin film transistor T1 and the second thin film transistor T2 are formed. A second protective film PAS2 is deposited on the entire surface of the substrate SUB on which the common electrode Vcom is formed. The second protective film PAS2 insulates the common electrode VCOM formed at the lower portion and the pixel electrode PXL formed at the upper portion.
제2 보호막(PAS2) 위에는 공통 전극(VCOM)과 마주보도록 화소 전극(PXL)이 형성된다. 화소 전극(PXL)은 제1 보호막(PAS1), 제2 보호막(PAS2) 및 평탄화 막(PAC)을 관통하는 비어홀(VIA)을 통해 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결된다. 또한, 제2 보호막(PAS2) 위에는 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되는 메탈 배선(ML)이 배치된다. A pixel electrode PXL is formed on the second protective film PAS2 so as to face the common electrode VCOM. The pixel electrode PXL is connected to the second drain electrode D2 of the second thin film transistor T2 through the via hole VIA passing through the first protective film PAS1, the second protective film PAS2 and the planarization film PAC, . A metal wiring ML connected to the first drain electrode D1 of the first thin film transistor T1 is disposed on the second protective film PAS2.
본 발명의 실시 예에서 제1 박막 트랜지스터(T1)는 구동 회로부 예를 들어, GIP 또는 MUX 등에 배치되고, 제2 박막 트랜지스터(T2)는 영상이 표시되는 액티브 영역에 배치된다. 최근 표시장치가 점점 소비전력 저감 등의 이유로 저저항 배선이 요구되고 있고, 해상도나 베젤 사이즈가 축소되고 있어 배선들을 기판 내부에 형성할 필요가 있다. 본 실시 예에서는 화소 전극(PXL)의 형성 시에 메탈 배선(ML)을 동시에 형성하여, 구동 회로부의 추가적인 배선이 필요할 시 메탈 배선(ML)을 이용할 수 있다. 본 실시 예에서는 메탈 배선(ML)에 대해 설명하고자 이를 도시하였지만, 이에 한정되지 않으며 메탈 배선(ML)이 생략될 수도 있다.In an embodiment of the present invention, the first thin film transistor T1 is arranged in a driving circuit, for example, a GIP or a MUX, and the second thin film transistor T2 is arranged in an active area in which an image is displayed. In recent years, low-resistance wirings have been required for the reason that power consumption is reduced, and the resolution and the size of the bezel are reduced, and it is necessary to form wirings in the substrate. In this embodiment, the metal wiring ML is formed at the time of forming the pixel electrode PXL, and the metal wiring ML can be used when additional wiring of the driving circuit portion is required. Although the metal wiring ML is illustrated in the present embodiment, the metal wiring ML is not limited thereto, and the metal wiring ML may be omitted.
전술한 평판 표시장치용 박막 트랜지스터 기판은, 화소 전극이 공통 전극의 위에 위치하는 픽셀 탑(PIXEL TOP) 구조를 나타내어 설명하였다. The aforementioned thin film transistor substrate for a flat panel display has been described by showing a pixel top (PIXEL TOP) structure in which the pixel electrodes are located above the common electrode.
반면, 도 2를 참조하면, 화소 전극이 공통 전극의 하부에 위치하는 브이컴 탑(VCOM TOP) 구조로 이루어질 수도 있다. 도 2는 본 발명의 다른 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다. 도 1에 도시된 박막 트랜지스터 기판의 중첩된 구성을 생략하고 설명하면 다음과 같다.On the other hand, referring to FIG. 2, the pixel electrode may be a VCOM top structure in which the pixel electrode is located below the common electrode. 2 is a cross-sectional view illustrating a thin film transistor substrate according to another embodiment of the present invention. Hereinafter, the overlapped structure of the thin film transistor substrate shown in FIG. 1 will be described.
도 2를 참조하면, 기판(SUB) 위에, 소스-드레인 전극들이 형성되어 있다. 중간 절연막(ILD) 상부 표면에는, 제2 소스 전극(S2)과 화소 전극(PXL)이 제2 박막 트랜지스터(T2) 영역에 배치된다. 제2 소스 전극(S2)과 화소 전극(PXL)은 추후 형성될 제2 반도체 층(A2) 영역을 기준으로 일정 거리 이격하여 배치된다. 이 경우 화소 전극(PXL)은 제2 드레인 전극의 역할과 함께 화소 전극의 역할을 수행한다. 제2 소스 전극(S2)과 화소 전극(PXL) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 형성된다. Referring to FIG. 2, source-drain electrodes are formed on a substrate SUB. A second source electrode S2 and a pixel electrode PXL are disposed in the second thin film transistor T2 region on the upper surface of the intermediate insulating film ILD. The second source electrode S2 and the pixel electrode PXL are spaced apart from each other by a predetermined distance based on a region of the second semiconductor layer A2 to be formed later. In this case, the pixel electrode PXL functions as a second drain electrode and a pixel electrode. A second semiconductor layer A2 is formed on the second source electrode S2 and the pixel electrode PXL so as to overlap with the second gate electrode G2.
제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 화소 전극(PXL)이 형성된 기판(SUB)의 전체 표면 위에는 보호막(PAS)이 증착되어 있다. 보호막(PAS) 위에는 화소 전극(PXL)과 마주보도록 공통 전극(VCOM)이 형성되고, 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)에 연결되는 메탈 배선(ML)이 형성된다.A protective film PAS is deposited on the entire surface of the substrate SUB on which the first thin film transistor T1, the second thin film transistor T2 and the pixel electrode PXL are formed. A common electrode VCOM is formed on the passivation layer PAS so as to face the pixel electrode PXL and a metal wiring ML connected to the first drain electrode D1 of the first thin film transistor T1 is formed.
전술한 평판 표시장치용 박막 트랜지스터 기판은, 화소 전극이 제2 박막 트랜지스터의 드레인 전극의 역할을 동시에 수행함으로써, 도 7에서 화소 전극과 공통 전극 사이에 존재하던 평탄화 막과 보호막을 생략할 수 있게 된다.In the thin film transistor substrate for a flat panel display as described above, since the pixel electrode simultaneously functions as a drain electrode of the second thin film transistor, the planarization film and the protective film existing between the pixel electrode and the common electrode in FIG. 7 can be omitted .
이와 같이, 본 발명의 제1 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)를 구성하는 제1 게이트 전극(G1)과 제2 박막 트랜지스터(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성된, 게이트 공통층(Gate on Shared Layer) 구조를 갖는다.As described above, in the thin film transistor substrate for a flat panel display according to the first embodiment of the present invention, the first thin film transistor T1 including a polycrystalline semiconductor material and the second thin film transistor T2 including an oxide semiconductor material are the same And has a structure formed on the substrate SUB. Particularly, the first gate electrode G1 constituting the first thin film transistor T1 and the second gate electrode G2 constituting the second thin film transistor T2 are formed in the same layer with the same material, Gate on Shared Layer) structure.
제1 박막 트랜지스터(T1)의 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 박막 트랜지스터(T2)의 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체 층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체 층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.The first semiconductor layer A1 including the polycrystalline semiconductor material of the first thin film transistor T1 is disposed under the first gate electrode G1 and the second semiconductor layer A1 including the second semiconductor thin film transistor T2 including the oxide semiconductor material The semiconductor layer A2 is disposed above the second gate electrode G2. Therefore, after the first semiconductor layer (A1) formed at a relatively high temperature is formed first and then the second semiconductor layer (A2) formed at a relatively low temperature is formed later, the oxide semiconductor material is exposed to a high temperature state And the like.
또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 증착된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소가, 후속 열처리 공정에 의해 제1 반도체 층(A1)으로 확산되어 수소 처리가 산화물 반도체 물질의 열처리 공정에서 동시에 수행되는 구조를 갖는다. 한편, 제2 반도체 층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. In addition, the first semiconductor layer A1 including the polycrystalline semiconductor material may be simultaneously subjected to the hydrogen treatment during the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. For this purpose, the intermediate insulating film ILD has a structure in which a nitride film SIN is formed on the lower side and an oxide film SIO is deposited on the upper side. The hydrogen contained in the nitride film (SIN) is diffused into the first semiconductor layer (A1) by the subsequent heat treatment process, and the hydrogen treatment is performed simultaneously in the heat treatment process of the oxide semiconductor material. On the other hand, when the hydrogen contained in the nitride film SIN is excessively diffused into the second semiconductor layer A2 including the oxide semiconductor material by the oxide film SIO deposited on the nitride film SIN under the second semiconductor layer A2, And the like.
또한, 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2)에 소스-드레인 패턴(SDP)을 구비한다. 이는 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 투명금속산화물로 이루어져 배선 저항 등의 문제가 발생하는 것을 방지하기 위함이다. Further, the source-drain pattern SDP is provided at the second source electrode S2 of the second thin film transistor T2. This is to prevent the second source electrode S2 and the second drain electrode D2 from being formed of a transparent metal oxide and causing problems such as wiring resistance.
또한, 제2 보호막(PAS2) 위에 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되는 메탈 배선(ML)이 배치된다. 본 실시 예에서는 화소 전극(PXL)의 형성 시에 메탈 배선(ML)을 동시에 형성하여, 구동 회로부의 추가의 기능의 배선이 필요할 시 메탈 배선(ML)을 이용할 수 있다. A metal wiring ML connected to the first drain electrode D1 of the first thin film transistor T1 is disposed on the second protective film PAS2. In this embodiment, the metal interconnection ML is formed at the same time when the pixel electrode PXL is formed, and the metal interconnection ML can be used when additional function interconnection of the driving circuit portion is required.
이하, 도 3을 참조하여 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도이다.Hereinafter, a method for fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to the first embodiment of the present invention will be described with reference to FIG. 3 is a flowchart illustrating a process of fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a first embodiment of the present invention.
기판(SUB) 위에 차광물질을 증착하고 제1 마스크 공정으로 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 필요한 부분에 선택적으로 형성할 수 있다. (S100)A light shielding material (LS) is formed by depositing a light shielding material on the substrate (SUB) and patterning it by a first mask process. The light-shielding layer LS can be selectively formed at a necessary portion. (S100)
차광층(LS)이 형성된 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. (S110)The buffer layer BUF is deposited on the substrate SUB on which the light shielding layer LS is formed. (S110)
버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소한 후 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질에 불순물을 도핑한다. 다결정 실리콘 물질을 제2 마스크 공정으로 패턴하여 제1 반도체 층(A1)을 형성한다. (S200)An amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), dehydrogenated, and then crystallized to form poly-silicon. The polycrystalline silicon material is doped with impurities. The polysilicon material is patterned by a second mask process to form the first semiconductor layer A1. (S200)
제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 증착 공정에서 수소를 포함하지 않는, 산화 실리콘으로 형성하는 것이 바람직하다. 게이트 절연막(GI)의 두께는 1,000Å~1,500Å의 두께로 증착하는 것이 바람직하다. (S210)An insulating material such as silicon oxide is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed to form the gate insulating film GI. The gate insulating film (GI) is preferably formed of silicon oxide that does not contain hydrogen in the vapor deposition process. The thickness of the gate insulating layer GI is preferably in the range of 1,000 ANGSTROM to 1,500 ANGSTROM. (S210)
게이트 절연막(GI) 상부에 게이트 금속 물질을 증착하고, 제3 마스크 공정으로 패턴하여 게이트 전극을 형성한다. 특히, 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동시에 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중심부와 중첩하도록 배치한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)가 형성될 위치에 배치한다. (S300)A gate metal material is deposited on the gate insulating film GI, and a gate electrode is formed by patterning in a third mask process. In particular, the first gate electrode G1 and the second gate electrode G2 are formed at the same time. The first gate electrode G1 is arranged so as to overlap the central portion of the first semiconductor layer A1. The second gate electrode G2 is disposed at a position where the second thin film transistor T2 is to be formed. (S300)
제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입하여 소스 영역(SA) 및 드레인 영역(DA)을 포함하는 도핑 영역을 정의한다. 도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 C-MOS에 따라 약간씩 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역(HDD)을 먼저 형성하고 난 후, 저 농도 도핑 영역(LDD)을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고동도 도핑 영역(HDD)을 정의할 수 있다. 포토레지스트를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역(HDD)과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 잘 알려져 있는 내용으로서, 편의상 도면으로 나타내지는 않았다. (S310)Using the first gate electrode G1 as a mask, impurities are implanted into the first semiconductor layer A1 arranged at the bottom to define a doped region including the source region SA and the drain region DA. The definition process of the doped region may be slightly different depending on P-MOS, N-MOS or C-MOS. For example, in the case of an N-MOS type thin film transistor, a low concentration doped region (LDD) can be formed later after forming a high concentration doped region (HDD) first. A high degree of doping region (HDD) can be defined by using a photoresist pattern of the first gate electrode G1 having a size larger than that of the first gate electrode G1. The photoresist is removed and a lightly doped region LDD can be defined between the heavily doped region HDD and the first gate electrode G1 using the first gate electrode G1 as a mask. The dopant doping region is well known and is not shown in the drawings for convenience. (S310)
제1 및 제2 게이트 전극들(G1, G2)이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(ILD)을 증착한다. 특히, 질화막(SIN)을 먼저 증착한 후, 산화막(SIO)을 연속으로 증착하는 것이 바람직하다. 질화막(SIN)은 제조 공정상 내부에 수소를 다량 내포할 수 있다. 제조 공정을 고려했을 때, 중간 절연막(ILD)은 전체 두께가 2,000Å ~ 6,000Å으로 증착하는 것이 바람직하다. 따라서, 수소확산을 목적으로 하는 질화막(SIN)은, 수소 확산 정도를 고려하여 1,000 ~ 3,000Å 이하의 두께로 증착한다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소 입자들이 상부에 배치될 반도체 물질로 확산되는 것을 방지할 수 있도록 1,000Å ~ 3,000Å 이하의 두께로 증착하는 것이 바람직하다. 수소 확산 정도나 소자 특성을 고려하여, 산화막(SIO)과 질화막(SIN)의 두께를 적절히 선택할 수 있다. 예를 들어, 수소의 과도한 확산을 방지하기 위해서, 질화막(SIN)은 산화막(SIO)보다 얇은 것이 바람직하다. (S320)An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the first and second gate electrodes G1 and G2 are formed. In particular, it is preferable that the nitride film (SIN) is first deposited and then the oxide film (SIO) is continuously deposited. The nitride film (SIN) can contain a large amount of hydrogen inside the manufacturing process. Considering the manufacturing process, it is preferable that the intermediate insulating film (ILD) has a total thickness of 2,000 Å to 6,000 Å. Therefore, the nitride film (SIN) for hydrogen diffusion is deposited to a thickness of 1,000 to 3,000 ANGSTROM or less in consideration of the degree of diffusion of hydrogen. It is preferable that the oxide film SIO is deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM or less so as to prevent hydrogen particles emitted from the nitride film SIN from diffusing into a semiconductor material to be disposed thereon. The thicknesses of the oxide film SIO and the nitride film SIN can be appropriately selected in consideration of the degree of hydrogen diffusion and the device characteristics. For example, in order to prevent excessive diffusion of hydrogen, the nitride film (SIN) is preferably thinner than the oxide film (SIO). (S320)
중간 절연막(ILD) 위에 제2 반도체 층(A2)이 형성될 영역에 소스-드레인 물질을 증착한다. 여기서, 소스-드레인 물질은 ITO와 같은 투명금속산화물일 수 있다. 제4 마스크 공정으로 소스-드레인 물질을 패턴하여, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 형성한다. (S400)A source-drain material is deposited on the intermediate insulating layer (ILD) in a region where the second semiconductor layer (A2) is to be formed. Here, the source-drain material may be a transparent metal oxide such as ITO. The source-drain material is patterned by a fourth mask process to form a second source electrode S2 and a second drain electrode D2. (S400)
제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성된 기판(SUB)을 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수소화 처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S410)The substrate SUB on which the second source electrode S2 and the second drain electrode D2 are formed is subjected to heat treatment to perform hydrogenation of the first semiconductor layer A1 including polycrystalline silicon. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S410)
제5 마스크 공정으로 중간 절연막(ILD)을 패턴하여, 제1 반도체 층(A1)의 일측부를 노출하는 소스 콘택홀(SH)과 타측부를 노출하는 드레인 콘택홀(DH)을 형성한다. 이는 이후에 형성될 소스-드레인 전극을 제1 반도체 층(A1)과 연결하기 위한 것이다. (S500)An intermediate insulating film ILD is patterned by a fifth mask process to form a source contact hole SH exposing one side of the first semiconductor layer A1 and a drain contact hole DH exposing the other side. This is for connecting the source-drain electrode to be formed later with the first semiconductor layer A1. (S500)
중간 절연막(ILD) 위에 특히, 산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐-아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나를 포함한다. 제6 마스크 공정으로 산화물 반도체 물질을 패턴하여 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치한다. (S600)An oxide semiconductor material is deposited on the intermediate insulating film (ILD), particularly on the oxide film (SIO). The oxide semiconductor material includes at least one of indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), and indium zinc oxide (IZO). And the oxide semiconductor material is patterned by a sixth mask process to form the second semiconductor layer A2. The second semiconductor layer A2 is disposed so as to overlap with the second gate electrode G2. (S600)
제2 반도체 층(A2)이 형성된 기판(SUB)을 열처리하여, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)의 열처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. 이때, 질화막(SIN)에 포함된 수소는 제1 반도체 층(A1)으로 다량 확산되는 반면, 산화막(SIO)에 의해 제2 반도체 층(A2)으로 확산되는 양이 제한된다. (S610)The substrate SUB on which the second semiconductor layer A2 is formed is heat-treated to perform the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. The heat treatment process is performed at a temperature of 350 to 380 占 폚. At this time, the hydrogen contained in the nitride film SIN is diffused to the first semiconductor layer A1 in a large amount, while the amount of diffusion into the second semiconductor layer A2 by the oxide film SIO is limited. (S610)
제1 반도체 층(A1)이 형성된 영역에는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성되어 있고, 제2 게이트 전극(G2)이 형성되 영역에는 제2 반도체 층(A2)이 증착되어 있는 중간 절연막(ILD) 위에 소스-드레인 금속을 증착한다. 여기서, 소스-드레인 금속은 저저항의 금속으로 몰리브덴, 알루미늄, 티타늄, 은, 구리 등을 사용할 수 있다. 제7 마스크 공정으로 소스-드레인 금속을 패턴하여, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 형성한다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 제1 반도체 층(A1)의 일측변과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 제1 반도체 층(A1)의 타측변과 접촉한다. 또한, 소스-드레인 패턴(SDP)은 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2)에 접촉한다. (S700)A source contact hole SH and a drain contact hole DH are formed in a region where the first semiconductor layer A1 is formed and a second semiconductor layer A2 is deposited in a region where a second gate electrode G2 is formed Drain metal on the intermediate insulating film (ILD). Here, the source-drain metal is a low-resistance metal such as molybdenum, aluminum, titanium, silver, copper, or the like. A source-drain metal is patterned by a seventh mask process to form a first source electrode S1 and a first drain electrode D1. The first source electrode S1 is in contact with one side of the first semiconductor layer A1 through the source contact hole SH. The first drain electrode D1 is in contact with the other side of the first semiconductor layer A1 through the drain contact hole DH. Further, the source-drain pattern SDP is in contact with the second source electrode S2 of the second thin film transistor T2. (S700)
제2 반도체 층(A2)이 형성된 기판(SUB)에 O2 플라즈마 처리를 수행한다. O2 플라즈마 처리는 소스-드레인 전극들의 패턴 공정 즉 에칭 공정으로 손상된 제2 반도체 층(A2)의 백 채널(back channel)에 O2를 공급하여 치유할 수 있다. (S710)An O 2 plasma process is performed on the substrate SUB on which the second semiconductor layer A2 is formed. O 2 plasma treatment can be performed by supplying O 2 to the back channel of the damaged second semiconductor layer (A 2) by the patterning process of the source-drain electrodes, that is, the etching process. (S710)
소스-드레인 전극들이 형성된 기판(SUB) 전체 표면 위에 제1 보호막(PAS1)을 증착한다. (S720)The first passivation layer PAS1 is deposited on the entire surface of the substrate SUB on which the source-drain electrodes are formed. (S720)
제1 보호막(PAS1)이 형성된 기판(SUB)을 열처리하여, 제2 반도체 층(A2)의 산소를 활성화한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S730)The substrate SUB on which the first protective film PAS1 is formed is heat-treated to activate oxygen in the second semiconductor layer A2. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S730)
제1 보호막(PAS1)이 형성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 증착하고 제8 마스크 공정으로 비어홀(VIA)을 형성한다. (S800)A planarization film PAC is deposited on the entire surface of the substrate SUB on which the first protective film PAS1 is formed and a via hole VIA is formed in the eighth mask process. (S800)
제1 보호막(PAS1)이 형성된 기판(SUB) 위에 공통 전극 물질을 증착하고 제9 마스크 공정으로 패턴하여 공통 전극(VCOM)을 형성한다. 공통 전극(VCOM)은 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 형성된 이외의 영역에 형성한다. (S900)A common electrode material is deposited on the substrate SUB on which the first protective film PAS1 is formed and is patterned by a ninth mask process to form the common electrode VCOM. The common electrode VCOM is formed in a region other than where the first thin film transistor T1 and the second thin film transistor T2 are formed. (S900)
공통 전극(VCOM)이 형성된 기판(SUB) 전체 표면 위에 제2 보호막(PAS2)을 증착한다. 그리고, 제10 마스크 공정으로 비어홀(VIA)을 형성한다. 제2 보호막(PAS2)의 비어홀(VIA)은 평탄화 막(PAC)에 형성된 비어홀(VIA)과 일치하도록 형성한다. (S1000)The second protective film PAS2 is deposited on the entire surface of the substrate SUB on which the common electrode VCOM is formed. Then, a via hole VIA is formed by a tenth mask process. The via hole VIA of the second protective film PAS2 is formed so as to coincide with the via hole VIA formed in the planarization film PAC. (S1000)
제2 보호막(PAS2)이 형성된 기판(SUB) 위에 화소 전극 물질을 증착하고 제11 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 공통 전극(VCOM)과 마주보도록 형성한다. 이와 동시에 메탈 배선(ML)을 형성한다. (S1100)A pixel electrode material is deposited on the substrate SUB on which the second protective film PAS2 is formed, and the pixel electrode PXL is formed by patterning in the eleventh mask process. The pixel electrode PXL is formed so as to face the common electrode VCOM. At the same time, a metal wiring ML is formed. (S1100)
이상과 같이, 본 발명의 제1 실시 예에 따른 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조한다. As described above, a thin film transistor substrate for a flat panel display including different types of thin film transistors according to the first embodiment of the present invention is manufactured.
<제2 실시 예>≪
이하, 도 4 내지 도 8을 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 도 4는 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타낸 평면도이고, 도 5는 도 4에서 절취선 I-I'와 Ⅱ-Ⅱ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.Hereinafter, a second embodiment of the present invention will be described with reference to Figs. 4 to 8. Fig. FIG. 4 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a second embodiment of the present invention. FIG. 5 is a cross- Sectional view showing the structure of an active matrix organic light-emitting diode display device cut in a "
도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 제2 박막 트랜지스터(T2), 제2 박막 트랜지스터(T2)와 연결된 제1 박막 트랜지스터(T1), 제1 박막 트랜지스터(T1)에 접속된 화소 전극(PXL)를 포함한다.Referring to FIG. 4, the active matrix organic light emitting diode display device includes a second thin film transistor T2, a first thin film transistor T1 connected to the second thin film transistor T2, a first thin film transistor T1 connected to the first thin film transistor T1, Electrode PXL.
제2 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터로서, 기판(SUB) 위에 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 제2 박막 트랜지스터(T2)는 화소를 선택하는 기능을 한다. 제2 박막 트랜지스터(T2)는 게이트 배선(GL)에서 분기하는 제2 게이트 전극(G2)과, 제2 반도체 층(A2)과, 제2 소스 전극(S2)과, 제2 드레인 전극(D2)을 포함한다. 그리고 제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터로서, 제2 박막 트랜지스터(T2)에 의해 선택된 화소의 화소 전극(PXL)을 구동하는 역할을 한다.The second thin film transistor T2 is a switching thin film transistor formed on the substrate SUB at a position where the gate wiring GL and the data wiring DL cross each other. The second thin film transistor T2 functions to select a pixel. The second thin film transistor T2 includes a second gate electrode G2 that branches off from the gate line GL, a second semiconductor layer A2, a second source electrode S2, a second drain electrode D2, . The first thin film transistor T1 is a driving thin film transistor and serves to drive the pixel electrode PXL of the pixel selected by the second thin film transistor T2.
제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결된 제1 게이트 전극(G1)과, 제1 반도체 층(A1), 구동 전류 배선(VDD)에 연결된 제1 소스 전극(S1)과, 제1 드레인 전극(D1)을 포함한다. 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)은 유기발광 다이오드의 화소 전극(PXL)과 연결되어 있다. 도시하지 않았지만, 화소 전극(PXL)과 캐소드 전극 사이에는 유기발광 층이 개재되어 있다. 캐소드 전극은 기저 배선에 연결된다.The first thin film transistor T1 is connected to the first gate electrode G1 connected to the second drain electrode D2 of the second thin film transistor T2 and the first gate electrode G1 connected to the first semiconductor layer A1 and the driving current wiring VDD A first source electrode S1, and a first drain electrode D1. The first drain electrode D1 of the first thin film transistor T1 is connected to the pixel electrode PXL of the organic light emitting diode. Although not shown, an organic light emitting layer is interposed between the pixel electrode PXL and the cathode electrode. The cathode electrode is connected to the base wire.
좀 더 상세히 살펴보기 위해 도 5를 참조하면, 본 발명의 제2 실시 예는, 기본적인 구성은 제1 실시 예와 동일하다. 차이가 있다면, 박막 트랜지스터 기판이 액정 표시장치가 아닌 액티브 매트릭스 유기발광 다이오드 표시장치에 적용한 것이다. 하기에서는 전술한 제1 실시 예와 동일한 구성에 대해 그 설명을 간략히 한다.5, the second embodiment of the present invention is basically the same as the first embodiment. The thin film transistor substrate is applied to an active matrix organic light emitting diode display device other than a liquid crystal display device. In the following, the same configuration as that of the first embodiment described above will be briefly described.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 증착되어 있고 버퍼 층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층(LS)을 더 구비한다. 버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 형성된다. 제1 박막 트랜지스터(T1)는 화소의 구동 박막 트랜지스터로 작용하고 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1)은 불순물을 주입하여 소스 영역(SA)과 드레인 영역(DA)을 포함하는 도핑 영역을 정의되고, 이들 외의 채널 영역(CH)을 포함한다. 소스 영역(SA)과 드레인 영역(DA)은 각각 고 농도 도핑 영역(HDD)과 저 농도 도핑 영역(LDD)을 포함한다.A buffer layer BUF is deposited on the entire surface of the substrate SUB and a light shielding layer LS is selectively provided only on a necessary portion between the buffer layer BUF and the substrate SUB. A first semiconductor layer A1 is formed on the buffer layer BUF. It is preferable that the first thin film transistor T1 serves as a driving thin film transistor of the pixel and has a top-gate structure. The first semiconductor layer A1 is doped with impurities to define a doped region including a source region SA and a drain region DA, and includes the other channel region CH. The source region SA and the drain region DA each include a high concentration doping region HDD and a low concentration doping region LDD.
제1 반도체 층(A1)이 형성된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하나, 질화막(SIN)을 더 포함하는 이중층으로 이루어질 수 있다. 게이트 절연막(GI) 위에는 제2 게이트 전극(G2)이 형성된다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)를 형성할 부분에 배치한다. A gate insulating film GI is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed. The gate insulating film GI is preferably formed of silicon oxide (SiOx), but may be formed of a double layer further including a nitride film (SIN). A second gate electrode G2 is formed on the gate insulating film GI. The second gate electrode G2 is disposed at a portion where the second thin film transistor T2 is to be formed.
제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 증착되어 있다. 중간 절연막(ILD)은 질화막(SIN) 또는 산화막(SIO)의 단일층으로 이루어지거나, 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 순차적으로 증착된 이중층 이상의 구조를 갖는 것이 바람직하다. 질화막(SIN)은, 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1)을 수소화 처리를 수행하기 위해 증착한다. 반면에 산화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 박막 트랜지스터(T2)의 반도체 물질로 확산되는 것을 방지하기 위해 증착한다.An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the second gate electrode G2 is formed. The intermediate insulating film ILD may be formed of a single layer of a nitride film SIN or an oxide film SIO or an oxide film SIO containing a nitride film SIN containing silicon nitride SiNx and a silicon oxide SiOX, It is preferable to have a structure of a deposited double layer or more. The nitride film (SIN) diffuses the hydrogen contained therein through a subsequent heat treatment process to deposit the first semiconductor layer (A1) including the polycrystalline silicon for hydrogenation treatment. On the other hand, the oxide film SIO is deposited to prevent hydrogen emitted from the nitride film SIN from diffusing into the semiconductor material of the second thin film transistor T2 by a subsequent heat treatment process.
중간 절연막(ILD) 상부 표면에는, 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 제2 박막 트랜지스터(T2) 영역에 배치된다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 추후 형성될 제2 반도체 층(A2) 영역을 기준으로 일정 거리 이격하여 배치된다. 또한, 중간 절연막(ILD) 상부 표면에는, 제1 게이트 전극(G1)이 제1 반도체 층(A1)의 중심부에 대응되도록 배치된다. 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제1 게이트 전극(G1)은 동일한 물질로 형성하여 공정을 단순화한다.On the upper surface of the ILD, a second source electrode S2 and a second drain electrode D2 are arranged in the second thin film transistor T2 region. The second source electrode S2 and the second drain electrode D2 are spaced apart from each other by a predetermined distance with reference to a region of the second semiconductor layer A2 to be formed later. On the upper surface of the intermediate insulating film ILD, the first gate electrode G1 is arranged to correspond to the central portion of the first semiconductor layer A1. The second source electrode S2, the second drain electrode D2 and the first gate electrode G1 are formed of the same material to simplify the process.
제2 소스 전극(S2)과 제2 드레인 전극(D2) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 형성된다. 제2 반도체 층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 박막 트랜지스터(T2)가 표시 소자용 박막 트랜지스터인 경우, 표시 기능 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, 산화물 반도체 물질을 포함하는 것이 바람직하다. 산화물 반도체 물질을 포함하는 경우, 소자의 안정성을 좀 더 효과적으로 확보할 수 있는 바텀-게이트 (Bottom-Gate) 구조를 갖는 것이 바람직하다.A second semiconductor layer A2 overlapping the second gate electrode G2 is formed on the second source electrode S2 and the second drain electrode D2. The second semiconductor layer A2 includes the channel region of the second thin film transistor T2. When the second thin film transistor T2 is a thin film transistor for a display element, it is preferable that the second thin film transistor T2 has characteristics suitable for performing display function processing. For example, it is preferable to include an oxide semiconductor material. When an oxide semiconductor material is included, it is preferable to have a bottom-gate structure which can secure the stability of the device more effectively.
제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제1 게이트 전극(G1)이 형성된 기판(SUB) 위에는, 보호막(PAS)이 증착되어 있다. 보호막(PAS) 위에 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체 층(A1)의 일측부인 소스 영역(SA)과 연결된다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)과 연결된다. A protective film PAS is deposited on the substrate SUB on which the second source electrode S2, the second drain electrode D2 and the first gate electrode G1 are formed. The first source electrode S1 and the first drain electrode D1 are disposed on the protective layer PAS so as to face each other with a predetermined distance centered on the first gate electrode G1. The first source electrode S1 is connected to the source region SA which is one side of the first semiconductor layer A1 exposed through the source contact hole SH. The first drain electrode D1 is connected to the drain region DA which is the other side of the first semiconductor layer A1 exposed through the drain contact hole DH.
보호막(PAS)이 형성된 기판(SUB)의 전체 표면 위에는 평탄화 막(PAC)이 증착되어 있다. 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2)들이 형성된 기판의 표면은 평탄하지 못하고, 단차가 많이 형성되어 있다. 유기발광 다이오드 표시장치의 유기발광 층은 평탄한 표면에 형성되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층을 기판 전면에 증착한다.A planarizing film (PAC) is deposited on the entire surface of the substrate SUB on which the protective film PAS is formed. The surface of the substrate on which the first thin film transistor (T1) and the second thin film transistor (T2) are formed is not flat, and a lot of steps are formed. The organic light emitting layer of the organic light emitting diode display device must be formed on a flat surface so that light emission can be constantly and uniformly emitted. Therefore, a flattening film (PAC) or an overcoat layer is deposited on the entire surface of the substrate in order to flatten the surface of the substrate.
평탄화 막(PAC)이 형성된 기판(SUB) 위에는, 화소 전극(PXL)이 배치된다. 화소 전극(PXL)은 평탄화 막(PAC)을 관통하는 비어홀(VIA)을 통해 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결된다. The pixel electrode PXL is arranged on the substrate SUB on which the planarizing film PAC is formed. The pixel electrode PXL is connected to the first drain electrode D1 of the first thin film transistor T1 through a via hole VIA passing through the planarization film PAC.
도시하지 않았지만, 화소 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 그리고 각종 배선들(DL, GL, VDD)이 형성된 영역 위에 뱅크(혹은, 뱅크 패턴)를 형성한다. 뱅크에 의해 노출된 화소 전극(PXL)이 발광 영역이 된다. 뱅크에 의해 노출된 화소 전극(PXL) 위에 유기발광 층이 증착된다. 그리고 유기발광 층 위에 캐소드 전극이 순차적으로 증착된다. 유기발광 층은 백색광을 발하는 유기물질로 이루어진 경우, 칼라 필터에 의해 각 화소에 배정된 색상을 나타낸다. Although not shown, on a substrate on which a pixel electrode ANO is formed, a first thin film transistor T1, a second thin film transistor T2, and various wirings DL, GL, VDD are formed to define a pixel region Thereby forming a bank (or a bank pattern). And the pixel electrode PXL exposed by the bank becomes a light emitting region. An organic light emitting layer is deposited on the pixel electrode PXL exposed by the bank. A cathode electrode is sequentially deposited on the organic light emitting layer. When the organic light emitting layer is made of an organic material emitting white light, the organic light emitting layer exhibits a color assigned to each pixel by a color filter.
한편, 전술한 도 4와 5에 도시된 바와는 달리, 제2 박막 트랜지스터에 추가적인 차광층을 더 구비할 수 있다. On the other hand, unlike the above-described FIGS. 4 and 5, the second thin film transistor may further include a light shielding layer.
도 6은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타낸 평면도이고, 도 7은 도 6에서 절취선 Ⅲ-Ⅲ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.FIG. 6 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a second embodiment of the present invention, and FIG. 7 is a cross-sectional view of an active matrix Sectional view showing a structure of an organic light emitting diode display device.
도 6과 도 7을 참조하면, 스위칭 박막 트랜지스터인 제2 박막 트랜지스터(T2)의 제2 액티브 층(A2) 위에 추가로 상부 차광층(LS2)이 더 배치된다. 상부 차광층(LS2)은 보호막(PAS) 위에 배치되어 제2 액티브 층(A2)에 대응되도록 배치된다. 상부 차광층(LS2)은 전면 발광(Top emission) 또는 배면 발광(bottom emission) 시 유기발광 층에서 방출된 광이 제2 액티브 층(A2)에 입사되는 것을 방지하기 위함이다. 상부 차광층(LS2)은 제1 박막 트랜지스터(T1)의 제1 소스-드레인 전극(S1, D1)과 동일한 물질로 형성한다. 그 외의 다른 구성 요소들은 도 4 및 도 5에 도시된 것과 동일하므로, 상세한 설명은 생략한다. Referring to FIGS. 6 and 7, an upper shield layer LS2 is further disposed on the second active layer A2 of the second thin film transistor T2, which is a switching thin film transistor. The upper light-shielding layer LS2 is disposed on the protective film PAS and arranged to correspond to the second active layer A2. The upper shading layer LS2 is for preventing light emitted from the organic light emitting layer from being incident on the second active layer A2 during top emission or bottom emission. The upper shading layer LS2 is formed of the same material as the first source-drain electrodes S1 and D1 of the first thin film transistor T1. Other components are the same as those shown in Figs. 4 and 5, and a detailed description thereof will be omitted.
이와 같이, 본 발명의 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. As described above, the thin film transistor substrate for a flat panel display according to the second embodiment of the present invention is characterized in that a first thin film transistor T1 including a polycrystalline semiconductor material and a second thin film transistor T2 including an oxide semiconductor material are the same And has a structure formed on the substrate SUB.
제1 박막 트랜지스터(T1)의 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 박막 트랜지스터(T2)의 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체 층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체 층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.The first semiconductor layer A1 including the polycrystalline semiconductor material of the first thin film transistor T1 is disposed under the first gate electrode G1 and the second semiconductor layer A1 including the second semiconductor thin film transistor T2 including the oxide semiconductor material The semiconductor layer A2 is disposed above the second gate electrode G2. Therefore, after the first semiconductor layer (A1) formed at a relatively high temperature is formed first and then the second semiconductor layer (A2) formed at a relatively low temperature is formed later, the oxide semiconductor material is exposed to a high temperature state And the like.
또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 증착된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소가, 후속 열처리 공정에 의해 제1 반도체 층(A1)으로 확산되어 수소 처리가 산화물 반도체 물질의 열처리 공정에서 동시에 수행되는 구조를 갖는다. 한편, 제2 반도체 층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다.In addition, the first semiconductor layer A1 including the polycrystalline semiconductor material may be simultaneously subjected to the hydrogen treatment during the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. For this purpose, the intermediate insulating film ILD has a structure in which a nitride film SIN is formed on the lower side and an oxide film SIO is deposited on the upper side. The hydrogen contained in the nitride film (SIN) is diffused into the first semiconductor layer (A1) by the subsequent heat treatment process, and the hydrogen treatment is performed simultaneously in the heat treatment process of the oxide semiconductor material. On the other hand, when the hydrogen contained in the nitride film SIN is excessively diffused into the second semiconductor layer A2 including the oxide semiconductor material by the oxide film SIO deposited on the nitride film SIN under the second semiconductor layer A2, And the like.
또한, 제2 박막 트랜지스터(T2)의 제2 액티브 층(A2) 위에 상부 차광층(LS2)을 추가로 구비한다. 상부 차광층(LS2)은 보호막(PAS) 위에 배치되어 제2 액티브 층(A2)에 대응되도록 배치되어, 유기발광 층에서 방출된 광이 제2 액티브 층(A2)에 입사되는 것을 방지하기 위함이다. Further, an upper shielding layer LS2 is further provided on the second active layer A2 of the second thin film transistor T2. The upper light blocking layer LS2 is disposed on the protective film PAS and disposed so as to correspond to the second active layer A2 so as to prevent light emitted from the organic light emitting layer from being incident on the second active layer A2 .
이후, 제2 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다. 여기서도, 제1 실시 예의 것과 거의 동일하므로, 상세한 설명은 생략한다. 도 8은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도이다.Hereinafter, a process for manufacturing the thin film transistor substrate for flat panel display according to the second embodiment will be described. Here too, since it is almost the same as that of the first embodiment, detailed description is omitted. 8 is a flowchart illustrating a process of fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a second embodiment of the present invention.
기판(SUB) 위에 차광물질을 증착하고 제1 마스크 공정으로 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 필요한 부분에 선택적으로 형성할 수 있다. (S100)A light shielding material (LS) is formed by depositing a light shielding material on the substrate (SUB) and patterning it by a first mask process. The light-shielding layer LS can be selectively formed at a necessary portion. (S100)
차광층(LS)이 형성된 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. (S110)The buffer layer BUF is deposited on the substrate SUB on which the light shielding layer LS is formed. (S110)
버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소하고 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질에 불순물을 도핑한다. 다결정 실리콘 물질을 제2 마스크 공정으로 패턴하여 제1 반도체 층(A1)을 형성한다. (S200)An amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), dehydrogenated and crystallized to form poly-silicon. The polycrystalline silicon material is doped with impurities. The polysilicon material is patterned by a second mask process to form the first semiconductor layer A1. (S200)
제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)의 두께는 1,000Å~1,500Å의 두께로 증착하는 것이 바람직하다. (S210)An insulating material such as silicon oxide is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed to form the gate insulating film GI. The thickness of the gate insulating layer GI is preferably in the range of 1,000 ANGSTROM to 1,500 ANGSTROM. (S210)
게이트 절연막(GI) 상부에 게이트 금속 물질을 증착하고, 제3 마스크 공정으로 패턴하여 제2 게이트 전극(G2)을 형성한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)가 형성될 위치에 배치한다. (S300)A gate metal material is deposited on the gate insulating film GI and patterned by a third mask process to form a second gate electrode G2. The second gate electrode G2 is disposed at a position where the second thin film transistor T2 is to be formed. (S300)
제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(ILD)을 증착한다. 특히, 질화막(SIN)을 먼저 증착한 후, 산화막(SIO)을 연속으로 증착하는 것이 바람직하다. 질화막(SIN)은 제조 공정상 내부에 수소를 다량 내포할 수 있다. 여기서, 수소확산을 목적으로 하는 질화막(SIN)은, 수소 확산 정도를 고려하여 1,000Å ~ 3,000Å의 두께로 증착한다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소 입자들이 상부에 배치될 반도체 물질로 확산되는 것을 방지할 수 있도록 1,000Å ~ 3,000Å의 두께로 증착하는 것이 바람직하다. (S310)An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the second gate electrode G2 is formed. In particular, it is preferable that the nitride film (SIN) is first deposited and then the oxide film (SIO) is continuously deposited. The nitride film (SIN) can contain a large amount of hydrogen inside the manufacturing process. Here, the nitride film (SIN) for the purpose of hydrogen diffusion is deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM considering the degree of diffusion of hydrogen. The oxide film SIO is preferably deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM in order to prevent hydrogen particles emitted from the nitride film SIN from diffusing into a semiconductor material to be disposed thereon. (S310)
중간 절연막(ILD)이 형성된 기판(SUB)을 열처리하여, 제1 반도체 층(A1)의 산소를 활성화한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S320)The substrate SUB on which the intermediate insulating film ILD is formed is heat-treated to activate oxygen in the first semiconductor layer A1. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S320)
중간 절연막(ILD)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 물질을 증착한다. 제4 마스크 공정으로 소스-드레인 물질을 패턴하여, 제1 게이트 전극(G1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)에 대응되도록 배치되고, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 게이트 전극(G2)에 대응되도록 배치한다. (S400)A source-drain material is deposited on the entire surface of the substrate SUB on which the intermediate insulating film ILD is formed. The source-drain material is patterned by a fourth mask process to form a first gate electrode G1, a second source electrode S2 and a second drain electrode D2. The first gate electrode G1 is arranged to correspond to the first semiconductor layer A1 and the second source electrode S2 and the second drain electrode D2 are arranged to correspond to the second gate electrode G2. (S400)
제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입하여 소스 영역(SA) 및 드레인 영역(DA)을 포함하는 도핑 영역을 정의한다. 도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 C-MOS에 따라 약간씩 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역(HDD)을 먼저 형성하고 난 후, 저 농도 도핑 영역(LDD)을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고동도 도핑 영역(HDD)을 정의 할 수 있다. 포토레지스트를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역(HDD)과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 잘 알려져 있는 내용으로서, 편의상 도면으로 나타내지는 않았다. (S410)Using the first gate electrode G1 as a mask, impurities are implanted into the first semiconductor layer A1 arranged at the bottom to define a doped region including the source region SA and the drain region DA. The definition process of the doped region may be slightly different depending on P-MOS, N-MOS or C-MOS. For example, in the case of an N-MOS type thin film transistor, a low concentration doped region (LDD) can be formed later after forming a high concentration doped region (HDD) first. A high degree of doping region (HDD) can be defined by using a photoresist pattern of the first gate electrode G1 having a size larger than that of the first gate electrode G1. The photoresist is removed and a lightly doped region LDD can be defined between the heavily doped region HDD and the first gate electrode G1 using the first gate electrode G1 as a mask. The dopant doping region is well known and is not shown in the drawings for convenience. (S410)
중간 절연막(ILD) 위에 특히, 산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나를 포함한다. 제6 마스크 공정으로 산화물 반도체 물질을 패턴하여 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치한다. (S500)An oxide semiconductor material is deposited on the intermediate insulating film (ILD), particularly on the oxide film (SIO). The oxide semiconductor material includes at least one of indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), and indium zinc oxide (IZO). And the oxide semiconductor material is patterned by a sixth mask process to form the second semiconductor layer A2. The second semiconductor layer A2 is disposed so as to overlap with the second gate electrode G2. (S500)
제2 반도체 층(A2)이 형성된 기판(SUB)을 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수소화 처리를 수행함과 동시에, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)의 열처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S510)The substrate SUB on which the second semiconductor layer A2 is formed is heat treated to perform the hydrogenation of the first semiconductor layer A1 including the polycrystalline silicon and the second semiconductor layer A2 including the oxide semiconductor material, Is performed. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S510)
제2 반도체 층(A2)이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 증착한다. (S520)A protective film PAS is deposited on the entire surface of the substrate SUB on which the second semiconductor layer A2 is formed. (S520)
제6 마스크 공정으로 보호막(PAS), 중간 절연막(ILD) 및 게이트 절연막(GI)을 패턴하여, 제1 반도체 층(A1)의 일측부를 노출하는 소스 콘택홀(SH)과 타측부를 노출하는 드레인 콘택홀(DH)을 형성한다. (S600)A source contact hole SH for exposing one side of the first semiconductor layer A1 and a source contact hole SH for exposing the other side are formed by patterning the protective film PAS, the intermediate insulating film ILD and the gate insulating film GI by a sixth mask process, Thereby forming a contact hole DH. (S600)
보호막(PAS) 위에 소스-드레인 금속을 증착한다. 제7 마스크 공정으로 소스-드레인 금속을 패턴하여, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 형성한다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 제1 반도체 층(A1)의 일측변과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 제1 반도체 층(A1)의 타측변과 접촉한다. (S700)A source-drain metal is deposited over the passivation layer (PAS). A source-drain metal is patterned by a seventh mask process to form a first source electrode S1 and a first drain electrode D1. The first source electrode S1 is in contact with one side of the first semiconductor layer A1 through the source contact hole SH. The first drain electrode D1 is in contact with the other side of the first semiconductor layer A1 through the drain contact hole DH. (S700)
제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 증착하고 제8 마스크 공정으로 비어홀(VIA)을 형성한다. (S800)A planarization film PAC is deposited on the entire surface of the substrate SUB on which the first source electrode S1 and the first drain electrode D1 are formed and the via hole VIA is formed by the eighth mask process. (S800)
보호막(PAS1)이 형성된 기판(SUB) 위에 화소 전극 물질을 증착하고 제9 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 비어홀(VIA)을 통해 제1 드레인 전극(D1)에 연결된다. (S900)A pixel electrode material is deposited on a substrate SUB on which a protective film PAS1 is formed and a pixel electrode PXL is formed by patterning in a ninth mask process. The pixel electrode PXL is connected to the first drain electrode D1 through the via hole VIA. (S900)
이상과 같이, 본 발명의 제2 실시 예에 따른 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조한다. As described above, a thin film transistor substrate for a flat panel display including different types of thin film transistors according to the second embodiment of the present invention is manufactured.
<제3 실시 예>≪ Third Embodiment >
이하, 도 9 내지 도 13을 참조하여, 본 발명의 제3 실시 예에 대하여 설명한다. 도 9는 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타낸 평면도이고, 도 10은 도 9에서 절취선 Ⅳ-Ⅳ'와 Ⅴ-Ⅴ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.Hereinafter, a third embodiment of the present invention will be described with reference to Figs. 9 to 13. Fig. FIG. 9 is a plan view illustrating a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a third embodiment of the present invention. FIG. 10 is a cross- Sectional view showing the structure of an active matrix organic light-emitting diode display device cut in a "
도 9를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 제2 박막 트랜지스터(T2), 제2 박막 트랜지스터(T2)와 연결된 제1 박막 트랜지스터(T1), 제1 박막 트랜지스터(T1)에 접속된 화소 전극(PXL)를 포함한다.9, the active matrix organic light emitting diode display device includes a second thin film transistor T2, a first thin film transistor T1 connected to the second thin film transistor T2, a first thin film transistor T1 connected to the first thin film transistor T1, Electrode PXL.
제2 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터로서, 기판(SUB) 위에 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 제2 박막 트랜지스터(T2)는 게이트 배선(GL)에서 분기하는 제2 게이트 전극(G2)과, 제2 반도체 층(A2)과, 제2 소스 전극(S2)과, 제2 드레인 전극(D2)을 포함한다. 그리고 제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터로서, 제2 박막 트랜지스터(T2)에 의해 선택된 화소의 화소 전극(PXL)을 구동하는 역할을 한다. The second thin film transistor T2 is a switching thin film transistor formed on the substrate SUB at a position where the gate wiring GL and the data wiring DL cross each other. The second thin film transistor T2 includes a second gate electrode G2 that branches off from the gate line GL, a second semiconductor layer A2, a second source electrode S2, a second drain electrode D2, . The first thin film transistor T1 is a driving thin film transistor and serves to drive the pixel electrode PXL of the pixel selected by the second thin film transistor T2.
제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결된 제1 게이트 전극(G1)과, 제1 반도체 층(A1), 구동 전류 배선(VDD)에 연결된 제1 소스 전극(S1)과, 제1 드레인 전극(D1)을 포함한다. 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)은 유기발광 다이오드의 화소 전극(PXL)과 연결되어 있다. 도시하지 않았지만, 화소 전극(PXL)과 캐소드 전극 사이에는 유기발광 층이 개재되어 있다. 캐소드 전극은 기저 배선에 연결된다.The first thin film transistor T1 is connected to the first gate electrode G1 connected to the second drain electrode D2 of the second thin film transistor T2 and the first gate electrode G1 connected to the first semiconductor layer A1 and the driving current wiring VDD A first source electrode S1, and a first drain electrode D1. The first drain electrode D1 of the first thin film transistor T1 is connected to the pixel electrode PXL of the organic light emitting diode. Although not shown, an organic light emitting layer is interposed between the pixel electrode PXL and the cathode electrode. The cathode electrode is connected to the base wire.
좀 더 상세히 살펴보기 위해 도 10을 참조하면, 본 발명의 제3 실시 예는, 기본적인 구성은 제2 실시 예와 동일하다. 차이가 있다면, 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2)이 보호막(PAS) 위에 형성되되 제1 박막 트랜지스터(T1)의 제1 소스-드레인 전극(S1, D1)과 동일한 재료로 형성된다. 하기에서는 전술한 제1 실시 예와 동일한 구성에 대해 그 설명을 간략히 한다.10, the third embodiment of the present invention is basically the same as the second embodiment. The second source electrode S2 of the second thin film transistor T2 is formed on the passivation layer PAS and is formed of the same material as the first source and drain electrodes S1 and D1 of the first thin film transistor T1 . In the following, the same configuration as that of the first embodiment described above will be briefly described.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 증착되어 있고 버퍼 층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층(LS)을 더 구비한다. 버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 형성된다. 제1 반도체 층(A1)은 불순물을 주입하여 소스 영역(SA)과 드레인 영역(DA)을 포함하는 도핑 영역을 정의되고, 이들 외의 채널 영역(CH)을 포함한다. 소스 영역(SA)과 드레인 영역(DA)은 각각 고 농도 도핑 영역(HDD)과 저 농도 도핑 영역(LDD)을 포함한다.A buffer layer BUF is deposited on the entire surface of the substrate SUB and a light shielding layer LS is selectively provided only on a necessary portion between the buffer layer BUF and the substrate SUB. A first semiconductor layer A1 is formed on the buffer layer BUF. The first semiconductor layer A1 is doped with impurities to define a doped region including a source region SA and a drain region DA, and includes the other channel region CH. The source region SA and the drain region DA each include a high concentration doping region HDD and a low concentration doping region LDD.
제1 반도체 층(A1)이 형성된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하나, 질화막(SIN)을 더 포함하는 이중층으로 이루어질 수 있다. 게이트 절연막(GI) 위에는 제2 게이트 전극(G2)이 형성된다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)를 형성할 부분에 배치한다. A gate insulating film GI is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed. The gate insulating film GI is preferably formed of silicon oxide (SiOx), but may be formed of a double layer further including a nitride film (SIN). A second gate electrode G2 is formed on the gate insulating film GI. The second gate electrode G2 is disposed at a portion where the second thin film transistor T2 is to be formed.
제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 증착되어 있다. 중간 절연막(ILD)은 질화막(SIN) 또는 산화막(SIO)의 단일층으로 이루어지거나, 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 순차적으로 증착된 이중층 이상의 구조를 갖는 것이 바람직하다. 질화막(SIN)은, 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1)을 수소화 처리를 수행하기 위해 증착한다. 반면에 산화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 박막 트랜지스터(T2)의 반도체 물질로 확산되는 것을 방지하기 위해 증착한다.An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the second gate electrode G2 is formed. The intermediate insulating film ILD may be formed of a single layer of a nitride film SIN or an oxide film SIO or an oxide film SIO containing a nitride film SIN containing silicon nitride SiNx and a silicon oxide SiOX, It is preferable to have a structure of a deposited double layer or more. The nitride film (SIN) diffuses the hydrogen contained therein through a subsequent heat treatment process to deposit the first semiconductor layer (A1) including the polycrystalline silicon for hydrogenation treatment. On the other hand, the oxide film SIO is deposited to prevent hydrogen emitted from the nitride film SIN from diffusing into the semiconductor material of the second thin film transistor T2 by a subsequent heat treatment process.
중간 절연막(ILD) 상부 표면에는, 제2 드레인 전극(D2)이 제2 박막 트랜지스터(T2) 영역에 배치된다. 제2 드레인 전극(D2)은 추후 형성될 제2 반도체 층(A2) 영역을 기준으로 배치된다. 또한, 중간 절연막(ILD) 상부 표면에는, 제1 게이트 전극(G1)이 제1 반도체 층(A1)의 중심부에 대응되도록 배치된다. 제2 드레인 전극(D2) 및 제1 게이트 전극(G1)은 동일한 물질로 형성하여 공정을 단순화한다.On the upper surface of the intermediate insulating film (ILD), the second drain electrode D2 is disposed in the second thin film transistor T2 region. And the second drain electrode D2 is disposed with reference to the region of the second semiconductor layer A2 to be formed later. On the upper surface of the intermediate insulating film ILD, the first gate electrode G1 is arranged to correspond to the central portion of the first semiconductor layer A1. The second drain electrode D2 and the first gate electrode G1 are formed of the same material to simplify the process.
제2 드레인 전극(D2) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 형성된다. 제2 반도체 층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 박막 트랜지스터(T2)가 표시 소자용 박막 트랜지스터인 경우, 표시 기능 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, 산화물 반도체 물질을 포함하는 것이 바람직하다. 산화물 반도체 물질을 포함하는 경우, 소자의 안정성을 좀 더 효과적으로 확보할 수 있는 바텀-게이트 (Bottom-Gate) 구조를 갖는 것이 바람직하다.A second semiconductor layer A2 overlapping the second gate electrode G2 is formed on the second drain electrode D2. The second semiconductor layer A2 includes the channel region of the second thin film transistor T2. When the second thin film transistor T2 is a thin film transistor for a display element, it is preferable that the second thin film transistor T2 has characteristics suitable for performing display function processing. For example, it is preferable to include an oxide semiconductor material. When an oxide semiconductor material is included, it is preferable to have a bottom-gate structure which can secure the stability of the device more effectively.
제2 드레인 전극(D2) 및 제1 게이트 전극(G1)이 형성된 기판(SUB) 위에는, 보호막(PAS)이 증착되어 있다. 보호막(PAS1) 위에 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체 층(A1)의 일측부인 소스 영역(SA)과 연결된다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)과 연결된다. A protective film PAS is deposited on the substrate SUB on which the second drain electrode D2 and the first gate electrode G1 are formed. The first source electrode S1 and the first drain electrode D1 are disposed on the protective layer PAS1 so as to face the first gate electrode G1 with a predetermined distance therebetween. The first source electrode S1 is connected to the source region SA which is one side of the first semiconductor layer A1 exposed through the source contact hole SH. The first drain electrode D1 is connected to the drain region DA which is the other side of the first semiconductor layer A1 exposed through the drain contact hole DH.
또한, 보호막(PAS) 위에 제2 소스 전극(S2)이 배치된다. 제2 소스 전극(S2)은 제1 소스-드레인 전극(S1, D1)과 동일한 물질로 이루어지고, 드레인 콘택홀(DH)을 통해 노출된 제2 반도체 층(A2)의 일측에 연결된다. A second source electrode S2 is disposed on the protective film PAS. The second source electrode S2 is formed of the same material as the first source and drain electrodes S1 and D1 and is connected to one side of the second semiconductor layer A2 exposed through the drain contact hole DH.
보호막(PAS)이 형성된 기판(SUB)의 전체 표면 위에는 평탄화 막(PAC)이 증착되어 있다. 평탄화 막(PAC)이 형성된 기판(SUB) 위에는, 화소 전극(PXL)이 배치된다. 화소 전극(PXL)은 평탄화 막(PAC)을 관통하는 비어홀(VIA)을 통해 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결된다. A planarizing film (PAC) is deposited on the entire surface of the substrate SUB on which the protective film PAS is formed. The pixel electrode PXL is arranged on the substrate SUB on which the planarizing film PAC is formed. The pixel electrode PXL is connected to the first drain electrode D1 of the first thin film transistor T1 through a via hole VIA passing through the planarization film PAC.
도시하지 않았지만, 화소 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 그리고 각종 배선들(DL, GL, VDD)이 형성된 영역 위에 뱅크(혹은, 뱅크 패턴)를 형성한다. 뱅크에 의해 노출된 화소 전극(PXL)이 발광 영역이 된다. 뱅크에 의해 노출된 화소 전극(PXL) 위에 유기발광 층이 증착된다. 그리고 유기발광 층 위에 캐소드 전극이 순차적으로 증착된다. 유기발광 층은 백색광을 발하는 유기물질로 이루어진 경우, 칼라 필터에 의해 각 화소에 배정된 색상을 나타낸다. Although not shown, on a substrate on which a pixel electrode ANO is formed, a first thin film transistor T1, a second thin film transistor T2, and various wirings DL, GL, VDD are formed to define a pixel region Thereby forming a bank (or a bank pattern). And the pixel electrode PXL exposed by the bank becomes a light emitting region. An organic light emitting layer is deposited on the pixel electrode PXL exposed by the bank. A cathode electrode is sequentially deposited on the organic light emitting layer. When the organic light emitting layer is made of an organic material emitting white light, the organic light emitting layer exhibits a color assigned to each pixel by a color filter.
한편, 전술한 도 9와 도 10에 도시된 바와는 달리, 제2 박막 트랜지스터의 제2 소스 전극이 차광층의 역할을 할 수 있다. 9 and 10, the second source electrode of the second thin film transistor may serve as a light shielding layer.
도 11은 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타낸 평면도이고, 도 12는 도 11에서 절취선 Ⅵ-Ⅵ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.11 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a third embodiment of the present invention. FIG. 12 is a cross- Sectional view showing a structure of an organic light emitting diode display device.
도 11과 도 12를 참조하면, 스위칭 박막 트랜지스터인 제2 박막 트랜지스터(T2)의 제2 액티브 층(A2) 위에 제2 소스 전극(S2)이 연장되어 배치된다. 제2 소스 전극(S2)은 제2 액티브 층(A2) 상부를 덮도록 연장되어 차광층의 역할을 한다. 제2 소스 전극(S2)은 전면 발광(Top emission) 또는 배면 발광(bottom emission) 시 유기발광 층에서 방출된 광이 제2 액티브 층(A2)에 입사되는 것을 방지하기 위함이다. 그 외의 다른 구성 요소들은 도 9 및 도 10에 도시된 것과 동일하므로, 상세한 설명은 생략한다. Referring to FIGS. 11 and 12, a second source electrode S2 is disposed on the second active layer A2 of the second thin film transistor T2, which is a switching thin film transistor. The second source electrode S2 extends to cover the second active layer A2 to serve as a light shielding layer. The second source electrode S2 prevents the light emitted from the organic light emitting layer from being incident on the second active layer A2 during top emission or bottom emission. Other components are the same as those shown in Figs. 9 and 10, and a detailed description thereof will be omitted.
이와 같이, 본 발명의 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. As described above, in the TFT array substrate for a flat panel display according to the third embodiment of the present invention, the first thin film transistor T1 including a polycrystalline semiconductor material and the second thin film transistor T2 including an oxide semiconductor material are the same And has a structure formed on the substrate SUB.
제1 박막 트랜지스터(T1)의 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 박막 트랜지스터(T2)의 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체 층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체 층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.The first semiconductor layer A1 including the polycrystalline semiconductor material of the first thin film transistor T1 is disposed under the first gate electrode G1 and the second semiconductor layer A1 including the second semiconductor thin film transistor T2 including the oxide semiconductor material The semiconductor layer A2 is disposed above the second gate electrode G2. Therefore, after the first semiconductor layer (A1) formed at a relatively high temperature is formed first and then the second semiconductor layer (A2) formed at a relatively low temperature is formed later, the oxide semiconductor material is exposed to a high temperature state And the like.
또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 증착된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소가, 후속 열처리 공정에 의해 제1 반도체 층(A1)으로 확산되어 수소 처리가 산화물 반도체 물질의 열처리 공정에서 동시에 수행되는 구조를 갖는다. 한편, 제2 반도체 층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다.In addition, the first semiconductor layer A1 including the polycrystalline semiconductor material may be simultaneously subjected to the hydrogen treatment during the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. For this purpose, the intermediate insulating film ILD has a structure in which a nitride film SIN is formed on the lower side and an oxide film SIO is deposited on the upper side. The hydrogen contained in the nitride film (SIN) is diffused into the first semiconductor layer (A1) by the subsequent heat treatment process, and the hydrogen treatment is performed simultaneously in the heat treatment process of the oxide semiconductor material. On the other hand, when the hydrogen contained in the nitride film SIN is excessively diffused into the second semiconductor layer A2 including the oxide semiconductor material by the oxide film SIO deposited on the nitride film SIN under the second semiconductor layer A2, And the like.
또한, 제2 박막 트랜지스터(T2)의 제2 액티브 층(A2) 위에 제2 드레인 전극(D2)이 배치된다. 제2 드레인 전극(D2)은 보호막(PAS) 위에 배치되되 제2 액티브 층(A2)에 대응되도록 배치되어, 유기발광 층에서 방출된 광이 제2 액티브 층(A2)에 입사되는 것을 방지하는 차광층으로 작용할 수 있다. The second drain electrode D2 is disposed on the second active layer A2 of the second thin film transistor T2. The second drain electrode D2 is disposed on the passivation layer PAS and is arranged to correspond to the second active layer A2 so as to prevent light emitted from the organic emission layer from being incident on the second active layer A2, Lt; / RTI >
이후, 제3 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다. 여기서도, 제2 실시 예의 것과 거의 동일하므로, 상세한 설명은 생략한다. 도 13은 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도이다.Hereinafter, a process for manufacturing the thin film transistor substrate for a flat panel display according to the third embodiment will be described. Here too, since it is almost the same as that of the second embodiment, detailed description is omitted. 13 is a flowchart illustrating a process of fabricating a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a third embodiment of the present invention.
기판(SUB) 위에 차광물질을 증착하고 제1 마스크 공정으로 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 필요한 부분에 선택적으로 형성할 수 있다. (S100)A light shielding material (LS) is formed by depositing a light shielding material on the substrate (SUB) and patterning it by a first mask process. The light-shielding layer LS can be selectively formed at a necessary portion. (S100)
차광층(LS)이 형성된 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. (S110)The buffer layer BUF is deposited on the substrate SUB on which the light shielding layer LS is formed. (S110)
버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소하고 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질에 불순물을 도핑한다. 다결정 실리콘 물질을 제2 마스크 공정으로 패턴하여 제1 반도체 층(A1)을 형성한다. (S200)An amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), dehydrogenated and crystallized to form poly-silicon. The polycrystalline silicon material is doped with impurities. The polysilicon material is patterned by a second mask process to form the first semiconductor layer A1. (S200)
제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)의 두께는 1,000Å ~ 1,500Å의 두께로 증착하는 것이 바람직하다. (S210)An insulating material such as silicon oxide is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed to form the gate insulating film GI. The thickness of the gate insulating layer GI is preferably in the range of 1,000 ANGSTROM to 1,500 ANGSTROM. (S210)
게이트 절연막(GI) 상부에 게이트 금속 물질을 증착하고, 제3 마스크 공정으로 패턴하여 제2 게이트 전극(G2)을 형성한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)가 형성될 위치에 배치한다. (S300)A gate metal material is deposited on the gate insulating film GI and patterned by a third mask process to form a second gate electrode G2. The second gate electrode G2 is disposed at a position where the second thin film transistor T2 is to be formed. (S300)
제2 게이트 전극(G2)이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(ILD)을 증착한다. 특히, 질화막(SIN)을 먼저 증착한 후, 산화막(SIO)을 연속으로 증착하는 것이 바람직하다. 질화막(SIN)은 제조 공정상 내부에 수소를 다량 내포할 수 있다. 여기서, 수소확산을 목적으로 하는 질화막(SIN)은, 수소 확산 정도를 고려하여 1,000Å ~ 3,000Å의 두께로 증착한다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소 입자들이 상부에 배치될 반도체 물질로 확산되는 것을 방지할 수 있도록 1,000Å ~ 3,000Å의 두께로 증착하는 것이 바람직하다. (S310)An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the second gate electrode G2 is formed. In particular, it is preferable that the nitride film (SIN) is first deposited and then the oxide film (SIO) is continuously deposited. The nitride film (SIN) can contain a large amount of hydrogen inside the manufacturing process. Here, the nitride film (SIN) for the purpose of hydrogen diffusion is deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM considering the degree of diffusion of hydrogen. The oxide film SIO is preferably deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM in order to prevent hydrogen particles emitted from the nitride film SIN from diffusing into a semiconductor material to be disposed thereon. (S310)
중간 절연막(ILD)이 형성된 기판(SUB)을 열처리하여, 제1 반도체 층(A1)의 산소를 활성화한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S320)The substrate SUB on which the intermediate insulating film ILD is formed is heat-treated to activate oxygen in the first semiconductor layer A1. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S320)
중간 절연막(ILD)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 물질을 증착한다. 제4 마스크 공정으로 소스-드레인 물질을 패턴하여, 제1 게이트 전극(G1) 및 제2 드레인 전극(D2)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)에 대응되도록 배치되고, 제2 드레인 전극(D2)은 제2 게이트 전극(G2)에 대응되도록 배치한다. (S400)A source-drain material is deposited on the entire surface of the substrate SUB on which the intermediate insulating film ILD is formed. The source-drain material is patterned by a fourth mask process to form a first gate electrode G1 and a second drain electrode D2. The first gate electrode G1 is arranged to correspond to the first semiconductor layer A1 and the second drain electrode D2 is arranged to correspond to the second gate electrode G2. (S400)
제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입하여 소스 영역(SA) 및 드레인 영역(DA)을 포함하는 도핑 영역을 정의한다. 도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 C-MOS에 따라 약간씩 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역(HDD)을 먼저 형성하고 난 후, 저 농도 도핑 영역(LDD)을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고동도 도핑 영역(HDD)을 정의 할 수 있다. 포토레지스트를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역(HDD)과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 잘 알려져 있는 내용으로서, 편의상 도면으로 나타내지는 않았다. (S410)Using the first gate electrode G1 as a mask, impurities are implanted into the first semiconductor layer A1 arranged at the bottom to define a doped region including the source region SA and the drain region DA. The definition process of the doped region may be slightly different depending on P-MOS, N-MOS or C-MOS. For example, in the case of an N-MOS type thin film transistor, a low concentration doped region (LDD) can be formed later after forming a high concentration doped region (HDD) first. A high degree of doping region (HDD) can be defined by using a photoresist pattern of the first gate electrode G1 having a size larger than that of the first gate electrode G1. The photoresist is removed and a lightly doped region LDD can be defined between the heavily doped region HDD and the first gate electrode G1 using the first gate electrode G1 as a mask. The dopant doping region is well known and is not shown in the drawings for convenience. (S410)
중간 절연막(ILD) 위에 특히, 산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나를 포함한다. 제6 마스크 공정으로 산화물 반도체 물질을 패턴하여 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치한다. (S500)An oxide semiconductor material is deposited on the intermediate insulating film (ILD), particularly on the oxide film (SIO). The oxide semiconductor material includes at least one of indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), and indium zinc oxide (IZO). And the oxide semiconductor material is patterned by a sixth mask process to form the second semiconductor layer A2. The second semiconductor layer A2 is disposed so as to overlap with the second gate electrode G2. (S500)
제2 반도체 층(A2)이 형성된 기판(SUB)을 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수소화 처리를 수행함과 동시에, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)의 열처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S510)The substrate SUB on which the second semiconductor layer A2 is formed is heat treated to perform the hydrogenation of the first semiconductor layer A1 including the polycrystalline silicon and the second semiconductor layer A2 including the oxide semiconductor material, Is performed. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S510)
제2 반도체 층(A2)이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 증착한다. (S520)A protective film PAS is deposited on the entire surface of the substrate SUB on which the second semiconductor layer A2 is formed. (S520)
제6 마스크 공정으로 보호막(PAS), 중간 절연막(ILD) 및 게이트 절연막(GI)을 패턴하여, 제1 반도체 층(A1)의 일측부를 노출하는 소스 콘택홀(SH)과 타측부를 노출하는 드레인 콘택홀(DH)을 형성한다. (S600)A source contact hole SH for exposing one side of the first semiconductor layer A1 and a source contact hole SH for exposing the other side are formed by patterning the protective film PAS, the intermediate insulating film ILD and the gate insulating film GI by a sixth mask process, Thereby forming a contact hole DH. (S600)
보호막(PAS) 위에 소스-드레인 금속을 증착한다. 제7 마스크 공정으로 소스-드레인 금속을 패턴하여, 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제2 소스 전극(S2)을 형성한다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 제1 반도체 층(A1)의 일측변과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 제1 반도체 층(A1)의 타측변과 접촉한다. 제2 소스 전극(S2)은 드레인 콘택홀(DH)을 통해 제2 반도체 층(A2)에 접촉한다. (S700)A source-drain metal is deposited over the passivation layer (PAS). A source-drain metal is patterned by a seventh mask process to form a first source electrode S1, a first drain electrode D1 and a second source electrode S2. The first source electrode S1 is in contact with one side of the first semiconductor layer A1 through the source contact hole SH. The first drain electrode D1 is in contact with the other side of the first semiconductor layer A1 through the drain contact hole DH. The second source electrode S2 contacts the second semiconductor layer A2 through the drain contact hole DH. (S700)
제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제2 소스 전극(S2)이 형성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 증착하고 제8 마스크 공정으로 비어홀(VIA)을 형성한다. (S800)A planarization film PAC is deposited on the entire surface of the substrate SUB on which the first source electrode S1, the first drain electrode D1 and the second source electrode S2 are formed and the via hole VIA is formed by the eighth mask process . (S800)
보호막(PAS)이 형성된 기판(SUB) 위에 화소 전극 물질을 증착하고 제9 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 비어홀(VIA)을 통해 제1 드레인 전극(D1)에 연결된다. (S900)A pixel electrode material is deposited on a substrate SUB on which a passivation film PAS is formed and a pixel electrode PXL is formed by patterning in a ninth mask process. The pixel electrode PXL is connected to the first drain electrode D1 through the via hole VIA. (S900)
이상과 같이, 본 발명의 제3 실시 예에 따른 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조한다.As described above, a thin film transistor substrate for a flat panel display including different types of thin film transistors according to the third embodiment of the present invention is manufactured.
<제4 실시 예><Fourth Embodiment>
도 14 및 도 15를 참조하여 본 발명의 제4 실시 예에 대하여 설명한다. 도 14는 본 발명의 제4 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타낸 평면도이다. 본 발명의 제4 실시 예는 전술한 제1 실시 예의 박막 트랜지스터 기판을 액티브 매트릭스 유기발광 다이오드 표시장치에 적용하면서 유연한 폴리이미드 기판을 사용하였다. 하기에서는 전술한 제1 실시 예와 동일한 구성에 대해 간략히 설명하기로 한다.A fourth embodiment of the present invention will be described with reference to Figs. 14 and 15. Fig. 14 is a plan view showing a structure of an active matrix organic light emitting diode display device including different types of thin film transistors according to a fourth embodiment of the present invention. The fourth embodiment of the present invention uses a flexible polyimide substrate while applying the thin film transistor substrate of the first embodiment to an active matrix organic light emitting diode display. In the following, the same configuration as that of the first embodiment described above will be briefly described.
도 14를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 제2 박막 트랜지스터(T2), 제2 박막 트랜지스터(T2)와 연결된 제1 박막 트랜지스터(T1), 제1 박막 트랜지스터(T1)에 접속된 화소 전극(PXL)를 포함한다.Referring to FIG. 14, the active matrix organic light emitting diode display device includes a second thin film transistor T2, a first thin film transistor T1 connected to the second thin film transistor T2, a first thin film transistor T1 connected to the first thin film transistor T1, Electrode PXL.
기판(SUB)은 폴리이미드(polyimide)으로 형성된다. 폴리이미드는 고분자 물질로 유연성을 가져 플렉서블(flexible) 표시장치의 기판으로 많이 사용된다. 폴리이미드 기판 상에 배리어(barrier)가 선택적으로 형성될 수도 있다. 배리어(barrier)는 질화막(SIN) 또는 산화막(SIO)으로 형성되며, 폴리이미드 기판에서 발생하는 수분 등을 차단하는 역할을 한다.The substrate SUB is formed of polyimide. Polyimide has flexibility as a polymer material and is widely used as a substrate of a flexible display device. A barrier may optionally be formed on the polyimide substrate. The barrier is formed of a nitride film (SIN) or an oxide film (SIO), and functions to block moisture generated in the polyimide substrate.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 증착되어 있다. 경우에 따라서, 버퍼 층(BUF)은 생략될 수도 있다. 또는, 버퍼 층(BUF)은 복수 개의 박막이 증착된 구조를 가질 수도 있다. 또한, 버퍼 층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층(LS)을 더 구비한다. A buffer layer (BUF) is deposited on the entire surface of the substrate (SUB). Optionally, the buffer layer BUF may be omitted. Alternatively, the buffer layer BUF may have a structure in which a plurality of thin films are deposited. In addition, a light-shielding layer LS is additionally provided only to a necessary portion between the buffer layer BUF and the substrate SUB.
버퍼 층(BUF) 위에는 제1 반도체 층(A1)이 형성된다. 제1 반도체 층(A1)은 제1 박막 트랜지스터(T1)의 채널 영역(CH)을 포함한다. 제1 박막 트랜지스터(T1)가 구동 소자용 박막 트랜지스터인 경우, 고속 구동 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, P-MOS 혹은 N-MOS 형의 박막 트랜지스터를 이용하거나, 이 두 개를 모두 포함하는 C-MOS 형의 박막 트랜지스터를 구비할 수 있다. P-MOS, N-MOS 및/또는 C-MOS 형의 박막 트랜지스터들은 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 도시하지 않았지만, 제1 반도체 층(A1)은 불순물을 주입하여 소스 영역(SA)과 드레인 영역(DA)을 포함하는 도핑 영역을 정의되고, 이들 외의 채널 영역(CH)을 포함한다. 소스 영역(SA)과 드레인 영역(DA)은 각각 고 농도 도핑 영역(HDD)과 저 농도 도핑 영역(LDD)을 포함한다. A first semiconductor layer A1 is formed on the buffer layer BUF. The first semiconductor layer A1 includes the channel region CH of the first thin film transistor T1. When the first thin film transistor T1 is a thin film transistor for a driving element, it is preferable that the first thin film transistor T1 has a characteristic suitable for performing a high speed driving process. For example, a P-MOS or N-MOS type thin film transistor may be used, or a C-MOS type thin film transistor including both of them may be provided. The P-MOS, N-MOS and / or C-MOS type thin film transistors preferably include a polycrystalline semiconductor material such as poly-silicon. Further, it is preferable that the first thin film transistor T1 has a top-gate structure. Although not shown, the first semiconductor layer A1 is doped with impurities to define a doped region including a source region SA and a drain region DA, and includes the other channel region CH. The source region SA and the drain region DA each include a high concentration doping region HDD and a low concentration doping region LDD.
제1 반도체 층(A1)이 형성된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å ~ 4,000Å 정도의 두께를 갖는 것이 바람직하다. A gate insulating film GI is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed. The gate insulating film GI is preferably formed of silicon oxide (SiOx). In the case of the gate insulating film GI, it is preferable that the thickness of the gate insulating film GI is about 1,000 Å to 4,000 Å in consideration of the stability and characteristics of the device.
게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 형성된다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중앙부와 중첩하도록 배치한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)를 형성할 부분에 배치한다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.A first gate electrode G1 and a second gate electrode G2 are formed on the gate insulating film GI. The first gate electrode G1 is disposed so as to overlap the central portion of the first semiconductor layer A1. The second gate electrode G2 is disposed at a portion where the second thin film transistor T2 is to be formed. Since the first gate electrode G1 and the second gate electrode G2 are formed of the same material and the same material on the same layer, the manufacturing process can be simplified.
제1 및 제2 게이트 전극들(G1, G2)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 증착되어 있다. 특히, 중간 절연막(ILD)은, 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 순차적으로 증착된 이중층 이상의 구조를 갖는 것이 바람직하다. 여기서는, 편의상 최소한의 구성 요소로서, 질화막(SIN) 위에 산화막(SIO)이 증착된 이중층 구조로 설명한다.An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the first and second gate electrodes G1 and G2 are formed. Particularly, it is preferable that the intermediate insulating film ILD has a structure of a bilayer or more layer in which a nitride film (SIN) containing silicon nitride (SiNx) and an oxide film (SIO) containing silicon oxide (SiOx) are sequentially deposited. Here, as a minimum component for the sake of convenience, a bilayer structure in which an oxide film (SIO) is deposited on the nitride film (SIN) will be described.
질화막(SIN)은, 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1)을 수소화 처리를 수행하기 위해 증착한다. 반면에 산화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 박막 트랜지스터(T2)의 반도체 물질로 너무 많이 확산되는 것을 방지하기 위해 증착한다.The nitride film (SIN) diffuses the hydrogen contained therein through a subsequent heat treatment process to deposit the first semiconductor layer (A1) including the polycrystalline silicon for hydrogenation treatment. On the other hand, the oxide film SIO is deposited to prevent hydrogen emitted from the nitride film SIN from being excessively diffused into the semiconductor material of the second thin film transistor T2 by a subsequent heat treatment process.
기판(SUB) 위에, 소스-드레인 전극들이 형성되어 있다. 중간 절연막(ILD) 상부 표면에는, 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 제2 박막 트랜지스터(T2) 영역에 배치된다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 추후 형성될 제2 반도체 층(A2) 영역을 기준으로 일정 거리 이격하여 배치된다. On the substrate SUB, source-drain electrodes are formed. On the upper surface of the ILD, a second source electrode S2 and a second drain electrode D2 are arranged in the second thin film transistor T2 region. The second source electrode S2 and the second drain electrode D2 are spaced apart from each other by a predetermined distance with reference to a region of the second semiconductor layer A2 to be formed later.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체 층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체 층(A1)의 타측부인 드레인 영역(DA)을 노출한다.The first source electrode S1 and the first drain electrode D1 are arranged to face the first gate electrode G1 with a predetermined distance therebetween. The first source electrode S1 is connected to the source region SA which is one side of the first semiconductor layer A1 exposed through the source contact hole SH. The source contact hole SH exposes the source region SA which is one side of the first semiconductor layer A1 through the intermediate insulating film ILD and the gate insulating film GI. The first drain electrode D1 is connected to the drain region DA which is the other side of the first semiconductor layer A1 exposed through the drain contact hole DH. The drain contact hole DH exposes the drain region DA which is the other side of the first semiconductor layer A1 through the intermediate insulating film ILD and the gate insulating film GI.
제2 소스 전극(S2)과 제2 드레인 전극(D2) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체 층(A2)이 형성된다. 제2 반도체 층(A2)은 제2 박막 트랜지스터(T2)의 채널 영역을 포함한다. 제2 박막 트랜지스터(T2)가 표시 소자용 박막 트랜지스터인 경우, 표시 기능 처리를 수행하는 데 적합한 특성을 갖는 것이 바람직하다. 예를 들어, 산화물 반도체 물질을 포함하는 것이 바람직하다. 산화물 반도체 물질을 포함하는 경우, 소자의 안정성을 좀 더 효과적으로 확보할 수 있는 바텀-게이트 (Bottom-Gate) 구조를 갖는 것이 바람직하다.A second semiconductor layer A2 overlapping the second gate electrode G2 is formed on the second source electrode S2 and the second drain electrode D2. The second semiconductor layer A2 includes the channel region of the second thin film transistor T2. When the second thin film transistor T2 is a thin film transistor for a display element, it is preferable that the second thin film transistor T2 has characteristics suitable for performing display function processing. For example, it is preferable to include an oxide semiconductor material. When an oxide semiconductor material is included, it is preferable to have a bottom-gate structure which can secure the stability of the device more effectively.
따라서, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체 층(A2)의 일측부와 타측부의 상부 표면과 직접 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 일측부 하부 표면과 직접 접촉하도록 배치된다. 제2 드레인 전극(D2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체 층(A2)의 타측부 하부 표면과 직접 접촉하도록 배치된다.Thus, the second source electrode S2 and the second drain electrode D2 are disposed in direct contact with the upper surface of the one side portion and the other side portion of the second semiconductor layer A2, respectively, and spaced apart from each other by a certain distance. The second source electrode S2 is disposed in direct contact with the upper surface of the intermediate insulating film ILD and the lower surface of one side of the second semiconductor layer A2. And the second drain electrode D2 is disposed in direct contact with the upper surface of the intermediate insulating film ILD and the lower surface of the other side of the second semiconductor layer A2.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 형성된 기판(SUB)의 전체 표면 위에는 보호막(PAS)이 증착되어 있다. 보호막(PAS)이 형성된 기판(SUB) 위에 화소 전극(PXL)이 배치된다. 화소 전극(PXL)은 보호막(PAS)을 관통하는 비어홀(VIA)을 통해 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)과 연결된다. 또한, 보호막(PAS) 위에 메탈 배선(ML)이 배치되어 제1 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결된다.A protective film PAS is deposited on the entire surface of the substrate SUB on which the first thin film transistor T1 and the second thin film transistor T2 are formed. A pixel electrode PXL is disposed on a substrate SUB on which a protective film PAS is formed. The pixel electrode PXL is connected to the second drain electrode D2 of the second thin film transistor T2 through a via hole VIA passing through the passivation film PAS. A metal wiring ML is disposed on the passivation film PAS and connected to the drain electrode D1 of the first thin film transistor T1.
이와 같이, 본 발명의 제4 실시 예에 의한 평판 표시장치용 박막 트랜지스터 기판은, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)를 구성하는 제1 게이트 전극(G1)과 제2 박막 트랜지스터(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성된, 게이트 공통층(Gate on Shared Layer) 구조를 갖는다.As described above, in the TFT array substrate for a flat panel display according to the fourth embodiment of the present invention, the first thin film transistor T1 including a polycrystalline semiconductor material and the second thin film transistor T2 including an oxide semiconductor material are the same And has a structure formed on the substrate SUB. Particularly, the first gate electrode G1 constituting the first thin film transistor T1 and the second gate electrode G2 constituting the second thin film transistor T2 are formed in the same layer with the same material, Gate on Shared Layer) structure.
제1 박막 트랜지스터(T1)의 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 박막 트랜지스터(T2)의 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체 층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체 층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체 물질이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다.The first semiconductor layer A1 including the polycrystalline semiconductor material of the first thin film transistor T1 is disposed under the first gate electrode G1 and the second semiconductor layer A1 including the second semiconductor thin film transistor T2 including the oxide semiconductor material The semiconductor layer A2 is disposed above the second gate electrode G2. Therefore, after the first semiconductor layer (A1) formed at a relatively high temperature is formed first and then the second semiconductor layer (A2) formed at a relatively low temperature is formed later, the oxide semiconductor material is exposed to a high temperature state And the like.
또한, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)을 열처리하는 과정에서 다결정 반도체 물질을 포함하는 제1 반도체 층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 증착된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소가, 후속 열처리 공정에 의해 제1 반도체 층(A1)으로 확산되어 수소 처리가 산화물 반도체 물질의 열처리 공정에서 동시에 수행되는 구조를 갖는다. 한편, 제2 반도체 층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다.In addition, the first semiconductor layer A1 including the polycrystalline semiconductor material may be simultaneously subjected to the hydrogen treatment during the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. For this purpose, the intermediate insulating film ILD has a structure in which a nitride film SIN is formed on the lower side and an oxide film SIO is deposited on the upper side. The hydrogen contained in the nitride film (SIN) is diffused into the first semiconductor layer (A1) by the subsequent heat treatment process, and the hydrogen treatment is performed simultaneously in the heat treatment process of the oxide semiconductor material. On the other hand, when the hydrogen contained in the nitride film SIN is excessively diffused into the second semiconductor layer A2 including the oxide semiconductor material by the oxide film SIO deposited on the nitride film SIN under the second semiconductor layer A2, And the like.
이하, 도 15를 참조하여 본 발명의 제4 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 15는 본 발명의 제4 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 순서도이다.Hereinafter, a method of manufacturing a thin film transistor substrate for a flat panel display including different types of thin film transistors according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 15 is a flowchart illustrating a process of manufacturing a thin film transistor substrate for a flat panel display device including different types of thin film transistors according to a fourth embodiment of the present invention.
폴리이미드 기판(SUB) 위에 차광물질을 증착하고 제1 마스크 공정으로 패턴하여 차광층(LS)을 형성한다. 차광층(LS)은 필요한 부분에 선택적으로 형성할 수 있다. (S100)A light shielding material (LS) is formed by depositing a light shielding material on the polyimide substrate (SUB) and patterning it by a first mask process. The light-shielding layer LS can be selectively formed at a necessary portion. (S100)
차광층(LS)이 형성된 기판(SUB) 위에 버퍼 층(BUF)을 증착한다. (S110)The buffer layer BUF is deposited on the substrate SUB on which the light shielding layer LS is formed. (S110)
버퍼 층(BUF) 위에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소한 후 결정화를 수행하여 다결정 실리콘(poly-silicon)으로 만든다. 다결정 실리콘 물질에 불순물을 도핑한다. 다결정 실리콘 물질을 제2 마스크 공정으로 패턴하여 제1 반도체 층(A1)을 형성한다. (S200)An amorphous silicon (a-Si) material is deposited on the buffer layer (BUF), dehydrogenated, and then crystallized to form poly-silicon. The polycrystalline silicon material is doped with impurities. The polysilicon material is patterned by a second mask process to form the first semiconductor layer A1. (S200)
제1 반도체 층(A1)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 증착 공정에서 수소를 포함하지 않는, 산화 실리콘으로 형성하는 것이 바람직하다. 게이트 절연막(GI)의 두께는 1,000Å ~ 1,500Å의 두께로 증착하는 것이 바람직하다. (S210)An insulating material such as silicon oxide is deposited on the entire surface of the substrate SUB on which the first semiconductor layer A1 is formed to form the gate insulating film GI. The gate insulating film (GI) is preferably formed of silicon oxide that does not contain hydrogen in the vapor deposition process. The thickness of the gate insulating layer GI is preferably in the range of 1,000 ANGSTROM to 1,500 ANGSTROM. (S210)
게이트 절연막(GI) 상부에 게이트 금속 물질을 증착하고, 제3 마스크 공정으로 패턴하여 게이트 전극을 형성한다. 특히, 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동시에 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1)의 중심부와 중첩하도록 배치한다. 제2 게이트 전극(G2)은 제2 박막 트랜지스터(T2)가 형성될 위치에 배치한다. (S300)A gate metal material is deposited on the gate insulating film GI, and a gate electrode is formed by patterning in a third mask process. In particular, the first gate electrode G1 and the second gate electrode G2 are formed at the same time. The first gate electrode G1 is arranged so as to overlap the central portion of the first semiconductor layer A1. The second gate electrode G2 is disposed at a position where the second thin film transistor T2 is to be formed. (S300)
제1 게이트 전극(G1)을 마스크로 하여, 하부에 배치된 제1 반도체 층(A1)에 불순물을 주입하여 소스 영역(SA) 및 드레인 영역(DA)을 포함하는 도핑 영역을 정의한다. 도핑 영역의 정의 과정은 P-MOS, N-MOS 또는 C-MOS에 따라 약간씩 상이할 수 있다. 예를 들어, N-MOS 형 박막 트랜지스터의 경우, 고 농도 도핑 영역(HDD)을 먼저 형성하고 난 후, 저 농도 도핑 영역(LDD)을 나중에 형성할 수 있다. 제1 게이트 전극(G1)보다 좀 더 큰 크기를 갖는 제1 게이트 전극(G1)의 포토레지스트 패턴을 이용하여 고동도 도핑 영역(HDD)을 정의 할 수 있다. 포토레지스트를 제거하고 제1 게이트 전극(G1)을 마스크로 하여, 고농도 도핑 영역(HDD)과 제1 게이트 전극(G1) 사이에, 저농도 도핑 영역(LDD)을 정의할 수 있다. 불순물 도핑 영역에 대해서는 잘 알려져 있는 내용으로서, 편의상 도면으로 나타내지는 않았다. (S310)Using the first gate electrode G1 as a mask, impurities are implanted into the first semiconductor layer A1 arranged at the bottom to define a doped region including the source region SA and the drain region DA. The definition process of the doped region may be slightly different depending on P-MOS, N-MOS or C-MOS. For example, in the case of an N-MOS type thin film transistor, a low concentration doped region (LDD) can be formed later after forming a high concentration doped region (HDD) first. A high degree of doping region (HDD) can be defined by using a photoresist pattern of the first gate electrode G1 having a size larger than that of the first gate electrode G1. The photoresist is removed and a lightly doped region LDD can be defined between the heavily doped region HDD and the first gate electrode G1 using the first gate electrode G1 as a mask. The dopant doping region is well known and is not shown in the drawings for convenience. (S310)
제1 및 제2 게이트 전극들(G1, G2)이 형성된 기판(SUB) 전체 표면 위에 중간 절연막(ILD)을 증착한다. 특히, 질화막(SIN)을 먼저 증착한 후, 산화막(SIO)을 연속으로 증착하는 것이 바람직하다. 질화막(SIN)은 제조 공정상 내부에 수소를 다량 내포할 수 있다. 여기서, 수소확산을 목적으로 하는 질화막(SIN)은, 수소 확산 정도를 고려하여 1,000Å ~ 3,000Å의 두께로 증착한다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소 입자들이 상부에 배치될 반도체 물질로 확산되는 것을 방지할 수 있도록 1,000Å ~ 3,000Å의 두께로 증착하는 것이 바람직하다. 필요한 경우, 질화막(SIN)은 산화막(SIO)보다 얇은 것이 바람직하다. (S320)An intermediate insulating film ILD is deposited on the entire surface of the substrate SUB on which the first and second gate electrodes G1 and G2 are formed. In particular, it is preferable that the nitride film (SIN) is first deposited and then the oxide film (SIO) is continuously deposited. The nitride film (SIN) can contain a large amount of hydrogen inside the manufacturing process. Here, the nitride film (SIN) for the purpose of hydrogen diffusion is deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM considering the degree of diffusion of hydrogen. The oxide film SIO is preferably deposited to a thickness of 1,000 ANGSTROM to 3,000 ANGSTROM in order to prevent hydrogen particles emitted from the nitride film SIN from diffusing into a semiconductor material to be disposed thereon. If necessary, the nitride film (SIN) is preferably thinner than the oxide film (SIO). (S320)
제4 마스크 공정으로 중간 절연막(ILD)을 패턴하여, 제1 반도체 층(A1)의 일측부를 노출하는 소스 콘택홀(SH)과 타측부를 노출하는 드레인 콘택홀(DH)을 형성한다. 이는 이후에 형성될 소스-드레인 전극을 제1 반도체 층(A1)과 연결하기 위한 것이다. (S400)An intermediate insulating film ILD is patterned by a fourth mask process to form a source contact hole SH exposing one side of the first semiconductor layer A1 and a drain contact hole DH exposing the other side. This is for connecting the source-drain electrode to be formed later with the first semiconductor layer A1. (S400)
중간 절연막(ILD) 위에 소스-드레인 물질을 증착한다. 여기서, 소스-드레인 물질은 ITO와 같은 투명금속산화물일 수 있다. 제5 마스크 공정으로 소스-드레인 물질을 패턴하여, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 형성한다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해, 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 제1 반도체 층(A1)에 접촉한다. (S500)A source-drain material is deposited over the intermediate dielectric (ILD). Here, the source-drain material may be a transparent metal oxide such as ITO. The source-drain material is patterned by a fifth mask process to form a first source electrode S1, a first drain electrode D1, a second source electrode S2, and a second drain electrode D2. The first source electrode S1 is in contact with the first semiconductor layer A1 through the source contact hole SH and the first drain electrode D1 is in contact with the first semiconductor layer A1 through the drain contact hole DH. (S500)
제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성된 기판(SUB)을 열처리하여, 다결정 실리콘을 포함하는 제1 반도체 층(A1)의 수소화 처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S510)The substrate SUB on which the first source electrode S1, the first drain electrode D1, the second source electrode S2 and the second drain electrode D2 are formed is heat-treated to form a first semiconductor layer (A1). ≪ / RTI > The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S510)
중간 절연막(ILD) 위에 특히, 산화막(SIO) 위에 산화물 반도체 물질을 증착한다. 산화물 반도체 물질은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO) 중 적어도 어느 하나를 포함한다. 제6 마스크 공정으로 산화물 반도체 물질을 패턴하여 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치한다. (S600)An oxide semiconductor material is deposited on the intermediate insulating film (ILD), particularly on the oxide film (SIO). The oxide semiconductor material includes at least one of indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), and indium zinc oxide (IZO). And the oxide semiconductor material is patterned by a sixth mask process to form the second semiconductor layer A2. The second semiconductor layer A2 is disposed so as to overlap with the second gate electrode G2. (S600)
제2 반도체 층(A2)이 형성된 기판(SUB)을 열처리하여, 산화물 반도체 물질을 포함하는 제2 반도체 층(A2)의 열처리를 수행한다. 열처리 공정은, 350℃ 내지 380℃의 온도 상태에서 수행한다. (S610)The substrate SUB on which the second semiconductor layer A2 is formed is heat-treated to perform the heat treatment of the second semiconductor layer A2 including the oxide semiconductor material. The heat treatment process is performed at a temperature of 350 to 380 占 폚. (S610)
제2 반도체 층(A2)이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 증착증착증착7 마스크 공정으로 비어홀(VIA)을 형성한다. (S700)A via hole (VIA) is formed by a
보호막(PAS)이 형성된 기판(SUB) 위에 화소 전극 물질을 증착하고 제8 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 비어홀(VIA)을 통해 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)에 접촉한다. (S800)A pixel electrode material is deposited on a substrate SUB having a protective film PAS formed thereon and patterned by an eighth mask process to form a pixel electrode PXL. The pixel electrode PXL contacts the second drain electrode D2 of the second thin film transistor T2 through the via hole VIA. (S800)
이상과 같이, 본 발명의 제4 실시 예에 따른 서로 다른 유형의 박막 트랜지스터들을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제조한다. As described above, a thin film transistor substrate for a flat panel display including different types of thin film transistors according to the fourth embodiment of the present invention is manufactured.
<제1 응용 예>≪ First application example >
지금까지 설명한 서로 다른 박막 트랜지스터들을 구비한 박막 트랜지스터 기판은, 다양한 평판 표시장치에 응용될 수 있다. 본 발명에서 제시한 바와 같이, 서로 다른 특징을 갖는 박막 트랜지스터들을 하나의 기판에 형성한 경우에 얻을 수 있는 장점은 다양하다. 이하, 도 16을 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 사용한 표시장치에서 어떠한 특징이 있으며, 어떠한 장점을 기대할 수 있는지 상세히 설명한다. 도 16은 본 발명의 응용예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이다.The thin film transistor substrate having the thin film transistors described above can be applied to various flat panel display devices. As described in the present invention, various advantages can be obtained when the thin film transistors having different characteristics are formed on one substrate. Hereinafter, with reference to FIG. 16, a description will be given in detail of what features and advantages can be expected in a display device using the thin film transistor substrate according to the present invention. 16 is a block diagram schematically showing a configuration of a display device according to an application example of the present invention.
제1 및 제2 박막 트랜지스터들(T1, T2) 하나 이상은 표시패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 박막 트랜지스터일 수 있다. 유기발광 다이오드 표시장치의 경우에, 제2 박막 트랜지스터(T2)는 화소의 스위치 소자로 적용되고, 제1 박막 트랜지스터(T1)는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 제1 및 제2 박막 트랜지스터(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.One or more of the first and second thin film transistors T1 and T2 may be a thin film transistor formed in each of the pixels of the
모바일 기기나 웨어러블 기기에서 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우에, 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 휘도가 데이터 업데이트 주기로 휘도가 깜빡이는 플리커 현상이 보일 수 있다. 본 발명의 제1 및 제2 박막 트랜지스터(T1, T2)를 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.In order to reduce power consumption in a mobile device or a wearable device, a low-speed driving method of lowering a frame rate has been attempted. In this case, the frame frequency can be lowered in an image in which the update period of a still image or data is slow. However, if the frame rate is lowered, a flicker phenomenon may occur in which the luminance is flashed each time the data voltage is changed, or the voltage discharge time of the pixel is prolonged and the luminance flickers in the data update period. When the first and second thin film transistors T1 and T2 of the present invention are applied to pixels, the flicker problem at low speed driving can be solved.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 박막 트랜지스터의 누설 전류양이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터(STG)의 전압과 구동 박막 트랜지스터의 게이트-소스 간 저압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트 전극의 전압 강하를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.As the data update period becomes longer at the time of low speed driving, the leakage current amount of the switch thin film transistor becomes large. The leakage current of the switch thin film transistor causes the voltage of the storage capacitor (STG) and the low voltage between the gate and the source of the drive thin film transistor to drop. The present invention can be applied to a thin film transistor of a pixel as a second thin film transistor which is an oxide transistor. Since the oxide transistor has a low off-current, the voltage drop of the gate electrode of the storage capacitor and the driving thin film transistor can be prevented. Therefore, the present invention can prevent flicker in low-speed driving.
폴리 실리콘 트랜지스터인 제1 박막 트랜지스터를 화소의 구동 박막 트랜지스터로 적용하면 전자의 이동도가 높기 때문에 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터(T2)를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.When the first thin film transistor, which is a polysilicon transistor, is applied to a driving thin film transistor of a pixel, the amount of current supplied to the organic light emitting diode can be increased because of high mobility of electrons. Accordingly, the second thin film transistor T2 is applied to the switching element of the pixel and the first thin film transistor T1 is applied to the driving element of the pixel, thereby reducing the power consumption and preventing the deterioration of image quality.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이 때의 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.The present invention is effective for application to a mobile device or a wearable device because it can prevent degradation in image quality when a low-speed driving method is applied to reduce power consumption. For example, a portable electronic watch can update data on the display screen in 1-second increments to reduce power consumption. The frame frequency at this time is 1 Hz. The present invention can realize excellent picture quality without flicker even by using a driving frequency close to 1 Hz or a still image. The present invention significantly reduces the frame rate of a still image on a standby screen of a mobile device or a wearable device, thereby greatly reducing power consumption without deteriorating picture quality. As a result, the present invention improves the image quality of a mobile device or a wearable device and lengthens battery life, thereby enhancing portability. The present invention can significantly reduce the power consumption without lowering the picture quality even in an e-book with a very long data updating period.
제1 및 제2 박막 트랜지스터들(T1, T2) 중 하나 이상은 구동회로 예를 들면, 도 16에서 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 이 구동 회로는 화소에 데이터를 기입한다. 또한, 제1 및 제2 박막 트랜지스터들(T1, T2) 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 게이트 배선(GL)으로 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 배선들(GL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 16과 같이 화소 어레이와 함께 박막 트랜지스터 기판 상에 직접 형성할 수 있다. 멀티플렉서(210)와 게이트 구동부(300)는 도 5와 같이 비 표시 영역(NA)에 배치되고, 화소 어레이는 표시 영역(AA)에 배치된다.One or more of the first and second thin film transistors T1 and T2 may be incorporated in at least one of a driving circuit, for example, a
본 발명의 표시장치는 박막 트랜지스터를 이용한 능동형 표시장치 예를 들면, 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치 등 박막 트랜지스터가 필요한 어떠한 표시장치에도 적용될 수 있다. 이하, 도면들을 더 참조하여, 본 발명에 의한 박막 트랜지스터 기판을 적용한 표시장치의 응용 예들에 대해서 설명한다.The display device of the present invention can be applied to an active display device using a thin film transistor, for example, a liquid crystal display device, an organic light emitting diode display device, an electrophoretic display device, or any display device requiring a thin film transistor. Hereinafter, with reference to the drawings, application examples of a display apparatus to which the thin film transistor substrate according to the present invention is applied will be described.
<제2 응용 예>≪ Second application example >
도 17은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 18은 도 17에 도시한 박막 트랜지스터 기판을 절취선 Ⅶ-Ⅶ' 선을 따라 자른 단면도이다.17 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display, which is a kind of horizontal electric field type according to a second application example of the present invention. FIG. 18 is a cross-sectional view of the thin film transistor substrate shown in FIG. 17 taken along a perforated line VII-VII '.
도 17 및 도 18에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.The thin film transistor substrate having the metal oxide semiconductor layer shown in FIGS. 17 and 18 has a gate wiring GL and a data wiring DL intersecting each other with a gate insulating film GI interposed therebetween on a lower substrate SUB, And a thin film transistor (T) formed on the substrate. A pixel region is defined by the intersection structure of the gate line GL and the data line DL.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 구비하는 반도체 층(A)을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D opposed to the source electrode S, And a semiconductor layer A which overlaps the gate electrode G on the insulating film GI and has a channel region between the source electrode S and the drain electrode D. [
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.At one end of the gate line GL, a gate pad GP for receiving a gate signal from the outside is disposed. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating film GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 passing through the first protective film PA1 and the second protective film PA2. On one side of the data line DL, a data pad DP for receiving a pixel signal from the outside is disposed. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the first protective film PA1 and the second protective film PA2.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 배치되는 부분을 제외한, 기판(SUB) 전체 표면에 배치된 모양을 가질 수 있다. 즉, 데이터 배선(DL)의 상층부를 덮는 형태를 가져, 공통 전극(COM)이 데이터 배선(DL)을 차폐하는 기능을 할 수도 있다.And a pixel electrode PXL and a common electrode COM disposed in the pixel region with a second protective film PA2 interposed therebetween to form a fringe field. The common electrode COM can be connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL. Alternatively, the common electrode COM may have a shape arranged on the entire surface of the substrate SUB except for a portion where the drain contact hole DH is disposed. In other words, it covers the upper portion of the data line DL, and the common electrode COM may function to shield the data line DL.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 배치하고, 화소 전극(PXL)을 최상위층에 배치하는 것이 바람직하다.The position and shape of the common electrode COM and the pixel electrode PXL may have various shapes according to the design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that varies from time to time is applied to the pixel electrode PXL according to the video data to be implemented. Therefore, parasitic capacitance may occur between the data line DL and the pixel electrode PXL. It is preferable that the common electrode COM is arranged first and the pixel electrode PXL is arranged on the uppermost layer since this parasitic capacitance causes a problem in image quality.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적층하여 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 하지만 이에 국한하는 것은 아니며, 경우에 따라 화소 전극(PXL)을 먼저 배치하고, 공통 전극(COM)을 최 상위층에 배치할 수도 있다.That is, the organic material having a low dielectric constant is thickly deposited on the first protective film PA1 covering the data line DL and the thin film transistor T to form the planarization film PAC, and then the common electrode COM is formed. After the second protective film PA2 covering the common electrode COM is formed, the pixel electrode PXL overlapping the common electrode COM is formed on the second protective film PA2. In this structure, the pixel electrode PXL is separated from the data line DL by the first protective film PA1, the planarization film PAC, and the second protective film PA2, so that the data line DL and the pixel electrode PXL, The parasitic capacitance can be reduced. However, the present invention is not limited thereto. In some cases, the pixel electrode PXL may be arranged first, and the common electrode COM may be arranged on the uppermost layer.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖는다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM has a rectangular shape corresponding to the shape of the pixel region, and the pixel electrode PXL has a plurality of line segments. In particular, the pixel electrode PXL has a structure in which the pixel electrode PXL is vertically overlapped with the common electrode COM via the second protective film PA2. Thus, a fringe field is formed between the pixel electrode PXL and the common electrode COM. By the fringe field type electric field, the liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate are rotated by dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.
본 발명의 제2 응용 예를 설명하는 도 17 및 18에서는, 편의상, 액정 표시장치에서 박막 트랜지스터(T)의 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 저속 구동이 필요한 경우, 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 저 소비 전력이 필요한 경우, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 또는 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로를 연결하도록 구성하여, 상호 보완할 수 있도록 구성할 수도 있다.In FIGS. 17 and 18 for explaining the second application example of the present invention, the structure of the thin film transistor T in the liquid crystal display device is schematically shown for the sake of convenience. The structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, when low-speed driving is required, a second thin film transistor T2 having an oxide semiconductor layer can be applied. When a low power consumption is required, the first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. Or the first and second thin film transistors T1 and T2 may be connected to each other so as to complement each other.
< 제3 응용 예 >≪ Third application example >
도 19는 액티브 본 발명의 제3 응용 예에 의한 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 20은 도 19에서 절취선 Ⅷ-Ⅷ'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.19 is a plan view showing the structure of a pixel in a matrix organic light emitting diode display device according to a third application example of the active present invention. 20 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into perforated lines VIII-VIII 'in FIG.
도 19 및 20을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.19 and 20, the active matrix organic light emitting diode display device includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor, an organic light emitting diode OLE connected to the driving thin film transistor DT, .
스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 배치되어 있다. 스위칭 박막 트랜지스터(ST)는, 스캔 신호에 응답하여 데이터 배선(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 보조 용량(STG)에 공급함으로써, 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는, 게이트 전압에 따라 화소의 유기발광 다이오드(OLE)에 흐르는 전류를 조절함으로써, 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동한다.The switching thin film transistor ST is arranged on the substrate SUB in a region where the gate wiring GL and the data wiring DL cross each other. The switching thin film transistor ST has a function of selecting a pixel by supplying a data voltage from the data line DL to the gate electrode DG and the storage capacitor STG of the driving thin film transistor DT in response to a scan signal . The switching thin film transistor ST includes a gate electrode SG, a semiconductor layer SA, a source electrode SS and a drain electrode SD which branch off from the gate wiring GL. The driving thin film transistor DT drives the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST by adjusting the current flowing through the organic light emitting diode OLE of the pixel according to the gate voltage.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 배선(VSS)에 연결된다.The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a source electrode DS connected to the semiconductor layer DA, the driving current wiring VDD, Electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE. An organic light emitting layer OL is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the base wiring VSS.
좀 더 상세히 살펴보기 위해 도 20을 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 적층되어 있다.20, gate electrodes SG and DG of the switching thin film transistor ST and the driving thin film transistor DT are disposed on a substrate SUB of an active matrix organic light emitting diode display device have. A gate insulating film GI covers the gate electrodes SG and DG. The semiconductor layers SA and DA are disposed in a part of the gate insulating film GI overlapping the gate electrodes SG and DG. The source electrodes SS and DS and the drain electrodes SD and DD are disposed to face the semiconductor layers SA and DA at regular intervals. The drain electrode SD of the switching thin film transistor ST is in contact with the gate electrode DG of the driving thin film transistor DT through the drain contact hole DH passing through the gate insulating film GI. A protective film PAS covering the switching thin film transistor ST and the driving thin film transistor DT having such a structure is laminated on the entire surface.
애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 게이트 배선(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기발광 층(OL)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.And a color filter CF is disposed at a portion corresponding to the region of the anode electrode ANO. It is preferable that the color filter CF has a large area as much as possible. For example, a shape overlapping many regions of the data line DL, the driving current wiring VDD and the gate wiring GL of the previous stage. Thus, the surface of the substrate on which the switching thin film transistor ST, the driving thin film transistor DT, and the color filters CF are disposed is not flat, and the steps are severe. The organic light emitting layer OL must be laminated on a flat surface so that light emission can be constantly and evenly emitted. Therefore, the planarizing film (PAC) or the overcoat layer (OC) is laminated on the entire surface of the substrate in order to flatten the surface of the substrate.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.An anode electrode ANO of the organic light emitting diode OLE is disposed on the overcoat layer OC. The anode electrode ANO is connected to the drain electrode DD of the driving thin film transistor DT through the pixel contact hole PH formed in the overcoat layer OC and the protective film PAS.
애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 배치된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)가 배치되어 있다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)이 적층되어 있다. 그리고 유기발광 층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층되어 있다. 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 20과 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.On the substrate on which the anode electrode ANO is arranged, a bank BA is formed on a region where the switching thin film transistor ST, the driving thin film transistor DT and the various wirings DL, GL and VDD are arranged to define a pixel region. (Or a bank pattern) is disposed. And the anode electrode ANO exposed by the bank BA becomes a light emitting region. An organic light emitting layer OL is laminated on the anode electrode ANO exposed by the bank BA. A cathode electrode (CAT) is sequentially formed on the organic light emitting layer (OL). In the case where the organic light emitting layer OL is made of an organic material emitting white light, a color assigned to each pixel is represented by a color filter CF positioned below. The organic light emitting diode display device having the structure as shown in FIG. 20 becomes a bottom emission display device emitting light in a downward direction.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량(혹은, 'Storage Capacitance') (STG)이 배치되어 있다. 보조 용량(STG)은 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.A storage capacitor (or 'Storage Capacitance') STG is disposed between the gate electrode DG and the anode electrode ANO of the driving thin film transistor DT. The storage capacitor STG is connected to the driving thin film transistor DT so that the voltage applied to the gate electrode DG of the driving thin film transistor DT is stably maintained by the switching thin film transistor ST.
상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해서, 박막 트랜지스터의 반도체 층을 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.By applying the thin film transistor substrate as described above, a high-quality active display device can be realized. Particularly, in order to have more excellent driving characteristics, it is preferable to form the semiconductor layer of the thin film transistor with a metal oxide semiconductor material.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.The metal oxide semiconductor material is characterized in that its characteristics are rapidly deteriorated when voltage is driven in a state exposed to light. Therefore, it is preferable that the semiconductor layer has a structure capable of blocking light emitted from the outside at the top and bottom of the semiconductor layer. In the case of the thin film transistor substrate described above, the thin film transistor preferably has a bottom gate structure. That is, the light incident from the bottom can be blocked to some extent by the gate electrode G which is a metal material.
이와 같이, 지금까지 평판 표시장치용 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다. 다수 개의 화소들 각각의 구조가 모두 동일한 목적으로 사용하고 동일한 품질과 성질을 가져야 하므로, 동일한 구조로 형성된다.As described above, a plurality of pixel regions arranged in a matrix manner are arranged in the thin film transistor substrate for a flat panel display. In addition, at least one or more thin film transistors are disposed in each unit pixel region. That is, the entire substrate region has a structure in which a plurality of thin film transistors are distributed. The structure of each of the plurality of pixels is formed with the same structure because they all have the same purpose and have the same quality and property.
하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 다이오드 표시장치의 경우, 하나의 화소 영역 내에 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 포함한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 그 목적이 서로 다르므로, 요구하는 특성도 다르다. 이를 위해, 동일한 구조와 동일한 반도체 채널층을 갖되 크기를 달리하여 각각의 기능에 맞도록 설계할 수 있다. 또는 필요하다면, 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 보완할 수 있다.However, in some cases it may be necessary to vary the characteristics of the thin film transistors. For example, in the case of an organic light emitting diode display, a switching thin film transistor ST and a driving thin film transistor DT are included in one pixel region. Since the switching thin film transistor ST and the driving thin film transistor DT have different purposes, their required characteristics are also different. For this, it is possible to design a semiconductor channel layer having the same structure and the same semiconductor channel layer, but different sizes to suit respective functions. Alternatively, if necessary, a compensation thin film transistor may be further provided to complement the function or performance.
본 발명의 제3 응용 예를 설명하는 도 19 및 20에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT)의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 이와 같이, 제1 및 제2 박막 트랜지스터(T1, T2)들을 모두 구비하면서, 서로의 장점으로 상대 박막 트랜지스터의 단점을 상호 보완할 수 있다.19 and 20 for explaining the third application example of the present invention, the structure of the thin film transistors ST and DT of the organic light emitting diode display device is schematically shown for the sake of convenience. However, the structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, the second thin film transistor T2 having an oxide semiconductor layer may be applied to the switching thin film transistor ST. As the driving thin film transistor DT, a first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. As described above, the disadvantages of the counter thin film transistor can be complemented by the advantages of the first and second thin film transistors T1 and T2.
< 제4 응용 예 >≪ Fourth application example >
또 다른 경우로, 표시장치의 비 표시 영역에 구동 소자를 내장한 박막 트랜지스터 기판을 사용하기도 한다. 이하, 도 21 및 22를 참조하여, 구동 소자를 표시 패널에 직접 형성한 경우에 대하여 상세히 설명한다.As another example, a thin film transistor substrate in which a driving element is embedded in a non-display region of a display device may be used. Hereinafter, the case where the driving elements are formed directly on the display panel will be described in detail with reference to FIGS. 21 and 22. FIG.
도 21은 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 개략적인 구조를 나타내는 평면 확대도이다. 도 22는 도 21에서 절취선 Ⅸ-Ⅸ'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다. 여기서는, 구동 소자를 내장한 평판 표시장치용 박막 트랜지스터 기판을 설명하는 것으로서, 표시 영역 내에 배치된 박막 트랜지스터 및 유기발광 다이오드에 대한 상세한 설명은 생략한다.21 is a plan enlarged view showing a schematic structure of an organic light emitting diode display device according to a fourth application example of the present invention. FIG. 22 is a cross-sectional view showing a structure of an organic light emitting diode display device according to a fourth application example of the present invention, taken along section line IX-IX 'in FIG. 21. FIG. Here, a thin film transistor substrate for a flat panel display in which a driving element is incorporated is described, and a detailed description of the thin film transistor and the organic light emitting diode arranged in the display region is omitted.
먼저, 도 21을 참조하여, 평면상에서의 구조에 대하여 설명한다. 본 발명의 제4 응용 예에 의한 게이트 구동부(GIP)를 내장한 유기발광 다이오드 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다. 도 10에서는 점선으로 화소 영역(PA)들을 표시하였다.First, the structure on a plane will be described with reference to Fig. The organic light emitting diode display device incorporating the gate driver (GIP) according to the fourth application example of the present invention includes a display area AA for displaying image information, a display area AA for driving various elements for driving the display area AA, And a substrate SUB divided into display areas NA. A plurality of pixel areas PA arranged in a matrix manner are defined in the display area AA. In Fig. 10, the pixel regions PA are indicated by dotted lines.
예를 들어, N×M 방식의 장방형으로 화소 영역(PA)들이 정의될 수 있다. 하지만, 반드시 이러한 방식에만 국한되는 것이 아니고, 다양한 방식으로 배열될 수도 있다. 각 화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.For example, pixel regions PA can be defined in a rectangle of N × M type. However, it is not necessarily limited to this method, but may be arranged in various ways. Each pixel region may have the same size or different sizes. In addition, three subpixels representing RGB (red-green) colors may be regularly arranged as one unit. In the simplest structure, the pixel regions PA include a plurality of gate lines GL extending in the horizontal direction, a plurality of data lines DL and a plurality of driving current lines VDD extending in the vertical direction, .
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부(혹은, Data Driving Integrated Circuit)(DIC)과, 게이트 배선(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(혹은, Gate Driving Integrated Circuit)(GIP)가 배치될 수 있다. 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 구동부(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 구동부(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.A data driving unit (DIC) for supplying a signal corresponding to image information to the data lines DL is formed in the non-display area NA defined at the outer periphery of the pixel area PA, A gate driving unit (GIP) for supplying a scan signal to the gate lines GL may be disposed. The data driver DIC is mounted outside the substrate SUB in the case of a high resolution higher than the VGA level in which the number of the data wirings DL and the driving current wirings VDD increases, ) May be arranged instead of the data connection pads.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고, 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 배선(Vss)이 배치된다. 기저 배선(Vss)은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 배선(Vss)은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.In order to simplify the structure of the display device, the gate driver GIP is preferably formed directly on one side of the substrate SUB. A base wire (Vss) for supplying a base voltage is disposed at the outermost portion of the substrate (SUB). It is preferable that the ground wiring Vss is arranged to receive a ground voltage supplied from the outside of the substrate SUB and to supply a base voltage to both the data driving unit DIC and the gate driving unit GIP. For example, the induced wiring Vss is connected to a data driver DIC to be mounted separately on the upper side of the substrate SUB and includes a gate driver GIP disposed on the left and / or right side of the substrate SUB, So as to surround the substrate.
각 화소 영역(PA)에는 유기발광 다이오드 표시장치의 핵심 구성 요소들인 유기발광 다이오드와 유기발광 다이오드를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 배치될 수 있다. 유기발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기발광 층(OL)을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기발광 층의 면적에 의해 결정된다.In each pixel region PA, organic light emitting diodes (OLEDs), which are core components of the organic light emitting diode display device, and thin film transistors for driving the organic light emitting diodes are disposed. The thin film transistors may be arranged in the thin film transistor area TA defined at one side of the pixel area PA. The organic light emitting diode includes an anode electrode ANO, a cathode electrode CAT, and an organic light emitting layer OL interposed between the two electrodes. The region in which light is actually emitted is determined by the area of the organic light emitting layer overlapping with the anode electrode ANO.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 배치된 박막 트랜지스터와 연결되어 있다. 애노드 전극(ANO) 위에 유기발광 층(OL)을 적층하는데, 애노드 전극(ANO)과 유기발광 층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기발광 층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(AA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.The anode electrode ANO has a shape occupying a part of the pixel region PA and is connected to a thin film transistor arranged in the thin film transistor region TA. The organic light emitting layer OL is stacked on the anode electrode ANO. The region where the anode electrode ANO and the organic light emitting layer OL overlap is determined as the actual light emitting region. The cathode electrode CAT is formed as a single body so as to cover the entire area of the display area AA where at least the pixel areas PA are arranged on the organic light emitting layer OL.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉한다. 즉, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기발광 층(OL)에서 빛이 발광하여 화상 정보를 표시한다.The cathode electrode CAT contacts the base wiring Vss disposed on the outer side of the substrate SUB beyond the gate driver GIP. That is, the base voltage is applied to the cathode electrode CAT through the base wire Vss. The cathode electrode CAT receives a base voltage, the anode electrode ANO receives an image voltage, and light is emitted from the organic light emitting layer OL due to a voltage difference therebetween to display image information.
도 22를 더 참조하여, 본 발명의 제4 응용 예에 의한 유기발광 다이오드 표시장치의 단면 구조를 더 상세히 설명한다. 기판(SUB) 위에 게이트 구동부(GIP)와 기저 배선(Vss)이 배치되는 비 표시 영역(NA), 그리고 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 유기발광 다이오드(OLE)가 배치되는 표시 영역(AA)이 정의된다.The sectional structure of the organic light emitting diode display device according to the fourth application example of the present invention will be described in further detail with reference to FIG. A non-display area NA in which a gate driver GIP and a base wire Vss are disposed on a substrate SUB and a switching thin film transistor ST, a driving thin film transistor DT and an organic light emitting diode OLE are arranged A display area AA is defined.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 배치된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.The gate driver GIP may include a thin film transistor formed in the process of forming the switching thin film transistor ST and the driving thin film transistor DT. The switching thin film transistor ST disposed in the pixel region PA includes a gate electrode SG, a gate insulating film GI, a channel layer SA, a source electrode SS and a drain electrode SD. The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a gate insulating film GI, a channel layer DA, a source electrode DS and a drain electrode DD).
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 배치되어 있다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.A protective film PAS and a planarizing film PL are sequentially stacked on the thin film transistors ST and DT. On the planarizing film PL, an isolated rectangular anode electrode ANO occupying only a certain portion in the pixel region PA is disposed. The anode electrode ANO is in contact with the drain electrode DD of the driving thin film transistor DT through the contact hole passing through the protective film PAS and the flattening film PL.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 배치되어 있다. 뱅크(BA)는, 애노드 전극(ANO)의 대부분을 노출하는 형상을 갖는다. 뱅크(BA) 패턴에 의해 노출된 애노드 전극(ANO) 위에는 유기발광 층(OL)이 적층되어 있다. 뱅크(BA)와 유기발광 층(OL) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)을 포함하는 유기발광 다이오드(OLE)가 배치된다.On the substrate on which the anode electrode ANO is formed, a bank BA defining a light emitting region is disposed. The bank BA has a shape that exposes most of the anode electrode ANO. An organic light emitting layer OL is stacked on the anode electrode ANO exposed by the bank BA pattern. A cathode electrode (CAT) made of a transparent conductive material is laminated on the bank BA and the organic light emitting layer OL. Thereby, an organic light emitting diode (OLE) including an anode electrode ANO, an organic light emitting layer OL, and a cathode electrode CAT is disposed.
유기발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.The organic light emitting layer OL may emit white light and color may be expressed by a separately formed color filter CF. In this case, the organic light emitting layer OL is preferably laminated so as to cover at least the display area AA.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.It is preferable that the cathode electrode CAT covers over the display area AA and the non-display area NA so as to be in contact with the base wiring Vss disposed on the outer side of the substrate SUB beyond the gate driving part GIP. Thereby, the base voltage can be applied to the cathode electrode CAT through the base wire Vss.
한편, 기저 배선(Vss)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 배선(Vss)을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 배선(Vss)은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 배선(Vss)은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.On the other hand, the base wiring Vss can be formed on the same layer with the same material as the gate electrode G. [ In this case, it is possible to make contact with the cathode electrode CAT through the protective film PAS covering the base wiring Vss and the contact hole penetrating the gate insulating film GI. Alternatively, the base wire Vss may be formed on the same layer with the same material as the source-drain (SS-SD, DS-DD) electrode. In this case, the base wire Vss can contact the cathode electrode CAT through the contact hole penetrating the protective film PAS.
본 발명의 제4 응용 예를 설명하는 도 21 및 22에서는, 편의상, 유기발광 다이오드 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동 소자(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 본 발명의 제1 내지 제2 실시 예에서 설명한 제1 또는 제2 박막 트랜지스터들(T1, T2)의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 제2 박막 트랜지스터(T2)를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 제1 박막 트랜지스터(T1)를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.21 and 22, which illustrate a fourth application example of the present invention, for the sake of convenience, a thin film transistor structure of the thin film transistors ST and DT and the gate driving element GIP of the organic light emitting diode display device is schematically shown. The structures of the first and second thin film transistors T1 and T2 described in the first and second embodiments of the present invention can be applied. For example, the second thin film transistor T2 having an oxide semiconductor layer may be applied to the switching thin film transistor ST. As the driving thin film transistor DT, a first thin film transistor T1 having a polycrystalline semiconductor layer can be applied. The first thin film transistor T1 having a polycrystalline semiconductor layer may be applied to the gate driver GIP. If necessary, the gate driver GIP may be provided with a C-MOS type thin film transistor having both a P-MOS type and an N-MOS type.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.
GL: 게이트 배선
DL: 데이터 배선
VDD: 구동 전류 배선
PA: 화소 영역
T: 박막 트랜지스터
AA: 표시 영역
NA: 비 표시 영역
G: 게이트 전극
A: 반도체 층
S: 소스 전극
D: 드레인 전극
GI: 게이트 절연막
ILD: 중간 절연막
SIN: 질화막
SIO: 산화막
PAS: 보호막
PXL : 화소 전극GL: gate wiring DL: data wiring
VDD: driving current wiring PA: pixel region
T: thin film transistor AA: display area
NA: non-display area G: gate electrode
A: semiconductor layer S: source electrode
D: drain electrode GI: gate insulating film
ILD: intermediate insulating film SIN: nitride film
SIO: oxide film PAS: protective film
PXL: pixel electrode
Claims (10)
상기 기판 위에 배치되는 차광층;
상기 차광층 위에 배치되는 버퍼층;
상기 버퍼층 위에서 상기 차광층에 중첩되도록 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
상기 기판 위에서 상기 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하며,
상기 제1 게이트 전극과 상기 제2 게이트 전극들은, 게이트 절연막 상부 표면 위의 동일한 층에서 서로 이격하여 배치되고,
상기 제1 게이트 전극과 상기 제2 게이트 전극들의 상부 표면 위에는, 질화막과 산화막이 순차적으로 증착된 중간 절연막을 포함하는 표시장치.
Board;
A light shielding layer disposed on the substrate;
A buffer layer disposed on the light-shielding layer;
A first thin film transistor disposed on the buffer layer so as to overlap the light shielding layer and including a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode; And
And a second thin film transistor disposed on the substrate and spaced apart from the first thin film transistor and including an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode,
Wherein the first gate electrode and the second gate electrode are disposed apart from each other in the same layer on the upper surface of the gate insulating film,
And an intermediate insulating film on which a nitride film and an oxide film are sequentially deposited on the upper surfaces of the first gate electrode and the second gate electrodes.
상기 다결정 반도체 층은 상기 게이트 절연막과 상기 버퍼층 사이에 배치되며,
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 중간 절연막 위에 상기 다결정 반도체 층과 접촉하고,
상기 산화물 반도체 층은 상기 중간 절연막 위에서 상기 제2 게이트 전극과 중첩되게 배치되며,
상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 중간 절연막 위에서 상기 산화물 반도체 층에 접촉하는 표시장치.
The method according to claim 1,
Wherein the polycrystalline semiconductor layer is disposed between the gate insulating film and the buffer layer,
Wherein the first source electrode and the first drain electrode are in contact with the polycrystalline semiconductor layer on the intermediate insulating film,
Wherein the oxide semiconductor layer is disposed on the intermediate insulating film so as to overlap with the second gate electrode,
And the second source electrode and the second drain electrode contact the oxide semiconductor layer on the intermediate insulating film.
상기 제2 소스 전극에 접촉하며 상기 제1 소스 전극과 동일한 재료로 이루어진 소스-드레인 패턴을 더 포함하는 표시장치.
The method according to claim 1,
And a source-drain pattern which is in contact with the second source electrode and made of the same material as the first source electrode.
상기 제2 박막 트랜지스터의 제2 드레인 전극은 화소 전극으로 작용하는 표시장치.
The method of claim 3,
And the second drain electrode of the second thin film transistor acts as a pixel electrode.
상기 제1 박막 트랜지스터에 연결된 메탈 배선을 더 포함하는 표시장치.
The method according to claim 1,
And a metal wiring connected to the first thin film transistor.
상기 기판 위에 배치되는 차광층;
상기 차광층 위에 배치되는 버퍼층;
상기 버퍼층 위에서 상기 차광층에 중첩되도록 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
상기 기판 위에서 상기 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하며,
상기 제1 게이트 전극과 상기 제2 게이트 전극들은 서로 다른 층 위에 배치되고,
상기 다결정 반도체 층과 상기 산화물 반도체 층 사이에는, 질화막과 산화막이 순차적으로 증착되며,
상기 제1 박막 트랜지스터에 연결된 화소 전극을 포함하는 표시장치.
Board;
A light shielding layer disposed on the substrate;
A buffer layer disposed on the light-shielding layer;
A first thin film transistor disposed on the buffer layer so as to overlap the light shielding layer and including a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode; And
And a second thin film transistor disposed on the substrate and spaced apart from the first thin film transistor and including an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode,
Wherein the first gate electrode and the second gate electrode are disposed on different layers,
A nitride film and an oxide film are sequentially deposited between the polycrystalline semiconductor layer and the oxide semiconductor layer,
And a pixel electrode connected to the first thin film transistor.
상기 다결정 반도체 층 위에 게이트 절연막이 배치되고,
상기 게이트 절연막 위에서 상기 산화물 반도체 층과 중첩되는 제2 게이트 전극이 배치되며,
상기 제2 게이트 전극 위에 상기 질화막과 산화막이 배치되고,
상기 질화막과 산화막 위에서, 상기 다결정 반도체 층과 중첩되는 제1 게이트 전극이 배치되고, 상기 제2 게이트 전극과 중첩되는 상기 산화물 반도체 층이 배치되며,
상기 제1 게이트 전극 위에 보호막이 배치되고,
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 보호막 위에서 상기 다결정 반도체 층과 접촉하고,
상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 질화막과 산화막 위에서 상기 산화물 반도체 층에 접촉하는 표시장치.
The method according to claim 6,
A gate insulating film is disposed on the polycrystalline semiconductor layer,
A second gate electrode overlapping the oxide semiconductor layer is disposed on the gate insulating film,
The nitride film and the oxide film are disposed on the second gate electrode,
A first gate electrode overlapping the polycrystalline semiconductor layer is disposed on the nitride film and the oxide film, the oxide semiconductor layer overlapping the second gate electrode is disposed,
A protective film is disposed on the first gate electrode,
The first source electrode and the first drain electrode are in contact with the polycrystalline semiconductor layer on the protective film,
And the second source electrode and the second drain electrode are in contact with the oxide semiconductor layer on the nitride film and the oxide film.
상기 산화물 반도체 층 상에 배치되는 상부 차광층을 더 포함하는 표시장치.
The method according to claim 6,
And an upper shield layer disposed on the oxide semiconductor layer.
상기 산화물 반도체 층 상에 보호막이 배치되고, 상기 보호막 상에 상기 제2 소스 전극이 배치되어 상기 산화물 반도체 층에 접촉하는 표시장치.
The method according to claim 6,
Wherein a protective film is disposed on the oxide semiconductor layer and the second source electrode is disposed on the protective film to contact the oxide semiconductor layer.
상기 제2 소스 전극은 상기 산화물 반도체 층과 중첩되도록 연장된 표시장치.10. The method of claim 9,
And the second source electrode extends to overlap the oxide semiconductor layer.
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170074626A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170074625A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170074623A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083750A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083752A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083753A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083754A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083756A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083757A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| CN107665909A (en) * | 2016-07-27 | 2018-02-06 | 乐金显示有限公司 | Hybrid type thin film transistor and use its organic light-emitting display device |
| US20180151654A1 (en) * | 2016-11-30 | 2018-05-31 | Lg Display Co., Ltd. | Organic Light Emitting Display Device Comprising Multi-Type Thin Film Transistor |
| US10103216B2 (en) | 2016-08-31 | 2018-10-16 | Lg Display Co., Ltd. | Thin film transistor substrate for flat panel display |
| CN109344942A (en) * | 2018-09-26 | 2019-02-15 | 宁波大学 | A kind of optical features PUF system for antifalsification label |
| KR20190036116A (en) * | 2017-09-27 | 2019-04-04 | 엘지디스플레이 주식회사 | Organic light emitting display device |
| CN110459475A (en) * | 2019-07-23 | 2019-11-15 | 南京中电熊猫平板显示科技有限公司 | A kind of thin film transistor (TFT) and its manufacturing method |
| WO2020057233A1 (en) * | 2018-09-17 | 2020-03-26 | 京东方科技集团股份有限公司 | Display substrate and display apparatus |
| WO2020161995A1 (en) * | 2019-02-06 | 2020-08-13 | 株式会社ジャパンディスプレイ | Display device |
| CN111837240A (en) * | 2019-01-29 | 2020-10-27 | 京东方科技集团股份有限公司 | Thin film transistor, manufacturing method thereof, array substrate and display device |
| CN112331678A (en) * | 2020-11-03 | 2021-02-05 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method thereof, display panel and display device |
| US11402715B2 (en) | 2019-12-12 | 2022-08-02 | Lg Display Co., Ltd. | Display apparatus comprising thin film transistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030024095A (en) * | 2001-09-17 | 2003-03-26 | 엘지.필립스 엘시디 주식회사 | active matrix organic electroluminescence display |
| JP2009094495A (en) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| KR20100086256A (en) * | 2009-01-22 | 2010-07-30 | 삼성모바일디스플레이주식회사 | Organic light emitting display device |
| KR20120042520A (en) * | 2010-10-25 | 2012-05-03 | 삼성모바일디스플레이주식회사 | Organic light emitting diode display apparatus and manufacturing method thereof |
| CN103000632A (en) * | 2012-12-12 | 2013-03-27 | 京东方科技集团股份有限公司 | Complementary metal oxide semiconductor (CMOS) circuit structure and manufacture method and display device thereof |
-
2015
- 2015-02-24 KR KR1020150026020A patent/KR102349595B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030024095A (en) * | 2001-09-17 | 2003-03-26 | 엘지.필립스 엘시디 주식회사 | active matrix organic electroluminescence display |
| JP2009094495A (en) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| KR20100086256A (en) * | 2009-01-22 | 2010-07-30 | 삼성모바일디스플레이주식회사 | Organic light emitting display device |
| KR20120042520A (en) * | 2010-10-25 | 2012-05-03 | 삼성모바일디스플레이주식회사 | Organic light emitting diode display apparatus and manufacturing method thereof |
| CN103000632A (en) * | 2012-12-12 | 2013-03-27 | 京东方科技集团股份有限公司 | Complementary metal oxide semiconductor (CMOS) circuit structure and manufacture method and display device thereof |
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170074626A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170074625A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170074623A (en) * | 2015-12-22 | 2017-06-30 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083754A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083752A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083753A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083750A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083756A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| KR20170083757A (en) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | Tft substrate, display panel and display device having the same |
| WO2017122918A1 (en) * | 2016-01-11 | 2017-07-20 | 엘지이노텍 주식회사 | Thin film transistor substrate, and display panel and display device including same |
| US10396098B2 (en) | 2016-01-11 | 2019-08-27 | Lg Innotek Co., Ltd. | Thin film transistor substrate, and display panel and display device including same |
| CN107665909A (en) * | 2016-07-27 | 2018-02-06 | 乐金显示有限公司 | Hybrid type thin film transistor and use its organic light-emitting display device |
| CN107665909B (en) * | 2016-07-27 | 2021-03-12 | 乐金显示有限公司 | Hybrid thin film transistor and organic light emitting display device using the same |
| US10103216B2 (en) | 2016-08-31 | 2018-10-16 | Lg Display Co., Ltd. | Thin film transistor substrate for flat panel display |
| US20180151654A1 (en) * | 2016-11-30 | 2018-05-31 | Lg Display Co., Ltd. | Organic Light Emitting Display Device Comprising Multi-Type Thin Film Transistor |
| CN108122928A (en) * | 2016-11-30 | 2018-06-05 | 乐金显示有限公司 | Include the organic light-emitting display device of polymorphic type thin film transistor (TFT) |
| CN108122928B (en) * | 2016-11-30 | 2022-03-01 | 乐金显示有限公司 | Organic light emitting display device including multi-type thin film transistors |
| US10672849B2 (en) | 2016-11-30 | 2020-06-02 | Lg Display Co., Ltd. | Organic light emitting display device comprising multi-type thin film transistor |
| EP3331023A1 (en) * | 2016-11-30 | 2018-06-06 | LG Display Co., Ltd. | Organic light emitting display device comprising multi-type thin film transistor |
| KR20190036116A (en) * | 2017-09-27 | 2019-04-04 | 엘지디스플레이 주식회사 | Organic light emitting display device |
| WO2020057233A1 (en) * | 2018-09-17 | 2020-03-26 | 京东方科技集团股份有限公司 | Display substrate and display apparatus |
| US11251250B2 (en) | 2018-09-17 | 2022-02-15 | Boe Technology Group Co., Ltd. | Display substrate and display device each including blocking part |
| CN109344942A (en) * | 2018-09-26 | 2019-02-15 | 宁波大学 | A kind of optical features PUF system for antifalsification label |
| CN111837240A (en) * | 2019-01-29 | 2020-10-27 | 京东方科技集团股份有限公司 | Thin film transistor, manufacturing method thereof, array substrate and display device |
| CN111837240B (en) * | 2019-01-29 | 2022-06-21 | 京东方科技集团股份有限公司 | Thin film transistor, manufacturing method thereof, array substrate and display device |
| WO2020161995A1 (en) * | 2019-02-06 | 2020-08-13 | 株式会社ジャパンディスプレイ | Display device |
| CN110459475A (en) * | 2019-07-23 | 2019-11-15 | 南京中电熊猫平板显示科技有限公司 | A kind of thin film transistor (TFT) and its manufacturing method |
| US11402715B2 (en) | 2019-12-12 | 2022-08-02 | Lg Display Co., Ltd. | Display apparatus comprising thin film transistor |
| CN112331678A (en) * | 2020-11-03 | 2021-02-05 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method thereof, display panel and display device |
| US11705461B2 (en) | 2020-11-03 | 2023-07-18 | Boe Technology Group Co., Ltd. | Display substrate, manufacturing method thereof, display panel and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102349595B1 (en) | 2022-01-12 |
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