KR20150099967A - Solar cell and method for manufacturing the same - Google Patents

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Abstract

According to an embodiment of the present invention, a solar cell comprises: a semiconductor substrate, wherein surface roughness of a first surface is greater than surface roughness of a second surface; a first conductivity type area having a first conductivity type formed on the first surface side of the semiconductor substrate; a second conductivity type area having a second conductivity type opposed to the first conductivity type formed on the second surface side of the semiconductor substrate; a first electrode electrically connected to the first conductivity type area; and a second electrode electrically connected to the second conductivity type area. The second electrode includes a first electrode unit and a second electrode unit having greater density than the first electrode unit.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell with improved structure and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize solar cells, it is required to overcome low efficiency, and various layers and electrodes are required to be designed so as to maximize the efficiency of the solar cell.

본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.The present invention provides a solar cell capable of improving efficiency and a manufacturing method thereof.

본 발명의 실시예에 따른 태양 전지는, 제1 면의 표면 거칠기가 제2 면의 표면 거칠기보다 큰 반도체 기판; 상기 반도체 기판의 제1 면 쪽에 형성되며, 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 제2 면 쪽에 형성되며, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate having a surface roughness of a first surface larger than a surface roughness of a second surface; A first conductive type region formed on a first surface side of the semiconductor substrate and having a first conductive type; A second conductive type region formed on a second surface side of the semiconductor substrate and having a second conductive type opposite to the first conductive type; A first electrode electrically connected to the first conductive type region; And a second electrode electrically connected to the second conductive type region. The second electrode includes a first electrode portion and a second electrode portion having a density greater than that of the first electrode portion.

상기 제1 전극부가 상기 제2 도전형 영역 위에 형성되고, 상기 제2 전극부가 상기 제1 전극부를 덮도록 상기 제1 전극부 위에 형성될 수 있다. The first electrode portion may be formed on the second conductivity type region, and the second electrode portion may be formed on the first electrode portion to cover the first electrode portion.

상기 제1 전극부와 상기 제2 전극부가 서로 접촉하여 형성될 수 있다. The first electrode part and the second electrode part may be formed in contact with each other.

상기 제1 전극부가 복수의 기공을 가지는 다공성을 가지고, 상기 제2 전극부가 상기 제1 전극부의 상기 복수의 기공을 채우면서 형성될 수 있다. The first electrode portion may have a porosity having a plurality of pores, and the second electrode portion may be formed while filling the plurality of pores of the first electrode portion.

상기 제1 전극부가 인쇄층으로 구성되고, 상기 제2 전극부가 도금층으로 구성될 수 있다. The first electrode portion may be formed of a printing layer, and the second electrode portion may be formed of a plating layer.

상기 제1 전극부가 유리 프릿을 포함하고, 상기 제2 전극부가 유리 프릿을 포함하지 않을 수 있다. The first electrode portion may include a glass frit, and the second electrode portion may not include a glass frit.

상기 제2 도전형 영역 위에 형성되며 상기 제2 전극이 위치한 부분에 개구부를 구비하는 패시베이션막을 더 포함하고, 상기 제2 전극부가 상기 개구부에 인접한 상기 패시베이션막 위에 형성될 수 있다. And a passivation film formed on the second conductive type region and having an opening in a portion where the second electrode is located, and the second electrode portion may be formed on the passivation film adjacent to the opening.

상기 제2 전극부의 두께가 상기 제1 전극부의 두께와 같거나 이보다 클 수 있다. The thickness of the second electrode part may be equal to or greater than the thickness of the first electrode part.

상기 제1 전극부의 두께가 5um 내지 20um이고, 상기 제2 전극부의 두께가 15um 내지 50um일 수 있다. The thickness of the first electrode part may be 5 [mu] m to 20 [mu] m, and the thickness of the second electrode part may be 15 [mu] m to 50 [mu] m.

상기 제1 전극부의 선폭보다 상기 제1 전극부의 두께가 더 작고, 상기 제2 전극부는 전체적으로 균일한 두께를 가질 수 있다. The thickness of the first electrode portion may be smaller than the line width of the first electrode portion, and the second electrode portion may have a uniform thickness as a whole.

상기 제1 전극부의 두께 : 상기 제1 전극부의 선폭 비율이 1 : 2 내지 1:10일 수 있다. The thickness of the first electrode part: the line width ratio of the first electrode part may be 1: 2 to 1:10.

상기 제1 전극부의 선폭은 상기 제1 전극의 선폭보다 작고, 상기 제2 전극부의 선폭은 상기 제1 전극부보다 클 수 있다. The line width of the first electrode portion may be smaller than the line width of the first electrode, and the line width of the second electrode portion may be larger than that of the first electrode portion.

상기 제2 전극의 두께에 대한 선폭의 비율이 상기 제1 전극의 두께에 대한 선폭의 비율보다 클 수 있다. The ratio of the line width to the thickness of the second electrode may be larger than the ratio of the line width to the thickness of the first electrode.

상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다를 수 있다. The stacked structure of the first electrode and the second electrode may be different from each other.

상기 제1 전극이 인쇄층으로 구성되는 단일의 인쇄 전극부로 구성될 수 있다. And the first electrode may be constituted by a single printed electrode portion constituted by a print layer.

상기 반도체 기판의 상기 제1 면의 표면 거칠기가 1um 이하이고, 상기 반도체 기판의 상기 제2 면이 표면 거칠기가 100nm 이하일 수 있다. The first surface of the semiconductor substrate may have a surface roughness of 1 um or less and the second surface of the semiconductor substrate may have a surface roughness of 100 nm or less.

한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 제1 면 및 제2 면이 제1 표면 거칠기를 가지도록 처리하는 단계; 상기 반도체 기판의 상기 제1 면을 단면 식각에 의하여 텍스쳐링하는 단계; 상기 반도체 기판에 상기 제1 면에 제1 도전형 영역을 형성하고 상기 제2 면에 제2 도전형 영역을 형성하는, 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극을 형성하는 단계를 포함한다. 상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a solar cell, comprising: treating a first surface and a second surface of a semiconductor substrate to have a first surface roughness; Texturing the first side of the semiconductor substrate by cross-sectional etching; Forming a first conductivity type region on the first surface and a second conductivity type region on the second surface of the semiconductor substrate; And forming a first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region. The second electrode includes a first electrode portion and a second electrode portion having a density greater than that of the first electrode portion.

상기 텍스쳐링하는 단계는 반응성 이온 식각에 의하여 수행될 수 있다. The texturing may be performed by reactive ion etching.

상기 전극을 형성하는 단계는, 상기 제2 전극의 상기 제1 전극부 및 상기 제1 전극을 인쇄 공정에 의하여 형성하는 단계; 및 상기 제2 전극의 상기 제1 전극부 위에 상기 제1 전극부를 시드로 하여 도금하여 상기 제2 전극부를 형성하는 단계를 포함할 수 있다. The forming of the electrode may include forming the first electrode portion and the first electrode of the second electrode by a printing process; And forming the second electrode portion by plating the first electrode portion of the second electrode with the seed as a seed.

상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다르고, 상기 제1 전극이 상기 인쇄 공정에 의하여 형성되는 단일의 인쇄 전극부로 구성될 수 있다. The first electrode and the second electrode may have different lamination structures, and the first electrode may be formed by a single printing electrode portion formed by the printing process.

본 실시예에 따른 태양 전지는 광이 상대적으로 많이 입사되는 반도체 기판의 전면의 표면 거칠기를 상대적으로 크게 하여 반사율을 낮추고, 반도체 기판의 후면의 표면 거칠기를 상대적으로 작게 패시베이션 특성을 향상할 수 있다. 그리고 반도체 기판의 후면 쪽에 위치하는 전극(제2 전극)이 제1 및 제2 전극부를 포함하여, 공정을 단순화하면서도 제2 전극의 전기적 특성을 향상할 수 있다. The solar cell according to the present embodiment can relatively increase the surface roughness of the front surface of the semiconductor substrate in which the light is relatively heavily incident, thereby lowering the reflectance and improving the passivation characteristics by relatively reducing the surface roughness of the rear surface of the semiconductor substrate. Also, the electrode (second electrode) located on the rear side of the semiconductor substrate includes the first and second electrode portions, thereby simplifying the process and improving the electrical characteristics of the second electrode.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제1 전극부 및 제2 전극부를 포함하는 제2 전극의 단면을 촬영한 사진을 도시한다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법를 도시한 단면도들이다. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
FIG. 3 is a photograph of a section of a second electrode including a first electrode unit and a second electrode unit of a solar cell according to an embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5A to 5F are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)을 위주로 도시하였다. FIG. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG. In FIG. 2, the semiconductor substrate 110 and the first and second electrodes 42 and 44 are mainly shown.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 여기서, 반도체 기판(110)은 제1 면(일 예로, 전면)(이하, "전면")의 표면 거칠기(제1 표면 거칠기)가 제2 면(일 예로, 후면)(이하, "후면"))의 표면 거칠기(제2 표면 거칠기)보다 크고, 제2 전극(44)은 제1 전극부(442) 및 이보다 큰 밀도를 가지는 제2 전극부(444)를 포함할 수 있다. 이에 따라 제1 전극(42)과 제2 전극(44)의 적층 구조가 서로 다를 수 있다. 그리고 태양 전지(100)는 패시베이션막(22), 반사 방지막(24), 패시베이션막(32)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, a first conductive type region 20 having a first conductivity type, A first electrode 42 connected to the first conductive type region 20 and a second electrode 44 connected to the second conductive type region 30. The second conductive type region 30 has a conductive type, . Here, the semiconductor substrate 110 has a surface roughness (first surface roughness) of a first surface (e.g., a front surface) (hereinafter, referred to as & And the second electrode 44 may include a first electrode portion 442 and a second electrode portion 444 having a larger density than the first electrode portion 442. The second electrode portion 442 may have a surface roughness (second surface roughness) Accordingly, the stacking structure of the first electrode 42 and the second electrode 44 may be different from each other. The solar cell 100 may further include a passivation film 22, an antireflection film 24, and a passivation film 32. This will be explained in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)으로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 전기적 특성이 우수하다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. In one example, the semiconductor substrate 110 may be composed of a single crystal or polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). Thus, when the semiconductor substrate 110 is made of a single crystal semiconductor (for example, a single crystal silicon), the solar cell 100 constitutes a single crystal semiconductor solar cell (for example, a single crystal silicon solar cell). The solar cell 100 based on the semiconductor substrate 110 made of a crystalline semiconductor having high crystallinity and having few defects is excellent in electrical characteristics.

본 실시예에서 반도체 기판(110)의 전면에는 텍스처링(texturing)을 하여 형성된 요철(112)이 형성되고, 반도체 기판(110)의 후면은 경면 연마(mirror polishing)에 의하여 상대적으로 편평하고 매끈한 면으로 형성되어 요철(112)을 구비하지 않을 수 있다. 일 예로, 본 실시예에서 요철(112)은 일정한 결정면을 구비하지 않는 불규칙한 외면으로 구성되며 미세하고 균일하게 형성될 수 있다. 이는 요철(112)이 습식 식각이 아닌 반응성 이온 식각(reactive ion etching)에 의하여 형성하여 등방성 식각되었기 때문이다. 습식 식각에 의하여 요철을 형성하게 되면, 일정한 결정면을 따라 식각이 이루어지는 비등방성 식각에 의하여 요철의 외면이 특정한 결정면을 가지게 되는 반면, 본 실시예와 같이 등방성 식각된 경우에는 요철의 외면이 특정한 결정면을 가지지 않게 된다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 요철(112)을 형성할 수 있고, 이에 따른 요철(112)의 형상, 크기 등은 다양하게 변형될 수 있다. In the present embodiment, irregularities 112 formed by texturing are formed on the front surface of the semiconductor substrate 110, and the rear surface of the semiconductor substrate 110 is mirror-polished to have a relatively flat and smooth surface And may not have the concave and convex portions 112. For example, in this embodiment, the irregularities 112 may be irregular outer surfaces that do not have a certain crystal plane, and may be formed finely and uniformly. This is because the irregularities 112 are formed by reactive ion etching rather than wet etching and are isotropically etched. When the irregularities are formed by wet etching, the outer surface of the irregularities has a specific crystal plane due to anisotropic etching in which the etching is performed along a certain crystal plane. On the other hand, in the case of isotropic etching as in the present embodiment, I do not have it. However, the present invention is not limited thereto, and the concavities and convexities 112 may be formed by various methods, and the shapes, sizes, etc. of the concavities and convexities 112 may be variously modified.

이와 같이 반도체 기판(110)의 전면에 형성된 요철(112)에 의하여 반도체 기판(110)의 전면이 후면보다 상대적으로 큰 표면 거칠기를 가질 수 있다. 이에 따라 상대적으로 많은 양의 광이 입사되는 반도체 기판(110)의 전면에서 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 상대적으로 작은 표면 거칠기를 가져서 후면에서 발생할 수 있는 표면 재결합을 최소화하여 패시베이션 특성을 향상시킬 수 있다. As described above, the front surface of the semiconductor substrate 110 can have a relatively large surface roughness than the rear surface due to the irregularities 112 formed on the front surface of the semiconductor substrate 110. Accordingly, the reflectance of light can be reduced at the front surface of the semiconductor substrate 110, which receives a relatively large amount of light. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased, so that the optical loss can be minimized. The rear surface of the semiconductor substrate 110 has a relatively small surface roughness, thereby minimizing surface recombination that may occur at the rear surface, thereby improving the passivation characteristics.

즉, 본 실시예에서는 반도체 기판(110)의 전면에만 요철(112)을 형성하고 반도체 기판(110)의 후면을 요철(112) 없이 매끈하게 형성하여 태양 전지의 효율 및 특성을 향상할 수 있다. That is, in this embodiment, the concave and convex portions 112 are formed only on the front surface of the semiconductor substrate 110, and the rear surface of the semiconductor substrate 110 is smoothly formed without the irregularities 112, thereby improving the efficiency and characteristics of the solar cell.

일례로, 반도체 기판(110)의 전면은 대략 1㎛ 이하(일례로, 300~600 nm)의 표면 거칠기를 가질 수 있다. 이러한 표면 거칠기는 반응성 이온 식각에 의하여 형성할 수 있는 표면 거칠기로 기존의 양면 식각인 습식 식각에 의한 표면 거칠기(대략 20~30㎛)에 비하여 매우 낮은 수준임을 알 수 있다. 이와 같이 본 실시예에서는 반도체 기판(110)의 전면에 반응성 이온 식각에 의하여 기존보다 작은 크기를 가지는 균일한 요철(112)을 형성할 수 있다. 이에 의하여 반도체 기판(110)에서 식각되는 부분을 최소화하면서 반도체 기판(110)의 전면의 표면 거칠기를 크게 증가시킬 수 있다. 그리고 반응성 이온 식각이 단면 식각이므로, 반도체 기판(112)의 전면에만 요철(112)을 형성하는 제조 공정을 단순화할 수 있다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 상세하게 설명한다. For example, the front surface of the semiconductor substrate 110 may have a surface roughness of about 1 μm or less (for example, 300 to 600 nm). This surface roughness is a surface roughness that can be formed by reactive ion etching, which is very low compared to the surface roughness (about 20 to 30 탆) of the conventional double-sided wet etching. As described above, in the present embodiment, uniform irregularities 112 having a smaller size than the conventional one can be formed on the entire surface of the semiconductor substrate 110 by reactive ion etching. Thus, the surface roughness of the front surface of the semiconductor substrate 110 can be greatly increased while minimizing the portion to be etched in the semiconductor substrate 110. Since the reactive ion etching is a cross-sectional etching, the manufacturing process of forming the irregularities 112 only on the front surface of the semiconductor substrate 112 can be simplified. This will be described in detail later in the manufacturing method of the solar cell 100.

그리고 반도체 기판(110)의 후면은 경면 연마에 의하여 100nm 이하(일례로, 10~100nm)의 표면 거칠기를 가질 수 있다. 이와 같이 반도체 기판(110)의 후면은 편평하고 매끈하게 형성되어 패시베이션 특성을 향상할 수 있다.The back surface of the semiconductor substrate 110 may have a surface roughness of 100 nm or less (for example, 10 to 100 nm) by mirror polishing. As described above, the rear surface of the semiconductor substrate 110 is flat and smooth, thereby improving passivation characteristics.

상술한 설명 및 도면에서는 반도체 기판(110)의 후면이 텍스쳐링에 의한 요철(112)을 구비하지 않는 매끄러운 면으로 구성된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 후면이 텍스쳐링에 의한 요철(112)을 구비하되 반도체 기판(110)의 전면에 비하여 작은 표면 거칠기를 가질 수 있다. 그 외의 다양한 변형이 가능하다. In the above description and drawings, it is exemplified that the rear surface of the semiconductor substrate 110 is made of a smooth surface having no concave and convex portions 112 by texturing. However, the present invention is not limited to this, and the rear surface of the semiconductor substrate 110 may have a surface roughness as compared with the front surface of the semiconductor substrate 110, Various other variations are possible.

반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다. The semiconductor substrate 110 may include a base region 10 having a second conductivity type including a second conductivity type dopant at a relatively low doping concentration. For example, the base region 10 may be located farther from the front surface of the semiconductor substrate 110 than the first conductivity type region 20, or closer to the rear surface. And the base region 10 may be closer to the front surface of the semiconductor substrate 110 than the second conductive type region 30 and further away from the rear surface. However, the present invention is not limited thereto, and it goes without saying that the position of the base region 10 can be changed.

여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. Here, the base region 10 may be formed of a crystalline semiconductor containing a second conductive dopant. In one example, the base region 10 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductive type dopant. In particular, the base region 10 may be comprised of a single crystal semiconductor (e.g., a single crystal semiconductor wafer, more specifically a single crystal silicon wafer) comprising a second conductive dopant.

제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The second conductivity type may be n-type or p-type. When the base region 10 has an n type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with a Group 5 element (P), arsenic (As), bismuth (Bi), antimony (Sb) Lt; / RTI > When the base region 10 has a p-type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with boron (B), aluminum (Al), gallium (Ga) Lt; / RTI >

그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다. However, the present invention is not limited thereto, and the base region 10 and the second conductive dopant may be composed of various materials.

일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 광전 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다. As an example, the base region 10 may be n-type. Then, the first conductivity type region 20 forming the pn junction with the base region 10 has p-type conductivity. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the rear side of the semiconductor substrate 110 and are collected by the second electrode 44, and the holes move toward the front side of the semiconductor substrate 110, 1 electrode 42. In this case, Thereby, electric energy is generated. Then, a hole having a slower moving speed than the electron moves to the front surface of the semiconductor substrate 110, not to the rear surface, so that the photoelectric conversion efficiency can be improved. However, the present invention is not limited thereto, and it is also possible that the base region 10 and the second conductivity type region 30 have a p-type and the first conductivity type region 20 has an n-type.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first conductivity type region 20 having a first conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110. [ The first conductive type region 20 forms a pn junction with the base region 10 to form an emitter region for generating carriers by photoelectric conversion.

본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다. In this embodiment, the first conductivity type region 20 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the first conductive type region 20 may be formed of a crystalline semiconductor including the first conductive type dopant. In one example, the first conductive type region 20 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including the first conductive type dopant. In particular, the first conductivity type region 20 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a first conductive type dopant. When the first conductivity type region 20 is formed as a part of the semiconductor substrate 110, the junction characteristics with the base region 10 can be improved.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 도전형 영역(20)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the first conductive type region 20 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the first conductive type region 20 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the first conductive type region 20 can be easily formed on the semiconductor substrate 110. For example, the first conductivity type region 20 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the first conductive type dopant. Various other variations are possible.

제1 도전형은 p형 또는 n형일 수 있다. 제2 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the second conductivity type region 20 has a p-type, the first conductivity type region 20 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. When the first conductive type region 20 has an n type, the first conductive type region 20 is doped with a Group 5 element such as (P), arsenic (As), bismuth (Bi), antimony (Sb) Single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the first conductivity type dopant.

도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제1 도전형 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정셩 깊이 및 높은 저항을 가질 수 있다. 제1 도전형 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. In the figure, the first conductivity type region 20 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Thus, in another embodiment, the first conductive region 20 may have a selective structure. The selective structure has a high doping concentration, a large junction depth, and a low resistance in the portion of the first conductive type region 20 adjacent to the first electrode 42, and a low doping concentration, a small depth and a high resistance Lt; / RTI > As the structure of the first conductivity type region 20, various other structures may be applied.

반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. A second conductive type region 30 having a second conductive type identical to the base region 10 and including a second conductive type dopant at a higher doping concentration than the base region 10 is formed on the rear surface of the semiconductor substrate 110, Can be formed. The second conductive type region 30 forms a back surface field to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 110 (more precisely, the back surface of the semiconductor substrate 110) Thereby constituting a rear electric field area.

본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다. In this embodiment, the second conductivity type region 30 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductive type region 30 may be formed of a crystalline semiconductor including the second conductive type dopant. As an example, the second conductivity type region 30 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. When the second conductivity type region 30 is formed as a part of the semiconductor substrate 110 in this manner, the junction characteristics with the base region 10 can be improved.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제2 도전형 영역(30)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the second conductive type region 30 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the second conductive type region 30 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the second conductive type region 30 can be easily formed on the semiconductor substrate 110. For example, the second conductivity type region 30 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the second conductive type dopant. Various other variations are possible.

제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다. The second conductivity type may be n-type or p-type. When the second conductivity type region 30 has an n-type, the second conductivity type region 30 is doped with P, As, bismuth, antimony, or the like, which is a Group 5 element, Single crystal or polycrystalline semiconductor. When the second conductivity type region 30 has a p-type, the second conductivity type region 30 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the second conductivity type dopant. The second conductive dopant of the second conductive type region 30 may be the same as or different from the second conductive type dopant of the base region 10.

본 실시예에서 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제2 도전형 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가질 수 있다. 또 다른 실시예로, 제2 도전형 영역(30)이 국부적 구조(local structure)를 가질 수 있다. 국부적 구조에서는 제2 도전형 영역(30)이 제2 전극(44)이 형성된 부분에 대응하여 국부적으로 형성될 수 있다. 제2 도전형 영역(30)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. In this embodiment, the second conductivity type region 30 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Thus, in another embodiment, the second conductivity type region 30 may have a selective structure. The selective structure has a high doping concentration, a large junction depth and a low resistance in the portion of the second conductivity type region 30 adjacent to the second electrode 44, and a low doping concentration, a small junction depth and a high resistance Lt; / RTI > In yet another embodiment, the second conductivity type region 30 may have a local structure. In the local structure, the second conductivity type region 30 may be locally formed corresponding to the portion where the second electrode 44 is formed. As the structure of the second conductivity type region 30, various other structures may be applied.

반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 접촉하여 형성된다. A passivation film 22 and an antireflection film 24 are sequentially formed on the front surface of the semiconductor substrate 110 and more precisely on the first conductive type region 20 formed on or in the semiconductor substrate 110, The electrode 42 is formed in contact with the first conductivity type region 20 through the passivation film 22 and the antireflection film 24 (i.e., through the opening 102).

패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The passivation film 22 and the antireflection film 24 may be formed substantially entirely on the entire surface of the semiconductor substrate 110 except for the opening portion 102 corresponding to the first electrode 42. [

패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The passivation film 22 is formed in contact with the first conductivity type region 20 to passivate defects present in the surface or bulk of the first conductivity type region 20. [ Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The antireflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased by lowering the reflectance of the light incident through the entire surface of the semiconductor substrate 110. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In this way, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the passivation film 22 and the antireflection film 24.

패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The passivation film 22 may be formed of various materials. For example, the passivation film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 And may have a multi-layered film structure in which two or more films are combined. For example, the passivation film 22 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge if the first conductivity type region 20 has an n-type, and the first conductivity type region 20 and an aluminum oxide film having a negative negative charge if it has a p-type.

방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The anti-radiation film 24 may be formed of various materials. For example, the antireflection film 24 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. In one example, the antireflective film 24 may comprise silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the passivation film 22 and the anti-reflection film 24 may include various materials. It is also possible that any one of the passivation film 22 and the antireflection film 24 functions as an anti-reflection role and passivation, so that the other is not provided. Alternatively, various films other than the passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 평면 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is electrically connected to the first conductivity type region (not shown) through the opening 102 formed in the passivation film 22 and the antireflection film 24 (that is, through the passivation film 22 and the antireflection film 24) 20, respectively. The first electrode 42 may be formed to have various shapes by various materials. The planar shape of the first electrode 42 will be described later with reference to Fig.

반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 패시베이션막(32)이 형성되고, 제2 전극(44)이 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 연결된다. The passivation film 32 is formed on the rear surface of the semiconductor substrate 110 more precisely on the second conductive type region 30 formed on the semiconductor substrate 110 and the second electrode 44 is formed on the passivation film 32 (I.e., through the opening 104) to the second conductivity type region 30.

패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. The passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the opening 104 corresponding to the second electrode 44. [

패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. The passivation film 32 is formed in contact with the second conductivity type region 30 to passivate defects present in the surface or bulk of the second conductivity type region 30. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers.

패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The passivation film 32 may be formed of various materials. For example, the passivation film 32 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. For example, the passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the second conductivity type region 30 has an n-type, and the second conductivity type region 30 and an aluminum oxide film having a negative negative charge if it has a p-type.

그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 패시베이션막(32) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the passivation film 32 may include various materials. Alternatively, various films other than the passivation film 32 may be formed on the rear surface of the semiconductor substrate 110. Other variations are possible.

제2 전극(44)은 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The second electrode 44 is electrically connected to the second conductivity type region 30 through the opening 104 formed in the passivation film 32. The second electrode 44 may be formed to have various shapes by various materials.

도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. The planar shapes of the first and second electrodes 42 and 44 will be described in detail with reference to FIG.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced from each other with a predetermined pitch. Although the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 110, the present invention is not limited thereto. The first and second electrodes 42 and 44 may include bus bar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus electrode 42b or 44b may be provided or a plurality of bus electrodes 42b and 44b may be provided with a larger pitch than the pitch of the finger electrodes 42a and 44a as shown in FIG. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto. Therefore, the width of the bus bar electrodes 42b and 44b may be equal to or smaller than the width of the finger electrodes 42a and 44a.

단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.The finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may all be formed to pass through the passivation film 22 and the antireflection film 24 as viewed in cross section. That is, the opening 102 may be formed corresponding to both the finger electrode 42a of the first electrode 42 and the bus bar electrode 42b. The finger electrode 44a and the bus bar electrode 44b of the second electrode 44 may all be formed through the passivation film 32. [ That is, the opening 104 may be formed corresponding to both the finger electrode 44a and the bus bar electrode 44b of the second electrode 44. [ However, the present invention is not limited thereto. As another example, the finger electrode 42a of the first electrode 42 is formed to pass through the passivation film 22 and the antireflection film 24, and the bus bar electrode 42b is formed through the passivation film 22 and the antireflection film 24 As shown in FIG. In this case, the opening 102 is formed in a shape corresponding to the finger electrode 42a, and may not be formed in a portion where only the bus bar electrode 42b is located. A finger electrode 44a of the second electrode 44 may be formed through the passivation film 32 and a bus bar electrode 44b may be formed on the passivation film 32. [ In this case, the opening 104 is formed in a shape corresponding to the finger electrode 44a, and may not be formed in a portion where only the bus bar electrode 44b is located.

도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, the first electrode 42 and the second electrode 44 have the same planar shape. The width and the pitch of the finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may be the same as the width and pitch of the finger electrode 44a and the bus bar electrode 42b of the second electrode 44, A width, a pitch, and the like of the first electrode 44b. In addition, the first electrode 42 and the second electrode 44 may have different planar shapes, and various other modifications are possible.

이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. As described above, in this embodiment, since the first and second electrodes 42 and 44 of the solar cell 100 have a predetermined pattern, and the solar cell 100 can be incident on the front and rear surfaces of the semiconductor substrate 110 It has a bi-facial structure. Accordingly, the amount of light used in the solar cell 100 can be increased to contribute to the efficiency improvement of the solar cell 100. However, the present invention is not limited thereto, and it is also possible that the second electrode 44 is formed entirely on the rear side of the semiconductor substrate 110.

다시 도 1을 참조하면, 본 실시예에서는 제2 전극(44)이 서로 다른 밀도를 가지는 제1 전극부(442)와 제2 전극부(444)를 포함할 수 있다. 여기서, 제1 전극부(442)는 반도체 기판(110) 또는 제2 도전형 영역(30)과 인접하여 위치하고, 제2 전극부(444)는 제1 전극부(442) 위에 위치하며 제1 전극부(442)보다 큰 밀도를 가질 수 있다. 여기서, 제1 전극부(442)와 제2 전극부(444)는 서로 조성이 다르거나, 및/또는 다른 제조 공정에 의하여 형성되어 서로 다른 특성을 가질 수 있다.Referring again to FIG. 1, in this embodiment, the second electrode 44 may include a first electrode portion 442 and a second electrode portion 444 having different densities. The first electrode portion 442 is located adjacent to the semiconductor substrate 110 or the second conductivity type region 30 and the second electrode portion 444 is located above the first electrode portion 442, May have a greater density than the portion 442. Here, the first electrode portion 442 and the second electrode portion 444 may have different compositions, and / or may be formed by other manufacturing processes and have different characteristics.

일 예로, 제1 전극부(442)는 반도체 기판(110)의 후면에 형성된 절연막(즉, 패시베이션막(32))을 관통하여 제2 도전형 영역(30)에 연결되는 부분이다. 따라서, 제1 전극부(442)는 패시베이션막(32)을 쉽게 관통할 수 있으며 패터닝이 용이한 제조 공정에 의하여 제조될 수 있다. The first electrode portion 442 is a portion connected to the second conductive type region 30 through an insulating film (that is, a passivation film 32) formed on the rear surface of the semiconductor substrate 110. Therefore, the first electrode portion 442 can be easily manufactured through a manufacturing process which can easily pass through the passivation film 32 and can be easily patterned.

예를 들어, 제1 전극부(442)는 전도성 페이스트를 인쇄로 도포한 후에 이를 소성하여 형성될 수 있다. 전도성 페이스트를 이용하여 제1 전극부(442)를 형성하면, 소성 시 파이어 스루(fire through) 현상(소성 공정에서 해당 부분의 패시베이션막(32)을 제거하여 패시베이션막(32)을 관통하는 현상)에 의하여 제1 전극부(442)를 제2 제2 도전형 영역(30)에 쉽게 연결할 수 있다. 이 경우에는 전도성 페이스트 내부에 패시베이션막(32)을 관통할 수 있는 물질을 포함하도록 하거나, 및/또는 패시베이션막(32)을 제거할 수 있는 공정 조건에서 소성 공정을 수행하면, 전도성 페이스트가 패시베이션막(32)을 관통하게 된다. 이에 의하여 패시베이션막(32)을 별도로 패터닝하는 공정을 수행하지 않아도 제1 전극부(442)와 제2 도전형 영역(30)을 연결할 수 있다. 또한, 도전성 페이스트를 인쇄 공정으로 도포하면 도전성 페이스트가 패턴을 가지는 상태로 반도체 기판(110) 위에 형성될 수 있다. 이에 의하여 도전성 페이스트를 별도로 패터닝하는 공정이 요구되지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(442)를 형성하기 전에 패시베이션막(32)에 개구부(104)를 형성하고, 파이어 스루 현상 없이 제1 전극부(442)를 형성하는 것도 가능하다. For example, the first electrode portion 442 may be formed by applying a conductive paste to a print and then firing it. When the first electrode portion 442 is formed using the conductive paste, a fire through phenomenon (a phenomenon that the passivation film 32 is removed through the passivation film 32 in the firing process) The first electrode portion 442 can be easily connected to the second second conductivity type region 30. [ In this case, if the conductive paste is subjected to a firing process under a process condition that includes a material capable of penetrating the passivation film 32 and / or can remove the passivation film 32, (Not shown). Accordingly, the first electrode portion 442 and the second conductivity type region 30 can be connected to each other without performing a process of patterning the passivation film 32 separately. When a conductive paste is applied by a printing process, a conductive paste may be formed on the semiconductor substrate 110 in a state of having a pattern. Thus, a process of separately patterning the conductive paste is not required. However, the present invention is not limited to this, and it is also possible to form the opening 104 in the passivation film 32 before forming the first electrode part 442, and to form the first electrode part 442 without the occurrence of the fire through phenomenon Do.

상술한 전도성 페이스트는 전도성 분말, 용매, 바인더, 유리 프릿, 첨가제 등을 포함할 수 있다. 전도성 분말은 전극의 역할을 수행할 수 있도록 전도성을 가지는 물질로서, 은, 구리, 티타늄 등을 포함할 수 있다. 일 예로, 전도성 분말이 은을 포함하는 경우에는 제2 전극(44)의 저항을 낮출 수 있고 우수한 반사 특성을 가져 반도체 기판(110)을 통과하여 제2 전극(44)에 도달한 광을 재사용할 수 있다. 용매, 바인더, 유리 프릿, 첨가제 등으로는 알려진 다양한 물질을 사용할 수 있다. The conductive paste described above may include a conductive powder, a solvent, a binder, a glass frit, an additive, and the like. The conductive powder may include silver, copper, titanium and the like as a conductive material so as to serve as an electrode. For example, when the conductive powder includes silver, the resistance of the second electrode 44 can be lowered, and the light that has passed through the semiconductor substrate 110 and reaches the second electrode 44 can be reused . Various materials known as solvents, binders, glass frit, additives and the like can be used.

이와 같이 제1 전극부(442)가 전도성 페이스트를 이용한 인쇄 공정에 의하여 제조된 인쇄층으로 구성되면, 제1 전극부(442)를 형성하는 공정, 제1 전극부(442)와 제2 도전형 영역(30)을 연결하는 공정 등을 단순화할 수 있다. When the first electrode part 442 is formed of a printing layer manufactured by a printing process using a conductive paste, a process of forming the first electrode part 442, a process of forming the first electrode part 442, The process of connecting the regions 30 and the like can be simplified.

제1 전극부(442)가 인쇄층인지 여부는 다양한 방법에 의하여 판별할 수 있다. 예를 들어, 제1 전극부(442)가 인쇄층으로 형성되는 경우에는 제1 전극부(442) 내부에 유리 프릿 등이 잔류할 수 있으므로, 성분 분석 등을 통하여 유리 프릿에 포함되는 물질을 검출하면 인쇄층으로 판별될 수 있다. 또는, 제1 전극부(442)의 단면이 라운드지면서 볼록한 형상을 가지면 제1 전극부(442)가 인쇄층으로 구성된다고 판별할 수 있다. 이 외에도 알려진 다양한 방법에 의하여 제1 전극부(442)가 인쇄층인지 여부를 판별할 수 있다.Whether or not the first electrode unit 442 is a print layer can be determined by various methods. For example, when the first electrode portion 442 is formed as a print layer, glass frit or the like may remain in the first electrode portion 442, so that the material contained in the glass frit can be detected It can be discriminated as a printing layer. Alternatively, it can be determined that the first electrode portion 442 is formed as a print layer when the first electrode portion 442 has a rounded shape and has a convex shape. It is possible to determine whether the first electrode unit 442 is a print layer by various known methods.

이와 같이 제1 전극부(442)가 인쇄층으로 구성되면, 내부에 복수의 미세한 기공(442a)이 위치하는 다공성을 가져서 밀도가 상대적으로 낮을 수 있다. 이에 의하여 제2 전극(44)이 제1 전극부(442)만을 포함하게 되면, 반도체 기판(110)과의 접촉 특성이 저하되어 저항이 증가할 수 있다. 특히, 본 실시예에서와 같이 반도체 기판(110)의 후면의 표면 거칠기가 작은 경우에는 반도체 기판(110)과 제2 전극(44)의 접촉 면적이 줄어들어 저항이 좀더 증가할 수 있다. If the first electrode portion 442 is formed as a print layer, the plurality of fine pores 442a may be located inside the first electrode portion 442 and the density may be relatively low. Accordingly, if the second electrode 44 includes only the first electrode portion 442, the contact property with the semiconductor substrate 110 may be degraded and the resistance may increase. In particular, when the surface roughness of the rear surface of the semiconductor substrate 110 is small as in the present embodiment, the contact area between the semiconductor substrate 110 and the second electrode 44 is reduced, and the resistance can be further increased.

이에 따라 본 실시예에서는 제1 전극부(442) 위에 제1 전극부(442)보다 높은 밀도를 가지는 제2 전극부(444)가 위치한다. 제2 전극부(444)는 제1 전극부(442)보다 높은 밀도를 가질 수 있다. 그리고 제2 전극부(444)가, 일 예로, 제1 전극부(442)와 접촉하여 형성되어 제1 전극부(442) 내부의 미세한 기공(442a)을 채우면서 형성될 수 있다. Accordingly, the second electrode portion 444 having a higher density than the first electrode portion 442 is disposed on the first electrode portion 442 in this embodiment. The second electrode portion 444 may have a higher density than the first electrode portion 442. The second electrode portion 444 may be formed in contact with the first electrode portion 442 to fill the fine pores 442a in the first electrode portion 442. [

참조를 위하여 도 3에 제1 전극부(442)와 제2 전극부(444)를 포함하는 제2 전극(44)의 단면을 촬영한 사진을 도시한다. 도 3에서는 제1 전극부(442)가 하부에 위치하고 제1 전극부(444)가 상부에 위치한다. 도 3을 참조하면, 제1 전극부(442)가 미세한 복수의 기공(442a)을 가지는 다공성을 가지면서 라운드지거나 볼록한 단면 형상을 가지면서 형성되고, 제1 전극부(442) 위에 위치한 제2 전극부(444)가 제1 전극부(442)의 미세한 기공을 채우면서 제1 전극부(442) 위에 대체적으로 균일한 두께를 가지도록 형성되는 것을 알 수 있다. 그리고 제1 전극부(442)보다 제2 전극(444)이 좀더 조밀한 내부를 가져 높은 밀도를 가지는 것을 알 수 있다. 3 is a photograph of a cross section of the second electrode 44 including the first electrode unit 442 and the second electrode unit 444 for reference. In FIG. 3, the first electrode portion 442 is located at the lower portion and the first electrode portion 444 is located at the upper portion. 3, the first electrode part 442 is formed to have a porous or rounded or convex cross-sectional shape having a plurality of fine pores 442a, and a second electrode part 442 formed on the first electrode part 442, It can be seen that the portion 444 is formed to have a substantially uniform thickness over the first electrode portion 442 while filling the minute pores of the first electrode portion 442. [ And the second electrode 444 has a more dense inner portion than the first electrode portion 442, so that the second electrode 444 has a higher density.

다시 도 1을 참조하면, 일 예로, 제2 전극부(444)는 도금에 의하여 형성된 도금층일 수 있다. 이와 같이 제1 전극부(442)를 형성한 후에 제1 전극부(442) 위에 제1 전극부(442)를 덮도록 제2 전극부(444)를 도금 공정에 의하여 형성하게 되면, 제1 전극부(442)가 일종의 시드(seed) 역할을 하므로 제2 전극부(444)를 좀더 쉽게 형성할 수 있다. 또한, 제2 전극부(444)가 제1 전극부(442)를 시드로 하여 성장하므로 제1 전극부(442)의 내부에 위치한 미세한 기공(442a)을 효과적으로 채울 수 있다. 그리고 도금층으로 구성되는 제2 전극부(444)는 공정 특성 상 인쇄층으로 구성되는 제1 전극부(442)보다 높은 밀도를 가지게 되므로, 전기적 특성을 보상할 수 있다. 이때, 도금 공정 등에서는 유리 프릿 등을 사용하지 않으므로 제2 전극부(444)는 유리 프릿 등이 잔류하지 않고 대부분의 조성이 전도성 물질로 구성되므로, 전기적 특성을 크게 형성할 수 있다. Referring again to FIG. 1, in one example, the second electrode portion 444 may be a plating layer formed by plating. If the second electrode part 444 is formed by a plating process so as to cover the first electrode part 442 on the first electrode part 442 after the first electrode part 442 is formed, The second electrode part 444 can be more easily formed because the first electrode part 442 serves as a kind of seed. In addition, since the second electrode portion 444 grows with the first electrode portion 442 as a seed, the minute pores 442a located in the first electrode portion 442 can be effectively filled. In addition, the second electrode part 444 made of a plated layer has a density higher than that of the first electrode part 442 made of a print layer in terms of process characteristics, so that the electrical characteristics can be compensated. In this case, since the glass frit is not used in the plating process, the second electrode portion 444 can be formed with a large electrical characteristic because the glass frit or the like does not remain and most of the composition is formed of the conductive material.

제2 전극부(444)는 은, 구리, 티타늄 등을 포함할 수 있다. 일 예로, 제2 전극부(444)가 은을 포함하는 경우에는 제2 전극(44)의 저항을 낮출 수 있고 우수한 반사 특성을 가져 반도체 기판(110)을 통과하여 제2 전극(44)에 도달한 광을 재사용할 수 있다. 제2 전극부(444)는 제1 전극부(442)의 전도성 물질과 동일한 물질로 구성될 수 있다. 그러면, 제1 전극부(442)와 제2 전극부(444)의 접합 특성을 향상할 수 있고, 이종 물질을 사용하는 경우에 발생할 수 있는 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 전극부(444)ㅇ; 제1 전극부(442)와 다른 물질로 구성될 수도 있다. The second electrode portion 444 may include silver, copper, titanium, and the like. For example, when the second electrode portion 444 includes silver, the resistance of the second electrode 44 can be lowered, and the second electrode portion 444 can have a good reflection characteristic and can reach the second electrode 44 through the semiconductor substrate 110 One light can be reused. The second electrode portion 444 may be formed of the same material as the conductive material of the first electrode portion 442. Thus, the junction characteristics of the first electrode unit 442 and the second electrode unit 444 can be improved, and problems that may occur in the case of using different materials can be prevented. However, the present invention is not limited thereto. And may be formed of a different material from the first electrode portion 442.

제2 전극부(444)가 도금층인지 여부는 다양한 방법에 의하여 판별될 수 있다. 에를 들어, 제2 전극부(444)가 도금층으로 구성되면, 제2 전극부(444)가 제1 전극부(442) 위에서 대체적으로 균일한 두께(T22)를 가지면서 형성될 수 있고, 유리 프릿 등을 포함하지 않고 대부분의 조성이 전도성 물질로만 구성될 수 있다. 따라서 이러한 특성을 가지면 제2 전극부(444)를 도금층으로 판별할 수 있다. 이 외에도 알려진 다양한 방법에 의하여 제2 전극부(444)가 도금층인지 여부를 판별할 수 있다. Whether or not the second electrode portion 444 is a plating layer can be determined by various methods. The second electrode portion 444 may be formed with a substantially uniform thickness T22 over the first electrode portion 442 if the second electrode portion 444 is formed of a plating layer, And most of the composition can be composed only of a conductive material. Accordingly, the second electrode portion 444 can be identified as a plated layer if it has such characteristics. It is possible to determine whether the second electrode portion 444 is a plating layer by various other known methods.

이와 같이 제1 전극부(442)가 인쇄층으로 구성되고, 제2 전극부(444)가 도금층으로 구성되면, 개구부(104)가 제1 전극부(442)에 대응하는 형상을 가지고, 제2 전극부(444)가 개구부(104) 주변의 패시베이션막(32)를 덮으면서 형성될 수 있다. 상술한 바와 같이, 제1 전극부(442)를 형성할 때 소성에 의하여 개구부(104)가 형성되는 경우에는 제1 전극부(442)의 선폭(W21)에 대응하는 선폭을 가지는 개구부(104)가 형성된다. 이 위에 도금에 의하여 형성되는 제2 전극부(444)는 두께 방향뿐만 아니라 측면 방향으로도 성장하여 전체적으로 균일한 두께(T22)를 가지도록 형성되므로, 제1 전극부(442)의 선폭(W21)과 동일 또는 유사한 개구부(104)의 선폭보다 제2 전극부(444)의 선폭(W22)이 크다. 이에 의하여 제2 전극부(444)가 개구부(104) 내에 위치한 제1 전극부(442) 위와 함께, 개구부(104)의 주변에 위치한 패시베이션막(32)의 위에도 형성되게 된다. When the first electrode portion 442 is formed of a printing layer and the second electrode portion 444 is formed of a plating layer as described above, the opening 104 has a shape corresponding to the first electrode portion 442, The electrode portion 444 may be formed while covering the passivation film 32 around the opening 104. [ The opening 104 having a line width corresponding to the line width W21 of the first electrode portion 442 is formed when the opening 104 is formed by firing when the first electrode portion 442 is formed. . The second electrode portion 444 formed by plating is formed so as to have a uniform thickness T22 as well as a thickness direction as well as a lateral direction so that the line width W21 of the first electrode portion 442, The line width W22 of the second electrode portion 444 is larger than the line width of the opening portion 104 which is the same as or similar to the line width W2. The second electrode portion 444 is formed on the passivation film 32 located in the periphery of the opening portion 104 along with the first electrode portion 442 located in the opening portion 104.

여기서, 제1 전극부(442)의 두께(T21)보다 선폭(W21)이 더 클 수 있다. 본 실시예에서는 제1 전극부(442)가 시드 역할을 하므로 제1 전극부(442)가 작은 두께를 가져도 되는 반면, 제1 전극부(442)를 인쇄 공정으로 형성할 때 선폭(W21)을 줄이는 데는 일정한 한계가 있기 때문이다. Here, the line width W21 may be larger than the thickness T21 of the first electrode portion 442. The first electrode part 442 may have a small thickness because the first electrode part 442 serves as a seed. On the other hand, when the first electrode part 442 is formed by a printing process, Because there is a certain limit to the reduction.

제1 전극부(442)의 두께(T21)와 선폭(W21)을 비율로 한정하면, 일 예로, 제1 전극부(442)의 두께(T21) : 제1 전극부(442)의 선폭(W21) 비율은 1 : 2 내지 1 : 10일 수 있다. 이는 제1 전극부(442)가 시드 역할을 하는데 필요한 두께(T21), 인쇄 공정의 한계 등을 고려한 수치이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 전극(44)의 선폭, 두께 등을 고려하여 상술한 비율이 달라질 수도 있다. The thickness T21 of the first electrode portion 442: the line width W21 of the first electrode portion 442, and the line width W21 of the first electrode portion 442. For example, ) Ratio can be from 1: 2 to 1:10. This is a numerical value considering the thickness T21 required for the first electrode portion 442 to serve as a seed, the limit of the printing process, and the like. However, the present invention is not limited to this, and the above-described ratio may be varied in consideration of the line width, thickness, and the like of the second electrode 44.

일 예로, 제1 전극부(442)의 두께(T21)는 5um 내지 20um일 수 있다. 제1 전극부(442)의 두께(T21)가 5um 미만이면 시드 역할을 효과적으로 수행하기 하기 어려울 수 있고, 두께(T21)가 20um를 초과하면 제1 전극부(442)를 형성하기 위한 전도성 페이스트의 양이 증가하여 비용이 증가할 수 있다. 제1 전극부(442)의 선폭(W21)은 인쇄 공정에서 형성할 수 있는 수치 범위를 가질 수 있는데, 일 예로, 10um 내지 40um의 범위를 가질 수 있다. 제1 전극부(442)의 선폭(W21)을 20um 미만으로 낮추는 것은 공정 상 어려움이 있고, 제1 전극부(442)의 선폭(W21)이 40um를 초과하면 제2 전극(44)의 면적이 커져 쉐이딩 손실(shading loss)이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극부(442)의 두께(T21), 선폭(W21)의 구체적인 수치는 제2 전극(44)의 두께, 선폭 등을 고려하여 달라질 수 있고, 인쇄 공정의 기술 발전에 따라 달라질 수도 있다. In one example, the thickness T21 of the first electrode portion 442 may be 5 [mu] m to 20 [mu] m. If the thickness T21 of the first electrode portion 442 is less than 5 mu m, it may be difficult to effectively perform the seeding function. If the thickness T21 exceeds 20 mu m, the conductive paste for forming the first electrode portion 442 The amount may increase and the cost may increase. The line width W21 of the first electrode portion 442 may have a numerical value range that can be formed in the printing process, and may have a range of 10um to 40um, for example. It is difficult to reduce the line width W21 of the first electrode portion 442 to less than 20um and if the line width W21 of the first electrode portion 442 exceeds 40um, the area of the second electrode 44 The larger the shading loss may be. The thickness T21 and the line width W21 of the first electrode part 442 may vary depending on the thickness and the line width of the second electrode 44, It may vary depending on the technological development of the process.

그리고 제2 전극부(444)의 두께(T22)가 제1 전극부(442)의 두께(T1)와 같거나 이보다 클 수 있다. 즉, 제1 전극부(442)가 시드 역할을 할 수 있을 정도의 두께를 가지도록 제1 전극부(442)를 형성하여 제1 전극부(442)의 두께(T21)를 최소화하고, 상대적으로 밀도가 높고 전기적 특성이 우수한 제2 전극부(444)를 상대적으로 두껍게 형성할 수 있다. 제2 전극부(444)의 두께(T22)는 원하는 제2 전극(44)의 두께 및 선폭에 따라 조절될 수 있는데, 일 예로, 제2 전극부(444)의 두께는 15um 내지 50um일 수 있다. 이에 따라 일 예로, 제2 전극부(444)의 두께(T2)가 20um 내지 50um이고, 선폭(W22)(또는 제2 전극부(444)의 선폭(W2))이 40um 내지 100um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 두께, 선폭 등을 고려하여 달라질 수 있다. The thickness T22 of the second electrode portion 444 may be equal to or greater than the thickness T1 of the first electrode portion 442. [ That is, the first electrode portion 442 may be formed to have a thickness enough to serve as a seed to minimize the thickness T21 of the first electrode portion 442, The second electrode portion 444 having high density and excellent electrical characteristics can be formed relatively thick. The thickness T22 of the second electrode portion 444 may be adjusted according to the thickness and the line width of the desired second electrode 44. For example, the thickness of the second electrode portion 444 may be between 15 and 50 um . Accordingly, for example, the thickness T2 of the second electrode portion 444 may be 20um to 50um, and the line width W22 (or the line width W2 of the second electrode portion 444) may be 40um to 100um. However, the present invention is not limited thereto, and may be varied depending on the thickness, line width, etc. of the second electrode 44.

이와 같이 본 실시예에서는 인쇄 공정에 의하여 형성되는 제1 전극부(442)에 의하여 제조 공정을 단순화하고, 제1 전극부(442)를 시드로 하여 도금 공정에 의하여 형성되는 제2 전극부(444)을 상대적으로 두껍게 형성하여 제2 전극(44)의 전기적 특성을 향상할 수 있다. In this embodiment, the manufacturing process is simplified by the first electrode portion 442 formed by the printing process, and the second electrode portion 444 formed by the plating process using the first electrode portion 442 as a seed Can be formed to be relatively thick, so that the electrical characteristics of the second electrode 44 can be improved.

반도체 기판(110)의 전면에 형성되는 제1 전극(42)은 제2 전극(44)을 구성하는 제1 전극부(442)와 동일 또는 유사한 조성을 가지는 단일의 인쇄 전극부(420)로 구성될 수 있다. 이에 따라 제1 전극(42)이 복수의 기공(420a)을 가지는 인쇄층으로 구성될 수 있다. 그리고 제1 전극(42)을 위한 개구부(102)는 인쇄층으로 구성되는 인쇄 전극부(420)에 대응하는 형상을 가질 수 있다. 이에 따라 개구부(102)의 선폭이 인쇄 전극부(420)의 선폭(W1)과 동일 또는 유사할 수 있고, 제1 전극(42)이 대체로 개구부(102) 내에서만 위치하고 패시베이션막(22) 및 반사 방지막(24) 위에 형성되지 않을 수 있다. The first electrode 42 formed on the front surface of the semiconductor substrate 110 is composed of a single printed electrode unit 420 having the same or similar composition as the first electrode unit 442 constituting the second electrode 44 . Accordingly, the first electrode 42 may be composed of a print layer having a plurality of pores 420a. And the opening 102 for the first electrode 42 may have a shape corresponding to the printed electrode portion 420 constituted by a print layer. The line width of the opening 102 may be the same as or similar to the line width W1 of the printed electrode portion 420 and the first electrode 42 is located generally within the opening 102 and the passivation film 22, May not be formed on the barrier film 24.

이때, 제2 전극(44)의 제1 전극부(442)를 형성하는 공정에서 제1 전극(42)의 인쇄 전극부(420)를 함께 형성하고, 제1 전극부(442)를 형성하기 위한 전도성 페이스트와 제1 전극(42)의 인쇄 전극부(420)를 형성하기 위한 전도성 페이스트로 동일한 물질을 사용할 수 있다. 그러면, 제1 전극부(422)과 제2 전극(44)의 형성 공정을 단순화할 수 있다. 인쇄 공정, 인쇄층의 특성 등에 대해서는 제1 전극부(422)의 설명이 제2 전극부(442)에 적용될 수 있으므로 상세한 설명을 생략한다. At this time, in the process of forming the first electrode portion 442 of the second electrode 44, the printing electrode portion 420 of the first electrode 42 is formed together, and the first electrode portion 442 The same material can be used as the conductive paste for forming the conductive paste and the printed electrode portion 420 of the first electrode 42. [ Thus, the process of forming the first electrode portion 422 and the second electrode 44 can be simplified. The description of the first electrode portion 422 can be applied to the second electrode portion 442, and thus a detailed description thereof will be omitted.

제2 전극(44)의 제1 전극부(442)와 제1 전극(42)의 인쇄 전극부(420)는 모두 인쇄층으로 이루어지지만, 두께, 선폭 등에 있어서는 차이가 있다. 이는 제2 전극(44)은 제1 전극부(442)와 제2 전극부(444)를 포함하는 반면 제1 전극(42)은 인쇄 전극부(420)로만 이루어지며, 제1 전극(42)이 광이 더 많이 입사하는 쪽에 위치하는 것을 고려한 것이다. The first electrode portion 442 of the second electrode 44 and the printing electrode portion 420 of the first electrode 42 are both made of a printing layer but differ in thickness and line width. The second electrode 44 includes the first electrode portion 442 and the second electrode portion 444 while the first electrode 42 includes only the printing electrode portion 420 and the first electrode 42, And that this light is located on the side where more light is incident.

즉, 제2 전극(44)의 제1 전극부(442)의 폭(W21)(이에 대응하는 개구부(104)의 폭)보다 제1 전극(42)의 인쇄 전극부(420)의 폭(W1)(이에 대응하는 개구부(102)의 폭)이 더 클 수 있고, 제2 전극(44)의 제1 전극부(442)의 두께(T21)보다 제1 전극(42)의 인쇄 전극부(420)의 두께(T1)가 더 클 수 있다. 제1 전극(42)은 단일의 인쇄 전극부(420)로만 구성되므로, 인쇄 전극부(420)가 충분한 폭(W1) 및 두께(T1)를 가져야만 우수한 전기적 특성을 가질 수 있기 때문이다. 이에 의하여 인쇄 전극부(420)로 구성되는 제1 전극(42)이 충분한 전기적 특성을 가지도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. The width W1 of the printed electrode portion 420 of the first electrode 42 is smaller than the width W21 of the first electrode portion 442 of the second electrode 44 Of the first electrode 42 of the first electrode 42 may be larger than the thickness T21 of the first electrode portion 442 of the second electrode 44 May be greater than the thickness T1. This is because the first electrode 42 is composed of only a single printed electrode portion 420 and therefore the printed electrode portion 420 can have excellent electrical characteristics only when it has a sufficient width W1 and a thickness T1. Accordingly, the first electrode 42 formed of the printed electrode unit 420 can have sufficient electrical characteristics. However, the present invention is not limited thereto and various modifications are possible.

그리고 제2 전극(44)의 폭(W2)이 제1 전극(42)의 인쇄 전극부(420)의 폭(W1)보다 클 수 있고, 제2 전극(44)의 두께(T2)가 제1 전극(42)의 인쇄 전극부(420)의 두께(T1)과 동일 또는 유사한 두께(예를 들어, 20% 이내의 차이를 가지는 두께)를 가질 수 있다. 이에 의하여 제2 전극(44)의 두께(T2)에 대한 선폭(W2)의 비율(W2/T2)이 제1 전극(42)의 두께(T1)에 대한 선폭(W1)의 비율(W1/T1)보다 클 수 있다. 이는 제2 전극(44)의 제2 전극부(444)에 의하여 제2 전극(44)이 인쇄 전극부(420) 또는 제1 전극(42)보다 충분한 폭을 확보하였기 때문이다. 이와 같이 형성하면, 광이 더 많이 입사하는 반도체 기판(110)의 전면에 위치하는 제1 전극(42)의 선폭(W1)을 줄여 쉐이딩 손실을 최소화하고, 광이 상대적으로 적게 입사하는 반도체 기판(110)의 후면에 위치하는 제2 전극(44)의 선폭(W2)을 상대적으로 크게 하여 제2 전극(44)의 전기적 특성을 향상할 수 있다. The width W2 of the second electrode 44 may be greater than the width W1 of the printed electrode unit 420 of the first electrode 42 and the thickness T2 of the second electrode 44 may be greater than the width W1 of the first electrode 42. [ (For example, a thickness having a difference within 20%) equal to or similar to the thickness T1 of the printed electrode portion 420 of the electrode 42. [ The ratio W2 / T2 of the line width W2 to the thickness T2 of the second electrode 44 is larger than the ratio W1 / T1 of the line width W1 to the thickness T1 of the first electrode 42 ). This is because the second electrode 44 of the second electrode 44 secures a sufficient width of the second electrode 44 than the printed electrode unit 420 or the first electrode 42. This minimizes the shading loss by reducing the line width W1 of the first electrode 42 located on the front surface of the semiconductor substrate 110 in which the light is more incident, The electrical characteristics of the second electrode 44 can be improved by relatively increasing the line width W2 of the second electrode 44 positioned on the rear surface of the second electrode 44. [

일 예로, 인쇄 전극부(420)의 두께(T1)(또는 제1 전극(42)의 두께)이 20um 내지 50um이고, 인쇄 전극부(420)의 선폭(W1)(또는 제1 전극(42)의 선폭(W1))이 30um 내지 50um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 두께(T1) 및/또는 선폭(W1)을 가질 수 있다. The line width W1 of the printed electrode unit 420 (or the width of the first electrode 42) of the printed electrode unit 420 is 20 mu m to 50 mu m and the thickness T1 of the printed electrode unit 420 (or the thickness of the first electrode 42) The line width W1) of the first electrode layer 30 may be 30 [mu] m to 50 [mu] m. However, the present invention is not limited thereto and may have various thicknesses T1 and / or line widths W1.

이와 같이 본 실시예에서는 광이 상대적으로 많이 입사되는 반도체 기판(110)의 전면의 표면 거칠기를 상대적으로 크게 하여 반사율을 낮추고, 반도체 기판(110)의 후면의 표면 거칠기를 상대적으로 작게 하여 패시베이션 특성을 향상할 수 있다. 그리고 상대적으로 작은 표면 거칠기를 가지는 반도체 기판(110)의 후면에 위치하는 제2 전극(44)이 제1 및 제2 전극부(442, 444)를 포함하여, 공정을 단순화하면서도 반도체 기판(110) 또는 제2 도전형 영역(30)과 상대적으로 작은 접촉 면적을 가지는 제2 전극(44)의 전기적 특성을 좀더 향상할 수 있다. 그리고 상대적으로 큰 표면 거칠기를 가지는 반도체 기판(110)의 전면에 위치하여 상대적으로 우수한 전기적 특성을 가질 수 있는 제1 전극(42)은 공정을 단순화할 수 있도록 인쇄층인 인쇄 전극부(420)로만 구성할 수 있다. 이와 같이 반도체 기판(110)의 표면 특성에 맞춰 제1 전극(42)과 제2 전극(44)의 적층 구조를 다르게 하여 태양 전지(100)의 효율을 최대화할 수 있다. As described above, in this embodiment, the surface roughness of the front surface of the semiconductor substrate 110, in which light is relatively much incident, is relatively increased to lower the reflectance, and the surface roughness of the rear surface of the semiconductor substrate 110 is relatively reduced, Can be improved. The second electrode 44 positioned on the rear surface of the semiconductor substrate 110 having a relatively small surface roughness includes the first and second electrode portions 442 and 444 to simplify the process, Or the second electrode 44 having a relatively small contact area with the second conductivity type region 30 can be further improved. The first electrode 42, which is located on the front surface of the semiconductor substrate 110 having a relatively large surface roughness and can have a relatively good electrical characteristic, is formed only by the printed electrode unit 420, which is a print layer, Can be configured. As described above, the stacking structure of the first electrode 42 and the second electrode 44 is made different according to the surface characteristics of the semiconductor substrate 110, thereby maximizing the efficiency of the solar cell 100.

또한, 제1 전극(42)의 인쇄 전극부(420)와, 제2 전극(44)의 제1 및 제2 전극부(442, 444)의 두께, 선폭 등을 한정하여 태양 전지(100)의 효율, 특성 등을 좀더 향상할 수 있다. The thickness and the line width of the printed electrode portion 420 of the first electrode 42 and the first and second electrode portions 442 and 444 of the second electrode 44 are determined to determine the thickness of the solar cell 100 Efficiency, characteristics, and the like can be further improved.

상술한 태양 전지(100)의 제조 방법을 도 4, 그리고 도 5a 내지 도 5f를 참조하여 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.The manufacturing method of the solar cell 100 described above will be described in detail with reference to Figs. 4 and 5A to 5F. Hereinafter, detailed description will be omitted and only different portions will be described in detail.

도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법를 도시한 단면도들이다. FIG. 4 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention, and FIGS. 5A to 5F are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 반도체 기판을 경면 연마하는 단계(ST10), 반도체 기판의 전면을 텍스쳐링하는 단계(ST20), 도전형 영역을 형성하는 단계(ST30), 절연막을 형성하는 단계(ST40), 제2 전극의 제1 전극부 및 제1 전극을 형성하는 단계(ST50), 그리고 제2 전극의 제2 전극부를 형성하는 단계(ST60)를 단계를 포함한다. 이를 도 5a 내지 도 5f와 함께 좀더 상세하게 설명한다. Referring to FIG. 4, a method of manufacturing a solar cell 100 according to an embodiment of the present invention includes a step ST10 of polishing a semiconductor substrate (ST10), a step ST20 of texturing a front surface of the semiconductor substrate, (ST50) forming a first electrode portion and a first electrode of the second electrode, and forming a second electrode portion ST60 of the second electrode (ST40) . This will be explained in more detail with reference to Figs. 5A to 5F.

도 5a에 도시된 바와 같이, 반도체 기판을 경면 연마하는 단계(ST10)에서는 반도체 기판(110)의 전면 및 후면을 경면 연마하여 표면을 평탄화하고 내부에 발생된 손상을 제거한다. As shown in FIG. 5A, in the mirror polishing step ST10 of the semiconductor substrate, the front surface and the rear surface of the semiconductor substrate 110 are mirror polished to flatten the surface to remove the damage generated therein.

좀더 구체적으로 설명하면, 반도체 기판(110)은 반도체 잉곳(ingot)을 절삭하여 제조될 수 있는데, 이 과정에서 반도체 기판(110)의 전면 및 후면에 절삭 손상(saw damage)이 발생될 수 있다. 이러한 절삭 손상을 제거하기 위하여 반도체 기판(110)의 전면 및 후면을 식각하는 것이다. 이러한 경면 연마를 위한 식각은 습식 알칼리 용액(예를 들어, 고농도의 수산화칼륨(KOH) 용액)을 이용하여 수행될 수 있다. 이렇게 습식 식각을 사용하면 공정 시간을 단축할 수 있다. More specifically, the semiconductor substrate 110 may be manufactured by cutting a semiconductor ingot. In this process, saw damage may occur on the front and rear surfaces of the semiconductor substrate 110. The front and back surfaces of the semiconductor substrate 110 are etched to remove such cutting damage. The etching for such mirror polishing can be performed using a wet alkaline solution (for example, a potassium hydroxide (KOH) solution at a high concentration). This wet etching can shorten the process time.

이러한 경면 연마에 의하여 반도체 기판(110)의 전면 및 후면은 100nm 이하(일례로, 10nm 내지 100nm)의 표면 거칠기를 가질 수 있다. The front and back surfaces of the semiconductor substrate 110 may have a surface roughness of 100 nm or less (e.g., 10 nm to 100 nm) due to the mirror polishing.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반드시 경면 연마가 이루어져야 하는 것은 아니며, 반도체 기판(110)의 전면 및 후면이 동일 또는 유사한 표면 거칠기(제1 표면 거칠기)를 가지도록 처리하면 된다. However, the present invention is not limited thereto. Therefore, the mirror polishing is not necessarily performed, and the front and rear surfaces of the semiconductor substrate 110 may be treated so as to have the same or similar surface roughness (first surface roughness).

이어서, 도 5b에 도시된 바와 같이, 반도체 기판의 전면을 텍스쳐링하는 단계(ST20)에서는 반도체 기판(110)의 전면을 단면 식각한다. 좀더 구체적으로는, 반도체 기판(110)의 전면이 후면보다 큰 표면 거칠기(제2 표면 거칠기)를 가지도록 반도체 기판(110)의 전면만을 텍스처링하여 요철(112)을 형성한다. 본 실시예에서는 단면 식각을 위하여 일례로 반응성 이온 식각을 이용할 수 있다. Next, as shown in FIG. 5B, in the step of texturing the front surface of the semiconductor substrate (ST20), the entire surface of the semiconductor substrate 110 is etched. More specifically, only the front surface of the semiconductor substrate 110 is textured to form irregularities 112 such that the front surface of the semiconductor substrate 110 has a surface roughness (second surface roughness) larger than that of the rear surface. In this embodiment, for example, reactive ion etching may be used for the cross-sectional etching.

반응성 이온 식각법은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라즈마를 발생시켜 식각하는 건식 식각 방법이다. 이러한 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 균일한 요철(112)을 형성할 수 있으며, 종래의 습식 식각 방식에 비하여 제거되는 기판 두께가 작아지게 된다. 이에 따라 반도체 기판(110)의 전면은 대략 1㎛(일례로, 300~600nm)의 표면 거칠기를 가질 수 있다. The reactive ion etching method is a dry etching method in which a plasma is generated and etched after supplying an etching gas (for example, Cl 2 , SF 6 , NF 3 , HBr, etc.). This reactive ion etching can form uniform irregularities 112 on the surface of the semiconductor substrate 110 regardless of the crystal grain direction, and the thickness of the substrate to be removed is smaller than that of the conventional wet etching method. Accordingly, the front surface of the semiconductor substrate 110 may have a surface roughness of about 1 μm (for example, 300 to 600 nm).

이와 같이 본 실시예에서는 단면 식각을 하여 반도체 기판(110)의 전면에서의 반사율을 낮추면서도, 반도체 기판(110)의 후면은 표면적을 최소화하여 패시베이션 특성을 향상시킬 수 있다. As described above, in this embodiment, the passivation characteristic can be improved by minimizing the surface area of the rear surface of the semiconductor substrate 110 while reducing the reflectance at the front surface of the semiconductor substrate 110 by performing the cross-sectional etching.

실시예에 따라서는 단면 식각 후에 단면 식각에서 발생된 손상 등을 제거하기 위한 추가 식각(일례로, 습식 식각) 등을 더 수행할 수도 있다. 그러나 이러한 추가 식각은 선택적인 것이므로 생략할 수도 있다.Depending on the embodiment, additional etching (for example, wet etching) may be further performed to remove damage or the like generated in the cross-sectional etching after the cross-sectional etching. However, these additional etchings are optional and may be omitted.

이어서, 도 5c에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST30)에서는 반도체 기판(110)에 도전형 영역(20, 30)을 형성한다. 예를 들어, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성하고, 및/또는 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성할 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 이온 주입법, 열확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 도펀트를 도핑하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 도펀트를 가지는 별도의 층을 형성하는 것에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성할 수 있다. 또한, 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 서로 다른 공정에 의하여 형성할 수도 있다. Next, as shown in FIG. 5C, the conductive type regions 20 and 30 are formed in the semiconductor substrate 110 in the step ST30 of forming the conductive type regions. For example, the first conductivity type region 20 may be formed on the entire surface of the semiconductor substrate 110, and / or the second conductivity type region 30 may be formed on the rear surface of the semiconductor substrate 110. The first conductive type region 20 and the second conductive type region 30 may be formed by doping a dopant by various methods such as an ion implantation method, a thermal diffusion method, and a laser doping method. As another example, the first conductive type region 20 and the second conductive type region 30 can be formed by forming a separate layer having a dopant on the semiconductor substrate 110. In addition, the first conductive type region 20 and the second conductive type region 30 may be formed by different processes.

본 실시예에서는, 일 예로, 도전형 영역(20, 30)이 이온 주입법에 의하여 형성될 수 있다. 이온 주입법에 의하여 제1 및 제2 도전형 도펀트를 주입하여 도전형 영역(20, 30)을 형성하는 경우에는 이온 주입 후에 활성화 열처리를 수행할 수 있다. 즉, 제1 및 제2 도전형 도펀트를 반도체 기판(110)에 이온 주입하게 되면, 주입된 제1 및 제2 도전형 도펀트가 격자 위치가 아닌 위치에 위치하여 활성화되어 있지 않는다. 이런 상태의 반도체 기판(110)을 활성화 열처리하면 제1 및 제2 도전형 도펀트가 격자 위치로 옮겨져 활성화된다. 그리고 활성화 열처리에 의하여 제1 및 제2 도전형 도펀트가 확산하게 되므로 활성화 열처리 전보다 큰 주입 깊이를 가지게 된다. 본 실시예에서는 이와 같은 활성화 열처리 시에 반응성 이온 식각 시 발생할 수 있는 반도체 기판(110)의 결함을 큐어링(curing)할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.In this embodiment, as one example, the conductive regions 20 and 30 may be formed by an ion implantation method. In the case of forming the conductive regions 20 and 30 by implanting the first and second conductive dopants by the ion implantation method, the activation heat treatment can be performed after the ion implantation. That is, when the first and second conductive type dopants are ion-implanted into the semiconductor substrate 110, the injected first and second conductive type dopants are not positioned in the lattice position and are not activated. When the semiconductor substrate 110 in this state is subjected to activation heat treatment, the first and second conductivity type dopants are transferred to the lattice position and activated. Since the first and second conductive type dopants are diffused by the activation heat treatment, the depth of implantation is larger than that before the activation heat treatment. In this embodiment, it is possible to cure a defect of the semiconductor substrate 110, which may occur in reactive ion etching during the activation heat treatment. However, the present invention is not limited thereto.

이어서, 도 5d에 도시한 바와 같이, 절연막을 형성하는 단계(ST40)에서는 도전형 영역(20, 30) 위에 절연막(22, 24, 32)을 형성한다. Next, as shown in FIG. 5D, in step ST40 of forming an insulating film, insulating films 22, 24, and 32 are formed on the conductive regions 20 and 30, respectively.

좀더 구체적으로, 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고 제2 도전형 영역(30) 위에 패시베이션막(32) 및 캡핑막(34)을 형성한다. 패시베이션막(22, 32), 반사 방지막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사 방지막(24) 등의 형성 순서는 다양하게 변형될 수 있다. More specifically, the passivation film 22 and the antireflection film 24 are formed on the first conductive type region 20 and the passivation film 32 and the capping film 34 are formed on the second conductive type region 30 . The passivation films 22 and 32 and the antireflection film 24 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating. The formation order of the passivation films 22 and 32, the antireflection film 24, and the like can be variously modified.

이어서, 도 5e에 도시한 바와 같이, 인쇄층을 형성하는 단계(ST50)에서는 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)(또는 제1 전극(42)의 인쇄 전극부(420))을 인쇄 공정에 의하여 형성한다. 즉, 전도성 페이스트를 인쇄에 의하여 도포한 다음 이를 소성하여 절연막(22, 24, 32)를 관통하도록 한다. 이에 의하여 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)가 형성되어 제1 도전형 영역(20)과 제1 전극(42)이 연결되고, 패시베이션막(32)에 개구부(104)가 형성되어 제2 도전형 영역(30)과 제2 전극(44)이 연결된다. 5E, in the step of forming the print layer (ST50), the first electrode portion 442 and the first electrode 42 (or the first electrode 42) of the second electrode 44 Printed electrode unit 420) is formed by a printing process. That is, the conductive paste is applied by printing and then fired to penetrate the insulating films 22, 24, and 32. An opening 102 is formed in the passivation film 22 and the antireflection film 24 so that the first conductive type region 20 and the first electrode 42 are connected and the opening 104 is formed in the passivation film 32. [ And the second conductive type region 30 and the second electrode 44 are connected to each other.

이와 같이 인쇄 공정을 이용하면 제1 및 제2 전극(42, 44)의 형성 공정, 도전형 영역(20, 30)과의 연결을 위한 공정 등을 단순화할 수 있어, 생산성을 향상할 수 있다. By using the printing process as described above, it is possible to simplify the process of forming the first and second electrodes 42 and 44, the process of connecting to the conductive regions 20 and 30, and the like, thereby improving the productivity.

이때, 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)은 동일한 인쇄 공정에 의하여 함께 수행되거나, 인쇄 공정의 일부 공정이 함께 수행될 수도 있다. 그러면, 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(442)와 제1 전극(42)이 서로 다른 인쇄 공정에 의하여 수행될 수도 있다. At this time, the first electrode portion 442 of the second electrode 44 and the first electrode 42 may be performed together by the same printing process, or a part of the printing process may be performed together. Then, the manufacturing process can be simplified. However, the present invention is not limited thereto, and the first electrode unit 442 and the first electrode 42 may be performed by different printing processes.

그리고 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)이 동일한 조성의 전도성 페이스트를 이용하여 형성될 수 있다. 그러면, 제조 공정을 단순화하고 재료의 비용에 따른 부담을 줄일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 제1 전극부(442)을 형성하기 위한 전도성 페이스트와 제1 전극(42)의 전도성 페이스트의 조성 등이 서로 다를 수도 있다. The first electrode part 442 and the first electrode 42 of the second electrode 44 may be formed using a conductive paste having the same composition. Then, the manufacturing process can be simplified and the burden on the material cost can be reduced. However, the present invention is not limited thereto, and the composition of the conductive paste for forming the first electrode portion 442 of the second electrode 44 and the conductive paste for the first electrode 42 may be different from each other.

상술한 바와 같이 제1 전극(42)의 두께가 제1 전극부(442)의 두께보다 두꺼우므로, 제1 전극(42)이 원하는 두께를 가질 수 있도록 제1 전극(42)을 형성하기 위한 인쇄 공정의 횟수를 제1 전극부(442)를 형성하기 위한 인쇄 공정의 횟수보다 많게 할 수 있다. 즉, 제1 전극부(442)는 일 회의 인쇄 공정에 의하여 형성되고, 제2 전극부(444)는 복수 회수의 인쇄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 전극부(442)을 형성하기 위한 전도성 페이스트와 제1 전극(42)의 전도성 페이스트의 점도를 서로 다르게 하여 제1 전극부(442)와 제1 전극(42)이 원하는 두께 및 선폭을 가지도록 할 수도 있다. 그 외의 다양한 방법이 적용될 수 있다. The thickness of the first electrode 42 is greater than the thickness of the first electrode portion 442 as described above so that the first electrode 42 is formed to have a desired thickness The number of processes can be made larger than the number of times of the printing process for forming the first electrode portion 442. That is, the first electrode unit 442 may be formed by a single printing process, and the second electrode unit 444 may be formed by a plurality of printing processes. However, the present invention is not limited thereto. The conductive paste for forming the first electrode part 442 and the conductive paste for the first electrode 42 are made to have different viscosities so that the first electrode part 442 and the first electrode 42 have desired thicknesses and line widths . Various other methods can be applied.

이어서, 도 5f에 도시한 바와 같이, 도금층을 형성하는 단계(ST50)에서는, 제1 전극부(442)를 시드로 하여 제1 전극부(442) 위에 도금층으로 구성되는 제2 전극부(444)를 형성한다. 이와 같이 제1 전극부(442) 위에 도금층으로 구성되는 제2 전극부(444)를 형성하는 것에 의하여 제2 전극(44)의 전기적 특성을 향상할 수 있다. 5F, in the step of forming a plating layer (ST50), a second electrode portion 444 composed of a plating layer is formed on the first electrode portion 442 by using the first electrode portion 442 as a seed, . The electrical characteristics of the second electrode 44 can be improved by forming the second electrode portion 444 formed of the plating layer on the first electrode portion 442.

이와 같이 본 실시예에 따른 태양 전지(100)의 제조 방법에 따르면, 각기 필요한 특성을 가지는 제1 및 제2 전극부(442, 444)를 포함하는 제2 전극(44)을 간단한 공정에 의하여 형성할 수 있다. 이에 따라 우수한 특성을 가지는 태양 전지(100)의 생산성을 향상할 수 있다. According to the method of manufacturing the solar cell 100 according to the present embodiment, the second electrode 44 including the first and second electrode portions 442 and 444 having necessary properties is formed by a simple process can do. Accordingly, the productivity of the solar cell 100 having excellent characteristics can be improved.

상술한 설명에서는 제1 전극부(442)가 인쇄층을 가지고 제2 전극부(444)가 도금층을 가지는 것으로 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 전극부(442)가 인쇄 공정 이외의 다른 공정에 의하여 형성될 수도 있고, 제2 전극부(444)가 도금 공정 이외의 다른 공정에 의하여 형성되어 상대적으로 높은 밀도를 가질 수도 있다. In the above description, the first electrode portion 442 has the print layer and the second electrode portion 444 has the plating layer. However, the present invention is not limited thereto. Accordingly, the first electrode portion 442 may be formed by a process other than the printing process, and the second electrode portion 444 may be formed by a process other than the plating process to have a relatively high density.

이와 같이 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. The features, structures, effects and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
112: 요철
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
420:인쇄 전극부
44: 제2 전극
442: 제1 전극부
444: 제2 전극부 100: Solar cell
110: semiconductor substrate
112: unevenness
20: first conductivity type region
30: second conductivity type region
42: first electrode
420:
44: Second electrode
442:
444: second electrode portion

Claims (20)

제1 면의 표면 거칠기가 제2 면의 표면 거칠기보다 큰 반도체 기판;
상기 반도체 기판의 제1 면 쪽에 형성되며, 제1 도전형을 가지는 제1 도전형 영역;
상기 반도체 기판의 제2 면 쪽에 형성되며, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역;
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함하는 태양 전지.A semiconductor substrate having a surface roughness of the first surface larger than a surface roughness of the second surface;
A first conductive type region formed on a first surface side of the semiconductor substrate and having a first conductive type;
A second conductive type region formed on a second surface side of the semiconductor substrate and having a second conductive type opposite to the first conductive type;
A first electrode electrically connected to the first conductive type region; And
And a second electrode electrically connected to the second conductivity type region
/ RTI >
Wherein the second electrode includes a first electrode portion and a second electrode portion having a density greater than that of the first electrode portion. 제1항에 있어서,
상기 제1 전극부가 상기 제2 도전형 영역 위에 형성되고,
상기 제2 전극부가 상기 제1 전극부를 덮도록 상기 제1 전극부 위에 형성되는 태양 전지. The method according to claim 1,
Wherein the first electrode portion is formed on the second conductive type region,
Wherein the second electrode portion is formed on the first electrode portion so as to cover the first electrode portion. 제2항에 있어서,
상기 제1 전극부와 상기 제2 전극부가 서로 접촉하여 형성되는 태양 전지. 3. The method of claim 2,
Wherein the first electrode portion and the second electrode portion are formed in contact with each other. 제1항에 있어서,
상기 제1 전극부가 복수의 기공을 가지는 다공성을 가지고,
상기 제2 전극부가 상기 제1 전극부의 상기 복수의 기공을 채우면서 형성되는 태양 전지. The method according to claim 1,
Wherein the first electrode portion has a porosity having a plurality of pores,
Wherein the second electrode portion is formed while filling the plurality of pores of the first electrode portion. 제1항에 있어서,
상기 제1 전극부가 인쇄층으로 구성되고,
상기 제2 전극부가 도금층으로 구성되는 태양 전지. The method according to claim 1,
Wherein the first electrode portion comprises a print layer,
Wherein the second electrode portion is formed of a plating layer. 제5항에 있어서,
상기 제1 전극부가 유리 프릿을 포함하고,
상기 제2 전극부가 유리 프릿을 포함하지 않는 태양 전지. 6. The method of claim 5,
Wherein the first electrode portion includes a glass frit,
And the second electrode portion does not include the glass frit. 제1항에 있어서,
상기 제2 도전형 영역 위에 형성되며 상기 제2 전극이 위치한 부분에 개구부를 구비하는 패시베이션막을 더 포함하고,
상기 제2 전극부가 상기 개구부에 인접한 상기 패시베이션막 위에 형성되는 태양 전지. The method according to claim 1,
And a passivation film formed on the second conductive type region and having an opening in a portion where the second electrode is located,
And the second electrode portion is formed on the passivation film adjacent to the opening. 제1항에 있어서,
상기 제2 전극부의 두께가 상기 제1 전극부의 두께와 같거나 이보다 큰 태양 전지. The method according to claim 1,
Wherein a thickness of the second electrode portion is equal to or greater than a thickness of the first electrode portion. 제8항에 있어서,
상기 제1 전극부의 두께가 5um 내지 20um이고,
상기 제2 전극부의 두께가 15um 내지 50um인 태양 전지. 9. The method of claim 8,
Wherein the thickness of the first electrode portion is 5 [mu] m to 20 [mu] m,
And the thickness of the second electrode portion is from 15 [mu] m to 50 [mu] m. 제1항에 있어서,
상기 제1 전극부의 선폭보다 상기 제1 전극부의 두께가 더 작고,
상기 제2 전극부는 전체적으로 균일한 두께를 가지는 태양 전지. The method according to claim 1,
The thickness of the first electrode portion is smaller than the line width of the first electrode portion,
And the second electrode portion has a uniform thickness as a whole. 제1항에 있어서,
상기 제1 전극부의 두께 : 상기 제1 전극부의 선폭 비율이 1 : 2 내지 1:10인 태양 전지. The method according to claim 1,
The thickness of the first electrode portion: the ratio of the width of the first electrode portion is 1: 2 to 1:10. 제1항에 있어서,
상기 제1 전극부의 선폭은 상기 제1 전극의 선폭보다 작고,
상기 제2 전극부의 선폭은 상기 제1 전극부보다 큰 태양 전지. The method according to claim 1,
Wherein the line width of the first electrode portion is smaller than the line width of the first electrode,
Wherein a line width of the second electrode portion is larger than that of the first electrode portion. 제1항에 있어서,
상기 제2 전극의 두께에 대한 선폭의 비율이 상기 제1 전극의 두께에 대한 선폭의 비율보다 큰 태양 전지. The method according to claim 1,
Wherein the ratio of the line width to the thickness of the second electrode is larger than the ratio of the line width to the thickness of the first electrode. 제1항에 있어서,
상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다른 태양 전지. The method according to claim 1,
Wherein the first electrode and the second electrode have different lamination structures. 제14항에 있어서,
상기 제1 전극이 인쇄층으로 구성되는 단일의 인쇄 전극부로 구성되는 태양 전지. 15. The method of claim 14,
Wherein the first electrode is constituted by a single printing electrode portion constituted by a printing layer. 제1항에 있어서,
상기 반도체 기판의 상기 제1 면의 표면 거칠기가 1um 이하이고,
상기 반도체 기판의 상기 제2 면이 표면 거칠기가 100nm 이하인 태양 전지.The method according to claim 1,
Wherein the first surface of the semiconductor substrate has a surface roughness of 1 mu m or less,
Wherein the second surface of the semiconductor substrate has a surface roughness of 100 nm or less. 반도체 기판의 제1 면 및 제2 면이 제1 표면 거칠기를 가지도록 처리하는 단계;
상기 반도체 기판의 상기 제1 면을 단면 식각에 의하여 텍스쳐링하는 단계;
상기 반도체 기판에 상기 제1 면에 제1 도전형 영역을 형성하고 상기 제2 면에 제2 도전형 영역을 형성하는, 도전형 영역을 형성하는 단계; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극을 형성하는 단계
를 포함하고,
상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함하는 태양 전지의 제조 방법.Treating the first and second surfaces of the semiconductor substrate to have a first surface roughness;
Texturing the first side of the semiconductor substrate by cross-sectional etching;
Forming a first conductivity type region on the first surface and a second conductivity type region on the second surface of the semiconductor substrate; And
Forming a first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region,
Lt; / RTI >
Wherein the second electrode includes a first electrode portion and a second electrode portion having a density greater than that of the first electrode portion. 제17항에 있어서,
상기 텍스쳐링하는 단계는 반응성 이온 식각에 의하여 수행되는 태양 전지의 제조 방법. 18. The method of claim 17,
Wherein the texturing is performed by reactive ion etching. 제17항에 있어서,
상기 전극을 형성하는 단계는,
상기 제2 전극의 상기 제1 전극부 및 상기 제1 전극을 인쇄 공정에 의하여 형성하는 단계; 및
상기 제2 전극의 상기 제1 전극부 위에 상기 제1 전극부를 시드로 하여 도금하여 상기 제2 전극부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. 18. The method of claim 17,
Wherein forming the electrode comprises:
Forming the first electrode portion and the first electrode of the second electrode by a printing process; And
And forming the second electrode portion by plating the first electrode portion of the second electrode with the first electrode portion as a seed
Wherein the method comprises the steps of: 제19항에 있어서,
상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다르고,
상기 제1 전극이 상기 인쇄 공정에 의하여 형성되는 단일의 인쇄 전극부로 구성되는 태양 전지의 제조 방법. 20. The method of claim 19,
Wherein the first electrode and the second electrode have different lamination structures,
Wherein the first electrode comprises a single printing electrode portion formed by the printing process.
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