KR20150097859A - 박막 트랜지스터 - Google Patents

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Abstract

박막 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터는 게이트 전극, 소스 전극, 상기 게이트 전극을 기준으로 상기 소스 전극과 마주보는 드레인 전극, 상기 게이트 전극과 상기 소스 전극 사이 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 산화물 반도체층 그리고 상기 게이트 전극과 상기 소스 전극 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고, 상기 게이트 전극에 인가되는 신호가 턴 오프(turn off) 신호일 때, 상기 게이트 전극에 인가되는 전압이 네거티브 값을 갖는다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 개선된 박막 트랜지스터를 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 게이트 전극, 소스 전극, 상기 게이트 전극을 기준으로 상기 소스 전극과 마주보는 드레인 전극, 상기 게이트 전극과 상기 소스 전극 사이 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 산화물 반도체층 그리고 상기 게이트 전극과 상기 소스 전극 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고, 상기 게이트 전극에 인가되는 신호가 턴 오프(turn off) 신호일 때, 상기 게이트 전극에 인가되는 전압이 네거티브 값을 갖는다.
상기 박막 트랜지스터는 표시 장치의 게이트 구동부에 포함될 수 있다.
상기 박막 트랜지스터는 상기 게이트 구동부의 출력 단자와 직접 연결되고, 상기 출력 단자는 게이트선과 연결되어 게이트 신호를 출력할 수 있다.
상기 네거티브 값은 -20V 이상 -3V 이하일 수 있다.
상기 산화물 반도체층은 IGZO로 형성될 수 있다.
상기 산화물 반도체층은 상기 게이트 전극 위에 위치할 수 있다.
상기 게이트 전극은 상기 산화물 반도체층 위에 위치할 수 있다.
상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층의 채널 영역을 덮는 식각 방지막을 더 포함할 수 있다.
상기 게이트 전극은 상기 산화물 반도체층의 채널 영역 보다 넓은 폭을 가질 수 있다.
상기 산화물 반도체층의 채널 영역에 대응하는 부분에서 상기 게이트 절연막의 두께는 균일할 수 있다.
상기 소스 전극과 상기 드레인 전극 사이에 위치하는 플로팅 금속층을 더 포함할 수 있다.
상기 플로팅 금속층은 전기적으로 부유될 수 있다.
상기 플로팅 금속층은 상기 산화물 반도체층의 채널 영역과 중첩할 수 있다.
상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치할 수 있다.
상기 플로팅 금속층은 섬형으로 형성될 수 있다.
상기 플로팅 금속층과 상기 산화물 반도체층 사이에 위치하는 식각 방지막을 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 턴 오프 상태에서 박막 트랜지스터의 제어 단자에 입력되는 오프 신호를 네거티브 값으로 유지한다. 따라서, 오프 상태에서 채널 영역을 컷 오프하여 누설 전류에 의한 가속 전자 발생을 차단하여 박막 트랜지스터의 신뢰성을 높일 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이다.
도 3은 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
도 4는 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부의 한 스테이지의 회로도이다.
도 5는 도 4에 도시한 회로도에서 제1 접점(Q)에 연결되어 있는 제1 트랜지스터(T1)와 제4 트랜지스터(T4)를 개략적으로 나타내는 회로도이다.
도 6은 도 5의 실시예에 따른 박막 트랜지스터에서 제어 신호, 입력 신호 및 출력 신호를 나타내는 그래프이다.
도 7은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 8은 도 7의 절단선 VIII-VIII을 따라 자른 단면도이다.
도 9는 도 8의 박막 트랜지스터의 회로도이다.
도 10은 도 8 및 도 9의 박막 트랜지스터에서 제어 신호, 입력 신호 및 출력 신호를 나타내는 그래프이다.
도 11은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 13은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 14는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 15는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 16은 비교예에서 소스/드레인 전압에 따른 소스/드레인 전류를 나타내는 그래프이다.
도 17은 본 발명의 일실시예에 따른 박막 트랜지스터에서 소스/드레인 전압에 따른 소스/드레인 전류를 나타내는 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 블록도이다. 도 2는 본 발명의 일실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 표시 장치는 표시판(300), 게이트 구동부(400), 데이터 구동부(500) 및 신호 제어부(600)를 포함한다.
표시판(300)은 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED), 전기 습윤 장치(electrowetting display, EWD) 등 다양한 표시 장치(display device)에 포함된 표시판일 수 있다.
표시판(300)은 영상을 표시하는 표시 영역(display area)(DA)과 그 주변에 위치하는 주변 영역(peripheral area)(PA)을 포함한다.
표시 영역(DA)은 액정 표시 패널인 경우에는 박막 트랜지스터, 액정 커패시터, 유지 커패시터 등을 포함한다. 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드 등을 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(DA)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.
표시 영역(DA)에는 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)가 위치한다.
게이트선(G1-Gn)은 게이트 신호를 전달하고 대략 행 방향으로 뻗으며 서로가 거의 평행할 수 있다.
데이터선(D1-Dm)은 영상 신호에 대응하는 데이터 전압을 전달하고 대략 열 방향으로 뻗으며 서로가 거의 평행할 수 있다.
복수의 화소(PX)는 대략 행렬 형태로 배열되어 있을 수 있다.
도 2를 참조하면, 각 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)과 연결된 적어도 하나의 스위칭 소자(SW) 및 이에 연결된 적어도 하나의 화소 전극(191)을 포함할 수 있다. 스위칭 소자(SW)는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 박막 트랜지스터는 게이트 단자, 입력 단자, 그리고 출력 단자를 포함한다. 스위칭 소자(SW)는 게이트선(Gi)의 게이트 신호에 따라 턴 온 또는 턴 오프되어 데이터선(Dj)으로부터의 데이터 신호를 화소 전극(191)에 전달할 수 있다. 스위칭 소자(SW)는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 화소 전극(191)에 인가된 데이터 전압에 따라 화소(PX)는 해당 영상을 표시할 수 있다.
도 1을 다시 참고하면, 주변 영역(PA)은 표시 장치에서 영상이 표시되지 않는 영역인 비표시 영역의 일부로서 차광 부재로 가려질 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러싸거나 표시판(300)의 가장자리에 위치할 수 있다.
주변 영역(PA)에는 게이트 구동부(400) 및 게이트 구동부(400)에 구동 신호를 전달하는 복수의 신호 배선(도시하지 않음)이 위치할 수 있다. 주변 영역(PA)에는 표시 영역(DA)의 게이트선(G1-Gn) 및 데이터선(D1-Dm)이 연장되어 형성될 수 있다.
신호 제어부(600)는 데이터 구동부(500) 및 게이트 구동부(400) 등의 구동부를 제어한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호와 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등이 있다. 신호 제어부(600)는 입력 영상 신호와 입력 제어 신호를 기초로 입력 영상 신호를 적절히 처리하여 디지털 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호, 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 적어도 하나의 저전압 등을 포함한다. 데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호, 로드 신호 및 데이터 클록 신호 등을 포함한다.
신호 제어부(600)는 데이터 제어 신호(CONT2), 게이트 제어 신호(CONT1) 및 디지털 영상 신호(DAT) 등을 게이트 구동부(400) 및 데이터 구동부(500)에 전달할 수 있다.
데이터 구동부(500)는 표시판(300)의 데이터선(D1-Dm)과 연결되어 있다. 데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 수신하여 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
데이터 구동부(500)는 복수의 집적 회로 칩의 형태로 표시판(300)의 주변 영역(PA)에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 본 발명의 다른 실시예에 따르면 데이터 구동부(500)는 표시판(300)의 주변 영역(PA)에 표시 영역(DA)의 박막 트랜지스터 등의 전기 소자와 함께 동일한 공정에서 집적될 수도 있다.
게이트 구동부(400)는 게이트선(G1-Gn)과 연결되어 있다. 게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압 및 게이트 오프 전압으로 이루어진 게이트 신호를 생성하고, 게이트선(G1-Gn)에 게이트 신호를 인가한다. 게이트 온 전압은 표시 영역(DA)의 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴 온시킬 수 있는 전압이고, 게이트 오프 전압은 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴 오프시킬 수 있는 전압이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 게이트 구동부(400)는 표시판(300)의 주변 영역(PA)에 집적되어 있다. 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 순차적으로 배열된 복수의 스테이지(stage)(ST1-STn)를 포함할 수 있다.
복수의 스테이지(SRC1-SRCn)는 서로 종속적으로 연결되어 있다. 복수의 스테이지(SRC1-SRCn)는 게이트 신호를 생성하여 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달할 수 있다. 각 스테이지(SRC1-SRCn)는 각각의 게이트선(G1-Gn)에 연결되어 있는 게이트 구동 회로를 포함하며, 각 스테이지(SRC1-SRCn)는 게이트 신호를 출력하는 게이트 출력 단자(도시하지 않음)를 가질 수 있다.
게이트 구동부(400)의 스테이지(SRC1-SRCn)는 표시 영역(DA)의 왼쪽 또는 오른쪽의 주변 영역(PA)에 위치할 수 있고, 열 방향으로 일렬로 배열되어 있다. 도 1은 복수의 스테이지(SRC1-SRCn)가 표시 영역(DA)의 왼쪽에 위치하는 주변 영역(PA)에 위치하는 예를 도시하고 있으나, 이에 한정되지 않고, 표시 영역(DA)을 기준으로 오른쪽, 위쪽 또는 아래쪽의 주변 영역(PA) 중 적어도 어느 한 곳에 위치할 수 있다.
본 발명의 일실시예에 따르면, 각 스테이지(SRC1-SRCn)는 이전 스테이지(SRC1-SRCn) 또는 이후 스테이지(SRC1-SRCn)의 출력 단자와 연결될 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(SRC1)는 한 프레임의 시작을 알리는 주사 시작 신호(STV)을 입력받을 수 있다. 이후 스테이지가 없는 맨 마지막 스테이지(SRCn)는 이후 스테이지의 출력 단자에 연결되는 대신 다른 신호를 입력받을 수 있다.
이하에서는 도 3을 참고하여 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부에 대해 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 표시 장치의 게이트 구동부(400)는 서로 종속적으로 연결되어 있는 제1 내지 제n 스테이지들(SRC1 내지 SRCn)를 포함하는 쉬프트 레지스터를 포함한다.
제1 내지 제n 스테이지들(SRC1 내지 SRCn)은 n개의 게이트선들과 각각 연결되어 게이트선들에 n개의 게이트 신호들을 순차적으로 출력한다.
각 스테이지는 제1 클럭 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.
제1 클럭 단자(CT1)는 클럭 신호(CK) 또는 클럭 신호(CK)의 위상이 반전된 반전 클럭 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지들(SRC1, SRC3,...)의 제1 클럭 단자(CT1)는 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2,...)의 제1 클럭 단자(CT1)는 반전 클럭 신호(CKB)를 수신한다. 클럭 신호(CK) 및 반전 클럭 신호(CKB)는 고전압(VDD)과 제1 저전압(VSS1)으로 이루어질 수 있다.
제1 입력 단자(IN1)는 수직개시신호(STV) 또는 제n-1 캐리 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 제1 입력 단자(IN1)는 수직개시신호(STV)를 수신하고, 제2 스테이지(SRC2) 내지 제n 스테이지(SRCn)의 제1 입력 단자(IN1)는 제n-1 캐리 신호를 각각 수신한다.
제2 입력 단자(IN2)는 제n+1 캐리 신호 또는 수직개시신호(STV)를 수신한다. 예를 들면, 제1 스테이지(SRC1) 내지 제n-1 스테이지(SRCn-1)의 제2 입력 단자(IN2)는 제n+1 캐리 신호를 각각 수신하고, 제n 스테이지(SRCn)의 제2 입력 단자(IN2)는 수직개시신호(STV)를 수신한다. 제n 스테이지(SRCn)의 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.
제1 전압 단자(VT1)는 제1 저전압(VSS1)을 수신한다. 제1 저전압(VSS1)은 제1 로우 레벨을 가지며, 제1 로우 레벨은 게이트 신호의 방전 레벨에 대응한다. 예를 들면, 제1 로우 레벨은 약 -6V일 수 있다.
제2 전압 단자(VT2)는 제1 로우 레벨보다 낮은 제2 로우 레벨을 가지는 제2 저전압(VSS2)을 수신한다. 제2 로우 레벨은 스테이지에 포함된 제1 접점(Q)의 방전 레벨에 대응한다. 예를 들면, 제2 로우 레벨은 약 -10V일 수 있다.
제1 출력 단자(OT1)는 해당하는 게이트선과 전기적으로 연결되어 게이트 신호를 출력한다. 제1 스테이지 내지 제n 스테이지들(SRC1 내지 SRCn)의 제1 출력 단자(OT1)들은 각각 제1 내지 제n 게이트 신호들을 출력한다. 예를 들면, 제1 스테이지(SRC1)의 제1 출력 단자(OT1)는 첫 번째 게이트선과 전기적으로 연결되어 제1 게이트 신호(G1)를 출력하고, 제2 스테이지(SRC2)의 제1 출력 단자(OT1)는 두 번째 게이트선과 전기적으로 연결되어 제2 게이트 신호(G2)를 출력한다. 제1 게이트 신호(G1)가 먼저 출력된 후, 제2 게이트 신호(G2)가 출력된다. 이어, 제3 게이트 신호(G3) 내지 제n 게이트 신호(Gn)가 순차적으로 출력된다.
제2 출력 단자(OT2)는 캐리 신호를 출력한다. 제n-1 스테이지(SRCn-1)의 제2 출력 단자(OT2)는 제n 스테이지(SRCn)의 제1 입력 단자(IN1)와 전기적으로 연결된다. 또한, 제n 스테이지(SRn)의 제2 출력 단자(OT2)는 제(n-1) 스테이지(SRCn-1)의 제2 입력 단자(IN2)와 전기적으로 연결된다.
이어, 도 4를 참고하여 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부의 한 스테이지에 대해 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 표시 장치의 게이트 구동부의 한 스테이지의 회로도이다.
본 발명의 일 실시예에 의한 표시 장치의 게이트 구동부의 제n 스테이지(SRCn)는 버퍼부(210), 충전부(220), 풀업부(230), 풀다운부(260), 출력 접점 유지부(262), 캐리부(240), 제3 접점 유지부(280), 인버터부(270), 방전부(250), 제1 접점 유지부(290) 등을 포함한다.
버퍼부(210)는 풀업부(230)에 제n-1 캐리 신호(Cr(n-1))를 전달한다. 버퍼부(210)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)는 제1 입력 단자(IN1)에 연결되어 있는 제어 단자와 입력 단자, 제1 접점(Q)에 연결되어 있는 출력 단자를 포함한다.
또한, 버퍼부(210)는 제4 부가 트랜지스터(T4-1)를 더 포함할 수 있다. 제4 부가 트랜지스터(T4-1)는 제1 입력 단자(IN1)에 연결되어 있는 제어 단자, 제4 트랜지스터(T4)에 연결되어 있는 입력 단자, 제1 접점(Q)에 연결되어 있는 출력 단자를 포함할 수 있다. 이때, 제4 트랜지스터(T4)의 출력 단자는 제1 접점(Q) 대신 제4 부가 트랜지스터(T4-1)의 입력 단자에 연결될 수 있다. 제4 부가 트랜지스터(T4-1)은 생략될 수 있다.
충전부(220)는 버퍼부(210)가 제공하는 제n-1 캐리 신호(Cr(n-1))에 응답하여 충전된다. 충전부(220)의 일단은 제1 접점(Q)와 연결되고, 타단은 게이트 신호의 출력 접점(O)과 연결된다. 버퍼부(210)에 제n-1 캐리 신호(Cr(n-1))의 고전압(VDD)이 수신되면, 충전부(220)는 고전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
풀업부(230)는 게이트 신호를 출력한다. 풀업부(230)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 접점(Q)에 연결되어 있는 제어 단자, 제1 클럭 단자(CT1)와 연결되어 있는 입력 단자 및 출력 접점(O)에 연결되어 있는 출력 단자를 포함한다. 출력 접점(O)는 제1 출력 단자(OT1)에 연결된다.
풀업부(230)의 제어 단자에 충전부(220)에 의해 충전된 제1 전압(V1)이 인가된 상태에서 제1 클럭 단자(CT1)에 클럭 신호(CK)의 고전압(VDD)이 수신되면 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 풀업부(230)의 제어 단자와 연결되어 있는 제1 접점(Q)는 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 제1 접점(Q)은 먼저 제1 전압(V1)으로 상승하고, 이어 부스팅 전압(VBT)으로 다시 상승한다.
풀업부(230)의 제어 단자에 부스팅 전압(VBT)이 인가되는 동안, 풀업부(230)는 클럭 신호(CK)의 고전압(VDD)을 제n 게이트 신호(G(n))의 고전압(VDD)으로 출력한다. 제n 게이트 신호(G(n))는 출력 접점(O)에 연결되어 있는 제1 출력 단자(OT1)를 통하여 출력된다.
풀다운부(260)는 제n 게이트 신호(G(n))을 풀-다운(pull-down)한다. 풀다운부(260)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 출력 접점(O)에 연결되어 있는 입력 단자, 및 제1 전압 단자(VT1)에 연결되어 있는 출력 단자를 포함한다. 풀다운부(260)는 제2 입력 단자(IN2)에 제n+1 캐리 신호(Cr(n+1))가 수신되면 출력 접점(O)의 전압을 제1 전압 단자(VT1)에 인가되는 제1 저전압(VSS1)으로 풀-다운(pull-down)한다.
출력 접점 유지부(262)는 출력 접점(O)의 전압을 유지한다. 출력 접점 유지부(262)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제2 접점(N)에 연결되어 있는 제어 전극, 출력 접점(O)에 연결되어 있는 입력 전극, 및 제1 전압 단자(VT1)에 연결되어 있는 출력 전극을 포함한다. 출력 접점 유지부(262)는 제2 접점(N)의 신호에 응답하여 출력 접점(O)의 전압을 제1 전압 단자(VT1)에 인가되는 상기 제1 저전압(VSS1)으로 유지한다.
출력 접점 유지부(262)에 의해 제1 저전압(VSS1)으로 풀-다운된 출력 접점(O)의 전압을 좀 더 안정적으로 유지할 수 있으며, 경우에 따라 출력 접점 유지부(262)는 생략될 수 있다.
캐리부(240)는 캐리 신호(Cr(n))를 출력한다. 캐리부(240)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제1 접점(Q)에 연결되어 있는 제어 단자, 제1 클럭 단자(CT1)에 연결되어 있는 입력 단자 및 제3 접점(R)에 연결되어 있는 출력 단자를 포함한다. 제3 접점(R)는 제2 출력 단자(OT2)에 연결된다.
캐리부(240)는 제어 단자와 출력 단자를 연결하는 커패시터(Capacitor)를 더 포함할 수 있다. 캐리부(240)는 제1 접점(Q)에 고전압이 인가되면 제1 클럭 단자(CT1)에 수신된 클럭 신호(CK)의 고전압(VDD)을 제n 캐리 신호(Cr(n))로 출력한다. 제n 캐리 신호(Cr(n))는 제3 접점(R)에 연결되어 있는 제2 출력 단자(OT2)를 통하여 출력된다.
제3 접점 유지부(280)는 제3 접점(R)의 전압을 유지한다. 제3 접점 유지부(280)는 제11 트랜지스터(T11)를 포함할 수 있다. 제11 트랜지스터(T11)는 제2 접점(N)에 연결되어 있는 제어 단자, 제3 접점(R)에 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 제3 접점 유지부(280)는 제2 접점(N)의 신호에 응답하여 제3 접점(R)의 전압을 제2 저전압(VSS2)으로 유지한다.
인버터부(270)는 제n 캐리 신호(Cr(n))의 출력 구간 이외의 구간 동안 제2 접점(N)에 제1 클럭 단자(CT1)에 수신된 클럭 신호(CK)와 위상이 동일한 신호를 인가한다. 인버터부(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함할 수 있다.
제12 트랜지스터(T12)는 제1 클럭 단자(CT1)에 연결되어 있는 제어 단자 및 입력 단자 및 제13 트랜지스터(T13)의 입력 단자 및 제7 트랜지스터(T7)와 연결되어 있는 출력 단자를 포함한다. 제7 트랜지스터(T7)는 제13 트랜지스터(T13)에 연결되어 있는 제어 단자, 제1 클럭 단자(CT1)에 연결되어 있는 입력 단자 및 제8 트랜지스터(T8)의 입력 단자와 연결되어 있는 출력 단자를 포함한다. 제7 트랜지스터(T7)의 출력 단자는 제2 접점(N)에 연결된다.
제13 트랜지스터(T13)는 제3 접점(R)에 연결되어 있는 제어 단자, 제12 트랜지스터(T12)와 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 제8 트랜지스터(T8)는 제3 접점(R)에 연결되어 있는 제어 단자, 제2 접점(N)에 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
인버터부(270)는 제3 접점(R)에 고전압이 인가되는 동안에, 제1 클럭 단자(CT1)에 수신된 클럭 신호(CK)를 제2 전압 단자(VT2)에 인가된 제2 저전압(VSS2)으로 방전한다. 즉, 제3 접점(R)의 고전압에 응답하여 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되고 이에 따라 클럭 신호(CK)는 제2 저전압(VSS2)으로 방전된다. 따라서, 인버터부(270)의 출력 접점인 제2 접점(N)은 제n 게이트 신호(G(n))가 출력되는 동안 제2 저전압(VSS2)으로 유지된다.
방전부(251)는 제n+1 캐리 신호(Cr(n+1))에 응답하여 제1 접점(Q)의 고전압을 제1 저전압(VSS1) 보다 낮은 레벨의 제2 저전압(VSS2)으로 방전시킨다. 방전부(251)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 제1 접점(Q)에 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
또한, 방전부(251)는 제9 부가 트랜지스터(T9-1)를 더 포함할 수 있다. 제9 부가 트랜지스터(T9-1)는 제2 입력 단자(IN2)에 연결되어 있는 제어 단자, 제9 트랜지스터(T9)에 연결되어 있는 입력 단자 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함할 수 있다. 이때, 제9 트랜지스터(T9)의 출력 단자는 제2 전압 단자(VT2) 대신 제9 부가 트랜지스터(T9-1)의 입력 단자에 연결될 수 있다.
방전부(251)는 제2 입력 단자(IN2)에 제n+1 캐리 신호(Cr(n+1))가 인가되면, 제1 접점(Q)의 전압을 제2 전압 단자(VT2)에 인가되는 제2 저전압(VSS2)으로 방전시킨다.
따라서, 제1 접점(Q)의 전압은 제1 전압(V1)에서 부스팅 전압(VBT)으로 상승하였다가 제2 저전압(VSS2)으로 떨어진다.
상기에서 제9 트랜지스터(T9)의 출력 단자가 제2 전압 단자(VT2)에 연결되어 있는 것으로 설명하였으나, 본 발명은 이에 한정되지 아니하고, 제9 트랜지스터(T9)의 출력 단자는 제1 전압 단자(VT1)에 연결될 수도 있다.
제1 접점 유지부(290)는 제1 접점(Q)의 전압을 유지한다. 제1 접점 유지부(290)는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)는 제2 접점(N)에 연결되어 있는 제어 단자, 제1 접점(Q)에 연결되어 있는 입력 단자, 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다.
또한, 제1 접점 유지부(290)는 제10 부가 트랜지스터(T10-1)을 더 포함할 수 있다. 제10 부가 트랜지스터(T10-1)은 제2 접점(N)에 연결되어 있는 제어 단자, 제10 부가 트랜지스터(T10)에 연결되어 있는 입력 단자, 및 제2 전압 단자(VT2)에 연결되어 있는 출력 단자를 포함한다. 이때, 제10 트랜지스터(T10)의 출력 단자는 제10 부가 트랜지스터(T10-1)의 입력 단자에 연결될 수 있다.
제1 접점 유지부(290)는 제2 접점(N)의 신호에 응답하여 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 유지한다.
이하에서는 도 5 및 도 6을 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터의 구동 특성에 대해 설명하기로 한다.
도 5는 도 4에 도시한 회로도에서 제1 접점(Q)에 연결되어 있는 제1 트랜지스터(T1)와 제4 트랜지스터(T4)를 개략적으로 나타내는 회로도이다. 도 6은 도 5의 실시예에 따른 박막 트랜지스터에서 제어 신호, 입력 신호 및 출력 신호를 나타내는 그래프이다.
도 5는 도 4의 회로도에서 제4 부가 트랜지스터(T4-1)를 생략한 형태로 도시하였다. 따라서, 제4 트랜지스터(T4)의 출력 단자는 제1 접점(Q)에 연결될 수 있다.
도 5를 참고하면, 제1 트랜지스터(T1)는 제1 출력 단자(OT1)과 직접 연결된다. 제1 출력 단자(OT1)는 해당하는 게이트선(G1-Gn)과 연결되어 게이트 신호를 출력하는 단자이다. 따라서, 제1 트랜지스터(T1)는 턴 온 전압이 게이트 구동부(300)의 다른 트랜지스터 대비하여 높은 구동 능력으로 출력하기 때문에 높은 신뢰성이 요구된다.
제1 트랜지스터(T1)의 제어 단자(CRM)는 캐리 신호(Cr(n-1))를 전달받는다. 본 발명의 일실시예에 따른 박막 트랜지스터는 축전지(C)를 충전하기 위해 캐리 신호(Cr(n-1))가 턴 온 신호가 될 때를 제외하고 네거티브 전압을 유지함으로써 제1 트랜지스터(T1)의 열화를 방지할 수 있다. 다시 말해, 제1 트랜지스터(T1)의 제어 단자(CRM)에 인가되는 신호가 턴 오프(turn off) 신호일 때, 제어 단자(CRM)에 인가되는 전압은 음의 값을 가질 수 있다. 본 실시예에서 네거티브 전압은 대략 -20V 이상 -3V 이하일 수 있다. 바람직하게는 본 실시예에서 네거티브 전압은 -5V일 수 있다.
도 6을 참고하면, 캐리 신호(Cr(n-1))가 30V의 턴 온 신호로 인가되어 축전지(C)가 충전되고, 제1 트랜지스터(T1)는 게이트 신호를 출력한다. 본 실시예에 따르면, 캐리 신호(Cr(n-1))가 턴 온 신호인 경우를 제외하고 -5V의 네거티브 전압을 유지한다. 캐리 신호(Cr(n-1))가 턴 오프 신호일 때, 클럭 신호(CK)가 제1 트랜지스터(T1)의 입력 단자에 전달되어 누설 전류가 발생할 수 있으나, 본 실시예에 따르면 제1 트랜지스터(T1)의 제어 단자에 네거티브 전압을 인가하기 때문에 컷 오프(cut off)되어 누설 전류의 가속 전자 발생을 차단할 수 있다. 가속 전자는 입력 단자에 해당하는 전극 주변에서 높은 운동 에너지를 가지고 격자 충돌을 하여 박막 트랜지스터의 전기적 특성을 변동시킬 수 있다.
이상에서 설명한 내용은 게이트 구동부에 포함되는 박막 트랜지스터를 예시로 설명하였으나, 이에 한정되지 않고 자체 발광 방식의 유기 발광 표시 장치나 저온 성막이 가능한 전자페이퍼나 플렉서블 디스플레이 장치와 같은 플라스틱 기판에 형성되는 스위칭 소자에도 적용할 수 있다.
도 7은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 평면도이다. 도 8은 도 7의 절단선 VIII-VIII을 따라 자른 단면도이다.
도 7 및 도 8을 참고하면, 제1 기판(110) 위에 게이트 전극(124)이 위치한다. 기판(110)은 절연 기판일 수 있으며, 플라스틱 또는 유리 등을 포함할 수 있다.
게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu), 구리망간(CuMn)과 같은 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다. 또는 게이트 전극(124)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium doped ZnO) 등의 투명성 도전 물질을 포함할 수도 있다. 게이트 전극(124)는 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 질화규소(SiNx), 산화규소(SiOx), SiON(silicon oxynitride), 유기 절연 물질 등을 포함할 수 있다. 게이트 절연막(140)은 두 개 이상의 절연막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 게이트 절연막(140)의 상층부는 SiOx, 하층부는 SiNx일 수 있으며, 또는 상층부는 SiOx, 하층부는 SiON일 수 있다. 산화물 반도체(154)와 접촉하는 게이트 절연막(140)이 산화물을 포함하는 경우, 채널층의 열화를 방지할 수 있다.
게이트 절연막(140) 위에 산화물 반도체층(154)이 위치한다.
산화물 반도체층(154)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나의 원소를 포함하는 산화물로 형성될 수 있다. 바람직하게는 본 실시예에서 산화물 반도체층(154)은 IGZO를 포함할 수 있다.
산화물 반도체층(154) 위에 소스 전극(173) 및 드레인 전극(175)이 마주보며 위치한다. 소스 전극(173)은 박막 트랜지스터의 입력 단자일 수 있고, 드레인 전극(175)은 박막 트랜지스터의 출력 단자일 수 있다. 소스 전극(173) 및 드레인 전극(175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
본 실시예에서 소스 전극(173) 및 드레인 전극(175)은 서로 평행하게 뻗어 있고 막대 형상을 가질 수 있다.
소스 전극(173)과 드레인 전극(175) 사이에서 소스 전극(173) 및 드레인 전극(175)에 의해 덮이지 않은 산화물 반도체층(154) 부분은 채널 영역을 형성할 수 있다. 본 실시예에서 이러한 채널 영역에 대응하는 게이트 절연막(140)의 두께는 균일할 수 있다. 또한, 게이트 전극(124)은 산화물 반도체층(154)의 채널 영역 보다 폭이 넓을 수 있다.
도시하지 않았으나, 소스 전극(173), 드레인 전극(175) 및 산화물 반도체층(154)의 채널 영역을 덮도록 보호막이 위치할 수 있다.
도 9는 도 8의 박막 트랜지스터의 회로도이다. 도 10은 도 8 및 도 9의 박막 트랜지스터에서 제어 신호, 입력 신호 및 출력 신호를 나타내는 그래프이다.
도 9 및 도 10을 참고하면, 게이트 전극(gate)은 박막 트랜지스터의 제어 단자에 해당하고, 소스 전극(source)은 입력 단자에 해당하며, 드레인 전극(drain)은 출력 단자에 해당할 수 있다. 본 실시예와 같이 채널 영역을 형성하는 산화물 반도체의 경우에는 산소 원자 결함에 의해 유래하는 도너를 많이 포함하고 있기 때문에 문턱 전압(Vth)이 낮다. 낮은 문턱 전압(Vth) 때문에 게이트 전극(gate)이 0V인 경우라도 소스 전극(source)과 드레인 전극(drain) 사이에 누설 전류가 흐를 수 있다. 이 때, 도 10에 도시한 바와 같이 소스 전극(source)에 전압이 인가되고 있을 때는 누설 전류를 구성하는 전자가 가속화되어 소스 전극(source) 근방에서 높은 운동 에너지를 가지고 격자 충돌하여 박막 트랜지스터의 전기적 특성을 변동시킬 수 있다. 하지만, 본 실시예에서는 도 10에 도시한 바와 같이 게이트 전극(gate)에 네거티브 전압을 인가하기 때문에 컷 오프되어 가속 전자 발생을 방지할 수 있다.
도 11은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 11에서 설명하려는 실시예는 도 7 내지 도 10에서 설명한 실시예와 대부분 동일하다. 이하에서는 차이가 있는 부분에 대해서 설명하기로 한다.
도 11을 참고하면, 본 발명의 일실시예에 따른 박막 트랜지스터는 소스 전극(173)이 U자 형상을 가질 수 있고, 드레인 전극(175)은 소스 전극(173)의 U자 형상의 가운데에서 하부를 향하여 연장될 수 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 형상은 하나의 예시이며 다양하게 변형될 수 있다. 상기 설명한 차이점 외에 도 7 내지 도 10에서 설명한 내용은 본 실시예에도 적용할 수 있다.
도 12는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 12에서 설명하려는 실시예는 도 7 내지 도 10에서 설명한 실시예와 대부분 동일하다. 이하에서는 차이가 있는 부분에 대해서 설명하기로 한다.
도 12를 참고하면, 본 발명의 일실시예에 따른 박막 트랜지스터는 게이트 전극(124)이 산화물 반도체(154) 위에 위치하고, 소스 전극(173)과 드레인 전극(175)이 산화물 반도체(154) 아래에 위치한다. 상기 설명한 차이점 외에 도 7 내지 도 10에서 설명한 내용은 본 실시예에도 적용할 수 있다.
도 13은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 13에서 설명하려는 실시예는 도 7 내지 도 10에서 설명한 실시예와 대부분 동일하다. 이하에서는 차이가 있는 부분에 대해서 설명하기로 한다.
도 13을 참고하면, 산화물 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(ES)이 위치한다. 식각 방지막(ES)의 양 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)이 각각 산화물 반도체층(154) 위에 위치한다. 식각 방지막(ES)은 산화물 반도체층(154)을 보호하는 역할을 한다.
소스 전극(173) 및 드레인 전극(175)이 서로 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있다. 식각 방지막(ES)의 노출된 면과, 소스 전극(173) 및 드레인 전극(175)을 덮도록 게이트 절연막(140) 위에 보호막(180a)이 위치한다. 상기 설명한 차이점 외에 도 7 내지 도 10에서 설명한 내용은 본 실시예에도 적용할 수 있다.
도 14는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 14에서 설명하려는 실시예는 도 7 내지 도 10에서 설명한 실시예와 대부분 동일하다. 이하에서는 차이가 있는 부분에 대해서 설명하기로 한다.
도 14를 참고하면, 소스 전극(173)과 드레인 전극(175) 사이에 플로팅 금속층(TFM)이 위치한다. 플로팅 금속층(TFM)은 소스 전극(173) 및 드레인 전극(175)과 일정 거리 이격되어 있고, 평면적으로 볼 때, 소스 전극(173) 또는 드레인 전극(175)의 모양과 유사하게 막대 형상이거나, 소스 전극(173)의 모양과 유사하게 U자 형태일 수 있다. 플로팅 금속층(TFM)은 소스 전극(173) 및 드레인 전극(175)과 동일한 물질로 형성될 수 있다. 산화물 반도체층(154)에는 채널 영역이 형성되고, 플로팅 금속층(TFM)은 산화물 반도체층(154)의 채널 영역과 중첩하는 위치에서 섬형으로 형성될 수 있다. 본 실시예에서 플로팅 금속층(TFM)은 섬형으로 형성되어 전기적으로 고립되어 있고, 전기적으로 부유(Floated)되어 있다.
본 실시예에서는 플로팅 금속층(TFM)이 소스 전극(173) 및 드레인 전극(175)과 동일한 물질로 형성되는 것으로 설명하였으나, 동시에 패터닝 공정을 진행하지 않고, 다른 단계에서 각각 패터닝 공정을 진행하여 플로팅 금속층(TFM)과 소스 전극(173), 드레인 전극(175)이 서로 다른 물질로 형성되도록 할 수 있다. 상기 설명한 차이점 외에 도 7 내지 도 10에서 설명한 내용은 본 실시예에도 적용할 수 있다.
도 15는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 15에서 설명하려는 실시예는 도 14에서 설명한 실시예와 대부분 동일하다. 이하에서는 차이가 있는 부분에 대해서 설명하기로 한다.
산화물 반도체층(154)과 소스 전극(173)의 일단부 사이, 산화물 반도체층(154)과 플로팅 금속층(TFM) 사이 및 산화물 반도체층(154)과 드레인 전극(175)의 일단부 사이에 식각 방지막(ES)이 위치한다. 식각 방지막(ES)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다. 식각 방지막(ES)은 이후 공정에서 발생할 수 있는 산화 규소(SiOx)나 수증기가 산화물 반도체층(154)의 채널 영역에 침투하는 것을 방지하는 역할을 할 수 있다. 식각 방지막(ES)은 산화물 반도체층(154)의 채널 영역에 대응하도록 형성한다.
식각 방지막(ES)의 가장자리와 중첩하도록 소스 전극(173)의 일단부와 드레인 전극(175)의 일단부가 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있고, 이 노출된 부분에 플로팅 금속층(TFM)이 형성되어 있다.
본 실시예와 같은 구조는 이중 게이트 구조로 활용할 수 있다. 이중 게이트 구조는 탑게이트와 바텀 게이트에 동일한 전압을 걸어주어 백 채널과 프런트 채널의 전류 흐름을 형성시키는 점에서 본 실시예와 메커니즘에 차이가 있다. 본 실시예에 따른 박막 트랜지스터 구조는 이중 게이트 구조와 달리 전압을 별도로 인가하지 않은 상태에서 전류를 상승시킬 수 있고, 또한 신뢰성을 개선할 수 있다.
상기 설명한 차이점 외에 도 14에서 설명한 내용은 본 실시예에도 적용할 수 있다.
도 16은 비교예에서 소스/드레인 전압에 따른 소스/드레인 전류를 나타내는 그래프이다. 도 17은 본 발명의 일실시예에 따른 박막 트랜지스터에서 소스/드레인 전압에 따른 소스/드레인 전류를 나타내는 그래프이다.
도 16의 비교예는 채널 영역의 길이가 8um이고, 폭이 8um인 박막 트랜지스터를 제조하여 스트레스 인자로 소스 전극에 직류 전압을 가하고, 드레인 전극은 0V로 유지한 상태에서 소스/드레인 전류 변화를 측정한 것이다. 이 때, 오프 전압은 0V이다.
도 16을 참고하면, 시간이 지날수록 소스/드레인 전류가 점점 떨어지는 것을 확인할 수 있다. 문턱 전압(Vg)의 값이 클수록 소스/드레인 전류의 감소 폭이 커진다.
도 17의 실시예는 채널 영역의 길이가 8um이고, 폭이 8um인 박막 트랜지스터를 제조하여 스트레스 인자로 소스 전극에 직류 전압을 가하고, 드레인 전극은 0V로 유지한 상태에서 소스/드레인 전류 변화를 측정한 것이다. 이 때, 오프 전압은 -5V이다.
도 17을 참고하면, 시간이 지나도 소스/드레인 전류에 거의 변화가 없고, 문턱 전압(Vg) 값에 상관 없이 소스/드레인 전류가 유지되는 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 게이트 전극
154: 산화물 반도체층 173: 소스 전극
175: 드레인 전극 400: 게이트 구동부
500: 데이터 구동부 600: 신호 제어부

Claims (20)

  1. 게이트 전극,
    소스 전극,
    상기 게이트 전극을 기준으로 상기 소스 전극과 마주보는 드레인 전극,
    상기 게이트 전극과 상기 소스 전극 사이 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 산화물 반도체층 그리고
    상기 게이트 전극과 상기 소스 전극 또는 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고,
    상기 게이트 전극에 인가되는 신호가 턴 오프(turn off) 신호일 때, 상기 게이트 전극에 인가되는 전압이 네거티브 값을 갖는 박막 트랜지스터.
  2. 제1항에서,
    상기 박막 트랜지스터는 표시 장치의 게이트 구동부에 포함되는 박막 트랜지스터.
  3. 제2항에서,
    상기 박막 트랜지스터는 상기 게이트 구동부의 출력 단자와 직접 연결되고, 상기 출력 단자는 게이트선과 연결되어 게이트 신호를 출력하는 박막 트랜지스터.
  4. 제3항에서,
    상기 네거티브 값은 -20V 이상 -3V 이하인 박막 트랜지스터.
  5. 제4항에서,
    상기 산화물 반도체층은 IGZO로 형성된 박막 트랜지스터.
  6. 제1항에서,
    상기 산화물 반도체층은 상기 게이트 전극 위에 위치하는 박막 트랜지스터.
  7. 제1항에서,
    상기 게이트 전극은 상기 산화물 반도체층 위에 위치하는 박막 트랜지스터.
  8. 제1항에서,
    상기 산화물 반도체층 위에 위치하고, 상기 산화물 반도체층의 채널 영역을 덮는 식각 방지막을 더 포함하는 박막 트랜지스터.
  9. 제1항에서,
    상기 게이트 전극은 상기 산화물 반도체층의 채널 영역 보다 넓은 폭을 갖는 박막 트랜지스터.
  10. 제9항에서,
    상기 채널 영역에 대응하는 부분에서 상기 게이트 절연막의 두께는 균일한 박막 트랜지스터.
  11. 제1항에서,
    상기 소스 전극과 상기 드레인 전극 사이에 위치하는 플로팅 금속층을 더 포함하는 박막 트랜지스터.
  12. 제11항에서,
    상기 플로팅 금속층은 전기적으로 부유되어 있는 박막 트랜지스터.
  13. 제12항에서,
    상기 플로팅 금속층은 상기 산화물 반도체층의 채널 영역과 중첩하는 박막 트랜지스터.
  14. 제13항에서,
    상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 박막 트랜지스터.
  15. 제14항에서,
    상기 플로팅 금속층은 섬형으로 형성되는 박막 트랜지스터.
  16. 제15항에서,
    상기 플로팅 금속층과 상기 산화물 반도체층 사이에 위치하는 식각 방지막을 더 포함하는 박막 트랜지스터.
  17. 제1항에서,
    상기 산화물 반도체층의 채널 영역에 대응하는 부분에서 상기 게이트 절연막의 두께는 균일한 박막 트랜지스터.
  18. 제17항에서,
    상기 네거티브 값은 -20V 이상 -3V 이하인 박막 트랜지스터.
  19. 제18항에서,
    상기 산화물 반도체층은 IGZO로 형성된 박막 트랜지스터.
  20. 제19항에서,
    상기 게이트 전극은 상기 산화물 반도체층의 채널 영역 보다 넓은 폭을 갖는 박막 트랜지스터.
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