KR20150094565A - 반도체 패키지 제작 방법 - Google Patents
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Abstract
본 발명의 반도체 패키지 제작 방법은, 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과, 상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과, 다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과, 서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여 상기 확장용 기판과 상기 기판을 접착시키는 과정을 포함할 수 있다.
Description
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 이기종 기판 사이의 열팽창계수의 차이로 인해 야기되는 기판의 휨(warpage) 발생 현상을 차단하는데 적합한 반도체 패키지 및 그 제작 방법에 관한 것이다.
최근 들어, 스마트폰, 스마트 패드 등과 같은 휴대형 전자기기의 시장이 폭발적으로 성장해 가면서 경박단소 제품에 대응할 수 있는 반도체 패키지의 수요가 점진적으로 증가하고 있다.
경박단소 제품에 대응하기 위한 반도체 패키지의 하나로서 적층형 패키지(패키지 온 패키지 : PoP)가 활용되고 있는데, 이러한 적층형 패키지에서는 반도체 다이가 각각 부착된 하부 기판과 상부 기판 사이에 확장형 기판(예컨대, 인터포저)이 삽입되고 있다.
여기에서, 인터포저는 상부 기판에 부착된 칩의 안쪽 공간에도 I/O 단자가 형성될 수 있도록 하부 기판에 형성된 다수의 하부 I/O를 재배치해 주는 역할을 제공할 수 있다. 즉, 종래의 적층형 패키지에서는 하부 기판과 상부 기판 사이에 인터포저를 삽입함으로써, 칩의 안쪽 공간에도 I/O 단자를 형성할 수 있기 때문에 I/O 단자를 위한 공간 효율을 높일 수 있다.
그러나, 인터포저를 이용하는 종래의 적층형 반도체 패키지는 기판과 인터포저 간의 열 팽창율 차이로 인해 휨(warpage) 현상이 발생하게 되는 문제가 있으며, 이러한 휨 발생 문제는 기판의 박리, 크랙 등을 유발시킴으로써 반도체 패키지의 제품 신뢰도를 저하시키는 요인으로 작용하고 있다.
본 발명은, 일 관점에 따라, 반도체 다이와 다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판과, 상기 하부 I/O를 재배치하기 위한 다수의 재배치 I/O를 위한 재배치 도전성 범프가 형성된 확장용 기판과, 상기 반도체 다이와 상기 확장용 기판의 하부를 접착시키는 접착 부재를 포함하는 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 기판 상에 반도체 다이를 부착하는 과정과, 상기 기판 상의 소정 위치에 다수의 하부 I/O를 위한 하부 도전성 범프를 형성하는 과정과, 상기 하부 반도체 다이의 상부에 접착 부재를 형성하는 과정과, 상기 하부 I/O를 재배치하기 위한 다수의 재배치 I/O용의 재배치 도전성 범프가 형성된 확장용 기판을 준비하는 과정과, 서로 대응하는 하부 도전성 범프와 재배치 도전성 범프가 맞닿고, 상기 확장용 기판의 하부 일부가 상기 접착 부재에 맞닿도록 하여 상기 기판과 상기 확장용 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과, 상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과, 다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과, 서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여 상기 확장용 기판과 상기 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이를 부착하는 과정과, 상기 기판 상의 소정 위치에 다수의 하부 I/O를 위한 하부 도전성 범프를 형성하는 과정과, 상기 반도체 다이와 하부 도전성 범프의 상부가 노출되는 형태로 몰드 부재를 몰딩하는 과정과, 상기 하부 반도체 다이의 상부에 접착 부재를 형성하는 과정과, 상기 하부 I/O를 재배치하기 위한 다수의 재배치 I/O용의 재배치 도전성 범프가 형성된 확장용 기판을 준비하는 과정과, 서로 대응하는 하부 도전성 범프와 재배치 도전성 범프가 맞닿고, 상기 확장용 기판의 하부 일부가 상기 접착 부재에 맞닿도록 하여 상기 기판과 상기 확장용 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과, 상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과, 상기 반도체 다이의 칩 패드와 상기 재배치 도전성 범프의 하부가 노출되는 형태로 몰드 부재를 몰딩하는 과정과, 다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과, 서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여, 상기 확장용 기판과 상기 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 기판 상에 부착된 반도체 다이의 상부와 인터포저 간을 물리적으로 고정시키는 수단(접착 부재)을 제공함으로써, 두 기판 사이의 열 팽창율 차이에 기인하는 기판의 휨 현상을 차단하여 반도체 패키지의 제품 신뢰도를 증진시킬 수 있다.
도 1은 본 발명에 따른 반도체 패키지의 단면도,
도 2는 본 발명에 따라 볼 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 3은 본 발명에 따라 볼 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 4는 본 발명에 따라 포스트 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 5는 본 발명에 따라 포스트 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 6a 내지 6e는 본 발명의 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 7a 내지 7e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 8a 내지 8e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 9a 내지 9e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도.
도 2는 본 발명에 따라 볼 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 3은 본 발명에 따라 볼 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 4는 본 발명에 따라 포스트 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 5는 본 발명에 따라 포스트 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도,
도 6a 내지 6e는 본 발명의 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 7a 내지 7e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 8a 내지 8e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 9a 내지 9e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 패키지의 단면도로서, 본 발명의 반도체 패키지는 하부 반도체 다이(111)와 다수의 하부 I/O를 위한 다수의 하부 도전성 범프(112)가 형성되는 하부 기판(110)을 포함하고, 반도체 다이(111)의 상부에는 확장용 기판(120)의 하부와 물리적으로 접착되는 접착 부재(113)가 형성되어 있다.
여기에서, 확장용 기판(120)은, 예컨대 상부 기판(도시 생략)에 부착된 반도체 다이(칩)의 안쪽 공간에도 I/O 단자가 형성될 수 있도록 하부 기판(110)에 형성된 다수의 하부 I/O를 재배치해 주는 역할을 제공하는 인터포저일 수 있으며, 접착 부재(113)는, 예컨대 라미네이트 필름, 열 경화성의 액상 접착제, NCF(none conductive film) 접착제 중 어느 하나일 수 있다.
그리고, 하부 기판(110)과 확장용 기판(120) 사이에는 반도체 다이(111)와 다수의 하부 도전성 범프(112)를 매립하는 형태의 몰드 부재(130)가 형성되어 있으며, 하부 기판(110)의 하단에는 도시 생략된 보드와의 물리적/전기적 연결을 위한 다수의 도전성 범프(114)가 형성되어 있다. 여기에서, 몰드 부재(130)는 하부 기판(110)과 확장용 기판(120)이 접착된 이후에 몰딩 공정을 통해 형성되거나 혹은 하부 기판(110)에 반도체 다이(111)와 다수의 하부 도전성 범프(112)가 형성되는 시점과 반도체 다이(111)의 상부에 접착 부재(113)를 형성하는 시점 사이에 형성될 수 있다.
한편, 다수의 하부 도전성 범프(112)는 하부 기판(110)의 대응하는 각 I/O와 확장용 기판(120)의 대응하는 각 재배치 I/O 간을 물리적(전기적)으로 연결하는 기능을 제공할 수 있는 것으로, 솔더 볼, 표면에 솔더가 코팅된 구리 볼, 도전성 포스트(예컨대, 구리 포스트) 중 어느 하나일 수 있다.
다른 한편, 본 발명의 반도체 패키지는 하부 기판의 각 I/O와 확장용 기판의 대응하는 각 I/O간을 다양한 방식, 예컨대 볼 투 볼(ball to ball) 방식, 볼 투 포스트(ball to post) 방식, 포스트 투 볼(post to ball) 방식, 포스트 투 포스트(post to post) 방식 등과 같이 다양한 방식으로 연결할 수 있다.
도 2는 본 발명에 따라 볼 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도로서, 하부 기판(210)의 각 I/O와 확장용 기판(220)의 각 I/O가 볼 투 볼 방식으로 연결되는 구조를 예시적으로 보여준다.
도 2에 있어서, 하부 기판(210) 상에 형성된 볼은 하부 도전성 범프로 정의(명칭)될 수 있고, 확장용 기판(220) 상에 형성된 볼은 재배치 도전성 범프로 정의(명칭)될 수 있다. 도 2의 미설명번호 213은 하부 기판(210)에 형성된 반도체 다이와 확장용 기판(220)의 하부 일부 간을 접착(고정)시키기 위한 접착 부재를 나타낸다.
도 3은 본 발명에 따라 볼 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도로서, 하부 기판(310)의 각 I/O와 확장용 기판(320)의 각 I/O가 볼 투 포스트 방식으로 연결되는 구조를 예시적으로 보여준다.
도 3에 있어서, 하부 기판(310) 상에 형성된 볼은 하부 도전성 범프로 정의(명칭)될 수 있고, 확장용 기판(320) 상에 형성된 포스트는 재배치 도전성 포스트로 정의(명칭)될 수 있다. 도 3의 미설명번호 313은 하부 기판(310)에 형성된 반도체 다이와 확장용 기판(320)의 하부 일부 간을 접착(고정)시키기 위한 접착 부재를 나타낸다.
도 4는 본 발명에 따라 포스트 투 볼 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도로서, 하부 기판(410)의 각 I/O와 확장용 기판(420)의 각 I/O가 포스트 투 볼 방식으로 연결되는 구조를 예시적으로 보여준다.
도 4에 있어서, 하부 기판(410) 상에 형성된 포스트는 하부 도전성 포스트로 정의(명칭)될 수 있고, 확장용 기판(420) 상에 형성된 볼은 재배치 도전성 범프로 정의(명칭)될 수 있다. 도 4의 미설명번호 413은 하부 기판(410)에 형성된 반도체 다이와 확장용 기판(420)의 하부 일부 간을 접착(고정)시키기 위한 접착 부재를 나타낸다.
도 5는 본 발명에 따라 포스트 투 포스트 방식으로 두 기판이 접착되는 반도체 패키지를 설명하기 위한 예시 단면도로서, 하부 기판(510)의 각 I/O와 확장용 기판(520)의 각 I/O가 포스트 투 포스트 방식으로 연결되는 구조를 예시적으로 보여준다.
도 5에 있어서, 하부 기판(510) 상에 형성된 포스트는 하부 도전성 포스트로 정의(명칭)될 수 있고, 확장용 기판(520) 상에 형성된 포스트는 재배치 도전성 포스트로 정의(명칭)될 수 있다. 도 5의 미설명번호 513은 하부 기판(510)에 형성된 반도체 다이와 확장용 기판(520)의 하부 일부 간을 접착(고정)시키기 위한 접착 부재를 나타낸다.
또한, 도 2 내지 도 4에 있어서, 볼은 솔더 볼 또는 표면에 솔더가 코팅된 구리 볼이 적용될 수 있으며, 포스트는, 예컨대 구리 포스트 등과 같은 도전성 포스트가 적용될 수 있다.
도 6a 내지 6e는 본 발명의 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 6a를 참조하면, 하부 기판(110) 상에 반도체 다이(111)를 부착, 즉 기판 상의 각 접속 패드(도시 생략)와 반도체 다이(111)의 대응하는 각 칩 패드(도시 생략)간이 맞닿도록 하여 반도체 다이(111)를 부착하고, 하부 기판(110)의 다른 접속 패드 상에 다수의 하부 도전성 범프(112), 예컨대 솔더 볼 또는 표면에 솔더가 코팅되는 구리 볼을 형성한다.
이어서, 일례로서 도 6b에 도시된 바와 같이, 반도체 다이(111)의 상부에 접착 부재, 예컨대 라미네이트 필름, 열 경화성의 액상 접착제, NCF 접착제 등과 같은 접착 부재(113)를 형성하고, 다수의 재배치 I/O를 위한 다수의 재배치 도전성 범프(도시 생략)가 형성된 확장용 기판(120)을 목표 위치(하부 기판으로의 접착을 위한 목표 위치)에 정렬(준비)시킨다. 여기에서, 다수의 재배치 I/O는 다수의 하부 I/O를 재배치하기 위한 I/O를 의미할 수 있다.
이후, 확장용 기판(120)의 각 재배치 접속 범프(또는 재배치 도전성 범프)와 하부 기판(110)의 대응하는 각 하부 도전성 범프(112)가 맞닿고, 확장용 기판(120)의 하부 일부가 접착 부재(113)에 맞닿도록 정렬시킨 후 리플로우 및 본딩 공정 등을 진행함으로써, 일례로서 도 6c에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120)을 물리적으로 접착시킨다. 이때, 접착 부재(113)에 의해 반도체 다이(111)의 상부와 확장용 기판(120)의 하부 일부가 물리적으로 접착(고정)된다.
다시, 몰딩 공정 등을 진행함으로써, 일례로서 도 6d에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120) 사이에 형성되어 있는 반도체 다이(111)와 다수의 하부 도전성 범프(112)를 몰드 부재(130)로 매립시킨다. 여기에서, 확장용 기판(120)의 상부에는 후속하는 일련의 공정을 통해 반도체 다이 및 다수의 도전성 범프 등이 형성된 상부 기판이 적층될 수 있다.
마지막으로, 볼 드롭 및 리플로우 공정 등을 진행함으로써, 일례로서 도 6e에 도시된 바와 같이, 하부 기판(110)의 하단 측에 형성된 다수의 접속 패드 각각에 보드(도시 생략) 등과의 물리적/전기적 연결을 위한 다수의 도전성 범프(114)를 각각 형성한다.
한편, 도 6의 실시 예에서는 하부 기판과 확장용 기판 사이에 형성되어 있는 반도체 다이와 다수의 하부 도전성 범프를 몰드 부재로 매립하는 것(Fan in PoP 구조)으로 하여 설명하였으나, 본 실시 예의 발명이 반드시 이에 한정되는 것은 아니며, 몰드 부재를 형성하지 않는 패키지 구조(두 기판 사이에 몰드 부재를 삽입하는 않는 형태의 패키지 구조)에도 동일하게 적용할 수 있음은 물론이다.
도 7a 내지 7e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 7a를 참조하면, 확장용 기판(120)의 하부면의 목표 위치에 접착 부재(113)를 이용하여 반도체 다이(111)를 부착, 즉 반도체 다이(111)의 칩 패드가 확장용 기판(120)의 반대 방향으로 향하도록 하여 반도체 다이(111)를 부착하고, 확장용 기판(120)의 다른 접속 패드 상에 다수의 하부 도전성 범프(112), 예컨대 솔더 볼 또는 표면에 솔더가 코팅되는 구리 볼을 형성한다. 여기에서, 접착 부재(113)는, 예컨대 라미네이트 필름, 열 경화성의 액상 접착제, NCF 접착제 중 어느 하나일 수 있다.
그리고, 하부 도전성 범프(112)는 하부 기판(110)이 아닌 확장용 기판(120)에 형성되기 때문에 재배치 도전성 범프, 즉 확장용 기판(120)에 형성된 다수의 재배치 I/O를 위한 재배치 도전성 범프로 정의될 수도 있다.
이어서, 일례로서 도 7b에 도시된 바와 같이, 다수의 하부 I/O를 위한 각 하부 접속 범프가 형성된 하부 기판(110)을 준비하고, 준비된 하부 기판(110)과 확장용 기판(120)을 목표 위치(하부 기판으로의 접착을 위한 목표 위치)에 정렬시킨다.
이후, 확장용 기판(120)의 각 하부 도전성 범프(112)와 하부 기판(110)의 대응하는 각 하부 접속 범프가 맞닿고, 반도체 다이(111)에 형성된 칩 패드가 하부 기판(110)의 배선층(도시 생략)에 맞닿도록 정렬시킨 후 접착 공정 등을 진행함으로써, 일례로서 도 7c에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120)을 물리적으로 접착시킨다.
다시, 몰딩 공정 등을 진행함으로써, 일례로서 도 7d에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120) 사이에 형성되어 있는 반도체 다이(111)와 다수의 하부 도전성 범프(112)를 몰드 부재(130)로 매립시킨다. 여기에서, 확장용 기판(120)의 상부에는 후속하는 일련의 공정을 통해 반도체 다이 및 다수의 도전성 범프 등이 형성된 상부 기판이 적층될 수 있다.
마지막으로, 볼 드롭 및 리플로우 공정 등을 진행함으로써, 일례로서 도 7e에 도시된 바와 같이, 하부 기판(110)의 하단 측에 형성된 다수의 접속 패드 각각에 보드(도시 생략) 등과의 물리적/전기적 연결을 위한 다수의 도전성 범프(114)를 각각 형성한다.
한편, 도 7의 실시 예에서는 하부 기판과 확장용 기판 사이에 형성되어 있는 반도체 다이와 다수의 하부 도전성 범프(또는 재배치 도전성 범프)를 몰드 부재로 매립하는 것으로 하여 설명하였으나, 본 실시 예의 발명이 반드시 이에 한정되는 것은 아니며, 도 6의 실시 예에서와 동일하게 몰드 부재를 형성하지 않는 패키지 구조에도 동일하게 적용할 수 있음은 물론이다.
도 8a 내지 8e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 8a를 참조하면, 하부 기판(110) 상에 반도체 다이(111)를 부착, 즉 기판 상의 각 접속 패드(도시 생략)와 반도체 다이(111)의 대응하는 각 칩 패드(도시 생략)간이 맞닿도록 하여 반도체 다이(111)를 부착하고, 하부 기판(110)의 다른 접속 패드 상에 다수의 하부 도전성 범프(112), 예컨대 솔더 볼 또는 표면에 솔더가 코팅되는 구리 볼을 형성한다.
이어서, 몰딩 공정을 진행함으로써, 일례로서 도 8b에 도시된 바와 같이, 하부 기판(110) 상에 형성되어 있는 반도체 다이(111)와 다수의 하부 도전성 범프(112)를 몰드 부재(130)로 완전히 매립시킨다.
다시, 스트립 그라인딩 공정을 진행하여 몰드 부재(130)의 표면을 평탄하게 제거함으로써, 일례로서 도 8c에 도시된 바와 같이, 반도체 다이(111)의 상부 및 하부 도전성 범프(112)의 상부를 노출시킨다.
이후, 일례로서 도 8d에 도시된 바와 같이, 반도체 다이(111)의 상부에 접착 부재, 예컨대 라미네이트 필름, 열 경화성의 액상 접착제, NCF 접착제 등과 같은 접착 부재(113)를 형성하고, 다수의 재배치 I/O를 위한 다수의 재배치 접속 범프(또는 재배치 도전성 범프)가 형성된 확장용 기판(120)을 목표 위치(하부 기판으로의 접착을 위한 목표 위치)에 정렬(준비)시킨다. 여기에서, 다수의 재배치 I/O는 다수의 하부 I/O를 재배치하기 위한 I/O를 의미할 수 있다.
그리고, 확장용 기판(120)의 각 재배치 접속 범프와 하부 기판(110)의 대응하는 각 하부 도전성 범프(112)가 맞닿고, 확장용 기판(120)의 하부 일부가 접착 부재(113)에 맞닿도록 정렬시킨 후 리플로우 및 본딩 공정 등을 진행함으로써, 일례로서 도 8e에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120)을 물리적으로 접착시킨다. 이때, 접착 부재(113)에 의해 반도체 다이(111)의 상부와 확장용 기판(120)의 하부 일부가 물리적으로 접착(고정)된다. 여기에서, 확장용 기판(120)의 상부에는 후속하는 일련의 공정을 통해 반도체 다이 및 다수의 도전성 범프 등이 형성된 상부 기판이 적층될 수 있다.
마지막으로, 볼 드롭 및 리플로우 공정 등을 진행함으로써, 일례로서 도 8e에 도시된 바와 같이, 하부 기판(110)의 하단 측에 형성된 다수의 접속 패드 각각에 보드(도시 생략) 등과의 물리적/전기적 연결을 위한 다수의 도전성 범프(114)를 각각 형성한다.
한편, 도 8의 실시 예에서는 하부 기판과 확장용 기판 사이에 형성되어 있는 반도체 다이와 다수의 하부 도전성 범프를 몰드 부재로 매립하는 것으로 하여 설명하였으나, 본 실시 예의 발명이 반드시 이에 한정되는 것은 아니며, 도 6 및 도 7의 실시 예들에서와 동일하게 몰드 부재를 형성하지 않는 패키지 구조에도 동일하게 적용할 수 있음은 물론이다.
도 9a 내지 9e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 9a를 참조하면, 확장용 기판(120)의 하부면의 목표 위치에 접착 부재(113)를 이용하여 반도체 다이(111)를 부착, 즉 반도체 다이(111)의 칩 패드가 확장용 기판(120)의 반대 방향으로 향하도록 하여 반도체 다이(111)를 부착하고, 확장용 기판(120)의 다른 접속 패드 상에 다수의 하부 도전성 범프(112), 예컨대 솔더 볼 또는 표면에 솔더가 코팅되는 구리 볼을 형성한다. 여기에서, 접착 부재(113)는, 예컨대 라미네이트 필름, 열 경화성의 액상 접착제, NCF 접착제 중 어느 하나일 수 있다.
그리고, 하부 도전성 범프(112)는 하부 기판(110)이 아닌 확장용 기판(120)에 형성되기 때문에 재배치 도전성 범프, 즉 확장용 기판(120)에 형성된 다수의 재배치 I/O를 위한 재배치 도전성 범프로 정의될 수도 있다.
이어서, 몰딩 공정 등을 진행함으로써, 일례로서 도 9b에 도시된 바와 같이, 확장용 기판(120)의 하면에 형성되어 있는 반도체 다이(111)와 다수의 하부 도전성 범프(또는 재배치 도전성 범프)(112)를 몰드 부재(130)로 완전히 매립시킨다.
다시, 스트립 그라인딩 공정을 진행하여 몰드 부재(130)의 표면을 평탄하게 제거함으로써, 일례로서 도 9c에 도시된 바와 같이, 반도체 다이(111)에 형성된 칩 패드의 일단(하부) 및 하부 도전성 범프(112)의 일단(하부)을 노출시킨다.
이어서, 일례로서 도 9d에 도시된 바와 같이, 다수의 하부 I/O를 위한 각 하부 접속 범프가 형성된 하부 기판(110)을 준비하고, 준비된 하부 기판(110)과 확장용 기판(120)을 목표 위치(하부 기판으로의 접착을 위한 목표 위치)에 정렬시킨다.
이후, 확장용 기판(120)의 각 하부 도전성 범프(112)와 하부 기판(110)의 대응하는 각 하부 접속 범프가 맞닿고, 반도체 다이(111)에 형성된 칩 패드가 하부 기판(110)의 배선층(도시 생략)에 맞닿도록 정렬시킨 후 접착 공정 등을 진행함으로써, 일례로서 도 9e에 도시된 바와 같이, 하부 기판(110)과 확장용 기판(120)을 물리적으로 접착시킨다. 여기에서, 확장용 기판(120)의 상부에는 후속하는 일련의 공정을 통해 반도체 다이 및 다수의 도전성 범프 등이 형성된 상부 기판이 적층될 수 있다.
마지막으로, 볼 드롭 및 리플로우 공정 등을 진행함으로써, 일례로서 도 9e에 도시된 바와 같이, 하부 기판(110)의 하단 측에 형성된 다수의 접속 패드 각각에 보드(도시 생략) 등과의 물리적/전기적 연결을 위한 다수의 도전성 범프(114)를 각각 형성한다.
한편, 도 9의 실시 예에서는 하부 기판과 확장용 기판 사이에 형성되어 있는 반도체 다이와 다수의 하부 도전성 범프(또는 재배치 도전성 범프)를 몰드 부재로 매립하는 것으로 하여 설명하였으나, 본 실시 예의 발명이 반드시 이에 한정되는 것은 아니며, 도 6 내지 도 8의 실시 예들에서와 동일하게 몰드 부재를 형성하지 않는 패키지 구조에도 동일하게 적용할 수 있음은 물론이다.
다른 한편, 도 6 내지 도 9에 도시된 본 발명의 제작 실시 예들에서는 하나의 볼로 된 도전성 범프를 이용하여 두 기판 간을 전기적으로 연결하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 도 2 내지 도 5에 도시된 바와 같이, 볼 투 볼 방식, 볼 투 포스트 방식, 포스트 투 볼 방식, 포스트 투 포스트 방식을 통해 두 기판 간을 전기적으로 연결시키는 패키지 구조에도 동일하게 적용할 수 있음은 물론이다.
또한, 본 발명의 실시 예들에서는 개별 패키지 소자별로 제작하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 다수의 하부 기판이 연속하는 스트리트 유닛 형태로 된 기판 베이스 위에 접착 부재를 적용하여 확장용 기판들을 각각 붙인 후 개별 패키지 소자 단위로 소잉하는 방식으로 제작할 수도 있음은 물론이다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 하부 기판 111 : 반도체 다이
112 : 하부 도전성 범프 113 : 접착 부재
114 : 도전성 범프 120 : 확장용 기판
130 : 몰드 부재
112 : 하부 도전성 범프 113 : 접착 부재
114 : 도전성 범프 120 : 확장용 기판
130 : 몰드 부재
Claims (7)
- 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과,
상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과,
다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과,
서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여 상기 확장용 기판과 상기 기판을 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
- 제 1 항에 있어서,
상기 제작 방법은,
상기 기판과 확장용 기판 사이를 몰드 부재로 몰딩하는 과정
을 더 포함하는 반도체 패키지 제작 방법.
- 제 1 항에 있어서,
상기 접착 부재는,
라미네이트 필름인
반도체 패키지 제작 방법.
- 제 1 항에 있어서,
상기 접착 부재는,
열 경화성의 액상 접착제인
반도체 패키지 제작 방법.
- 제 1 항에 있어서,
상기 접착 부재는,
NCF 접착제인
반도체 패키지 제작 방법.
- 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과,
상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과,
상기 반도체 다이의 칩 패드와 상기 재배치 도전성 범프의 하부가 노출되는 형태로 몰드 부재를 몰딩하는 과정과,
다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과,
서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여, 상기 확장용 기판과 상기 기판을 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
- 제 6 항에 있어서,
상기 몰딩하는 과정은,
상기 반도체 다이와 재배치 도전성 범프를 상기 몰드 부재로 매립하는 과정과,
스트립 그라인딩을 통해 상기 반도체 다이의 칩 패드와 재배치 도전성 범프의 하부를 노출시키는 과정
을 포함하는 반도체 패키지 제작 방법.
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