KR20150094185A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20150094185A
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유도재
조은정
오규환
류종인
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Abstract

본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 패키지는 다층으로 형성된 반도체 소자, 상기 다수의 반도체 소자 양측에 전기적으로 연결된 다수의 와이어, 상기 다수의 반도체 소자 일측에 형성된 다수의 와이어가 전기적으로 연결된 제1 몰드 비아, 상기 다수의 반도체 소자 다른 측에 형성된 다수의 와이어가 전기적으로 연결된 제2 몰드 비아 및 상기 다수의 반도체 소자를 감싸며 상기 제1 몰드 비아 및 상기 제2 몰드 비아 상면부가 노출되도록 형성된 몰딩부를 포함할 수 있다.

Description

반도체 패키지 및 그 제조 방법{SemiConductor Package and the Method of Manufacturing for the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
IT 기기의 소형화 및 고성능화 추세에 따라 대용량 메모리 및 고 성능 IC가 요구되고 있다.
기존의 패키지(Package)로는 현재 요구되고 있는 집적화와 고성능화를 동시에 달성하기에는 기술적 한계에 부딪치고 있다. 이를 해결하기 위해 다양한 방법으로 3D 패키지(Package)를 구현하려는 많은 연구들이 진행되고 있고, 새로운 인터커넥션(Interconnection) 기술 개발이 요구되고 있다. 이러한 방법 중 하나인 다이 스텍(Did Stack) 과 패키지 스텍(Package Stack) 구조가 범용으로 적용되고 있다.
한국 공개 특허 공보 제2012-0004877호
본 발명은 일 측면으로, 스텍(Stack)된 소자 각각에 연결된 와이어가 하나의 몰드 비아에 연결됨으로써, 패키지 사이즈(Size) 축소에 유리한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
다른 측면으로, 스텍(Stack)된 소자 각각에 연결된 와이어를 연결해 주는 몰드 비아의 상단 및 하단이 노출된 단자 구조를 갖게 됨으로써, 메인보드(Main Board) 실장에 유리한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 실시예에 따른 반도체 패키지는 다수개의 반도체 소자, 상기 다수의 반도체 소자 양측에 전기적으로 연결된 다수의 와이어, 상기 다수의 반도체 소자 일측에 형성된 다수의 와이어가 전기적으로 연결된 제1 몰드 비아, 상기 다수의 반도체 소자 다른 측에 형성된 다수의 와이어가 전기적으로 연결된 제2 몰드 비아 및 상기 다수의 반도체 소자를 감싸며 상기 제1 몰드 비아 및 상기 제2 몰드 비아 상면부가 노출되도록 형성된 몰딩부를 포함할 수 있다.
상기 제1 몰드 비아 및 상기 제2 몰드 비아 상부 또는 하부에 형성된 기판을 더 포함할 수 있다.
상기 제1 몰드 비아 및 상기 제2 몰드 비아와 상기 기판 사이에 연결된 외부접속단자를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 다층으로 형성된 제1 반도체 소자, 상기 제1 반도체 소자 양측에 전기적으로 연결된 다수의 와이어, 상기 제1 반도체 소자 일측에 형성된 다수의 와이어가 전기적으로 연결된 제1 몰드 비아, 상기 제1 반도체 소자 다른 측에 형성된 다수의 와이어가 전기적으로 연결된 제2 몰드 비아, 상기 제1 반도체 소자를 감싸며 상기 제1 몰드 비아 및 상기 제2 몰드 비아 상면부가 노출되도록 형성된 제1 몰딩부를 포함하는 제1 패키지 및 상기 제1 패키지 하부에 형성된 제2 기판 및 제2 반도체 소자를 포함하는 제2 패키지를 포함할 수 있다.
상기 제1 패키지 상부에 형성된 제1 기판을 포함할 수 있다.
상기 제1 패키지 및 상기 제1 기판 사이에 형성된 제3 패키지를 더 포함할 수 있다.
상기 제1 패키지 및 상기 제2 패키지 사이에 형성된 제1 외부접속단자를 포함할 수 있다.
상기 제1 패키지 및 상기 제1 기판 사이에 형성된 제2 외부접속단자를 포함할 수 있다.
상기 제3 패키지 및 상기 제1 기판 사이에 형성된 제3 외부접속단자를 더 포함할 수 있다.
상기 제2 패키지는 제2 몰딩부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법은 일렬로 나열된 다수의 반도체 소자를 준비하는 단계, 상기 하부 반도체 소자 중 이웃하는 소자를 전기적으로 연결하는 다수의 와이어를 형성하는 단계, 상기 하부 반도체 소자 및 와이어를 감싸도록 몰딩부를 형성하는 단계, 상기 몰딩부 및 상기 와이어를 관통하도록 몰드 비아홀을 형성하는 단계, 상기 몰드 비아홀에 도금을 수행하여 몰드 비아를 형성하는 단계 및 상기 이웃하는 두 개의 몰드 비아홀 사이를 쏘잉(Sawing) 하여 분리하는 단계를 포함할 수 있다.
상기 하부 반도체 소자를 준비하는 단계 이전에, 보호필름 상에 상기 일렬로 나열된 하부 반도체 소자를 형성하는 단계, 상기 몰딩부를 형성하는 단계 이후에, 상기 보호필름을 제거하는 단계를 포함할 수 있다.
상기 와이어를 형성하는 단계 이후에, 상기 하부 반도체 소자 상에 접착재를 형성하는 단계 및 상기 접착재 상에 상부 반도체 소자를 형성하는 단계를 포함 할 수 있다.
상기 하부 반도체 소자 및 상부 반도체 소자는 동일한 소자일 수 있다.
상기 하부 반도체 소자 및 상부 반도체 소자는 서로 다른 소자일 수 있다.
상기 몰드 비아를 형성하는 단계 이후에, 상기 몰드 비아 상부에 외부접속단자를 형성하는 단계를 포함할 수 있다.
상기 몰드 비아 상부 또는 하부에 기판을 형성하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은 스텍(Stack)된 소자 각각에 연결된 와이어가 하나의 몰드 비아에 연결됨으로써, 패키지 사이즈(Size) 축소에 유리할 수 있다.
또한, 몰드 비아의 상단 및 하단이 노출된 단자 구조를 갖게 됨으로써, 메인보드(Main Board) 실장이 가능한 구조일 수 있다.
그리고, 패키지 내에 인쇄회로기판이 필요 없기 때문에 가격적인 이점이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 패키지단면도이다.
도 4 내지 도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법의 공정흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
반도체 패키지
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(1000)는 다수개의 반도체 소자(101,102,103), 다수의 반도체 소자(101,102,103) 양측에 전기적으로 연결된 다수의 와이어(210,220,230), 다수의 반도체 소자(101,102,103) 일측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제1 몰드 비아(601), 다수의 반도체 소자(101,102,103) 다른 측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제2 몰드 비아(602) 및 다수의 반도체 소자(101,102,103)를 감싸며 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상면부가 노출되도록 형성된 몰딩부(400)를 포함한다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(601) 및 제2 몰드 비아(602)는 반도체 소자(101,102,103)와 제1 기판(910)을 전기적으로 연결할 수 있다.
제1 몰드 비아(601) 및 제2 몰드 비아(602)는 회로용 전도성 물질로 형성될 수 있다.
여기서, 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상부 또는 하부에 제1 기판(910)이 더 형성될 수 있으나, 제1 기판(910)이 형성되는 개수 및 위치는 선택하여 형성 가능할 수 있다.
이때, 제1 몰드 비아(601) 및 제2 몰드 비아(602)와 제1 기판(910) 사이에 외부접속단자(800)가 형성될 수 있다.
본 실시예에서는 외부접속단자(800)로서 솔더볼을 사용하였으나, 특별히 한정되는 것은 아니다.
반도체 소자(101,102,103)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 소자이며, 제어 소자는 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 소자이다.
도면에서는 반도체 소자(101,102,103)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않고 형성될 수 있다.
또한, 본 실시예에서는 반도체 소자를 3층으로 형성하였으나, 이에 한정되는 것은 아니며, 반도체 패키지(1000)는 반도체 소자가 한 층 또는 2층 이상으로 스텍(Stack)된 것일 수 있다.
각각의 반도체 소자(101,102,103)의 양측에는 와이어(210,220,230)가 형성될 수 있다.
여기서, 와이어(210,220,230)는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 일반적으로는 전력소자인 반도체 부품으로 고전압의 정격전압을 인가하는 와이어로는 알루미늄(Al)을 사용할 수 있다.
이때, 반도체 소자 일측에 형성된 다수의 와이어(210,220,230)는 하나의 제1 몰드 비아(601)에 전기적으로 연결될 수 있다. 또한, 반도체 소자 다른 측에 형성된 다수의 와이어(210,220,230)는 하나의 제2 몰드 비아(602)에 전기적으로 연결될 수 있다.
기존에 스텍(stack) 반도체 소자 각각에 연결된 다수의 와이어가 기판과 직접 연결되어 패키지 사이즈(size)는 스텍(stack) 높이가 높아 질수록 증가하였다. 그러나 본 실시예에서는 다수개의 와이어가 기판에 직접 연결되는 것이 아니라 하나의 몰드 비아에 연결됨으로써, 패키지 사이즈(size) 축소에 유리하다.
그리고, 반도체 소자(101,102,103)를 덥도록 몰딩부(400)가 형성될 수 있다.
이때, 몰딩부(400)의 상부면이 제1 몰드 비아(601) 및 제2 몰드 비아(602)의 상면부와 동일선상에 위치될 수 있다. 이는 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상면부가 외부로 노출되어 기판과 전기적으로 연결되기 위함이다.
여기서, 몰딩부(400)는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
제2 실시예
도 2 는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(2000)는 다층으로 형성된 제1 반도체 소자(110,120,130), 제1 반도체 소자(110,120,130) 양측에 전기적으로 연결된 다수의 와이어(210,220,230), 제1 반도체 소자(110,120,130) 일측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제1 몰드 비아(601), 제1 반도체 소자(110,120,130) 다른 측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제2 몰드 비아(602), 제1 반도체 소자(110,120,130)를 감싸며 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상면부가 노출되도록 형성된 제1 몰딩부(400)를 포함하는 제1 패키지 및 제1 패키지 하부에 형성된 제2 기판 및 제2 반도체 소자를 포함하는 제2 패키지(4000)를 포함한다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(601) 및 제2 몰드 비아(602)는 제1 반도체 소자(110, 120, 130)와 제1 기판(910) 또는 제2 패키지(4000)를 전기적으로 연결할 수 있다.
제1 반도체 소자(110,120,130)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 소자이며, 제어 소자는 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 소자이다.
각각의 제1 반도체 소자(110,120,130)의 양측에는 와이어(210,220,230)가 형성될 수 있다.
여기서, 와이어(210,220,230)는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.이때, 제1 반도체 소자(110, 120, 130) 일측에 형성된 다수의 와이어(210,220,230)는 하나의 제1 몰드 비아(601)에 전기적으로 연결될 수 있다. 또한, 제1 반도체 소자(110, 120, 130) 다른 측에 형성된 다수의 와이어(210,220,230)는 하나의 제2 몰드 비아(602)에 전기적으로 연결될 수 있다.
이때, 제1 패키지에 형성된 제1 몰드 비아(601) 및 제2 몰드 비아(602)와 제2 패키지 사이에 제1 외부접속단자(810)가 형성될 수 있다. 본 실시예에서는 제1 외부접속단자(810)로서 솔더볼을 사용하였으나, 특별히 한정되는 것은 아니다.
여기서, 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상부 또는 하부에 제1 기판(910)이 더 형성될 수 있으나, 기판(910)이 형성되는 개수 및 위치는 선택하여 형성 가능할 수 있다.
이때, 제1 몰드 비아(601) 및 제2 몰드 비아(602)와 제1 기판(910) 사이에 제2 외부접속단자(820)가 형성될 수 있다.
본 실시예에서는 제2 외부접속단자(820)로서 솔더볼을 사용하였으나, 특별히 한정되는 것은 아니다.
또한, 제2 패키지(4000)는 제2 몰딩부를 더 포함할 수 있으며, 필요하지 않은 경우 제2 몰딩부는 생략 가능하다.
그리고, 제2 패키지(4000)의 기판에 반도체 소자가 실장될 수 있으며, 전기적인 연결을 위한 수단으로는 와이어가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
제3 실시예
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(3000)는 다층으로 형성된 제1 반도체 소자(110,120,130), 제1 반도체 소자(110,120,130) 양측에 전기적으로 연결된 다수의 와이어(210,220,230), 제1 반도체 소자(110,120,130) 일측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제1 몰드 비아(601), 제1 반도체 소자(110,120,130) 다른 측에 형성된 다수의 와이어(210,220,230)가 전기적으로 연결된 제2 몰드 비아(602), 제1 반도체 소자(110,120,130)를 감싸며 제1 몰드 비아(601) 및 제2 몰드 비아(602) 상면부가 노출되도록 형성된 제1 몰딩부(400)를 포함하는 제1 패키지 및 제1 패키지 상부에 형성된 제3 기판 및 제3 반도체 소자를 포함하는 제3 패키지(5000)를 포함한다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(601) 및 제2 몰드 비아(602)는 제1 반도체 소자(110, 120, 130)와 제3 패키지(4000)를 전기적으로 연결할 수 있다.
제1 반도체 소자(110,120,130)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 소자이며, 제어 소자는 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 소자이다.
각각의 제1 반도체 소자(110,120,130)의 양측에는 와이어(210,220,230)가 형성될 수 있다.
여기서, 와이어(210,220,230)는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
이때, 제1 반도체 소자(110, 120, 130) 일측에 형성된 다수의 와이어(210,220,230)는 하나의 제1 몰드 비아(601)에 전기적으로 연결될 수 있다. 또한, 제1 반도체 소자(110, 120, 130) 다른 측에 형성된 다수의 와이어(210,220,230)는 하나의 제2 몰드 비아(602)에 전기적으로 연결될 수 있다.
이때, 제1 패키지에 형성된 제1 몰드 비아(601) 및 제2 몰드 비아(602)와 제3 패키지(5000) 사이에 제1 외부접속단자(810)가 형성될 수 있다. 본 실시예에서는 제1 외부접속단자(810)로서 솔더볼을 사용하였으나, 특별히 한정되는 것은 아니다.
그리고, 제3 패키지(5000) 상에 제1 기판(910)이 더 형성될 수 있다.
이때, 제3 패키지(5000) 및 제1 기판(910) 사이에 제3 외부접속단자(830)를 더 형성할 수 있다.
여기서, 제3 패키지(5000)의 기판 및 반도체 소자를 솔더볼을 사용하여 전기적으로 연결하였으나, 특별히 이에 한정되는 것은 아니다.
반도체 패키지 제조 방법
도 4 내지 도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조방법의 공정흐름도이다.
도 4 에 도시한 바와 같이, 보호필름(700)상에 일렬로 나열된 다수의 하부 반도체 소자(111)를 준비한다.
본 실시예에서는 일렬로 3 개의 하부 반도체 소자(111)를 형성하였으나, 소자의 개수는 특별히 한정하지 않는다.
여기서, 하부 반도체 소자(111)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 소자이며, 제어 소자는 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 소자이다.
도면에서는 반도체 소자의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않을 수 있다.
도 5에 도시한 바와 같이, 하부 반도체 소자(111) 중 이웃하는 소자를 전기적으로 연결하는 다수의 와이어(210)를 형성할 수 있다.
이때, 와이어(210)로는 알루미늄(Al), 금(Au), 구리(Cu) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 일반적으로는 전력소자인 반도체 부품으로 고전압의 정격전압을 인가하는 와이어로는 알루미늄(Al)을 사용할 수 있다.
도 6에 도시한 바와 같이, 하부 반도체 소자(111)상에 접착재(310)를 형성할 수 있다. 이때, 접착재(310)는 와이어(210)의 일부를 덥도록 형성할 수 있다.
도 7에 도시한 바와 같이, 형성된 접착재(310)상에 상부 반도체 소자(121)를 형성할 수 있다. 또한, 상부 반도체 소자(121) 상에 접착재(320)를 개재한 후 상부 반도체 소자(131)을 더 형성할 수 있다.
본 실시예에서는 반도체 소자(111,121,131)를 3층 형태로 형성하였으나, 당업자의 선택에 따라 다층으로 구성할 수 있다.
여기서, 상부 반도체 소자(121,131)의 이웃하는 소자를 전기적으로 연결하는 다수의 와이어 (220,230)을 함께 형성 할 수 있다.
도 8에 도시한 바와 같이, 하부 및 상부 반도체 소자(111,121,131), 다수의 와이어(210,220,230)을 덥도록 몰딩부(400)를 형성할 수 있다.
이때, 몰딩부(400)는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 9에 도시한 바와 같이, 몰딩부(400) 및 다수의 와이어(210,220,230)를 수직방향으로 관통하도록 몰드 비아홀(501,502,503,504)을 형성할 수 있다.
여기서, 수직방향은 중력방향으로 이루어지는 하나의 방향을 지칭하는 것으로 본 발명의 실시예에 따른 도면의 위치에 반드시 한정하는 것은 아니다.
이때, 몰드 비아홀(501,502,503,504)을 형성하는 방법으로는 CO2 레이져, YAG 레이져를 사용할 수 있으나, 특별히 이에 한정하는 것은 아니다.
도 10에 도시한 바와 같이, 몰드 비아홀(501,502,503,504) 도금을 수행하여, 몰드 비아(601,602,603,604)를 형성할 수 있다.
이때, 레이져 가공 후, 와이어 일부가 몰딩부로 노출될 수 있는데, 이 노출부(A)를 전도성 재질로 도금할 수 있다.
이로 인해, 스텍(stack) 반도체 소자 각각에 연결된 다수의 와이어가 하나의 몰드 비아(601,602,603,604)에 연결됨으로써, 패키지 사이즈(size)를 축소할 수 있다.
도 11에 도시한 바와 같이, 형성된 몰드 비아(601,602,603,604) 상에 외부접속단자(800)를 형성 할 수 있다.
본 실시예에서는 외부접속단자(800)를 솔더볼로 형성하였으나, 특별히 한정되지 않는다.
도 12에 도시한 바와 같이, 형성된 몰드 비아(601)와 이웃하는 몰드 비아(603) 사이의 와이어를 수직방향으로 관통하도록 쏘잉(sawing)을 수행할 수 있다. 이로 인해, 몰드 비아(601, 604)와 이웃하는 몰드 비아(603, 602)를 분리 할 수 있다.
그리고, 쏘잉(sawing) 후, 돌출된 와이어영역(B)은 선택적으로 절연물질로 코팅될 수 있다.
본 실시예에서는 (C)영역은 더미 반도체 소자를 이용한 더미영역으로서 사용하지 않을 수 있다.
또는, (C)영역의 더미 반도체 소자 대신에 인쇄회로기판을 형성하여, 사용할 수 있으나, 특별히 이에 한정하는 것은 아니다.
도 13에 도시한 바와 같이, 외부접속단자(800)와 전기적으로 연결되도록 제1 기판(910)을 형성할 수 있다.
여기서, (D)영역이 적용될 수 있다.
본 발명의 실시예에서는 반도체 패키지 제조 방법에서는 설명의 편의를 위해서 도 1의 반도체 소자(101,102,103)를 하부 반도체 소자(111)와 상부 반도체 소자(121, 131)로 구분하여 설명하였다. 그러나 도 1의 반도체 패키지(1000)와 도 4 내지 도 13의 반도체 패키지(6000)는 도면 부호가 다르지만 그 구성은 동일하다는 것은 당업자에게 자명하다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1000, 2000, 3000, 6000 : 반도체 패키지
4000 : 제2 패키지
5000 : 제3 패키지
101, 102, 103 : 반도체 소자
110, 120, 130 : 제 1 반도체 소자
111 : 하부 반도체 소자
121, 131 : 상부 반도체 소자
210, 220, 230 : 와이어
310, 320 : 접착재
400 : 몰딩부
501, 502, 503, 504 : 몰드 비아홀
601: 제1 몰드 비아
602 : 제2 몰드 비아
603, 604 : 몰드 비아
700 : 보호필름
800 : 외부접속단자
810 : 제1 외부접속단자
820 : 제2 외부접속단자
830 : 제3 외부접속단자
910 : 제1 기판

Claims (17)

  1. 다수개의 반도체 소자;
    상기 다수의 반도체 소자 양측에 전기적으로 연결된 다수의 와이어;
    상기 다수의 반도체 소자 일측에 형성된 다수의 와이어와 전기적으로 연결된 제1 몰드 비아;
    상기 다수의 반도체 소자 다른 측에 형성된 다수의 와이어와 전기적으로 연결된 제2 몰드 비아; 및
    상기 다수의 반도체 소자를 감싸며 상기 제1 몰드 비아 및 상기 제2 몰드 비아 상면부가 노출되도록 형성된 몰딩부;
    를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 몰드 비아 및 상기 제2 몰드 비아 상부 또는 하부에 형성된 기판;
    을 더 포함하는 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 제1 몰드 비아 및 상기 제2 몰드 비아와 상기 기판 사이에 연결된 외부접속단자;
    를 더 포함하는 반도체 패키지.
  4. 다층으로 형성된 제1 반도체 소자;
    상기 제1 반도체 소자 양측에 전기적으로 연결된 다수의 와이어;
    상기 제1 반도체 소자 일측에 형성된 다수의 와이어가 전기적으로 연결된 제1 몰드 비아;
    상기 제1 반도체 소자 다른 측에 형성된 다수의 와이어가 전기적으로 연결된 제2 몰드 비아; 및
    상기 제1 반도체 소자를 감싸며 상기 제1 몰드 비아 및 상기 제2 몰드 비아 상면부가 노출되도록 형성된 제1 몰딩부;
    를 포함하는 제1 패키지; 및
    상기 제1 패키지 하부에 형성된 제2 기판 및 제2 반도체 소자를 포함하는 제2 패키지;
    를 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 제1 패키지 상부에 형성된 제1 기판;
    을 더 포함하는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 제1 패키지 및 상기 제1 기판 사이에 형성된 제3 패키지;
    를 더 포함하는 반도체 패키지.
  7. 청구항 4에 있어서,
    상기 제1 패키지 및 상기 제2 패키지 사이에 형성된 제1 외부접속단자;
    를 더 포함하는 반도체 패키지.
  8. 청구항 4에 있어서,
    상기 제1 패키지 및 상기 제1 기판 사이에 형성된 제2 외부접속단자;
    를 더 포함하는 반도체 패키지.
  9. 청구항 6에 있어서,
    상기 제3 패키지 및 상기 제1 기판 사이에 형성된 제3 외부접속단자;
    를 더 포함하는 반도체 패키지.
  10. 청구항 4에 있어서,
    상기 제2 패키지는 제2 몰딩부;
    를 더 포함하는 반도체 패키지.
  11. 일렬로 나열된 다수의 하부 반도체 소자를 준비하는 단계;
    상기 하부 반도체 소자 중 이웃하는 소자를 전기적으로 연결하는 다수의 와이어를 형성하는 단계;
    상기 하부 반도체 소자 및 와이어를 감싸도록 몰딩부를 형성하는 단계;
    상기 몰딩부 및 상기 와이어를 관통하도록 몰드 비아홀을 형성하는 단계;
    상기 몰드 비아홀에 도금을 수행하여 몰드 비아를 형성하는 단계; 및
    상기 이웃하는 두 개의 몰드 비아홀 사이를 쏘잉(Sawing) 하여 분리하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  12. 청구항 11에 있어서,
    상기 하부 반도체 소자를 준비하는 단계 이전에,
    보호필름 상에 상기 일렬로 나열된 하부 반도체 소자를 형성하는 단계;
    상기 몰딩부를 형성하는 단계 이후에,
    상기 보호필름을 제거하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
  13. 청구항 11에 있어서,
    상기 와이어를 형성하는 단계 이후에,
    상기 하부 반도체 소자 상에 접착재를 형성하는 단계; 및
    상기 접착재 상에 상부 반도체 소자를 형성하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
  14. 청구항 13에 있어서,
    상기 하부 반도체 소자 및 상부 반도체 소자는 동일한 소자인 반도체 패키지 제조 방법.
  15. 청구항 13에 있어서,
    상기 하부 반도체 소자 및 상부 반도체 소자는 서로 다른 소자인 반도체 패키지 제조 방법.
  16. 청구항 11에 있어서,
    상기 몰드 비아를 형성하는 단계 이후에,
    상기 몰드 비아 상부에 외부접속단자를 형성하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
  17. 청구항 11에 있어서,
    상기 몰드 비아 상부 또는 하부에 기판을 형성하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
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