KR20150093981A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 의한 반도체 패키지는, 인쇄회로기판; 상기 인쇄회로기판의 일면에 실장된 적층된 구조의 제1 반도체 소자와 제2 반도체 소자로서, 상기 제2 반도체 소자는 상기 제1 반도체 소자보다 큰 제1 반도체 소자 및 제2 반도체 소자; 및 상기 제1 반도체 소자 주변의 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 빈 공간에 적어도 일부분이 배치되는 적어도 하나의 제3 소자를 포함하여, 인쇄회로기판의 변형 없이 그리고 전자부품의 변경이나 개선 없이 간단한 제조 공정으로 공간 이용효율을 극대화할 수 있어 반도체 패키지의 크기를 최소화할 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 여러 개의 반도체 소자를 하나의 패키지로 패키징한 것이다. 여기서 반도체 소자는 적어도 하나의 능동 소자 및 적어도 하나의 수동 소자를 포함할 수 있다.
전자 장치의 고기능화 및 소형화에 따라, 능동 소자 및 수동 소자를 인쇄회로기판에 실장 시 실장 면적을 최소화하여 경박단소가 필요한 전자, IT 및 모바일 기반의 제품에 사용되는 반도체 패키지의 크기를 소형화할 필요가 있다.
종래에는 와이어 본딩 타입의 집적 회로 하단 영역 내부에는 실장 공간의 활용성이 없었고, 기판 표면에 능동 소자 및 수동 소자가 나란히 배치되는 2차원 설계의 패키지나 모듈이 일반적이었다.
이후 실장 면적 최소화를 위하여 IC 적층, 패키지 적층 및 임베디드 디바이스 타입으로 패키지에 적용하는 반도체 소자의 실장 면적을 최소화하도록 반도체 패키지를 설계하려는 형태로 진행되고 있다.
하기의 선행기술문헌에 기재된 특허문헌은, 반도체 소자 등의 복수의 전자 부품을 구비하여, 박형화, 소형화 및 제조의 저비용화의 요구에 대응할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다. 하기의 특허문헌은 지지 기판에 형성된 오목부에 전자 부품을 탑재하여 반도체 장치의 박형화 및 소형화를 달성하는 것을 개시하고 있다. 하지만, 하기의 특허문헌에 개시된 반도체 장치는 기판을 변형시켜 기판에 오목부를 형성해야 하고, 기판의 오목부에 탑재된 전자 부품 위에 반도체 소자를 고착해야 하기 때문에, 제조 공정이 복잡해지는 문제점이 있다.
KR 10-1010951 B1
본 발명의 일 실시예는 상술한 종래 기술의 문제점을 해결하기 위하여 창출된 것으로서, 인쇄회로기판의 변형 없이 그리고 전자부품의 변경이나 개선 없이 간단한 제조 공정으로 공간 이용효율을 극대화할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예가 해결하고자 하는 다른 과제는, 인쇄회로기판의 변형 없이 그리고 전자부품의 변경이나 개선 없이 간단한 제조 공정으로 공간 이용효율을 극대화할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는,
인쇄회로기판;
상기 인쇄회로기판의 일면에 실장된 적층된 구조의 제1 반도체 소자와 제2 반도체 소자로서, 상기 제2 반도체 소자는 상기 제1 반도체 소자보다 큰 제1 반도체 소자 및 제2 반도체 소자; 및
상기 제1 반도체 소자 주변의 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 빈 공간에 적어도 일부분이 배치되는 적어도 하나의 제3 소자를 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 제1 반도체 소자 및 상기 제2 반도체 소자는 능동 소자를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 적어도 하나의 제3 소자는 수동 소자를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 간격은 상기 적어도 하나의 제3 소자의 두께보다 클 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 인쇄회로기판은 상기 인쇄회로기판의 두께 방향을 기준으로 형성된 적어도 하나의 관통 비아를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는, 상기 적어도 하나의 관통 비아와 전기적으로 연결되는 적어도 하나의 외부접속단자를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 제2 반도체 소자와 상기 적어도 하나의 제3 소자 간의 전기적인 연결은 본딩 와이어 또는 상기 인쇄회로기판에 형성된 회로 패턴에 의해 이루어질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는, 상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자, 상기 적어도 하나의 제3 소자 및 상기 본딩 와이어를 밀봉하는 몰딩부를 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은,
인쇄회로기판의 일면에 실장될 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자의 외형 정보, 상기 인쇄회로기판의 일면에 실장될 제3 소자 및 상기 인쇄회로기판의 외형 정보에 기반하여, 상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 경우 형성될 상기 제1 반도체 소자 주변의 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 빈 공간의 위치 및 크기를 추정하는 단계;
상기 빈 공간에 적어도 하나의 제3 소자의 적어도 일부분을 배치하는 단계; 및
상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 상기 제1 반도체 소자 및 상기 제2 반도체 소자는 능동 소자를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 상기 적어도 하나의 제3 소자는 수동 소자를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 간격은 상기 적어도 하나의 제3 소자의 두께보다 클 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 단계 이후에,
본딩 와이어를 사용하여 상기 제2 반도체 소자와 상기 적어도 하나의 제3 소자를 전기적으로 연결하는 단계;
상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자, 상기 적어도 하나의 제3 소자 및 상기 본딩 와이어를 밀봉하는 단계; 및
상기 인쇄회로기판의 타면에 적어도 하나의 외부접속단자를 형성하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일 실시예에 의하면, 인쇄회로기판의 변형 없이 그리고 전자부품의 변경이나 개선 없이 간단한 제조 공정으로 공간 이용효율을 극대화할 수 있어 반도체 패키지의 크기를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서대로 도시한 공정 단면도.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, "제1", "제2", "일 면". "타 면" 등의 용어는, 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 패키지는 큰 반도체 소자의 하측의 빈 공간을 이용하여 작은 반도체 소자를 실장하는 방식으로, PCB, LTCC(Low Temperature Co-fired Ceramic: 저온 동시 소성 세라믹), 플렉서블 필름 등의 인쇄회로기판을 적용하는 제품의 실장 면적을 줄이고, 최종 형성되는 반도체 패키지나 모듈 등의 크기를 축소함으로써, 최종 완제품의 설계 영역 마진과 실장 부품의 추가 측면에서 경쟁력을 높일 수 있는 반도체 패키지이다.
본 발명의 일 실시예에 따른 반도체 패키지는 반도체 소자의 실장 면적 축소로 인하여 기존의 반도체 패키지나 모듈 대비 반도체 패키지의 크기를 더 축소할 수 있으므로, 여유 공간에 반도체 소자를 더 추가하여 반도체 패키지의 기능을 다양화할 수 있고 반도체 소자의 용량을 증가시킬 수 있다.
반도체 패키지
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
하기에, 도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 인쇄회로기판(102), 상기 인쇄회로기판(102)의 일면에 실장된 적층된 구조(106)의 제1 반도체 소자(106a) 및 제2 반도체 소자(106b)로서, 상기 제2 반도체 소자(106b)는 상기 제1 반도체 소자(106a)보다 큰 제1 반도체 소자(106a) 및 제2 반도체 소자(106b), 및 상기 제1 반도체 소자(106a) 주변의 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이의 빈 공간에 적어도 일부분이 배치되는 적어도 하나의 제3 소자(104a, 104b)를 포함한다.
상기 제1 반도체 소자(106a) 및 상기 제2 반도체 소자(106b)는 능동 소자를 포함할 수 있다.
또한, 상기 적어도 하나의 제3 소자(104a, 104b)는 수동 소자를 포함할 수 있다.
또한, 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이의 간격은 상기 적어도 하나의 제3 소자(104a, 104b)의 두께보다 클 수 있다.
또한, 상기 인쇄회로기판(102)은 상기 인쇄회로기판(102)의 두께 방향을 기준으로 형성된 적어도 하나의 관통 비아(116)를 더 포함할 수 있다.
또한, 상기 반도체 패키지(100)는 상기 적어도 하나의 관통 비아(116)와 전기적으로 연결되는 적어도 하나의 외부접속단자(112)를 더 포함할 수 있다.
또한, 상기 제2 반도체 소자(106b)와 상기 적어도 하나의 제3 소자(104b) 간의 전기적인 연결은 본딩 와이어 또는 상기 인쇄회로기판(102)에 형성된 회로 패턴(118)에 의해 이루어질 수 있다.
또한, 상기 반도체 패키지(100)는 상기 적층된 구조의 제1 반도체 소자(104a) 및 제2 반도체 소자(104b), 상기 적어도 하나의 제3 소자(104a, 104b, 104c) 및 상기 본딩 와이어(108)를 밀봉하는 몰딩부(110)를 더 포함할 수 있다.
상기와 같이 구성된 본 발명의 일 실시예에 따른 반도체 패키지에 대해 하기에 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 메인 집적 회로와 같은 적층된 구조(106)의 제1 반도체 소자(106a) 및 제2 반도체 소자(106b) 중 크기가 더 큰 제2 반도체 소자(106b)의 하측에 있는 빈 공간을 이용하여 상대적으로 크기가 작은 수동 소자인 적어도 하나의 제3 소자(104a, 104b)를 3차원적으로 인쇄회로기판(102) 상에 실장하여, 공간 활용을 극대화한 반도체 패키지이다.
이렇게 반도체 소자의 실장 공간을 2차원에서 3차원으로 집약시키면 기존의 반도체 패키지의 전체적인 크기를 줄일 수 있으므로, 작은 면적을 요구하는 전자 기기의 경박단소를 구현할 수 있고, 스마트폰이나 퍼스널 컴퓨터 등의 최종 세트 제품에 대한 전체적인 여유 실장 공간을 확보할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 크기는 기존의 패키지보다 가로 및 세로의 크기가 줄어들고, 전체적으로 면적이 축소된다.
도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(100)에 있어서, 상기 제1 반도체 소자(106a) 주변의 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이의 빈 공간에 적어도 하나의 제3 소자(104a, 104b)가 적어도 일부분 배치된다.
도 1에 도시된 바와 같이, 좌측의 제3 소자(104a)는 제2 반도체 소자(106b)의 하부에 전부 배치되어 있고, 우측의 제3 소자(104b)는 제2 반도체 소자(106b)의 하부에 일부분만이 배치되어 있다.
한편, 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이의 간격(d1)은 상기 적어도 하나의 제3 소자(104a, 104b)의 두께(d2)보다 크다.
도 1에는 2개의 제3 소자(104a, 104b)가 제2 반도체 소자(106b)의 하부에 배치되어 있는 것으로 도시하였지만, 본 발명은 이에 한정되지 않고, 제2 반도체 소자(106b)와 인쇄회로기판(102) 사이에 빈 공간이 있는 만큼, 더 많은 수의 제3 소자가 배치될 수 있다. 참조부호 104c는 제2 반도체 소자(106b)의 하부에 더 이상 빈 공간이 없는 경우 인쇄회로기판(102)에 배치된 제3 소자(104c)를 나타낸다.
반도체 패키지의 제조 방법
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서대로 도시한 공정 단면도이다.
도 2a 내지 도 2e를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 접속 패드(114), 관통 비아(116) 및 회로 패턴(118) 등이 구비된 인쇄회로기판(102)을 준비한다.
다음, 도 2b에 도시된 바와 같이, 인쇄회로기판(102)의 일면에 적어도 하나의 제3 소자(104a, 104b, 104c)를 배치한다.
상기 제3 소자(104a, 104b, 104c)를 인쇄회로기판(102)에 실장하는 실장 장치(미도시)에는, 인쇄회로기판(102)의 일면에 실장될 상기 제1 반도체 소자(106a) 및 제2 반도체 소자(106b)의 외형 정보, 상기 인쇄회로기판(102)의 일면에 실장될 제3 소자(104a, 104b, 104c)의 외형 정보 및 상기 인쇄회로기판(102)의 외형 정보가 사전에 저장되어 있다고 가정한다.
상기 실장 장치(미도시)는, 상기 제3 소자(104a, 104b, 104c)를 인쇄회로기판(102)의 일면에 배치하기 전에, 상기 제1 반도체 소자(106a) 및 제2 반도체 소자(106b)의 외형 정보, 상기 제3 소자(104a, 104b, 104c)의 외형 정보 및 상기 인쇄회로기판(102)의 외형 정보에 기반하여, 상기 적층된 구조의 제1 반도체 소자(106a) 및 제2 반도체 소자(106b)를 상기 인쇄회로기판(102)에 실장하는 경우 형성될 상기 제1 반도체 소자(106a) 주변의 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이의 빈 공간의 위치 및 크기를 추정한다.
상기 제1 반도체 소자(106a) 주변의 상기 제2 반도체 소자(106b)와 상기 인쇄회로기판(102) 사이에 형성될 빈 공간의 위치 및 크기가 추정된 이후에, 추정된 인쇄회로기판(102)상의 빈 공간에 적어도 하나의 제3 소자(104a, 104b)를 배치한다.
도 2b에서 참조부호 A는 제1 반도체 소자(106a)가 인쇄회로기판(102)상에 접촉되어 실장되는 영역을 나타낸다. 상기 영역 A의 주변에 빈 공간이 있는 것으로 추정되는 경우, 도 2b에 도시된 바와 같이,적어도 하나의 제3 소자(104a, 104b)가 영역 A의 주변의 빈 공간에 배치된다. 참조부호 104c는 제2 반도체 소자(106b)의 하부에 더 이상 반도체 소자를 실장할 빈 공간이 없는 것으로 추정되는 경우, 인쇄회로기판(102)에서 상기 빈 공간 이외의 영역에 배치된 제3 소자(104c)를 나타낸다.
다음, 도 2c에 도시된 바와 같이, 적층된 구조(106)의 제1 반도체 소자(106a) 및 제2 반도체 소자(106b)가 인쇄회로기판(102)에 실장되고, 본딩 와이어(108)를 사용하여 상기 제2 반도체 소자(106b)와 상기 적어도 하나의 제3 소자(104b)가 전기적으로 연결된다.
도 2c에 도시된 바와 같이, 좌측의 제3 소자(104a)는 제2 반도체 소자(106b)의 하부에 전부 배치되어 있고, 우측의 제3 소자(104b)는 제2 반도체 소자(106b)의 하부에 일부분만이 배치되어 있다.
도 2c에는 2개의 제3 소자(104a, 104b)가 제2 반도체 소자(106b)의 하부에 배치되어 있는 것으로 도시하였지만, 본 발명은 이에 한정되지 않고, 제2 반도체 소자(106b)와 인쇄회로기판(102) 사이에 빈 공간이 있는 만큼, 더 많은 수의 제3 소자가 배치될 수 있다.
다음, 도 2d에 도시된 바와 같이, 밀봉 수지를 사용하여 상기 적층된 구조의 제1 반도체 소자(106a) 및 제2 반도체 소자(106b), 상기 적어도 하나의 제3 소자(104a, 104b, 104c) 및 상기 본딩 와이어(108)를 밀봉하여 몰딩부(110)를 형성한다.
다음, 도 2e에 도시된 바와 같이, 상기 인쇄회로기판(102)의 타면에 적어도 하나의 외부접속단자(112)를 형성한다.
본 발명의 일 실시예에 의하면, 3차원적인 실장 방식을 이용하여 인쇄회로기판의 변경 없이 그리고 전자부품의 변경이나 개선 없이 간단한 제조 공정으로 반도체 패키지의 공간 이용효율을 극대화할 수 있다. 따라서, 기존의 반도체 소자의 변경이나 개선 없이도 반도체 패키지의 제품 크기를 축소할 수 있다.
또한, 반도체 소자의 3차원 실장 방식으로 인하여 획득된 여유 실장 영역에 새로운 기능의 신규 부품이나 특성 향상 및 용량 증가 목적의 부품을 추가하여 인쇄회로기판에 표면 실장할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세하게 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로, 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 반도체 패키지
102 : 인쇄회로기판
104a, 104b, 104c : 제3 소자
106a : 제1 반도체 소자
106b : 제2 반도체 소자
106 : 제1 반도체 소자와 제2 반도체 소자가 적층된 구조
108 : 본딩 와이어
110 : 몰딩부
112 : 외부접속단자
114 : 접속 패드
116 : 관통 비아
118 : 회로 패턴

Claims (13)

  1. 인쇄회로기판;
    상기 인쇄회로기판의 일면에 실장된 적층된 구조의 제1 반도체 소자와 제2 반도체 소자로서, 상기 제2 반도체 소자는 상기 제1 반도체 소자보다 큰 제1 반도체 소자 및 제2 반도체 소자; 및
    상기 제1 반도체 소자 주변의 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 빈 공간에 적어도 일부분이 배치되는 적어도 하나의 제3 소자를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체 소자 및 상기 제2 반도체 소자는 능동 소자를 포함하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 적어도 하나의 제3 소자는 수동 소자를 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 간격은 상기 적어도 하나의 제3 소자의 두께보다 큰 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 인쇄회로기판은 상기 인쇄회로기판의 두께 방향을 기준으로 형성된 적어도 하나의 관통 비아를 더 포함하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 적어도 하나의 관통 비아와 전기적으로 연결되는 적어도 하나의 외부접속단자를 더 포함하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 제2 반도체 소자와 상기 적어도 하나의 제3 소자 간의 전기적인 연결은 본딩 와이어 또는 상기 인쇄회로기판에 형성된 회로 패턴에 의해 이루어지는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자, 상기 적어도 하나의 제3 소자 및 상기 본딩 와이어를 밀봉하는 몰딩부를 더 포함하는 반도체 패키지.
  9. 인쇄회로기판의 일면에 실장될 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자의 외형 정보, 상기 인쇄회로기판의 일면에 실장될 제3 소자 및 상기 인쇄회로기판의 외형 정보에 기반하여, 상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 경우 형성될 상기 제1 반도체 소자 주변의 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 빈 공간의 위치 및 크기를 추정하는 단계;
    상기 빈 공간에 적어도 하나의 제3 소자의 적어도 일부분을 배치하는 단계; 및
    상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제1 반도체 소자 및 상기 제2 반도체 소자는 능동 소자를 포함하는 반도체 패키지의 제조 방법.
  11. 청구항 9에 있어서,
    상기 적어도 하나의 제3 소자는 수동 소자를 포함하는 반도체 패키지의 제조 방법.
  12. 청구항 9에 있어서, 상기 제2 반도체 소자와 상기 인쇄회로기판 사이의 간격은 상기 적어도 하나의 제3 소자의 두께보다 큰 반도체 패키지의 제조 방법.
  13. 청구항 9에 있어서,
    상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자를 상기 인쇄회로기판에 실장하는 단계 이후에,
    본딩 와이어를 사용하여 상기 제2 반도체 소자와 상기 적어도 하나의 제3 소자를 전기적으로 연결하는 단계;
    상기 적층된 구조의 제1 반도체 소자 및 제2 반도체 소자, 상기 적어도 하나의 제3 소자 및 상기 본딩 와이어를 밀봉하는 단계; 및
    상기 인쇄회로기판의 타면에 적어도 하나의 외부접속단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
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