KR20150091242A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150091242A
KR20150091242A KR1020150013509A KR20150013509A KR20150091242A KR 20150091242 A KR20150091242 A KR 20150091242A KR 1020150013509 A KR1020150013509 A KR 1020150013509A KR 20150013509 A KR20150013509 A KR 20150013509A KR 20150091242 A KR20150091242 A KR 20150091242A
Authority
KR
South Korea
Prior art keywords
film
wiring
copper
plug
connection hole
Prior art date
Application number
KR1020150013509A
Other languages
English (en)
Other versions
KR102316865B1 (ko
Inventor
가즈유끼 오모리
세이지 무라나까
가즈요시 마에까와
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20150091242A publication Critical patent/KR20150091242A/ko
Application granted granted Critical
Publication of KR102316865B1 publication Critical patent/KR102316865B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C23C14/165—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치의 성능을 향상시킨다. 실시 형태에서는, 예를 들어 성막 시간을 4.6초로부터 6.9초로 길게 하고 있다. 바꿔 말하면, 실시 형태에서는, 성막 시간을 길게 하여, 질화탄탈막의 막 두께를 두껍게 하고 있다. 구체적으로, 실시 형태에서는, 광폭 배선과 접속되는 접속 구멍의 저부에 형성되는 질화탄탈막의 막 두께가 5㎚ 이상 10㎚ 이하의 범위 내로 되도록 성막 시간을 길게 하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것이며, 예를 들어 구리 배선을 포함하는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
국제 공개 제2006/016678호 공보(특허문헌 1)에는, 동일 배선층에 배선 폭이 상이한 제1 구리 배선과 제2 구리 배선이 형성되어 있는 반도체 장치가 기재되어 있다.
국제 공개 제2006/016678호 공보
예를 들어, 반도체 장치에 있어서는, 구리를 주성분으로 하는 구리 배선이 사용되는 경우가 있고, 동일 배선층에 배선 폭이 상이한 광폭 배선(제1 구리 배선)과 세폭 배선(제2 구리 배선)이 형성되는 경우가 있다. 구체적으로, 광폭 배선은 예를 들어 전원 전위를 공급하는 전원 배선으로서 사용되고, 세폭 배선은 신호를 전달하는 신호 배선으로서 사용된다.
여기서, 동일층에 형성되는 광폭 배선과 세폭 배선은, 예를 들어 「다마신법」에 의해 동일 공정으로 형성된다. 세폭 배선은, 예를 들어 최소 가공 치수로 형성되는 미세 배선이며, 「다마신법」에 의한 막의 매립 특성을 확보하기 위해서, 세폭 배선에 포함되는 배리어 도체막의 막 두께를 얇게 할 필요가 있다. 따라서, 세폭 배선과 동일층에 형성되는 광폭 배선에 있어서도, 세폭 배선과 동일 공정으로 형성되기 때문에, 필연적으로, 광폭 배선에 포함되는 배리어 도체막의 막 두께도 얇아지게 된다.
예를 들어, 구리 배선과 플러그를 함께 형성하는 「듀얼 다마신법」에 주목하면, 구리 배선과 함께 형성되는 플러그의 저부에는 배리어 도체막이 형성되게 된다. 이것으로부터, 최소 가공 치수로 형성되는 세폭 배선의 매립 특성을 고려하여 배리어 도체막의 막 두께를 얇게 하면, 세폭 배선의 하층에 배치되어 세폭 배선과 접속하는 플러그의 저부에 형성되는 배리어 도체막의 막 두께도 얇아짐과 함께, 광폭 배선의 하층에 배치되어 광폭 배선과 접속하는 플러그의 저부에 형성되는 배리어 도체막의 막 두께도 얇아진다.
이때, 플러그와 하층 배선 사이에는 배리어 도체막이 개재되게 되지만, 이 배리어 도체막의 막 두께가 얇아지면, 플러그의 저항값이 높아지는 것이 본 발명자의 검토에 의해 밝혀졌다. 한편, 광폭 배선은 대전류를 흘릴 필요가 있기 때문에, 광폭 배선의 하층에 배치되어 광폭 배선과 접속하는 플러그의 저항값을 저저항화하는 것이 바람직하다. 따라서, 현 상황의 반도체 장치 및 그 제조 기술에 있어서는, 광폭 배선의 하층에 배치되어 광폭 배선과 접속하는 플러그의 저항값을 저저항화하는 관점에서 개선의 여지가 존재한다. 즉, 현 상황의 반도체 장치 및 그 제조 기술에 있어서는, 반도체 장치의 성능을 향상시키는 관점에서 개선의 여지가 존재하게 된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서의 반도체 장치는, 동일층에 형성되는 광폭 배선(제1 구리 배선)과 세폭 배선(제2 구리 배선)을 포함하고, 광폭 배선의 하층에 배치되어 광폭 배선과 접속하는 제1 플러그(제1 구리 플러그)의 저항값이, 세폭 배선의 하층에 배치되어 세폭 배선과 접속하는 제2 플러그(제2 구리 플러그)의 저항값보다도 작다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 탄탈을 타깃으로 하여, 또한, 처리실 내에 질소 가스를 도입한 스퍼터링법에 의한 질화탄탈막의 성막 공정을 포함하고, 이 성막 공정의 성막 시간은, 제1 플러그(제1 구리 플러그)의 저부에 형성되는 질화탄탈막의 막 두께가 5㎚ 이상 10㎚ 이하로 되는 범위 내이다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법은, 질소 가스를 배기한 후, 탄탈을 타깃으로 하여, 반도체 기판에 기판 인입 바이어스를 인가하면서의 스퍼터링법에 의해, 질화탄탈막 상에 상기 탄탈막을 형성하는 공정을 포함하고, 이 공정에서는, 반도체 기판 상의 전위가 -350V 내지 -800V의 범위 내로 되도록, 기판 인입 바이어스를 인가한다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 반도체 장치의 디바이스 구조예를 도시하는 단면도.
도 2는 다층 배선 구조의 일부를 확대한 구성예를 모식적으로 도시하는 단면도.
도 3은 예를 들어, 하프 피치가 60㎚나 하프 피치가 45㎚ 정도인 미세 배선을 갖는 다층 배선 구조의 일부를 확대한 구성예를 모식적으로 도시하는 단면도.
도 4는 질화탄탈막 상에 탄탈막을 형성한 적층막의 비저항(저항률)과, 질화탄탈막의 막 두께의 관계를 나타내는 그래프.
도 5는 도 1에 도시한 다층 배선 구조의 일부를 확대하여 도시하는 단면도.
도 6은 광폭 배선과 접속되는 플러그의 저부에 형성되는 배리어 도체막의 막 두께와, 세폭 배선과 접속되는 플러그의 저부에 형성되는 배리어 도체막의 막 두께의 상이를 정성적으로 설명하는 도면.
도 7은 종래 기술에 있어서, 광폭 배선과 접속되는 플러그의 플러그 저항과, 세폭 배선과 접속되는 플러그의 플러그 저항의 측정 결과를 나타내는 그래프.
도 8은 실시 형태에 있어서의 다층 배선 구조의 일부를 확대하여 도시하는 단면도.
도 9는 실시 형태에 있어서, 광폭 배선과 접속되는 플러그의 플러그 저항과, 세폭 배선과 접속되는 플러그의 플러그 저항의 측정 결과를 나타내는 그래프.
도 10은 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 실시 형태에서 사용하는 스퍼터링 장치의 구성을 도시하는 도면.
도 17은 질화탄탈막의 성막 공정에서의 성막 조건을 나타내는 표.
도 18은 탄탈막의 성막 공정에서의 성막 조건을 나타내는 표.
도 19는 변형예에 있어서의 질화탄탈막의 성막 공정에 있어서, 질소 가스의 도입 타이밍을 설명하는 도면.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 대해 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도라도 해칭을 행하는 경우가 있다.
(실시 형태)
<반도체 장치의 디바이스 구조>
먼저, 반도체 장치의 디바이스 구조의 일례에 대하여 설명한다. 도 1은 반도체 장치의 디바이스 구조예를 도시하는 단면도이다. 도 1에 있어서, 예를 들어 실리콘 단결정을 포함하는 반도체 기판(1S) 상에 MISFETQ가 형성되어 있다. MISFETQ는, 반도체 기판(1S)의 주면 상에, 예를 들어 산화실리콘막을 포함하는 게이트 절연막을 갖고, 이 게이트 절연막 상에 폴리실리콘막과 이 폴리실리콘막 상에 형성된 실리사이드막(니켈 실리사이드막 등)의 적층막을 포함하는 게이트 전극을 갖고 있다. 게이트 전극의 양측의 측벽에는, 예를 들어 산화실리콘막을 포함하는 사이드 월이 형성되어 있고, 이 사이드 월 아래의 반도체 기판(1S) 내에 소스 영역과 드레인 영역이 게이트 전극에 정합하여 형성되어 있다. 이상과 같이 하여 반도체 기판(1S) 상에 MISFETQ가 형성되어 있다.
계속해서, 도 1에 도시한 바와 같이, MISFETQ를 형성한 반도체 기판(1S) 상에는 콘택트 층간 절연막 CIL이 형성되어 있다. 이 콘택트 층간 절연막 CIL은, 예를 들어 오존과 TEOS(tetra ethyl ortho silicate)를 원료로 사용한 열CVD법에 의해 형성되는 오존 TEOS막과, 이 오존 TEOS막 상에 형성된 TEOS를 원료로 사용한 플라즈마 CVD법에 의해 형성되는 플라즈마 TEOS막의 적층막으로 형성되어 있다. 그리고, 이 콘택트 층간 절연막 CIL을 관통하여 MISFETQ의 소스 영역이나 드레인 영역에 도달하는 플러그 PLG0이 형성되어 있다. 이 플러그 PLG0은, 예를 들어 티타늄/질화티타늄막(이하, 티타늄/질화티타늄막은 티타늄과 이 티타늄 상에 형성된 질화티타늄으로 형성되는 막을 나타냄)을 포함하는 배리어 도체막과, 이 배리어 도체막 상에 형성된 텅스텐막을 콘택트 홀에 매립함으로써 형성되어 있다. 티타늄/질화티타늄막은, 텅스텐막을 구성하는 텅스텐이 실리콘 중으로 확산되는 것을 방지하기 위해서 형성되어 있는 막이며, 이 텅스텐막이 구성될 때의 WF6(불화텅스텐)를 환원 처리하는 CVD법에 있어서, 불소 어택이 콘택트 층간 절연막 CIL이나 반도체 기판(1S)에 행해져 대미지를 주는 것을 방지하기 위한 것이다. 또한, 콘택트 층간 절연막 CIL은 산화실리콘막(SiO2막), SiOF막, 혹은, 질화실리콘막 중 어느 하나의 막으로 형성되어 있어도 된다.
다음에, 콘택트 층간 절연막 CIL 상에 제1층 배선인 배선 L1이 형성되어 있다. 구체적으로, 배선 L1은, 플러그 PLG0을 형성한 콘택트 층간 절연막 CIL 상에 형성된 층간 절연막 IL1에 매립되도록 형성되어 있다. 즉, 층간 절연막 IL1을 관통하여 저부에서 플러그 PLG0이 노출되는 배선홈에 구리를 주성분으로 하는 막(이하, 구리막이라 기재함)을 매립함으로써, 배선 L1이 형성되어 있다.
여기서, 본 명세서에서 말하는 「주성분」이란, 부재(층이나 막)를 구성하는 구성 재료 중, 가장 많이 포함되어 있는 재료 성분을 말하고, 예를 들어 「구리를 주성분으로 하는 막」이란, 막의 재료가 구리(Cu)를 가장 많이 포함하고 있는 것을 의미하고 있다. 본 명세서에서 「주성분」이라는 말을 사용하는 의도는, 예를 들어 도체막이 기본적으로 구리를 포함하고 있지만, 그 밖에 불순물을 포함하는 경우를 배제하는 것은 아닌 것을 표현하기 위해서 사용하고 있다.
층간 절연막 IL1은, 예를 들어 SiOC막, HSQ(히드로겐 실세스퀴옥산, 도포 공정에 의해 형성되고, Si-H 결합을 갖는 산화실리콘막, 또는, 수소 함유 실세스퀴옥산)막, 혹은, MSQ(메틸실세스퀴옥산, 도포 공정에 의해 형성되고, Si-C 결합을 갖는 산화실리콘막, 또는, 탄소 함유 실세스퀴옥산)막을 포함하고 있다. 여기서, 배선 L1이 형성되어 있는 배선층은 본 명세서에서 파인층이라 부르는 경우도 있다.
계속해서, 배선 L1을 형성한 층간 절연막 IL1 상에는 제2층 배선이 형성되어 있다. 도 1에서는, 예를 들어 제2층 배선으로서, 배선 폭이 상이한 광폭 배선 WL2와 세폭 배선 NL2가 도시되어 있다. 즉, 도 1에 도시한 제2층 배선에서는, 배선 폭이 큰 광폭 배선 WL2와, 배선 폭이 작은 세폭 배선 NL2가 형성되어 있다. 즉, 반도체 장치에서는, 예를 들어 제2층 배선이 형성되어 있는 동일 배선층에 있어서, 배선 폭이 상이한 광폭 배선 WL2와 세폭 배선 NL2가 형성되어 있다. 이때, 광폭 배선 WL2는, 예를 들어 큰 전류를 흘리는 전원 배선으로서 사용되는 한편, 세폭 배선 NL2는, 그다지 큰 전류를 흘릴 필요가 없는 신호 배선으로서 사용된다. 여기에서는, 제2층 배선에 배선 폭이 상이한 광폭 배선 WL2와 세폭 배선 NL2가 형성되어 있는 예에 대해서 설명하고 있지만, 그 밖의 배선층에 있어서도, 동일층에 배선 폭이 상이한 복수의 배선이 형성되어 있다.
이와 같이, 층간 절연막 IL1 상에는 제2층 배선이 형성되어 있지만, 구체적으로는, 배선 L1을 형성한 층간 절연막 IL1 상에 배리어 절연막 BIF1(라이너막)이 형성되고, 이 배리어 절연막 BIF1 상에 층간 절연막 IL2가 형성되어 있다. 배리어 절연막 BIF1은, 예를 들어 SiCN막과 이 SiCN막 상에 형성된 SiCO막의 적층막, SiC막, 또는 SiN막 중 어느 하나로 형성되어 있다. 또한, 층간 절연막 IL2는, 예를 들어 공공을 갖는 SiOC막, 공공을 갖는 HSQ막, 혹은, 공공을 갖는 MSQ막으로 형성되어 있다. 공공의 사이즈(직경)는 예를 들어 1㎚ 정도이다. 그리고, 이 배리어 절연막 BIF1 및 층간 절연막 IL2에는, 광폭 배선 WL2, 세폭 배선 NL2, 플러그 PLG1A 및 플러그 PLG1B가 매립되도록 형성되어 있다. 이때, 플러그 PLG1A와 플러그 PLG1B는 동일 사이즈이며, 또한, 동일층에 형성되어 있다. 상술한 광폭 배선 WL2, 세폭 배선 NL2, 플러그 PLG1A 및 플러그 PLG1B는, 예를 들어 구리막으로 형성되어 있다. 이 광폭 배선 WL2 및 세폭 배선 NL2를 포함하는 제2층 배선이 형성되어 있는 배선층도 파인층이라 불린다.
그리고, 도 1에 도시한 바와 같이, 제2층 배선과 마찬가지로 하여, 제3층 배선 내지 제4층 배선이 형성되어 있다. 구체적으로, 층간 절연막 IL2 상에 배리어 절연막 BIF2가 형성되고, 이 배리어 절연막 BIF2 상에 층간 절연막 IL3이 형성되어 있다. 배리어 절연막 BIF2는, 예를 들어 SiCN막과 이 SiCN막 상에 형성된 SiCO막의 적층막, SiC막, 또는 SiN막 중 어느 하나로 형성되어 있고, 층간 절연막 IL3은, 예를 들어 공공을 갖는 SiOC막, 공공을 갖는 HSQ막, 혹은, 공공을 갖는 MSQ막으로 형성되어 있다. 이 배리어 절연막 BIF2 및 층간 절연막 IL3에는, 제3층 배선인 배선 L3 및 플러그 PLG2가 매립되도록 형성되어 있다. 이 배선 L3 및 플러그 PLG2도, 예를 들어 구리막으로 형성되어 있다.
계속해서, 층간 절연막 IL3 상에 배리어 절연막 BIF3이 형성되고, 이 배리어 절연막 BI3 상에 층간 절연막 IL4가 형성되어 있다. 배리어 절연막 BIF3은, 예를 들어 SiCN막과 이 SiCN막 상에 형성된 SiCO막의 적층막, SiC막, 또는 SiN막 중 어느 하나로 형성되어 있다. 또한, 층간 절연막 IL4는, 예를 들어 공공을 갖는 SiOC막, 공공을 갖는 HSQ막, 혹은, 공공을 갖는 MSQ막으로 형성되어 있다. 이 배리어 절연막 BIF3 및 층간 절연막 IL4에는, 제4층 배선인 배선 L4 및 플러그 PLG3이 매립되도록 형성되어 있다. 이 배선 L4 및 플러그 PLG3도, 예를 들어 구리막으로 형성되어 있다. 여기서, 배선 L3이 형성되어 있는 배선층이나, 배선 L4가 형성되어 있는 배선층도 파인층이라 불린다.
또한, 층간 절연막 IL4 상에 배리어 절연막 BIF4가 형성되고, 이 배리어 절연막 BIF4 상에 층간 절연막 IL5가 형성되어 있다. 배리어 절연막 BIF4는, 예를 들어 SiCN막과 SiCO막의 적층막, SiC막 또는 SiN막 중 어느 하나로 형성되어 있다. 또한, 층간 절연막 IL5는, 예를 들어 산화실리콘막(SiO2막), SiOF막, TEOS막으로 형성되어 있다. 배리어 절연막 BIF4 및 층간 절연막 IL5에는, 플러그 PLG4 및 제5층 배선인 배선 L5가 매립되도록 형성되어 있다. 이 배선 L5 및 플러그 PLG4도, 예를 들어 구리막으로 형성되어 있다. 여기서, 배선 L5가 형성되어 있는 배선층은 글로벌층이라 불린다.
계속해서, 층간 절연막 IL5 상에는, 제6층 배선인 패드 PD가 형성되어 있다. 패드 PD는, 예를 들어 알루미늄을 주성분으로 하는 막으로 형성되어 있다. 구체적으로, 패드는, 예를 들어 알루미늄막이나, 알루미늄에 실리콘을 첨가한 AlSi막이나, 알루미늄에 실리콘과 구리를 첨가한 AlSiCu막을 포함하고 있다.
패드 PD 상에는, 표면 보호막 PAS(패시베이션막)가 형성되어 있고, 이 표면 보호막 PAS에 형성된 개구부로부터 패드 PD의 일부가 노출되어 있다. 표면 보호막 PAS는 불순물의 침입으로부터 디바이스를 보호하는 기능을 갖고, 예를 들어 산화실리콘막과 이 산화실리콘막 상에 형성된 질화실리콘막으로 형성되어 있다. 그리고, 표면 보호막 PAS 상에는 폴리이미드막(도시 생략)이 형성되어 있다. 이 폴리이미드막도 패드 PD가 형성되어 있는 영역을 개구하고 있다.
패드 PD에는, 예를 들어 와이어(도시 생략)가 접속되어 있고, 와이어가 접속된 패드 PD 상을 포함하는 폴리이미드막 상은, 밀봉체로 되는 수지에 의해 밀봉되어 있다. 이와 같이 하여, 도 1에 도시한 반도체 장치의 디바이스 구조가 실현되고 있다.
또한, 도 1에 도시한 디바이스 구조에 있어서는, 제1 배선층 내지 제6 배선층이 형성되어 있고, 예를 들어 제1 배선층 내지 제4 배선층이 파인층을 구성하고, 제5층이 글로벌층을 구성하고 있다. 여기서, 「파인층」이란, 최소 가공 치수에 가까운 미세 배선이 형성되어 있는 배선층을 의미하고 있고, 「글로벌층」이란, 「파인층」보다도 사이즈가 큰 배선이 형성되어 있는 배선층을 의미하고 있다. 도 1에서는, 다층 배선 구조의 설명을 간략화하기 위해서, 「파인층」 상에 「글로벌층」이 형성되어 있는 예가 도시되어 있지만, 실제로는, 「파인층」 상에 「세미 글로벌층」이 형성되고, 이 「세미 글로벌층」 상에 「글로벌층」이 형성되는 것이 일반적이다. 「세미 글로벌층」이란, 「파인층」보다도 사이즈는 크지만, 「글로벌층」보다도 사이즈가 작은 배선이 형성되어 있는 배선층을 의미하고 있다. 즉, 「세미 글로벌층」은 배선 사이즈에 주목하면, 「파인층」과 「글로벌층」의 중간 사이즈의 배선을 갖는 배선층이라 할 수 있다.
<개선의 여지>
도 1에서는, 반도체 장치의 모식적인 디바이스 구조에 대하여 설명하였지만, 예를 들어 실제의 구리 배선에 주목하면, 구리 배선은, 배리어 도체막과 구리막을 포함하고 있다. 반도체 장치의 소형화나 집적도의 향상을 도모하기 위해서는, 구리 배선의 미세화를 도모할 필요가 있지만, 구리 배선의 미세화를 진행시키면, 구리 배선에 포함되는 배리어 도체막에 기인하여, 반도체 장치의 성능 향상을 도모하는 관점에서 개선의 여지가 존재하는 것이 본 발명자의 검토에 의해 밝혀졌다. 즉, 구리 배선에 포함되는 배리어 도체막에 주목한 경우, 현 상황의 반도체 장치에서는, 반도체 장치의 성능을 향상시키는 관점에서 개선의 여지가 존재하는 것이다. 구체적으로는, 「다마신법」에 의해 형성된 구리 배선과 구리 플러그를 갖는 반도체 장치에 있어서, 구리 배선의 하층에 배치되어 구리 배선과 접속하는 구리 플러그의 저항값을 저저항화하는 관점에서 개선의 여지가 존재하는 것이다. 이하에, 이 개선의 여지에 대하여 도면을 참조하면서 설명한다.
도 2는 다층 배선 구조의 일부를 확대한 구성예를 모식적으로 도시하는 단면도이다. 도 2에 도시한 바와 같이, 예를 들어 「싱글 다마신법」에 의해 형성된 구리를 주성분으로 하는 배선 L1 상에, 「듀얼 다마신법」에 의해 일체적으로 형성된 구리를 주성분으로 하는 플러그 PLG 및 배선 L2가 배치되어 있다. 즉, 하층 배선인 배선 L1과, 상층 배선인 배선 L2는, 플러그 PLG를 통하여 전기적으로 접속되어 있다. 여기서, 플러그 PLG는, 접속 구멍 CNT에 배리어 도체막 BCF와 구리막 CF를 매립함으로써 형성되고, 배선 L2는, 접속 구멍 CNT와 일체적으로 형성된 배선홈 WD에 배리어 도체막 BCF와 구리막 CF를 매립함으로써 형성되어 있다. 이때, 배리어 도체막 BCF는, 예를 들어 접속 구멍 CNT의 내벽 및 배선홈 WD의 내벽에 형성된 질화탄탈막 TNF와, 이 질화탄탈막 TNF 상에 형성된 탄탈막 TF를 포함하고 있다.
이와 같이 접속 구멍 CNT의 내벽 및 배선홈 WD의 내벽에 직접 구리막을 형성하지 않고 배리어 도체막 BCF를 형성하고 있는 것은, 구리막을 구성하는 구리가 열처리 등에 의해 반도체 기판을 구성하는 실리콘으로 확산되는 것을 방지하기 위해서이다. 즉, 구리 원자의 실리콘으로의 확산 상수는 비교적 크므로 용이하게 실리콘 중으로 확산된다. 이 경우, 반도체 기판에는 MISFET 등의 반도체 소자가 형성되어 있고, 이들 형성 영역에 구리 원자가 확산되면 내압 불량 등으로 대표되는 반도체 소자의 특성 열화를 야기한다. 이것으로부터, 배선을 구성하는 구리막으로부터 구리 원자가 확산되지 않도록 배리어 도체막 BCF가 형성되어 있는 것이다. 즉, 배리어 도체막 BCF는, 구리 원자의 확산을 방지하는 기능을 갖는 막인 것을 알 수 있다. 이상과 같이 하여, 실제의 다층 배선은, 예를 들어 도 2에 도시한 바와 같이, 구리를 주성분으로 하는 배선 L1 상에 일체적으로 형성된 구리를 주성분으로 하는 플러그 PLG 및 배선 L2가 배치되어 있게 된다.
여기서, 도 2에서는, 배선 L2의 배선 폭이 최소 가공 치수에 비해 비교적 큰 경우를 상정하고 있고, 이 경우, 배리어 도체막 BCF의 막 두께를 두껍게 해도, 구리막 CF를 배선홈 WD에 매립할 때의 매립 특성의 열화가 문제점으로서 현재화되기 어렵기 때문에, 접속 구멍 CNT의 내벽 및 배선홈 WD의 내벽에 형성되는 배리어 도체막 BCF의 막 두께는 두껍게 되어 있다.
그런데, 예를 들어 하프 피치가 60㎚나 하프 피치가 45㎚ 정도인 미세 배선을 형성하는 경우에는, 상황은 일변한다. 도 3은, 예를 들어 하프 피치가 60㎚나 하프 피치가 45㎚ 정도인 미세 배선을 갖는 다층 배선 구조의 일부를 확대한 구성예를 모식적으로 도시하는 단면도이다. 도 3에 있어서도, 「싱글 다마신법」에 의해 형성된 구리를 주성분으로 하는 배선 L1 상에, 「듀얼 다마신법」에 의해 일체적으로 형성된 구리를 주성분으로 하는 플러그 PLG 및 배선 L2가 배치되어 있다. 이때, 배선 L2가 미세 배선인 경우에는, 배리어 도체막 BCF의 막 두께를 두껍게 하면, 구리막 CF를 배선홈 WD에 매립할 때의 매립 특성의 열화가 문제점으로서 현재화된다. 이 때문에, 도 3에 있어서, 접속 구멍 CNT의 내벽 및 배선홈 WD의 내벽에 형성되는 배리어 도체막 BCF의 막 두께는, 도 2에 도시한 배리어 도체막 BCF의 막 두께보다도 얇게 할 필요가 있다.
따라서, 도 2 및 도 3을 비교하면, 도 2에 도시한 플러그 PLG의 사이즈와, 도 3에 도시한 플러그 PLG의 사이즈가 동일해도, 도 3에 도시한 플러그 PLG의 저부에 형성되는 배리어 도체막 BCF의 막 두께는, 도 2에 도시한 플러그 PLG의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 얇아진다. 이것으로부터, 도 2에 도시한 플러그 PLG의 플러그 저항(비아 저항)과, 도 3에 도시한 플러그 PLG의 플러그 저항은 상이하게 된다.
구체적으로는, 배리어 도체막 BCF의 저항률(비저항)은, 구리막 CF의 저항률보다도 높다. 이것으로부터, 배선 L2로부터 플러그 PLG를 통하여 배선 L1에 전류를 흘리는 경우(도 2 및 도 3의 화살표를 참조), 언뜻 보면, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG의 플러그 저항쪽이, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG의 플러그 저항보다도 높아진다고 생각된다. 그러나, 실제로는, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG의 플러그 저항쪽이, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG의 플러그 저항보다도 낮아지는 것이다. 바꿔 말하면, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG의 플러그 저항쪽이, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG의 플러그 저항보다도 높아지는 것이다. 즉, 도 3에 도시한 바와 같이, 배선 L2를 하프 피치가 60㎚나 하프 피치가 45㎚ 정도인 미세 배선을 포함하는 경우, 배선 L2의 하층에 배치되어 배선 L2와 접속하는 플러그 PLG의 플러그 저항이 증가하는 것이다.
여기서, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG의 플러그 저항쪽이, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG의 플러그 저항보다도 높아지는 이유에 대하여 설명한다.
도 2에 있어서는, 플러그 PLG의 저부에 형성되어 있는 배리어 도체막 BCF의 막 두께가 두껍게 되어 있다. 이때, 배리어 도체막 BCF는, 질화탄탈막 TNF와, 질화탄탈막 TNF 상에 형성되어 있는 탄탈막 TF를 포함하고 있기 때문에, 질화탄탈막 TNF의 막 두께도 충분히 두껍게 되어 있다고 생각할 수 있다. 이와 같이 질화탄탈막 TNF의 막 두께가 확보되어 있는 경우에는, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 체심 입방 구조인 α-Ta 구조로 된다.
한편, 도 3에 있어서는, 플러그 PLG의 저부에 형성되어 있는 배리어 도체막 BCF의 막 두께가 얇게 되어 있다. 따라서, 배리어 도체막 BCF의 구성막인 질화탄탈막 TNF의 막 두께도 얇게 되어 있다고 생각할 수 있다. 이와 같이 질화탄탈막 TNF의 막 두께가 얇은 경우에는, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 정방정계 구조인 β-Ta 구조로 된다.
즉, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG에서는, 탄탈의 결정 구조가 α-Ta 구조로 되는 것에 반해, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG에서는, 탄탈의 결정 구조가 β-Ta 구조로 된다. 이것에 기인하여, 도 3에 도시한 플러그 PLG의 플러그 저항쪽이, 도 2에 도시한 플러그 PLG의 플러그 저항보다도 높아지는 것이다. 왜냐하면, α-Ta 구조의 저항률은 β-Ta 구조의 저항률보다도 낮아지기 때문이다. 즉, 도 2에 도시한 배리어 도체막 BCF의 막 두께가 두꺼운 플러그 PLG에서는, 배리어 도체막 BCF의 막 두께 자체가 두껍지만, 배리어 도체막 BCF의 구성막인 탄탈막의 결정 구조가 저항률이 낮은 α-Ta 구조로 되기 때문에, 종합적으로, 도 2에 도시한 플러그 PLG의 플러그 저항이 낮아지는 것이다. 이에 반해, 도 3에 도시한 배리어 도체막 BCF의 막 두께가 얇은 플러그 PLG에서는, 배리어 도체막 BCF의 막 두께 자체가 얇지만, 배리어 도체막 BCF의 구성막인 탄탈막의 결정 구조가 저항률이 높은 β-Ta 구조로 되기 때문에, 종합적으로, 도 3에 도시한 플러그 PLG의 플러그 저항이 높아지는 것이다.
따라서, 배리어 도체막 BCF의 막 두께 자체에만 주목하면, 도 2에 도시한 플러그 PLG의 플러그 저항쪽이, 도 3에 도시한 플러그 PLG의 플러그 저항보다도 커질 것 같지만, 실제로는, 도 2에 도시한 플러그 PLG와 도 3에 도시한 플러그 PLG에 있어서, 탄탈막의 결정 구조가 상이한 점을 고려하면, 도 2에 도시한 플러그 PLG의 플러그 저항쪽이, 도 3에 도시한 플러그 PLG의 플러그 저항보다도 작아지는 것이다. 즉, 질화탄탈막의 막 두께가 두꺼운 경우에는, 질화탄탈막 상에 형성되는 탄탈막의 결정 구조가 저항률이 낮은 α-Ta 구조로 되기 때문에, 플러그 PLG의 플러그 저항을 저감하는 관점에서는, 탄탈막의 결정 구조가 α-Ta 구조로 될 정도로, 탄탈막의 아래에 형성되는 질화탄탈막의 막 두께를 두껍게 하는 것이 바람직한 것이다.
도 4는 질화탄탈막 상에 탄탈막을 형성한 적층막의 비저항(저항률)과, 질화탄탈막의 막 두께의 관계를 나타내는 그래프이다. 도 4에 있어서, 횡축은 질화탄탈막의 막 두께(TaN 막 두께)를 나타내고 있고, 종축은 적층막의 비저항을 나타내고 있다. 이때, 도 4에 도시한 그래프는, 질화탄탈막 상에 탄탈막을 형성한 적층막에 있어서, 탄탈막의 막 두께(Ta 막 두께)를 고정한 상태에서, 질화탄탈막의 막 두께를 변화시킨 경우의 적층막의 비저항의 측정 결과를 나타내고 있다. 도 4에 도시한 바와 같이, 질화탄탈막의 막 두께를 두껍게 해 가면, 질화탄탈막 상에 탄탈막을 형성한 적층막의 비저항은 감소하는 것을 알 수 있다. 구체적으로, 질화탄탈막의 막 두께가 3㎚ 정도인 경우, 적층막의 비저항은 210μΩㆍ㎝ 정도이고, 질화탄탈막의 막 두께가 5㎚ 정도인 경우, 적층막의 비저항은 150μΩㆍ㎝ 정도로 된다. 또한, 질화탄탈막의 막 두께가 6㎚ 정도인 경우, 적층막의 비저항은 90μΩㆍ㎝ 정도이고, 질화탄탈막의 막 두께가 7㎚ 정도인 경우, 적층막의 비저항은 70μΩㆍ㎝ 정도로까지 감소하는 것을 알 수 있다. 특히, 질화탄탈막의 막 두께가 5㎚ 정도인 경우를 경계로 하여, 적층막의 비저항이 대폭 변화되는 것을 알 수 있다. 이것으로부터, 예를 들어 질화탄탈막의 막 두께가 5㎚ 이상인 경우에는, 질화탄탈막 상에 형성되는 탄탈막의 결정 구조가 α-Ta 구조로 되어, 적층막의 비저항이 낮아진다고 생각할 수 있다. 바꿔 말하면, 예를 들어 질화탄탈막의 막 두께가 5㎚ 미만인 경우에는, 질화탄탈막 상에 형성되는 탄탈막의 결정 구조가 β-Ta 구조로 되어, 적층막의 비저항이 낮아진다고 생각할 수 있다. 따라서, 도 4에 도시한 결과로부터, 플러그 PLG의 플러그 저항을 저감하는 관점에서는, 탄탈막의 결정 구조가 α-Ta 구조로 될 정도로, 탄탈막의 아래에 형성되는 질화탄탈막의 막 두께를 두껍게 하는 것이 바람직한 것이 뒷받침되고 있다고 생각할 수 있다.
이와 같이, 플러그 PLG의 플러그 저항을 저감하는 관점에서는, 탄탈막의 아래에 형성되는 질화탄탈막의 막 두께를 두껍게 하는 것이 바람직하지만, 상술한 바와 같이, 배선 L2가 미세 배선(하프 피치가 60㎚나 하프 피치가 45㎚ 정도)인 경우에는, 배리어 도체막 BCF의 막 두께를 두껍게 하면, 구리막 CF를 배선홈 WD에 매립할 때의 매립 특성의 열화가 문제점으로서 현재화된다. 이것으로부터, 도 3에 도시한 미세 배선인 배선 L2에 있어서는, 매립 특성을 향상시키는 관점에서, 접속 구멍 CNT의 내벽 및 배선홈 WD의 내벽에 형성되는 배리어 도체막 BCF의 막 두께를 얇게 할 필요가 있다. 그런데, 이 경우, 도 3에 도시한 바와 같이, 플러그 PLG의 저부에 형성되는 질화탄탈막의 막 두께가 얇아져, 질화탄탈막 상에 형성되는 탄탈막의 결정 구조가 저항률이 높은 β-Ta 구조로 되게 된다. 이 결과, 도 3에 도시한 미세 배선인 배선 L2와 접속하는 플러그 PLG의 플러그 저항이 높아진다.
단, 실제로, 플러그 저항이 높아지는 문제점이 현재화되는 것은, 예를 들어 도 1에 도시한 세폭 배선 NL2와 동일층에 형성되어 있는 광폭 배선 WL2와 전기적으로 접속되는 플러그 PLG1A이다. 즉, 상술한 문제점이 현재화되는 것은, 도 1에 도시한 동일층에 형성되어 있는 광폭 배선 WL2와 세폭 배선 NL2에 주목하면, 배선 폭이 작은 세폭 배선 NL2와 전기적으로 접속되어 있는 플러그 PLG1B가 아니라, 세폭 배선 NL2와 동일층에 형성되어 있는 배선 폭이 큰 광폭 배선 WL2와 전기적으로 접속되어 있는 플러그 PLG1A이다. 이하에, 이 점에 대하여 설명한다.
도 5는 도 1에 도시한 다층 배선 구조의 일부를 확대하여 도시하는 단면도이다. 도 5에 있어서, 예를 들어 제1층 배선인 배선 L1이 형성된 층간 절연막 IL1 상에는, 배리어 절연막 BIF1이 형성되고, 이 배리어 절연막 BIF1 상에 층간 절연막 IL2가 형성되어 있다. 그리고, 배리어 절연막 BIF1 및 층간 절연막 IL2에는, 이 배리어 절연막 BIF1 및 층간 절연막 IL2를 관통하도록, 일체적으로 배선홈 WD2A와 접속 구멍 CNT1A가 형성되어 있다. 마찬가지로, 배리어 절연막 BIF1 및 층간 절연막 IL2에는, 배리어 절연막 BIF1 및 층간 절연막 IL2를 관통하도록, 일체적으로 배선홈 WD2B와 접속 구멍 CNT1B도 형성되어 있다.
배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽에는, 배리어 도체막 BCF가 형성되어 있고, 이 배리어 도체막 BCF 상으로서, 배선홈 WD2A 및 접속 구멍 CNT1A를 매립하도록 구리막 CF가 형성되어 있다. 이에 의해, 접속 구멍 CNT1A에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1A와, 배선홈 WD2A에 배리어 도체막 BCF 및 구리막 CF를 매립한 광폭 배선 WL2가 형성되어 있다.
마찬가지로, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽에는, 배리어 도체막 BCF가 형성되어 있고, 이 배리어 도체막 BCF 상으로서, 배선홈 WD2B 및 접속 구멍 CNT1B를 매립하도록 구리막 CF가 형성되어 있다. 이에 의해, 접속 구멍 CNT1B에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1B와, 배선홈 WD2B에 배리어 도체막 BCF 및 구리막 CF를 매립한 세폭 배선 NL2가 형성되어 있다.
이와 같이 하여, 광폭 배선 WL2와 세폭 배선 NL2는 동일층에 형성되고, 또한, 플러그 PLG1A와 플러그 PLG1B는 동일층에 형성되어 있다. 즉, 도 5에 도시한 바와 같이, 동일층에 배선 폭이 상이한 광폭 배선 WL2와 세폭 배선 NL2가 형성되어 있다. 이때, 동일층에 형성되는 광폭 배선 WL2와 세폭 배선 NL2는, 예를 들어 「다마신법」에 의해 동일 공정으로 형성된다. 세폭 배선 NL2는, 예를 들어 최소 가공 치수로 형성되는 미세 배선이며, 「다마신법」에 의한 막의 매립 특성을 확보하기 위해서, 세폭 배선 NL2에 포함되는 배리어 도체막 BCF의 막 두께를 얇게 할 필요가 있다. 따라서, 세폭 배선 NL2와 동일층에 형성되는 광폭 배선 WL2에 있어서도, 세폭 배선 NL2와 동일 공정으로 형성되기 때문에, 필연적으로, 광폭 배선 WL2에 포함되는 배리어 도체막 BCF의 막 두께도 얇아지게 된다. 따라서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가 얇아져, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 저항률이 높은 β-Ta 구조로 되게 된다. 이 결과, 광폭 배선 WL2와 접속하는 플러그 PLG1A의 플러그 저항이 높아진다. 물론, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 형성되는 질화탄탈막 TNF의 막 두께도 얇아져, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 저항률이 높은 β-Ta 구조로 되게 된다. 이 결과, 세폭 배선 NL2와 접속하는 플러그 PLG1B에 있어서도 플러그 저항이 높아진다.
이와 같이, 동일층에 형성되는 광폭 배선 WL2와 세폭 배선 NL2는, 동일 공정(「듀얼 다마신법」)으로 형성되기 때문에, 배리어 도체막 BCF의 막 두께가 세폭 배선 NL2의 매립 특성의 관점에서 율속되게 된다. 이 때문에, 광폭 배선 WL2와 접속되는 플러그 PLG1A와, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 양쪽에서, 플러그 저항이 높아지게 된다. 이 경우, 특히, 광폭 배선 WL2와 접속되는 플러그 PLG1A에 있어서의 플러그 저항의 증대가 반도체 장치의 성능 저하를 초래하는 문제점으로서 현재화되게 된다. 이하에, 이 이유에 대하여 설명한다.
먼저, 제1 이유는, 예를 들어 광폭 배선 WL2가 전원 전위를 공급하는 전원 배선으로서 사용되는 점이다. 즉, 광폭 배선 WL2는 큰 전류를 흘리는 전원 배선으로서 사용되기 때문에, 배선 저항이 낮은 것이 요구된다. 따라서, 이 광폭 배선 WL2와 전기적으로 접속되는 플러그 PLG1A에 있어서도 플러그 저항이 낮은 것이 요구된다. 왜냐하면, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항이 높아지면, 광폭 배선 WL2에 큰 전류를 흘린 경우, 플러그 PLG1A에서의 전압 강하가 커져, 전원 전압으로부터의 전압 드롭이 현재화되기 때문이다.
한편, 세폭 배선 NL2와 접속되는 플러그 PLG1B에 있어서는, 플러그 저항이 어느 정도 높아져도, 그다지 문제점은 현재화되지 않는다고 생각된다. 왜냐하면, 세폭 배선 NL2는, 예를 들어 전기 신호를 전달하는 신호 배선으로서 사용되어, 전원 배선만큼 큰 전류를 흘릴 일은 없기 때문이다. 즉, 세폭 배선 NL2의 기능과 광폭 배선 WL2의 기능의 상이에 기인하여, 세폭 배선 NL2에서는, 광폭 배선 WL2에 비해, 플러그 저항의 영향이 적다고 생각되는 것이다. 이상의 것으로부터, 특히, 광폭 배선 WL2와 접속되는 플러그 PLG1A에 있어서의 플러그 저항의 증대가 반도체 장치의 성능 저하를 억제하는 관점에서 중요해지는 것이다.
계속해서, 제2 이유에 대하여 설명한다. 도 5에 도시한 바와 같이, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 있어서의 배리어 도체막 BCF의 막 두께는, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 있어서의 배리어 도체막 BCF의 막 두께보다도 두꺼워진다. 즉, 동일 공정에서 배리어 도체막 BCF를 형성하는 경우라도, 플러그 PLG1A의 저부에 형성되는 배리어 도체막 BCF의 막 두께는, 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 두꺼워지는 것이다.
이 현상은, 예를 들어 이하와 같이 정성적으로 생각할 수 있다. 예를 들어, 배리어 도체막 BCF는 스퍼터링법을 사용함으로써 형성된다. 스퍼터링법에서는, 예를 들어 성막 재료를 포함하는 타깃에, 아르곤을 충돌시킴으로써 튀어나오는 타깃 원자를 반도체 기판에 부착시킴으로써 성막을 행한다. 여기서, 도 6에 도시한 바와 같이, 접속 구멍 CNT1A의 저면과 접속 구멍 CNT1B의 저면에, 동일 공정에서의 스퍼터링법에 의해, 배리어 도체막을 형성하는 것을 생각한다. 이 경우, 접속 구멍 CNT1A의 저부에 부착되는 타깃 원자는, 도 6에 도시한 각도 θ1의 범위 내의 방향으로부터 뛰어들어 오는 타깃 원자라고 생각할 수 있다. 한편, 접속 구멍 CNT1B의 저부에 부착되는 타깃 원자는, 도 6에 도시한 각도 θ2의 범위 내의 방향으로부터 뛰어들어 오는 타깃 원자라고 생각할 수 있다. 여기서, 도 6에 도시한 바와 같이, 접속 구멍 CNT1A 상에 형성되어 있는 배선홈 WD2A의 폭이, 접속 구멍 CNT1B 상에 형성되어 있는 배선홈 WD2B의 폭보다도 큰 것을 고려하면, 각도 θ1은 각도 θ2보다도 커진다. 이것은, 접속 구멍 CNT1A의 저부에 부착되는 타깃 원자의 수가, 접속 구멍 CNT1B의 저부에 부착되는 타깃 원자의 수보다도 많아지는 것을 의미한다. 이 결과, 접속 구멍 CNT1A의 저부에 형성되는 배리어 도체막의 막 두께는, 접속 구멍 CNT1B의 저부에 형성되는 배리어 도체막의 막 두께보다도 두꺼워지는 것이다. 이상의 것으로부터, 도 5에 도시한 바와 같이, 플러그 PLG1A의 저부에 형성되는 배리어 도체막 BCF의 막 두께는, 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 두꺼워지는 것이다.
이것으로부터, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께는 얇기 때문에, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 형성되는 탄탈막 TF의 결정 구조는 저항률이 높은 β-Ta 구조로 된다. 한편, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 형성되는 배리어 도체막 BCF의 막 두께는, 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 두껍게 형성되지만, 탄탈막 TF의 결정 구조가 α-Ta 구조로 될 정도까지, 질화탄탈막 TNF의 막 두께는 두껍게 형성되지 않는다. 즉, 플러그 PLG1A의 저부에 형성되는 배리어 도체막 BCF의 막 두께가, 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 두껍게 형성되는 것을 고려해도, 종래의 성막 조건에서는, 플러그 PLG1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께는 5㎚ 미만이라고 생각된다. 이것으로부터, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 형성되는 탄탈막 TF의 결정 구조도 저항률이 높은 β-Ta 구조로 되어 있다고 생각된다.
따라서, 플러그 PLG1A의 저부에 형성되는 탄탈막 TF의 결정 구조와, 플러그 PLG1B의 저부에 형성되는 탄탈막 TF의 결정 구조는, 모두 동일한 β-Ta 구조로 된다. 이것을 전제로 하여, 플러그 PLG1A의 저부에 형성되는 배리어 도체막 BCF의 막 두께가, 플러그 PLG1B의 저부에 형성되는 배리어 도체막 BCF의 막 두께보다도 두꺼워지는 것을 고려하면, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항은, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항보다도 커진다고 할 수 있다.
도 7은, 종래 기술에 있어서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항과, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항의 측정 결과를 나타내는 그래프이다. 도 7에 있어서, 「Wide」로 나타내어져 있는 그래프가, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항을 나타내고 있고, 「Narrow」로 나타내어져 있는 그래프가, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항을 나타내고 있다. 도 7에 도시한 바와 같이, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항은, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항보다도 커져 있는 것을 알 수 있다.
이상의 것으로부터, 광폭 배선 WL2와 접속되는 플러그 PLG1A에 있어서의 플러그 저항의 증대가 문제점으로서 현재화되는 것이다. 즉, 광폭 배선 WL2가 큰 전류를 흘리는 전원 배선으로서 사용되는 점과, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항이 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항보다도 커지는 점의 상승(相乘) 요인에 의해, 광폭 배선 WL2와 접속되는 플러그 PLG1A에 있어서의 플러그 저항의 증대가 문제점으로서 현재화되는 것이다.
따라서, 본 실시 형태에서는, 동일층에 광폭 배선과 세폭 배선이 형성된 반도체 장치에 있어서, 광폭 배선과 접속되는 플러그에 있어서의 플러그 저항의 증대를 억제하는 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태에 있어서의 기술적 사상에 대하여 설명한다.
<실시 형태에 있어서의 구조상의 특징>
도 8은 본 실시 형태에 있어서의 다층 배선 구조의 일부를 확대하여 도시하는 단면도이다. 도 8에 있어서, 예를 들어 제1층 배선인 배선 L1이 형성된 층간 절연막 IL1 상에는, 배리어 절연막 BIF1이 형성되고, 이 배리어 절연막 BIF1 상에 층간 절연막 IL2가 형성되어 있다. 그리고, 배리어 절연막 BIF1 및 층간 절연막 IL2에는, 이 배리어 절연막 BIF1 및 층간 절연막 IL2를 관통하도록, 일체적으로 배선홈 WD2A와 접속 구멍 CNT1A가 형성되어 있다. 마찬가지로, 배리어 절연막 BIF1 및 층간 절연막 IL2에는, 배리어 절연막 BIF1 및 층간 절연막 IL2를 관통하도록, 일체적으로 배선홈 WD2B와 접속 구멍 CNT1B도 형성되어 있다.
배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽에는, 배리어 도체막 BCF가 형성되어 있고, 이 배리어 도체막 BCF 상으로서, 배선홈 WD2A 및 접속 구멍 CNT1A를 매립하도록 구리막 CF가 형성되어 있다. 이에 의해, 접속 구멍 CNT1A에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1A와, 배선홈 WD2A에 배리어 도체막 BCF 및 구리막 CF를 매립한 광폭 배선 WL2가 형성되어 있다.
마찬가지로, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽에는, 배리어 도체막 BCF가 형성되어 있고, 이 배리어 도체막 BCF 상으로서, 배선홈 WD2B 및 접속 구멍 CNT1B를 매립하도록 구리막 CF가 형성되어 있다. 이에 의해, 접속 구멍 CNT1B에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1B와, 배선홈 WD2B에 배리어 도체막 BCF 및 구리막 CF를 매립한 세폭 배선 NL2가 형성되어 있다.
이상과 같이, 본 실시 형태에 있어서의 반도체 장치는, 동일층(동일 배선층)에 형성된 구리를 주성분으로 하는 광폭 배선 WL2와, 구리를 주성분으로 하는 세폭 배선 NL2와, 광폭 배선 WL2의 하층에 배치되어 광폭 배선 WL2와 접속된 구리를 주성분으로 하는 플러그 PLG1A와, 세폭 배선 NL2의 하층에 배치되어 세폭 배선 NL2와 접속된 구리를 주성분으로 하는 플러그 PLG1B를 갖고 있다. 그리고, 플러그 PLG1A 및 플러그 PLG1B의 각각은, 배리어 도체막 BCF를 포함하고 있다. 이때, 광폭 배선 WL2의 배선 폭은, 세폭 배선 NL2의 배선 폭보다도 크게 되어 있는 한편, 플러그 PLG1A와 플러그 PLG1B는 동일 사이즈이며, 또한, 동일층에 형성되어 있다. 그리고, 예를 들어 배리어 도체막 BCF는 질화탄탈막 TNF와, 이 질화탄탈막 TNF 상에 형성된 탄탈막 TF를 포함하고 있다.
여기서, 본 실시 형태에 있어서의 특징점은, 예를 들어 도 8에 도시한 바와 같이, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 형성되어 있는 배리어 도체막 BCF의 막 두께가, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 형성되어 있는 배리어 도체막 BCF의 막 두께보다도 두껍게 되어 있는 점에 있다. 또한, 상세하게는, 플러그 PLG1A의 저부에 형성되어 있는 질화탄탈막 TNF의 막 두께가, 플러그 PLG1B의 저부에 형성되어 있는 질화탄탈막 TNF의 막 두께보다도 두껍게 되어 있고, 또한, 플러그 PLG1A의 저부에 형성되어 있는 질화탄탈막 TNF의 막 두께는, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 α-Ta 구조로 될 정도로 두껍게 되어 있다. 구체적으로, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 형성되어 있는 질화탄탈막 TNF의 막 두께는 5㎚ 이상 10㎚ 이하이다. 이에 반해, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 형성되어 있는 질화탄탈막 TNF의 막 두께는 0㎚보다도 크고 3㎚ 이하이다. 이 경우, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저부에 있어서, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 저항률이 낮은 α-Ta 구조로 되는 것이다. 한편, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저부에 있어서, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 저항률이 높은 β-Ta 구조로 된다. 따라서, 본 실시 형태에 있어서는, 플러그 PLG1A의 저부에 형성되어 있는 탄탈막 TF의 저항률은, 플러그 PLG1B의 저부에 형성되어 있는 탄탈막 TF의 저항률보다도 낮아진다.
구체적으로, 도 9는, 본 실시 형태에 있어서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항과, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항의 측정 결과를 나타내는 그래프이다. 도 9에 있어서, 「Wide」로 나타내어져 있는 그래프가, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항을 나타내고 있고, 「Narrow」로 나타내어져 있는 그래프가, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항을 나타내고 있다. 도 9에 도시한 바와 같이, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항은, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 플러그 저항보다도 낮게 되어 있는 것을 알 수 있다.
이와 같이, 본 실시 형태에 의하면, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 저항값(플러그 저항)을, 세폭 배선 NL2와 접속되는 플러그 PLG1B의 저항값(플러그 저항)보다도 낮게 할 수 있다. 따라서, 본 실시 형태에 의하면, 예를 들어 전원 배선으로서 사용되는 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 증가를 억제할 수 있기 때문에, 반도체 장치의 성능을 향상시킬 수 있다.
한편, 본 실시 형태에 의하면, 배선홈 WD2B의 내벽에 형성되는 배리어 도체막 BCF의 막 두께를 얇게 할 수 있으므로, 최소 가공 치수 정도의 가공 정밀도로 형성되는 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 도모할 수 있다.
이상의 것으로부터, 본 실시 형태에서는, 예를 들어 큰 전류를 흘리는 전원 배선으로서 사용되는 광폭 배선 WL2와, 최소 가공 치수 정도의 가공 정밀도로 형성되는 세폭 배선 NL2를 동일층에 형성하는 반도체 장치에 있어서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항을 저감하면서, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성을 향상시킬 수 있다고 하는 현저한 효과를 얻을 수 있는 것이다.
<반도체 장치의 제조 방법>
본 실시 형태에 있어서의 반도체 장치는 상기와 같이 구성되어 있고, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 이하에 나타내는 제조 공정에서는, 반도체 기판의 상방에 형성된 층간 절연막에 「싱글 다마신법」에 의해 배선 L1을 형성한 후부터, 소위 「듀얼 다마신법」에 의해 다층 배선 구조를 형성하는 공정을 예로 들어 설명한다.
먼저, 도 10에 도시한 바와 같이, 배선 L1을 형성한 층간 절연막 IL1에, 배리어 절연막 BIF1을 형성하고, 이 배리어 절연막 BIF1 상에 층간 절연막 IL2를 형성한다. 배리어 절연막 BIF1은, 예를 들어 SiCN막과 이 SiCN막 상에 형성된 SiCO막의 적층막, SiC막, 또는, SiN막 중 어느 하나로 형성되고 있고, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 형성할 수 있다. 또한, 층간 절연막 IL2는, 예를 들어 산화실리콘막보다도 유전율이 낮은 저유전율막으로 형성되어 있다. 구체적으로, 층간 절연막 IL2는, 예를 들어 CVD법에 의해 형성되는 SiOC막이나, 도포법에 의해 형성되는 HSQ막 및 MSQ막 등의 저유전율막으로 형성할 수 있다.
다음에, 도 11에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 배리어 절연막 BIF1 및 층간 절연막 IL2를 관통하도록, 일체화된 배선홈 WD2A 및 접속 구멍 CNT1A와, 일체화된 배선홈 WD2B 및 접속 구멍 CNT1B를 형성한다. 이때, 접속 구멍 CNT1A 및 접속 구멍 CNT1B의 저부에는, 층간 절연막 IL1에 매립하도록 형성된 배선 L1의 표면이 노출된다. 이 공정에서는, 도 11에 도시한 바와 같이, 배선홈 WD2A의 폭을 배선홈 WD2B의 폭보다도 크게 형성하고, 또한, 접속 구멍 CNT1A의 사이즈와 접속 구멍 CNT1B의 사이즈를 동일 사이즈로 형성한다. 즉, 배선홈 WD2B는, 예를 들어 최소 가공 치수 정도의 정밀도로 형성되고, 배선홈 WD2A는, 예를 들어 최소 가공 치수보다도 느슨한 정밀도로 형성된다.
계속해서, 도 12에 도시한 바와 같이, 배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽과, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽을 포함하는 층간 절연막 IL2 상에, 예를 들어 스퍼터링법을 사용함으로써, 질화탄탈막 TNF를 형성한다. 이때, 도 12에 도시한 바와 같이, 접속 구멍 CNT1A의 저면에 형성되는 질화탄탈막 TNF의 막 두께는, 접속 구멍 CNT1B의 저면에 형성되는 질화탄탈막 TNF의 막 두께보다도 두껍게 형성된다. 구체적으로, 본 실시 형태에서는, 스퍼터링법에서의 성막 조건을 고안함으로써, 예를 들어 접속 구멍 CNT1A의 저면에 형성되는 질화탄탈막 TNF의 막 두께가 5㎚ 이상 10㎚ 이하로 되고, 또한, 접속 구멍 CNT1B의 저면에 형성되는 질화탄탈막 TNF의 막 두께가 0㎚보다도 크고 3㎚ 이하로 되도록 실시된다. 이 질화탄탈막 TNF를 형성하는 스퍼터링법에서의 성막 조건의 상세에 대해서는 후술하기로 한다(제법상의 제1 특징점).
그리고, 도 13에 도시한 바와 같이, 질화탄탈막 TNF 상에, 예를 들어 스퍼터링법을 사용함으로써, 탄탈막 TF를 형성한다. 이때, 접속 구멍 CNT1A의 저면에 있어서는, 질화탄탈막 TNF의 막 두께가 5㎚ 이상 10㎚ 이하이기 때문에, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 저항률이 낮은 α-Ta 구조로 된다. 한편, 접속 구멍 CNT1B의 저면에 있어서는, 질화탄탈막 TNF의 막 두께가 0㎚보다도 크고 3㎚ 이하이기 때문에, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조는 저항률이 높은 β-Ta 구조로 된다. 여기서, 본 실시 형태에서는, 탄탈막 TF를 형성하는 스퍼터링법에서의 성막 조건에도 고안을 실시하고 있고, 이 고안에 의해, 본 실시 형태에서는, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 α-Ta 구조로 되기 쉬워진다. 이 탄탈막 TF를 형성하는 스퍼터링법에서의 성막 조건의 상세에 대해서는 후술하기로 한다(제법상의 제2 특징점).
이상과 같이 하여, 배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽과, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽을 포함하는 층간 절연막 IL2 상에, 질화탄탈막 TNF와 탄탈막 TF를 포함하는 배리어 도체막 BCF를 형성할 수 있다.
다음에, 도 14에 도시한 바와 같이, 배선홈 WD2A 및 접속 구멍 CNT1A의 내부와, 배선홈 WD2B 및 접속 구멍 CNT1B의 내부를 포함하는 배리어 도체막 BCF 상에, 예를 들어 얇은 구리막을 포함하는 시드막 SL을 형성한다. 이 시드막 SL은, 예를 들어 스퍼터링법을 사용함으로써 형성할 수 있지만, 이에 한정되지 않고, 예를 들어 CVD법이나, ALD(Atomic Layer Deposition)법이나, 도금법을 사용할 수도 있다.
그리고, 도 15에 도시한 바와 같이, 예를 들어 시드막 SL을 전극으로 한 전해 도금법에 의해 구리막 CF를 형성한다. 이 구리막 CF는, 배선홈 WD2A 및 접속 구멍 CNT1A의 내부와, 배선홈 WD2B 및 접속 구멍 CNT1B의 내부를 매립하도록 형성된다. 이때, 본 실시 형태에서는, 최소 가공 치수 정도의 가공 정밀도로 가공된 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽에 형성되는 배리어 도체막 BCF의 막 두께는 얇은 상태 그대로이기 때문에, 배선홈 WD2B에 구리막 CF를 매립할 때의 매립 특성을 향상시킬 수 있다.
이 구리막 CF는, 예를 들어 구리를 주성분으로 하는 막으로 형성된다. 구체적으로는, 구리(Cu) 또는 구리 합금(구리(Cu)와 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 은(Ag), 금(Au), In(인듐), 란타노이드계 금속, 악티노이드계 금속 등의 합금)으로 형성된다. 또한, 구리막 CF의 형성 방법은, 전해 도금법에 한하지 않고, 예를 들어 스퍼터링법이나 CVD법이어도 된다.
계속해서, 도 8에 도시한 바와 같이, 층간 절연막 IL2 상에 형성된 불필요한 배리어 도체막 BCF 및 구리막 CF를 CMP(Chemical Mechanical Polishing)법에 의해 제거한다. 한편, 배선홈 WD2A의 내부 및 접속 구멍 CNT1A의 내부에 구리막 CF와 배리어 도체막 BCF를 남기고, 또한, 배선홈 WD2B의 내부 및 접속 구멍 CNT1B의 내부에 구리막 CF와 배리어 도체막 BCF를 남긴다. 이에 의해, 본 실시 형태에 의하면, 도 8에 도시한 바와 같이, 배선홈 WD2A에 배리어 도체막 BCF 및 구리막 CF를 매립한 광폭 배선 WL2와, 접속 구멍 CNT1A에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1A를 형성할 수 있다. 마찬가지로, 본 실시 형태에 의하면, 배선홈 WD2B에 배리어 도체막 BCF 및 구리막 CF를 매립한 세폭 배선 NL2와, 접속 구멍 CNT1B에 배리어 도체막 BCF 및 구리막 CF를 매립한 플러그 PLG1B를 형성할 수 있다. 이와 같이, 본 실시 형태에 있어서는, 광폭 배선 WL2(제1 구리 배선)에 포함되는 구리막 CF 및 플러그 PLG1A(제1 구리 플러그)에 포함되는 구리막 CF와, 세폭 배선 NL2(제2 구리 배선)에 포함되는 구리막 CF 및 플러그 PLG1B(제2 구리 플러그)에 포함되는 구리막 CF는, 각각 일체화되어 형성되어 있게 된다.
이후의 공정은, 상술한 공정과 거의 마찬가지의 공정의 반복이기 때문에 생략한다. 이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
<실시 형태에 있어서의 제법상의 특징>
본 실시 형태에 있어서의 반도체 장치에서는, 제법상의 제1 특징점 및 제법상의 제2 특징점을 포함하는 반도체 장치의 제조 방법을 채용함으로써, 플러그 PLG1A의 플러그 저항(저항값)이, 플러그 PLG1B의 플러그 저항(저항값)보다도 낮아진다. 구체적으로, 플러그 PLG1A의 저부에 형성된 탄탈막 TF의 저항률은, 플러그 PLG1B의 저부에 형성된 탄탈막 TF의 저항률보다도 낮다. 즉, 본 실시 형태에서는, 플러그 PLG1A의 저부에 형성된 탄탈막 TF의 결정 구조는 저항률이 낮은 α-Ta 구조로 되어 있고, 플러그 PLG1B의 저부에 형성된 탄탈막 TF의 결정 구조는 β-Ta 구조로 되어 있다. 따라서, 본 실시 형태에 있어서의 제조 방법에 의하면, 예를 들어 전원 배선으로서 사용되는 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 증가를 억제할 수 있기 때문에, 반도체 장치의 성능을 향상시킬 수 있다.
한편, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 배선홈 WD2B의 내벽에 형성되는 배리어 도체막 BCF의 막 두께를 얇게 할 수 있기 때문에, 최소 가공 치수 정도의 가공 정밀도로 형성되는 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 도모할 수 있다. 즉, 본 실시 형태에 있어서의 반도체 장치의 제조 방법을 채용함으로써, 예를 들어 큰 전류를 흘리는 전원 배선으로서 사용되는 광폭 배선 WL2와, 최소 가공 치수 정도의 가공 정밀도로 형성되는 세폭 배선 NL2를 동일층에 형성하는 반도체 장치에 있어서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 저감과, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 양립할 수 있다는 현저한 효과를 얻을 수 있다.
이하에서는, 제법상의 제1 특징점 및 제법상의 제2 특징점에 대하여 설명한다. 본 실시 형태에 있어서의 제법상의 제1 특징점 및 제2 특징점은, 예를 들어 도 12 및 도 13에 도시된 질화탄탈막의 성막 공정 및 탄탈막의 성막 공정에서 실현된다. 즉, 본 실시 형태에 있어서의 제법상의 제1 특징점 및 제2 특징점은, 배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽과, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽을 포함하는 층간 절연막 IL2 상에, 질화탄탈막 TNF와 탄탈막 TF를 포함하는 배리어 도체막 BCF를 형성하는 공정에서 실현된다. 이들 공정은, 스퍼터링법에 의한 성막 공정이며, 제법상의 제1 특징점 및 제2 특징점은 스퍼터링법에 있어서의 성막 조건에 관한 것이다.
따라서, 먼저, 스퍼터링법에서의 성막 공정을 실시하기 위한 스퍼터링 장치의 구성 및 간단한 성막 동작에 대하여 설명하기로 한다.
도 16은 본 실시 형태에서 사용하는 스퍼터링 장치의 모식적인 구성을 도시하는 도면이다. 도 16에 있어서, 스퍼터링 장치는, 처리실 CB를 갖고, 처리실 CB의 내부에는 스테이지 ST가 배치되어 있고, 이 스테이지 ST 상에 반도체 기판(1S)이 재치(載置))되어 있다. 구체적으로, 스테이지 ST에는, 정전 척(도시 생략)이 구비되어 있고, 이 정전 척에 의해 반도체 기판(1S)이 보유 지지되도록 되어 있다. 그리고, 정전 척의 중앙부에는 센터 탭(도시 생략)이 설치되어 있고, 이 센터 탭은 반도체 기판과 직접 접촉하도록 구성되어 있다. 센터 탭은 바이어스 전원 BPS와 전기적으로 접속되어 있고, 이 바이어스 전원 BPS에 의해 반도체 기판(1S)에 기판 인입 바이어스가 인가되도록 되어 있다.
한편, 처리실 CB 내에서, 스테이지 상에 재치된 반도체 기판(1S)과 대향하는 위치에는 성막 재료를 포함하는 타깃 TAG가 배치되어 있다. 이 타깃 TAG는, 처리실 CB의 외부에 설치된 DC 전원 DCPS와 전기적으로 접속되어 있고, DC 전원 DCPS로부터 타깃 TAG에 전력(타깃 DC 파워)이 공급되도록 구성되어 있다. 또한, 처리실 CB 내에는 아르곤 가스(Ar 가스)가 도입된다.
본 실시 형태에서 사용하는 스퍼터링 장치는, 상기와 같이 구성되어 있고, 이하에, 그 성막 동작에 대하여 간단히 설명한다. 도 16에 있어서, 먼저, 반도체 기판(1S)을 처리실 CB 내에 배치되어 있는 스테이지 ST 상에 배치한다. 그 후, 처리실 CB 내에 아르곤 가스(Ar 가스)를 도입함과 함께, DC 전원 DCPS로부터 타깃 TAG에 타깃 DC 파워를 공급하고, 또한, 바이어스 전원 BPS로부터 반도체 기판(1S)에 기판 인입 바이어스를 인가한다. 그렇게 하면, 반도체 기판(1S)과 타깃 TAG 사이에 가해진 고전계에 의해, 처리실 CB 내에서 플라즈마 방전을 개시한다. 이에 의해, 처리실 CB 내에 도입되어 있는 아르곤 가스는 이온화되고, 고전계에 의해 가속된 고에너지의 아르곤 이온은 타깃 TAG에 충돌한다. 이 결과, 아르곤 이온이 타깃 TAG에 충돌한 반동으로 타깃 TAG로부터 타깃 원자가 튀어나오고, 튀어나온 타깃 원자가 반도체 기판(1S)에 부착된다. 이에 의해, 반도체 기판(1S)에 막이 성막된다. 이상과 같이 하여, 스퍼터링 장치에 의한 성막 처리가 실시된다.
구체적으로, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 있어서는, 도 12에 도시한 바와 같이, 배선홈 WD2A의 내벽 및 접속 구멍 CNT1A의 내벽과, 배선홈 WD2B의 내벽 및 접속 구멍 CNT1B의 내벽을 포함하는 층간 절연막 IL2 상에, 예를 들어 상술한 스퍼터링 장치를 사용한 스퍼터링법에 의해, 질화탄탈막 TNF를 형성한다. 이 질화탄탈막의 성막 공정은 탄탈을 타깃 TAG로 하고, 또한, 처리실 CB 내에 질소 가스를 도입한 스퍼터링법에 의해 실시되며, 이 공정의 성막 조건에, 본 실시 형태에 있어서의 제법상의 제1 특징점이 있다.
도 17은 질화탄탈막의 성막 공정에서의 성막 조건을 나타내는 표이다. 도 17에 있어서, 질화탄탈막의 성막 공정에서의 종래 조건은, 타깃 DC 파워가 20㎾, 기판 인입 바이어스의 전력이 650W, 성막 시간이 4.6초이다. 이에 반해, 질화탄탈막의 성막 공정에서의 본 실시 형태의 조건은, 타깃 DC 파워가 20㎾, 기판 인입 바이어스의 전력이 650W, 성막 시간이 6.9초이다. 이것으로부터, 본 실시 형태에 있어서의 제법상의 제1 특징점은, 성막 시간을 4.6초로부터 6.9초로 길게 하고 있는 점에 있다. 바꿔 말하면, 본 실시 형태에 있어서의 제법상의 제1 특징점은, 성막 시간을 길게 하여, 질화탄탈막의 막 두께를 두껍게 하는 점에 있다. 구체적으로, 본 실시 형태에서는, 도 12에 도시한 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가 5㎚ 이상 10㎚ 이하인 범위 내로 되도록 성막 시간을 길게 하고 있다. 즉, 종래 조건의 성막 시간에서는, 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가 5㎚ 미만으로 되고, 이에 의해, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 저항률이 높은 β-Ta 구조로 되게 된다. 이에 반해, 본 실시 형태의 성막 조건에서는, 성막 시간을 종래 조건보다도 길게 하고 있기 때문에, 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가 5㎚ 이상 10㎚ 이하로 된다. 이에 의해, 본 실시 형태에 의하면, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조를 α-Ta 구조로 할 수 있다. 즉, 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가 5㎚ 이상 10㎚ 이하로 되는 경우에는, 질화탄탈막 TNF의 결정 구조에 의해, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 α-Ta 구조로 되는 것이다.
여기서, 질화탄탈막 TNF의 성막 공정에서의 성막 시간을 길게 한다는 것은, 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께가, 종래 조건에서의 막 두께보다도 두꺼워짐과 함께, 접속 구멍 CNT1B의 저부에 형성되는 질화탄탈막 TNF의 막 두께도 두꺼워지는 것을 의미하고 있다. 이 경우, 세폭 배선 NL2를 형성하기 위한 매립 특성이 열화되는 것이 생각되지만, 본 실시 형태에 있어서의 성막 조건에 있어서도, 접속 구멍 CNT1B의 저부에 형성되는 질화탄탈막 TNF의 막 두께는 3㎚ 이하로 되기 때문에, 세폭 배선 NL2를 형성하기 위한 매립 특성에의 영향은 적다고 생각된다.
이 점에 관하여, 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 도모하는 관점에서는, 예를 들어 질화탄탈막 TNF의 성막 공정에서의 성막 시간을 길게 하는 한편, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 성막 공정에서의 성막 시간을 짧게 함으로써 대응할 수 있다. 즉, 질화탄탈막 TNF의 막 두께를 두껍게 한 만큼, 탄탈막 TF의 막 두께를 얇게 하면, 질화탄탈막 TNF와 탄탈막 TF를 합한 배리어 도체막 BCF의 막 두께는 변하지 않게 되기 때문에, 세폭 배선 NL2를 형성하기 위한 매립 특성의 열화를 억제할 수 있다. 구체적으로, 예를 들어 질화탄탈막 TNF의 막 두께를 1㎚만큼 두껍게 형성하는 경우에는, 탄탈막 TF의 막 두께가 1㎚만큼 얇아지도록 탄탈막 TF의 성막 공정에서의 성막 시간을 짧게 하면 된다. 이 경우, 또한, 접속 구멍 CNT1B의 저부 및 배선홈 WD2B의 내벽뿐만 아니라, 접속 구멍 CNT1A의 저부에 있어서도, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 막 두께가 얇아진다. 이 때문에, 탄탈막 TF의 결정 구조가 저항률이 낮은 α-Ta 구조로 되는 점 외에, 탄탈막 TF의 막 두께 자체가 얇아지는 점의 상승 요인에 의해, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항을 저감할 수 있다. 즉, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 저감과, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 고차원으로 양립하는 관점에서는, 질화탄탈막 TNF의 성막 공정에서의 성막 시간을 길게 하는 한편, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 성막 공정에서의 성막 시간을 짧게 하는 것이 바람직하게 된다.
다음에, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 있어서는, 도 13에 도시한 바와 같이, 질화탄탈막 TNF 상에, 예를 들어 상술한 스퍼터링 장치를 사용한 스퍼터링법에 의해, 탄탈막 TF를 형성한다. 이 탄탈막의 성막 공정은, 처리실 CB로부터 질소 가스를 배기한 후, 탄탈을 타깃으로 하여, 반도체 기판에 기판 인입 바이어스를 인가하면서의 스퍼터링법에 의해 실시되고, 이 공정의 성막 조건에, 본 실시 형태에 있어서의 제법상의 제2 특징점이 있다.
도 18은 탄탈막의 성막 공정에서의 성막 조건을 나타내는 표이다. 도 18에 있어서, 탄탈막의 성막 공정에서의 종래 조건은, 타깃 DC 파워가 20㎾, 기판 인입 바이어스의 전력이 250W, 반도체 기판의 전위가 -255V이다. 이에 반해, 탄탈막의 성막 공정에서의 본 실시 형태의 조건은, 타깃 DC 파워가 20㎾, 기판 인입 바이어스의 전력이 400W, 반도체 기판(1S)의 전위가 -350V이다. 이것으로부터, 본 실시 형태에 있어서의 제법상의 제2 특징점은, 반도체 기판(1S)의 전위를 -255V로부터 -350V로 하고 있는 점에 있다. 바꿔 말하면, 본 실시 형태에 있어서의 제법상의 제2 특징점은, 반도체 기판(1S)의 전위의 절댓값을 종래 조건보다도 크게 하는 점에 있다. 이에 의해, 본 실시 형태에 의하면, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조를 α-Ta 구조로 하기 쉽게 할 수 있다. 예를 들어, 반도체 기판(1S)의 전위의 절댓값을 크게 한다는 것은, 타깃 TAG로부터 튀어나온 탄탈 원자가 가속되어 질화탄탈막 TNF 상에 부착되는 것을 의미한다. 이 경우, 탄탈 원자의 운동 에너지가 크기 때문에, 질화탄탈막 TNF 상에 탄탈 원자가 부착된 후도, 질화탄탈막의 결정 구조를 반영하도록 탄탈 원자가 이동하기 쉬워지는 것이다. 이 결과, 본 실시 형태에 의하면, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조가 저항률이 낮은 α-Ta 구조로 되기 쉬운 것이다.
따라서, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조를 저항률이 낮은 α-Ta 구조로 하는 관점에서는, 반도체 기판(1S)의 전위의 절댓값을 크게 하는 것이 바람직하고, 예를 들어 반도체 기판(1S)의 전위를 -350V 내지 -800V의 범위 내로 되도록, 기판 인입 바이어스를 인가하는 것이 바람직하다. 이 조건을 실현하기 위해서는, 예를 들어 400W 이상 1000W 이하의 전력으로 기판 인입 바이어스를 반도체 기판(1S)에 인가함으로써 실현할 수 있다. 단, 반도체 기판(1S)의 전위를 -350V 내지 -800V의 범위 내로 하기 위한 전력은, 스퍼터링 장치의 종류에 따라서 상이하다고 생각되기 때문에, 어느 종류의 스퍼터링 장치에 있어서도, 최종적으로, 반도체 기판(1S)의 전위가 -350V 내지 -800V의 범위 내로 되도록 기판 인입 바이어스를 인가하는 전력을 공급하도록 하면 된다.
이상의 것으로부터, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의하면, 제법상의 제1 특징점과 제법상의 제2 특징점의 상승 효과에 의해, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 저감과, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 양립할 수 있다. 또한, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항의 저감과, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성의 향상을 양립하는 관점에서는, 상술한 제법상의 제1 특징점과 제법상의 제2 특징점을 조합하는 것이 바람직하지만, 이에 한하지 않고, 예를 들어 제법상의 제1 특징점만을 실시하는 구성이나, 제법상의 제2 특징점만을 실시하는 구성을 채용해도 된다. 특히, 제법상의 제1 특징점은 질화탄탈막의 성막 공정에 관한 것이고, 제법상의 제2 특징점은 탄탈막의 성막 공정에 관한 것이기 때문에, 독립 별개로 실시할 수 있다.
<변형예>
계속해서, 본 실시 형태의 변형예에 대하여 설명한다. 본 변형예는, 도 12에 도시한 질화탄탈막 TNF의 성막 공정에 있어서, 스퍼터링 장치의 처리실 CB에 도입하는 질소 가스의 도입 타이밍을 종래 기술보다도 빠르게 하는 기술적 사상이다.
도 19는 본 변형예에 있어서의 질화탄탈막 TNF의 성막 공정에 있어서, 질소 가스의 도입 타이밍을 설명하는 도면이다. 도 19에 있어서, 스퍼터링 장치에서는, 먼저, 아르곤 가스의 플라즈마 방전을 개시하는 착화 공정을 실시한 후, 질화탄탈막 TNF의 성막 공정(TaN 성막 공정)이 실시되고, 그 후, 탄탈막 TF의 성막 공정(Ta 성막 공정)이 연속하여 실시된다. 이때, 도 19에 도시한 바와 같이, 타깃 DC 파워를 착화 공정에 있어서 단계적으로 증가시킴으로써 플라즈마 방전을 개시한다. 그리고, 타깃 DC 파워는, TaN 성막 공정과 Ta 성막 공정을 통해서 일정값으로 유지된다. 한편, 도 19에 있어서, 종래 기술에서는, 착화 공정이 종료된 후에 질소 가스를 도입하고 있다. 실제로는, 착화 공정에 있어서 타깃 DC 파워를 단계적으로 증가하는 과정에서 스퍼터링이 발생한다. 따라서, 종래 기술에서는, 착화 공정의 단계에서 탄탈막이 형성되고, 그 후, TaN 성막 공정에서 질소 가스가 도입되면, 질화탄탈막의 형성이 시작되게 된다. 이에 반해, 도 19에 도시한 바와 같이, 본 변형예에서는, 착화 공정을 개시하는 단계(TaN 성막 공정보다도 앞의 공정)에서, 처리실 CB 내에 질소 가스를 도입하고 있다. 이에 의해, 본 변형예에 의하면, 착화 공정의 단계로부터 TaN 성막 공정에 걸쳐 질화탄탈막을 형성할 수 있다. 즉, 본 변형예에서는, 착화 공정을 개시하는 단계에서, 처리실 CB 내에 질소 가스를 도입하고 있기 때문에, 착화 공정의 단계에서도 질화탄탈막을 형성할 수 있다. 이 결과, 본 변형예에 의하면, TaN 성막 공정에서의 성막 시간을 길게 하지 않아도, 실질적인 질화탄탈막 TNF의 성막 시간을 길게 할 수 있고, 이에 의해, 제법상의 제1 특징점을 실현할 수 있다. 이것으로부터, 본 변형예에 의하면, 스퍼터링 장치에 있어서의 스루풋을 저하시키지 않고, 접속 구멍 CNT1A의 저부에 형성되는 질화탄탈막 TNF의 막 두께를 5㎚ 이상 10㎚ 이하로 할 수 있다. 이에 의해, 본 변형예에 의하면, 질화탄탈막 TNF 상에 형성되는 탄탈막 TF의 결정 구조를 α-Ta 구조로 할 수 있다.
<실시 형태의 효과>
본 실시 형태(변형예도 포함함)에 의하면, 예를 들어 이하에 나타내는 효과를 얻을 수 있다.
(1) 본 실시 형태에 의하면, 예를 들어 큰 전류를 흘리는 전원 배선으로서 사용되는 광폭 배선 WL2와, 최소 가공 치수 정도의 가공 정밀도로 형성되는 세폭 배선 NL2를 동일층에 형성하는 반도체 장치에 있어서, 광폭 배선 WL2와 접속되는 플러그 PLG1A의 플러그 저항을 저감하면서, 미세 배선인 세폭 배선 NL2를 형성하기 위한 매립 특성을 향상시킬 수 있다는 현저한 효과를 얻을 수 있다.
(2) 본 실시 형태에 의하면, 예를 들어 한번의 스퍼터링 공정에 의해, 동일 배선층에 형성되어 있는 배선 폭이 상이한 광폭 배선 WL2와 세폭 배선 NL2의 각각과 접속하는 플러그(PLG1A, PLG1B)의 저부에 막 두께가 상이한 질화탄탈막 TNF를 형성할 수 있다. 이 때문에, 본 실시 형태에 의하면, 광폭 배선 WL2와 접속하는 플러그 PLG1A의 저부에 형성되는 질화탄탈막과, 세폭 배선 NL2와 접속하는 플러그 PLG1A의 저부에 형성되는 질화탄탈막을 각각의 스퍼터링 공정에서 실시할 필요가 없기 때문에, 막 두께가 상이한 질화탄탈막을 성막하는 스퍼터링 공정의 간략화를 도모할 수 있고, 이에 의해, 반도체 장치의 제조 비용을 저감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1S : 반도체 기판
BCF : 배리어 도체막
BIF1 : 배리어 절연막
BIF2 : 배리어 절연막
BIF3 : 배리어 절연막
BIF4 : 배리어 절연막
BPS : 바이어스 전원
CB : 처리실
CF : 구리막
CIL : 콘택트 층간 절연막
CNT : 접속 구멍
CNT1A : 접속 구멍
CNT1B : 접속 구멍
DCPS : DC 전원
IL1 : 층간 절연막
IL2 : 층간 절연막
IL3 : 층간 절연막
L1 : 배선
L2 : 배선
L3 : 배선
L4 : 배선
L5 : 배선
NL2 : 세폭 배선
PAS : 표면 보호막
PD : 패드
PLG : 플러그
PLG0 : 플러그
PLG1A : 플러그
PLG1B : 플러그
PLG2 : 플러그
PLG3 : 플러그
PLG4 : 플러그
Q : MISFET
SL : 시드막
ST : 스테이지
TAG : 타깃
TF : 탄탈막
TNF : 질화탄탈막
WD : 배선홈
WD2A : 배선홈
WD2B : 배선홈
WL2 : 광폭 배선

Claims (19)

  1. (a) 동일층에 형성된 제1 구리 배선과 제2 구리 배선,
    (b) 상기 제1 구리 배선의 하층에 배치되어 상기 제1 구리 배선과 접속된 제1 구리 플러그,
    (c) 상기 제2 구리 배선의 하층에 배치되어 상기 제2 구리 배선과 접속된 제2 구리 플러그,
    (d) 상기 제1 구리 플러그에 포함되는 제1 배리어 도체막,
    (e) 상기 제2 구리 플러그에 포함되는 제2 배리어 도체막
    을 구비하고,
    상기 제1 구리 배선의 배선 폭은 상기 제2 구리 배선의 배선 폭보다도 크고,
    상기 제1 구리 플러그와 상기 제2 구리 플러그는 동일 사이즈이며, 또한, 동일층에 형성되고,
    상기 제1 배리어 도체막과 상기 제2 배리어 도체막의 각각은, 질화탄탈막과 상기 질화탄탈막 상에 형성된 탄탈막을 포함하는 반도체 장치로서,
    상기 제1 구리 플러그의 저항값은, 상기 제2 구리 플러그의 저항값보다도 낮은 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 구리 플러그의 저부에 형성된 상기 질화탄탈막의 제1 막 두께는, 상기 제2 구리 플러그의 저부에 형성된 상기 질화탄탈막의 제2 막 두께보다도 두꺼운 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 막 두께는 5㎚ 이상 10㎚ 이하인 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 막 두께는 0㎚보다도 크고 3㎚ 이하인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 구리 플러그의 저부에 형성된 상기 탄탈막의 저항률은, 상기 제2 구리 플러그의 저부에 형성된 상기 탄탈막의 저항률보다도 낮은 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 구리 플러그의 저부에 형성된 상기 탄탈막의 결정 구조는 α-Ta 구조이고, 상기 제2 구리 플러그의 저부에 형성된 상기 탄탈막의 결정 구조는 β-Ta 구조인 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 구리 배선은 전원 전위가 공급되는 전원 배선인 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 구리 배선에 포함되는 구리막 및 상기 제1 구리 플러그에 포함되는 구리막과, 상기 제2 구리 배선에 포함되는 구리막 및 상기 제2 구리 플러그에 포함되는 구리막은 각각 일체화되어 형성되어 있는 반도체 장치.
  9. (a) 반도체 기판의 상방에 층간 절연막을 형성하는 공정,
    (b) 상기 층간 절연막에, 일체화된 제1 배선홈 및 제1 접속 구멍과, 일체화된 제2 배선홈 및 제2 접속 구멍을 형성하는 공정,
    (c) 상기 제1 배선홈의 내벽 및 상기 제1 접속 구멍의 내벽과, 상기 제2 배선홈의 내벽 및 상기 제2 접속 구멍의 내벽을 포함하는 상기 층간 절연막 상에, 질화탄탈막과 탄탈막의 적층막을 포함하는 배리어 도체막을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 배선홈 및 상기 제1 접속 구멍을 매립하고, 또한, 상기 제2 배선홈 및 상기 제2 접속 구멍을 매립하도록, 상기 배리어 도체막 상에 구리막을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 층간 절연막 상에 형성된 상기 구리막 및 상기 배리어 도체막을 제거하는 한편, 상기 제1 배선홈의 내부 및 상기 제1 접속 구멍의 내부에 상기 구리막과 상기 배리어 도체막을 남기고, 또한, 상기 제2 배선홈의 내부 및 상기 제2 접속 구멍의 내부에 상기 구리막과 상기 배리어 도체막을 남기는 공정
    을 구비하고,
    상기 (b) 공정은, 상기 제1 배선홈의 폭을 상기 제2 배선홈의 폭보다도 크게 형성하고, 또한, 상기 제1 접속 구멍의 사이즈와 상기 제2 접속 구멍의 사이즈를 동일 사이즈로 형성하고,
    상기 (c) 공정은,
    (c1) 상기 반도체 기판을 처리실 내에 배치되어 있는 스테이지 상에 배치하는 공정,
    (c2) 상기 (c1) 공정 후, 상기 처리실 내에서 플라즈마 방전을 개시하는 공정,
    (c3) 상기 (c2) 공정 후, 탄탈을 타깃으로 하여, 또한, 상기 처리실 내에 질소 가스를 도입한 스퍼터링법에 의해, 상기 제1 배선홈의 내벽 및 상기 제1 접속 구멍의 내벽과, 상기 제2 배선홈의 내벽 및 상기 제2 접속 구멍의 내벽을 포함하는 상기 층간 절연막 상에 상기 질화탄탈막을 형성하는 공정,
    (c4) 상기 질소 가스를 배기한 후, 상기 탄탈을 상기 타깃으로 하여, 상기 반도체 기판에 기판 인입 바이어스를 인가하면서의 스퍼터링법에 의해, 상기 질화탄탈막 상에 상기 탄탈막을 형성하는 공정을 갖고,
    상기 (e) 공정에 의해,
    상기 제1 배선홈에 상기 배리어 도체막 및 상기 구리막을 매립한 제1 구리 배선과,
    상기 제1 접속 구멍에 상기 배리어 도체막 및 상기 구리막을 매립한 제1 구리 플러그와,
    상기 제2 배선홈에 상기 배리어 도체막 및 상기 구리막을 매립한 제2 구리 배선과,
    상기 제2 접속 구멍에 상기 배리어 도체막 및 상기 구리막을 매립한 제2 구리 플러그를 형성하는 반도체 장치의 제조 방법으로서,
    상기 (c3) 공정을 실시하는 성막 시간은, 상기 제1 접속 구멍의 저면에 형성되는 상기 질화탄탈막의 막 두께가 5㎚ 이상 10㎚ 이하로 되는 범위 내인 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (c3) 공정을 실시하는 상기 성막 시간에서, 상기 제2 접속 구멍의 저면에 형성되는 상기 질화탄탈막의 막 두께는 0㎚보다도 크고 3㎚ 이하인 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (c3) 공정보다도 앞의 공정에서, 상기 처리실 내에 상기 질소 가스가 도입되는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 (c2) 공정에서, 상기 처리실 내에 상기 질소 가스가 도입되는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 (c4) 공정에서는, 상기 반도체 기판의 전위가 -350V 내지 -800V의 범위 내로 되도록, 상기 기판 인입 바이어스를 인가하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 (c4) 공정에서는, 400W 이상 1000W 이하의 전력으로 상기 기판 인입 바이어스를 상기 반도체 기판에 인가하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 구리 플러그의 저항값은 상기 제2 구리 플러그의 저항값보다도 낮은 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 제1 구리 플러그의 저부에 형성된 상기 탄탈막의 저항률은, 상기 제2 구리 플러그의 저부에 형성된 상기 탄탈막의 저항률보다도 낮은 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 구리 플러그의 저부에 형성된 상기 탄탈막의 결정 구조는 α-Ta 구조이고, 상기 제2 구리 플러그의 저부에 형성된 상기 탄탈막의 결정 구조는 β-Ta 구조인 반도체 장치의 제조 방법.
  18. (a) 반도체 기판의 상방에 층간 절연막을 형성하는 공정,
    (b) 상기 층간 절연막에, 일체화된 제1 배선홈 및 제1 접속 구멍과, 일체화된 제2 배선홈 및 제2 접속 구멍을 형성하는 공정,
    (c) 상기 제1 배선홈의 내벽 및 상기 제1 접속 구멍의 내벽과, 상기 제2 배선홈의 내벽 및 상기 제2 접속 구멍의 내벽을 포함하는 상기 층간 절연막 상에, 질화탄탈막과 탄탈막의 적층막을 포함하는 배리어 도체막을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 배선홈 및 상기 제1 접속 구멍을 매립하고, 또한, 상기 제2 배선홈 및 상기 제2 접속 구멍을 매립하도록, 상기 배리어 도체막 상에 구리막을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 층간 절연막 상에 형성된 상기 구리막 및 상기 배리어 도체막을 제거하는 한편, 상기 제1 배선홈의 내부 및 상기 제1 접속 구멍의 내부에 상기 구리막과 상기 배리어 도체막을 남기고, 또한, 상기 제2 배선홈의 내부 및 상기 제2 접속 구멍의 내부에 상기 구리막과 상기 배리어 도체막을 남기는 공정
    을 구비하고,
    상기 (b) 공정은, 상기 제1 배선홈의 폭을 상기 제2 배선홈의 폭보다도 크게 형성하고, 또한, 상기 제1 접속 구멍의 사이즈와 상기 제2 접속 구멍의 사이즈를 동일 사이즈로 형성하고,
    상기 (c) 공정은,
    (c1) 상기 반도체 기판을 처리실 내에 배치되어 있는 스테이지 상에 배치하는 공정,
    (c2) 상기 (c1) 공정 후, 상기 처리실 내에서 플라즈마 방전을 개시하는 공정,
    (c3) 상기 (c2) 공정 후, 탄탈을 타깃으로 하여, 또한, 상기 처리실 내에 질소 가스를 도입한 스퍼터링법에 의해, 상기 제1 배선홈의 내벽 및 상기 제1 접속 구멍의 내벽과, 상기 제2 배선홈의 내벽 및 상기 제2 접속 구멍의 내벽을 포함하는 상기 층간 절연막 상에 상기 질화탄탈막을 형성하는 공정,
    (c4) 상기 질소 가스를 배기한 후, 상기 탄탈을 상기 타깃으로 하여, 상기 반도체 기판에 기판 인입 바이어스를 인가하면서의 스퍼터링법에 의해, 상기 질화탄탈막 상에 상기 탄탈막을 형성하는 공정을 갖고,
    상기 (e) 공정에 의해,
    상기 제1 배선홈에 상기 배리어 도체막 및 상기 구리막을 매립한 제1 구리 배선과,
    상기 제1 접속 구멍에 상기 배리어 도체막 및 상기 구리막을 매립한 제1 구리 플러그와,
    상기 제2 배선홈에 상기 배리어 도체막 및 상기 구리막을 매립한 제2 구리 배선과,
    상기 제2 접속 구멍에 상기 배리어 도체막 및 상기 구리막을 매립한 제2 구리 플러그를 형성하는 반도체 장치의 제조 방법으로서,
    상기 (c4) 공정에서는, 상기 반도체 기판의 전위가 -350V 내지 -800V의 범위 내로 되도록, 상기 기판 인입 바이어스를 인가하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 (c4) 공정에서 인가되는 상기 기판 인입 바이어스의 전력은 400W 이상 1000W 이하인 반도체 장치의 제조 방법.
KR1020150013509A 2014-01-31 2015-01-28 반도체 장치 및 그 제조 방법 KR102316865B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-016841 2014-01-31
JP2014016841A JP6282474B2 (ja) 2014-01-31 2014-01-31 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20150091242A true KR20150091242A (ko) 2015-08-10
KR102316865B1 KR102316865B1 (ko) 2021-10-25

Family

ID=53731557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150013509A KR102316865B1 (ko) 2014-01-31 2015-01-28 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (6) US9508646B2 (ko)
JP (1) JP6282474B2 (ko)
KR (1) KR102316865B1 (ko)
CN (1) CN104821309B (ko)
TW (1) TWI645507B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN115547924A (zh) * 2014-12-23 2022-12-30 太浩研究有限公司 解耦过孔填充
JP6975584B2 (ja) * 2017-09-07 2021-12-01 東京エレクトロン株式会社 半導体装置
JP7047117B2 (ja) * 2018-09-14 2022-04-04 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置及び記録媒体

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195949A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 集積回路装置
JP2001207281A (ja) * 2000-01-26 2001-07-31 Asahi Kagaku Kogyo Co Ltd 酸洗浄用腐食抑制剤、それを含んだ洗浄液組成物および金属表面の洗浄方法
KR20030089474A (ko) * 2002-05-17 2003-11-21 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조 방법 및 반도체 장치
US20040124537A1 (en) * 2002-12-20 2004-07-01 Fujitsu Limited Semiconductor device having a multilayer interconnection structure and fabrication process thereof
WO2006016678A1 (ja) 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
KR20070005519A (ko) * 2005-07-06 2007-01-10 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로장치 및 반도체집적회로장치의 제조 방법
JP2007043038A (ja) * 2005-06-28 2007-02-15 Tokyo Electron Ltd 金属膜の成膜方法、成膜装置及び記憶媒体
JP2009038248A (ja) * 2007-08-02 2009-02-19 Panasonic Corp 半導体装置及びその製造方法
US20090200670A1 (en) * 2008-02-12 2009-08-13 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
US20110057317A1 (en) * 2009-09-07 2011-03-10 Tohoku University Contact plug structure, semiconductor device, and method for forming contact plug
US20130207193A1 (en) * 2012-02-13 2013-08-15 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735529B1 (ko) * 2006-02-09 2007-07-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
WO2010125682A1 (ja) 2009-04-30 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012209287A (ja) 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195949A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 集積回路装置
JP2001207281A (ja) * 2000-01-26 2001-07-31 Asahi Kagaku Kogyo Co Ltd 酸洗浄用腐食抑制剤、それを含んだ洗浄液組成物および金属表面の洗浄方法
KR20030089474A (ko) * 2002-05-17 2003-11-21 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조 방법 및 반도체 장치
US20040124537A1 (en) * 2002-12-20 2004-07-01 Fujitsu Limited Semiconductor device having a multilayer interconnection structure and fabrication process thereof
WO2006016678A1 (ja) 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
US20090026622A1 (en) * 2004-08-12 2009-01-29 Mari Amano Semiconductor Device and Method for Manufacturing Same
JP2007043038A (ja) * 2005-06-28 2007-02-15 Tokyo Electron Ltd 金属膜の成膜方法、成膜装置及び記憶媒体
KR20080022221A (ko) * 2005-06-28 2008-03-10 동경 엘렉트론 주식회사 금속막의 성막 방법 및 성막 장치
KR20070005519A (ko) * 2005-07-06 2007-01-10 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로장치 및 반도체집적회로장치의 제조 방법
JP2009038248A (ja) * 2007-08-02 2009-02-19 Panasonic Corp 半導体装置及びその製造方法
US20090200670A1 (en) * 2008-02-12 2009-08-13 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
US20110057317A1 (en) * 2009-09-07 2011-03-10 Tohoku University Contact plug structure, semiconductor device, and method for forming contact plug
US20130207193A1 (en) * 2012-02-13 2013-08-15 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US11450561B2 (en) 2022-09-20
US20150221597A1 (en) 2015-08-06
US10665502B2 (en) 2020-05-26
US20170040212A1 (en) 2017-02-09
US20180240700A1 (en) 2018-08-23
US20220384257A1 (en) 2022-12-01
US20200035552A1 (en) 2020-01-30
TW201546958A (zh) 2015-12-16
CN104821309B (zh) 2019-01-15
US9972530B2 (en) 2018-05-15
JP2015144184A (ja) 2015-08-06
US9508646B2 (en) 2016-11-29
JP6282474B2 (ja) 2018-02-21
CN104821309A (zh) 2015-08-05
US20200251385A1 (en) 2020-08-06
TWI645507B (zh) 2018-12-21
KR102316865B1 (ko) 2021-10-25

Similar Documents

Publication Publication Date Title
US11450561B2 (en) Semiconductor device with copper interconnections
US8941239B2 (en) Copper interconnect structure and method for forming the same
US9966304B2 (en) Method for forming interconnect structure
TWI397149B (zh) 形成包括有具伸張應力之介電質蓋罩之介連接線的方法與結構
US20130093089A1 (en) Interconnect Structure With An Electromigration and Stress Migration Enhancement Liner
JP6415376B2 (ja) 半導体装置およびその製造方法
JP2006344965A (ja) 配線構造の形成方法，配線構造およびデュアルダマシン構造
JP2012190995A (ja) 半導体装置およびその製造方法
JP2008060243A (ja) 半導体装置およびその製造方法
JP7247305B2 (ja) 半導体装置
US20190326215A1 (en) Metal embedded low-resistance beol antifuse
JP6640391B2 (ja) 半導体装置
JP2011254041A (ja) 半導体装置
JP6472551B2 (ja) 半導体装置
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2023063478A (ja) 半導体装置
JP2020065069A (ja) 半導体装置
US20230110587A1 (en) Copper interconnects with self-aligned hourglass-shaped metal cap
JP2012039019A (ja) 半導体装置およびその製造方法
US10396042B2 (en) Dielectric crack stop for advanced interconnects
KR100924557B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20110020484A (ko) 반도체 소자의 금속배선 형성방법
JP2007019555A (ja) 半導体集積回路装置の製造方法
KR20120031487A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant