KR20150082805A - 전력 반도체 소자 - Google Patents

전력 반도체 소자 Download PDF

Info

Publication number
KR20150082805A
KR20150082805A KR1020140002217A KR20140002217A KR20150082805A KR 20150082805 A KR20150082805 A KR 20150082805A KR 1020140002217 A KR1020140002217 A KR 1020140002217A KR 20140002217 A KR20140002217 A KR 20140002217A KR 20150082805 A KR20150082805 A KR 20150082805A
Authority
KR
South Korea
Prior art keywords
layer
nitride semiconductor
substrate
power semiconductor
semiconductor layer
Prior art date
Application number
KR1020140002217A
Other languages
English (en)
Other versions
KR102127443B1 (ko
Inventor
서덕원
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020140002217A priority Critical patent/KR102127443B1/ko
Publication of KR20150082805A publication Critical patent/KR20150082805A/ko
Application granted granted Critical
Publication of KR102127443B1 publication Critical patent/KR102127443B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

실시 예에 의한 전력 반도체 소자는 기판과, 기판 위에 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택 및 기판의 배면으로부터 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
실시 예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전압(breakdown voltage), 낮은 진성 캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
이때, 높은 항복 전압 특성을 가짐에도 불구하고, GaN으로 구현된 전력 반도체 소자의 파괴를 항복 전압으로부터 방지하기 위한 다양한 연구가 진행되고 있다. 항복 전압에 의한 소자 파괴의 원인은 다양하며, 예를 들어, 앰비언트 아크(Ambient arc), 게이트 역 바이어스 터널링(gate reverse tunneling), 펀치 쓰루(punch through) STL(sub-threshold leakage) 등이 있다. 이 중에서, 펀치 쓰루 STL는 전력 반도체 소자의 가장 두드러진 파괴의 원인 중 하나이다.
항복 전압에 의한 소자 파괴를 해결하기 위한 일환으로, 실리콘(Si)의 항복 모드를 살펴보면, 기본적으로 전압이 높을수록 공핍을 이용하여 내전압을 유지시킨다. 이 중 기본적인 PN 접합(junction)의 공핍층이 전극층에 닿으면 전류가 급격하게 흐르게 되는데, 이로 인해 소자가 파괴되는 것은 아니며, 펀치 쓰루가 일어나는 애벌런치 항복(avalanch breakdown)의 모드가 주 원인이 된다. 이러한 현상을 GaN에 이용하여, 항복이 일어난 뒤에도 소자가 파괴되지 않고 원상태로 복귀 할 수 있는 상태를 구성할 수 있지만, 이러한 구조를 형성하기 위해서는 Si 디핑 식각(deep etching) 기술 등이 요구되어 공정 비용을 증가시킬 수 있다. 또한, 높은 항복 전압으로부터 소자를 보호하기 위해, 별도의 보호 회로를 추가할 경우 전력 반도체 소자를 포함하는 모듈의 제조 비용이 증가하는 문제점이 있다.
실시 예는 높은 항복 전압에도 파괴되지 않고 견딜 수 있는 전력 반도체 소자를 제공한다.
실시 예의 전력 반도체 소자는, 기판; 상기 기판 위에 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및 상기 기판의 배면으로부터 상기 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함할 수 있다.
상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.
상기 전력 반도체 소자는 상기 기판과 상기 제1 질화물 반도체층 사이에 배치되는 버퍼층을 더 포함할 수 있다. 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층의 하부까지 연장될 수 있다. 또는, 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.
상기 적어도 하나의 오프닝부는 복수 개의 오프닝을 포함하고, 상기 복수 개의 오프닝부는 서로 이격될 수 있다.
상기 적어도 하나의 오프닝부는 상기 전력 반도체 소자의 측부의 베블(bevel)에 의해 정의될 수 있다.
상기 적어도 하나의 오프부는 상기 복수의 콘택 중 적어도 하나를 대향하여 배치될 수 있다.
상기 금속층은 상기 적어도 하나의 오프닝부를 매립하여 배치될 수 있다.
상기 복수의 콘택은 게이트 전극; 및 상기 게이트 전극을 사이에 두고 수평 방향으로 서로 이격된 소스 콘택 및 드레인 콘택을 포함할 수 있다. 이 경우, 상기 적어도 하나의 오프닝부는 상기 소스 콘택보다는 상기 드레인 콘택과 더 가깝게 배치될 수 있다.
또는, 상기 복수의 콘택은 수평 방향으로 서로 이격된 음극과 양극을 포함할 수 있다. 이 경우, 상기 적어도 하나의 오프닝부는 상기 양극을 대향하여 배치될 수 있다.
상기 금속층과 상기 복수의 콘택은 전기적으로 서로 분리될 수 있다.
상기 기판은 실리콘을 포함하고, 상기 버퍼층은 AlN을 포함하고, 상기 제1 질화물 반도체층은 GaN을 포함하고, 상기 제2 질화물 반도체층은 AlGaN을 포함할 수 있다.
다른 실시 예에 의한 전력 반도체 소자는, 기판; 상기 기판 위에 배치되며, 상기 기판과 제1 이종 접합 계면을 형성하는 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 제2 이종 접합 계면을 형성하는 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및 상기 기판의 배면으로부터 상기 기판을 관통하여 상기 제1 이종 접합 계면까지 연장된 적어도 하나의 오프닝부에 배치된 금속층을 포함할 수 있다.
상기 전력 반도체 소자는 상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함할 수 있다.
상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.
상기 제1 질화물 반도체층은 상기 제1 이종 접합 계면과 연결되어 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부; 및 상기 제2 이종 접합 계면과 연결되어 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부를 포함할 수 있다.
실시 예에 따른 전력 반도체 소자는 기판을 관통하여 오프닝부를 형성하고, 오프닝부를 포함한 기판의 배면에 2 DHG 층과 연결되는 금속층을 배치함으로써 높은 항복 전압에서 소자가 파괴됨을 방지할 수 있고, 전력 반도체 소자를 다이싱할 때 오프닝부를 함께 형성함으로써 오프닝부를 위한 별도의 제조 공정을 요구하지 않아 제조 비용을 상승시키지 않고 경제적으로 저렴하게 제조될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대하여 도시한 부분 단면도이다.
도 3은 본 발명의 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 5는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 6은 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 7a 내지 도 7j는 도 6에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도들이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
이하, 실시 예에 의한 전력 반도체 소자를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 의한 전력 반도체 소자(100A)의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대하여 도시한 부분 단면도이다.
도 1을 참조하면, 전력 반도체 소자(100A)는 기판(110), 제1 질화물 반도체층(120), 제2 질화물 반도체층(130), 제1 패시베이션(passivation)층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 다수의 콘택 패드(CP1 ~ CP3)를 포함한다.
기판(110)의 전면 위에 제1 질화물 반도체층(120)이 배치된다. 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 1 ㎜의 두께를 가질 수 있다. 실시 예는 기판(110)의 종류 및 두께에 국한되지 않으며, 기판(110)은 GaN 기판 또는 사파이어 기판일 수도 있다.
제1 질화물 반도체층(120)은 기판(110)과 제1 이종 접합(HJ:HeteroJuction) 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)과 접하는 제1 질화물 반도체층(120)의 하부에 제1 채널층(CH1)(122)이 형성될 수 있다. 이를 위해, 제1 질화물 반도체층(120)은 기판(110)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 기판(110)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 기판(110)의 물질에 국한되지 않는다.
격자 정수 차를 갖는 제1 질화물 반도체층(120)과 기판(110)이 제1 이종 접합 계면(HJ1)을 형성할 경우, 음의 분극(negative polarization charge)이 야기되어, 제1 채널층(CH1)으로서 2차원 홀 가스(2-DHG:Two dimentional Hole Gas)층이 제1 이종 접합 계면(HJ1) 위의 제1 질화물 반도체층(120)의 하부에 형성될 수 있다.
제1 질화물 버퍼층(120)은 언도프된(undoped) 반도체층일 수 있으며, 반도체 화합물로 형성될 수 있다. 제1 질화물 반도체층(120)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 질화물 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 도 2에 예시된 바와 같이 기판(110)과 제1 질화물 반도체층(120) 사이에 버퍼층(112)이 더 배치될 수도 있다.
이 경우, 버퍼층(112)은 기판(110)과 제1 이종 접합 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)에 접하여 버퍼층(112)의 하부에 제1 채널층(CH1)이 형성될 수 있다. 이를 위해, 버퍼층(112)은 기판(110)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 버퍼층(112)과 기판(110)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 버퍼층(112)과 기판(110)의 물질에 국한되지 않는다.
또는, 버퍼층(112)은 제1 질화물 반도체층(120)과 제1 이종 접합 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)과 접하여 제1 질화물 반도체층(120)의 하부에 제1 채널층(CH1)이 형성될 수 있다. 이를 위해, 버퍼층(112)은 제1 질화물 반도체층(120)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 버퍼층(112)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 버퍼층(112)의 물질에 국한되지 않는다.
버퍼층(112)은 Al, Ga 또는 N 중 적어도 하나의 물질 또는 이들의 합금으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.
경우에 따라서, 버퍼층(112)은 생략될 수도 있다. 이하에서 설명되는 도 1, 도 3 내지 도 6에 예시된 실시 예의 전력 반도체 소자(100A ~ 100E)은 버퍼층(112)이 생략된 경우를 나타내고, 도 2에 예시된 부분 단면도는 버퍼층(112)을 예시적으로 나타내고 있다.
제2 질화물 반도체층(130)은 제1 질화물 반도체층(120) 위에 배치되며, 제1 질화물 반도체층(120)과 제2 이종 접합 계면(HJ2)을 형성한다. 따라서, 제2 이종 접합 계면(HJ2)과 접하여 제1 질화물 반도체층(120)의 상부에 제2 채널층(CH2)(126)이 형성될 수 있다. 이를 위해, 제2 질화물 반도체층(130)은 제1 질화물 반도체층(120)과 접하여 제2 이종 접합 계면(HJ2)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 제2 질화물 반도체층(130)이 서로 이종 접합하여 제2 이종 접합 계면(HJ2)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 제2 질화물 반도체층(130)의 물질에 국한되지 않는다.
예를 들어, 제2 질화물 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 질화물 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.
격자 정수 차를 갖는 제1 및 제2 질화물 반도체층(120, 130)이 제2 이종 접합 계면(HJ2)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 제2 채널층(CH2)에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 제2 이종 접합 계면(HJ2) 아래의 제1 질화물 반도체층(120)의 상부에 형성될 수 있다.
결국, 제1 질화물 반도체층(120)은 제1 이종 접합 계면(HJ1)과 접하여 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부(122), 제2 이종 접합 계면(HJ2)과 접하여 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부(126) 및 하부(122)와 상부(126) 사이의 중간부(124)를 포함한다.
예를 들어, 기판(110)은 실리콘을 포함하고, 버퍼층(112)은 AlN을 포함하고, 제1 질화물 반도체층(120)은 InGaN을 포함하고, 제2 질화물 반도체층(13)은 AlGaN을 포함할 수 있다. 또는, 기판(110)은 실리콘을 포함하고, 버퍼층(112)은 AlN을 포함하고, 제1 질화물 반도체층(120)은 GaN을 포함하고, 제2 질화물 반도체층(130)은 AlGaN을 포함할 수 있다.
한편, 제1 패시베이션층(140)은 제2 질화물 반도체층(130) 위에 배치된다. 제1 패시베이션층(140)은 일종의 식각 방지층으로서 제3 및 제4 콘택(C3, C4)을 금속 에칭법에 의해 형성하는 과정에서 제2 질화물 반도체층(130)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다.
예를 들어, 제1 패시베이션층(140)은 SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 중간 유전층(150)은 제3 및 제4 콘택(C3, C4)의 상부와 제1 패시베이션층(140)의 상부에 배치된다. 제1 중간 유전층(150)은 일종의 식각 방지층으로서 제1, 제2 및 제5 콘택(C1, C2, C5)을 금속 에칭법에 의해 형성하는 과정에서 제2 질화물 반도체층(130)을 식각으로부터 보호하는 역할을 한다.
제1 중간 유전층(150)은 제1 패시베이션층(140)과 동일한 물질을 포함할 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제2 패시베이션층(170)은 제1 중간 유전층(150)의 상부에 제1, 제2 및 제5 콘택(C1, C2, C5)을 노출시키면서 배치된다. 또한, 제2 중간 유전층(152)은 제2 패시베이션층(170)의 상부에 제1, 제2 및 제5 콘택(C1, C2, C5)을 노출시키면서 배치된다.
제2 패시베이션층(170) 및 제2 중간 유전층(152) 각각은 제1 패시베이션층(140) 또는 제1 중간 유전층(150)과 각각 동일하거나 서로 다른 물질을 포함할 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
한편, 복수의 콘택(C1 ~ C5)은 제2 질화물 반도체층(130) 위에 서로 이격되어 배치된다.
제1 및 제2 콘택(C1, C2) 각각은 제1 중간 유전층(150)과 제1 패시베이션층(140)을 관통하여 제2 질화물 반도체층(130)의 상부까지 연장되어 배치된다.
제3 및 제4 콘택(C3, C4) 각각은 제1 패시베이션층(140)을 관통하여 배치된다. 절연층(160)은 도 1에 예시된 바와 같이 제3 및 제4 콘택(C3, C4) 각각과 제2 질화물 반도체층(130) 사이 및 제3 및 제4 콘택(C3, C4) 각각과 제1 패시베이션층(140) 사이에 배치된다. 절연층(160)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 실시 예는 이에 국한되지 않는다.
또한, 제5 콘택(C5)은 제1 중간 유전층(150)과, 제1 패시베이션층(140)과, 제2 질화물 반도체층(130)을 관통하여 제2 이종 접합 계면(HJ2)과 연결된다.
일 실시 예에 의하면, 도 1에 예시된 전력 반도체 소자가 트랜지스터일 경우, 제1 및 제2 콘택(C1, C2)은 드레인 콘택에 해당하고, 제3 및 제4 콘택(C3, C4)은 게이트 전극에 해당하고, 제5 콘택(C5)은 소스 콘택에 해당할 수 있다. 이 경우, 소스 콘택(C5)과 드레인 콘택(C1, C2)은 게이트 전극(C3, C4)을 사이에 두고 수평 방향으로 서로 이격되어 배치된다. 예를 들어, 드레인 콘택(C1, C2) 및 소스 콘택(C5) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 또한, 게이트 전극(C3, C4) 각각은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(C3, C4) 각각은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(C3, C4) 각각은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다
다른 실시 예에 의하면, 도 1에 예시된 전력 반도체 소자가 다이오드일 경우, 제1 및 제2 콘택(C1, C2)은 다이오드의 양극에 해당하고, 제5 콘택(C5)은 다이오드의 음극에 해당할 수 있다. 이 경우, 양극(C1, C2)과 음극(C5)은 수평 방향으로 서로 이격되어 배치되며, 도 1에 도시된 제3 및 제4 콘택(C3, C4)은 생략된다.
이 경우, 양극(C1, C2) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 양극(C1, C2) 각각은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 또한, 음극(C5)은 오믹 특성을 갖는 금속 물질로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제1 및 제2 콘택 패드(CP1, CP2) 각각은 제2 중간 유전층(152)과 제2 패시베이션층(170)을 관통하여 제1 및 제2 콘택(C1, C2)과 각각 전기적으로 연결된다. 또한, 제3 콘택 패드(CP3)는 제2 중간 유전층(152)과 제2 패시베이션층(170)을 관통하여 제5 콘택(C5)과 전기적으로 연결된다.
예를 들어, 제1 내지 제3 콘택 패드(CP1 ~ CP3) 각각은 금(Au), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다.
또한, 도 1을 참조하면, 실시 예에 의한 전력 반도체 소자(100A)는 소자 분리 영역(ISO)에 의해 인접한 다른 전력 반도체 소자(미도시)와 전기적으로 분리될 수 있다. 여기서, 소자 분리 영역(ISO)은 도 1에 예시된 바와 같이 불순물 이온을 주입하여 형성될 수도 있지만, 트렌치(trench)에 절연물질이 매립된 형태로 형성될 수도 있다. 실시 예는 소자 분리 영역(ISO)의 형태에 국한되지 않는다.
한편, 도 1에 예시된 전력 반도체 소자(100A)는 2개의 오프닝(opening)부(OP1, OP2)의 저면과 측면에 배치된 금속층(180A)을 포함한다. 이때, 금속층(180A)은 복수의 콘택(C1 ~ C5)과 전기적으로 서로 분리되며, 기준 전위인 접지와 연결될 수 있다.
도 2를 참조하면, 오프닝부의 폭(W)과 금속층(180A)의 두께(t)는 다음 수학식 1과 같은 관계를 가질 수 있으나, 실시 예는 이에 국한되지 않는다.
Figure pat00001
여기서, α는 예를 들어, 0 이상이고 2 ㎛이하일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 오프닝부(OP1, OP2) 각각은 기판(110)의 배면(110-1)으로부터 기판(110)을 관통하여, 제1 이종 접합 계면(HJ1)까지 연장되어 배치된다. 즉, 오프닝부(OP1, OP2)는 제1 이종 접합 계면(HJ1)과 연결된다. 이때, 금속층(180A)은 기판(110)의 배면(110-1)을 포함하여 오프닝부(OP1, OP2)의 저면 또는 측면 중 적어도 하나 위에 배치된다. 도 2에 예시된 바와 같이, 금속층(180A)은 오프닝부(OP2)의 측면(OP2-1)과 저면(OP2-2, OP2-3)에 배치될 수 있다.
일 실시 예에 의하면, 도 1에 예시된 바와 같이, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 제1 질화물 반도체층(120)의 하부까지 연장될 수 있다.
다른 실시 예에 의하면, 도 1 및 도 2에 도시된 바와 달리 제1 이종 접합 계면(HJ1)이 버퍼층(112)과 기판(110) 사이에 형성될 경우, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 기판(110)을 관통하여 버퍼층(112)의 하부까지 연장될 수 있다. 즉, 이 경우에도 오프닝부(OP1, OP2)는 제1 이종 접합 계면(HJ1)과 연결된다.
또 다른 실시 예에 의하면, 도 2에 예시된 바와 같이, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 기판(110)과 버퍼층(112)을 관통하여 제1 질화물 반도체층(120)의 하부까지 연장될 수 있다.
도 3은 본 발명의 다른 실시 예에 의한 전력 반도체 소자(100B)의 단면도를 나타낸다.
오프닝(OP1, OP2) 각각은 제5 콘택(C5)보다는 제1 및 제2 콘택(C1, C2)과 더 가깝게 배치될 수 있다. 예를 들어, 오프닝부(OP1, OP2)는 소스 콘택(C5)보다는 드레인 콘택(C1, C2)에 더 가깝게 배치될 수 있다. 또한, 오프닝부(OP1, OP2)는 음극(C5)보다는 양극(C1, C2)에 더 가깝게 배치될 수 있다.
또는, 오프닝부(OP1, OP2)는 복수의 콘택(C1 ~ C5) 중 적어도 하나를 대향하여 배치될 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 오프닝부(OP1, OP2)는 제1 및 제2 콘택(C1, C2)을 대향하여 배치될 수도 있다. 만일, 도 3에 예시된 전력 반도체 소자(100B)가 트랜지스터일 경우, 오프닝부(OP1, OP2)는 드레인 전극(C1, C2)을 대향하여 배치될 수 있다. 또는, 도 3에 예시된 전력 반도체 소자(100B)가 다이오드일 경우, 오프닝부(OP1, OP2)는 양극(C1, C2)을 대향하여 배치될 수 있다. 이를 제외하면, 도 3에 예시된 전력 반도체 소자(100B)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
도 4는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100C)의 단면도를 나타낸다.
도 1 및 도 2에 예시된 전력 반도체 소자(100A, 100B)의 경우, 금속층(180A)은 오프닝부(OP1, OP2)의 측면(OP2-1)과 저면(OP2-2, OP2-3)에 배치되는 반면, 도 4에 예시된 전력 반도체 소자(100C)의 경우 금속층(180B)은 오프닝부(OP1, OP2)를 매립하여 배치된다. 이를 제외하면, 도 4에 예시된 전력 반도체 소자(100C)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다. 또한, 비록 도시되지는 않았지만, 도 3에 예시된 금속층(180A)도 도 4에 예시된 바와 같이 오프닝부(OP1, OP2)에 매립될 수도 있다.
도 5는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100D)의 단면도를 나타낸다.
도 1 내지 도 4에 예시된 전력 반도체 소자(100A ~ 100C)의 경우, 오프닝부(OP1, OP2)는 기판(110)의 가장 자리(110-2)로부터 이격되어 형성되어 있다. 반면에, 도 5에 예시된 바와 같이 오프닝부(OP1, OP2)는 기판(110)의 가장 자리(110-2)에 형성될 수도 있다. 즉, 오프닝부(OP1, OP2)는 전력 반도체 소자(100D)의 측부에 형성된 베블(bevel)에 의해 정의될 수도 있다. 이 경우, 금속층(180C-1, 180C-2)은 오프닝부(OP1, OP2)의 측면과 저면에 배치된다. 이와 같이 오프닝부(OP1, OP2)가 형성된 위치가 다름을 제외하면, 도 5에 예시된 전력 반도체 소자(100D)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
도 6은 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100E)의 단면도를 나타낸다.
도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)에서 오프닝부(OP1, OP2)는 복수 개이며, 복수 개의 오프닝부(OP1, OP2)는 서로 이격되어 배치된다. 즉, 도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)에서 오프닝부(OP1, OP2)의 개수는 2개이지만, 실시 예는 오프닝부의 개수에 국한되지 않는다. 다른 실시 예에 의하면, 전력 반도체 소자(100A ~ 100D)는 2개보다 더 많은 오프닝부를 가질 수도 있고, 도 6에 예시된 바와 같이, 전력 반도체 소자(100E)는 한 개의 오프닝부(OP1)만을 포함할 수도 있다. 이를 제외하면, 도 6에 예시된 전력 반도체 소자(100E)는 도 5에 예시된 전력 반도체 소자(100D)와 동일하므로 중복되는 설명을 생략한다.
전술한 바와 같이 오프닝부(OP1, OP2)는 다양한 형태를 가질 수 있으며, 오프닝부(OP1, OP2)의 형태에 따라 금속층(180A ~ 180C-2)은 오프닝부(OP1, OP2)의 측면과 저면에 배치되거나, 매립하여 배치될 수 있다.
전술한 금속층(180A ~ 180C-2)은 금속 물질을 포함할 수 있으며, 예를 들어, Ti, Au, Al 또는 Ni 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다.
도 1 내지 도 6에 예시된 전력 반도체 소자(100A ~ 100E)에서, 제1 패시베이션층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 다수의 콘택 패드(CP1 ~ CP3)의 구조는 예시적이며, 실시 예는 이에 국한되지 않는다. 즉, 전술한 전력 반도체 소자(100A ~ 100E)에서 적어도 하나의 오프닝부(OP1, OP2)가 기판(110)을 관통하여 제1 이종 접합 계면(HJ1)과 전기적으로 접촉할 수 있다면, 제1 패시베이션층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 콘택 패드(CP1 ~ CP3)는 다른 다양한 구조를 가질 수 있으며, 실시 예는 이에 국한되지 않는다.
전술한 바와 같이, 실시 예에 의한 전력 반도체 소자(100A ~ 100E)의 경우, 오프닝부(OP1, OP2)가 기판(110)을 관통하여 제1 이종 접합 계면(HJ1)에 연결되어 있고, 오프닝부(OP1, OP2)와 기판(110)의 배면(110-1)에 금속층(180A ~ 180C-2)이 배치되어 있기 때문에, 높은 항복 전압에서 제1 이종 접합 계면(HJ1)의 제1 채널층(CH1)을 통해 금속층(180A ~ 180C-2)을 통해 캐리어가 흐를 수 있어, 소자의 파괴가 방지될 수 있다.
이하, 실시 예에 의한 전력 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다. 예를 들어, 도 6에 예시된 전력 반도체 소자(100E)의 제조 방법을 다음과 같이 설명하지만, 도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)의 경우도 동일한 방법으로 제조될 수 있음은 물론이다. 또한, 도 6에 예시된 전력 반도체 소자(100E)는 이하에서 설명되는 제조 방법 이외에도 다른 방법에 의해서도 형성될 수 있으며, 실시 예는 이에 국한되지 않는다.
도 7a 내지 도 7j는 도 6에 예시된 전력 반도체 소자(100E)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7a를 참조하면, 기판(110) 위에 버퍼층(112), 제1 및 제2 질화물 반도체층(120, 130)을 순차적으로 형성한다.
기판(110)은 실리콘 기판, GaN 기판 또는 사파이어 기판일 수도 있다.
버퍼층(112)은 Al, Ga 또는 N 중 적어도 하나의 물질 또는 이들의 합금으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 질화물 버퍼층(120)은 언도프된(undoped) 반도체층일 수 있으며, 제1 및 제2 질화물 반도체층(120, 130) 각각은 반도체 화합물로 형성될 수 있다. 제1 및 제2 질화물 반도체층(120, 130) 각각은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 및 제2 질화물 반도체층(120, 130) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.
이후, 도 7b를 참조하면, 아르곤과 같은 이온을 제1 및 제2 질화물 반도체층(120, 130)에 주입하여 소자 분리층(ISO)을 형성한다.
계속해서, 도 7c를 참조하면, 소자 분리층(ISO)과 제2 질화물 반도체층(130) 위에 제1 패시베이션층(140)을 형성한다. 제1 패시베이션층(140)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 저압(LP:Low Pressure) CVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법에 의해 저온에서 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 도 7d를 참조하면, 절연층(160)과 제3 및 제4 콘택(C3, C4)을 형성한다. 예를 들어, 제1 패시베이션층(140) 위에 포토 레지스터 패턴(미도시)을 형성하고, 포토 레지스터 패턴을 식각 마스크로 이용하여 제3 및 제4 콘택(C3, C4)이 형성될 부분을 식각하여 제2 질화물 반도체층(130)을 노출시킨다. 이후, 식각 마스크로 이용된 포토 레지스터 패턴을 아세톤 등으로 제거한다. 이후, 제2 질화물 반도체층(130)의 노출된 부분을 포함하여 제1 패시베이션층(140)의 위에 절연층(160)을 형성한다. 예를 들어, 원자층 증착법(Atomic Layer Deposition)에 의해 알루미늄 산화막(Al2O3)으로 절연층(160)을 형성할 수 있다. 이후, 절연층(160의 상부에 제3 및 제4 콘택(C3, C4)용 금속층(미도시)을 형성한다. 금속층은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 형성될 수 있다. 금속층이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있다. 이후, 금속층 위에 포토 레지스터 패턴(미도시)을 형성하고, 포토 레지스터 패턴을 식각 마스크로 이용하여 금속층과 절연층(160)을 에치 백(etch back) 공정으로 식각한 후 포토 레지스터 패턴을 제거하면 도 7b에 도시된 결과물이 형성될 수 있다.
예를 들어, 절연층(160)은 Al2O3 같은 알루미늄 산화층 이외에도, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등에 의해 형성될 수 있으며, 실시 예는 이에 국한되지 않는다.
이후, 도 7e에 도시된 바와 같이, 제3 및 제4 콘택(C3, C4)의 상부와 측부 및 제1 패시베이션층(140) 위에 제1 중간 유전층(150)을 형성한다. 제1 패시베이션층(140)과 마찬가지로 제1 중간 유전층(150)도 MOCVD, CVD, PECVD, LP CVD, MBE, HVPE, ICPCVD 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 도 7f를 참조하면, 제1 중간 유전층(150)과 제1 패시베이션층(140)을 관통하여 제2 질화물 반도체층(130)의 상부까지 연장되는 제1 및 제2 콘택(C1, C2)을 형성하고, 제1 중간 유전체층(150), 제1 패시베이션층(140) 및 제2 질화물 반도체층(130)을 관통하여 제5 콘택(C5)을 형성한다. 이후, 제1, 제2 및 제5 콘택(C1, C2, C5)과 제1 중간 유전층(150)의 상부에 제2 패시베이션층(170)을 형성한다.
이후, 도 7g를 참조하면, 제2 패시베이션층(170)의 상부에 제2 중간 유전층(152)을 형성한 다음, 제1 내지 제3 콘택 패드(CP1 ~ CP3)가 형성될 영역의 제2 패시베이션층(170)과 제2 중간 유전층(152)을 식각하여, 제1, 제2 및 제3 콘택(C1, C2, C5)의 상부를 노출하고, 노출된 제1, 제2 및 제3 콘택(C1, C2, C5)과 전기적으로 연결되는 제1 내지 제3 콘택 패드(CP1 ~ CP3)를 형성한다.
전술한 제1 및 제2 패시베이션층(140, 170)과 제1 및 제2 중간 유전층(150, 152) 각각은 서로 동일하거나 다른 물질로 형성될 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나에 의해 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 전술한 제1 내지 제5 콘택(C1 ~ C5)은 다양한 물질에 의해 형성될 수 있다.
예를 들어, 제1, 제2 및 제5 콘택(C1, C2, C5) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있고, 제3 및 제4 콘택(C3, C4) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물이나 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
또는, 제1 및 제2 콘택(C1, C2) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물일 수 있다. 또한, 제1 및 제2 콘택(C1, C2) 각각은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 또한, 제5 콘택(C5)은 오믹 특성을 갖는 금속 물질로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또한, 제1 내지 제3 콘택 패드(CP1 ~ CP3) 각각은 금(Au), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다.
이후, 도 7h를 참조하면, 전력 반도체 소자들을 분리하기 위해, 소자 분리막(ISO)이 노출되도록 기판(110)의 배면을 식각하여 오프닝부(OP)를 형성하는 1차 다이싱(dicing)을 수행한다. 여기서, 오프닝부(OP)는 도 6에 도시된 오프닝부(OP1)에 해당한다.
이후, 도 7i를 참조하면, 오프닝부(OP)를 포함하여 기판(110)의 배면(110-1)에 금속층(180C-1)을 증착하여 형성한다. 여기서, 금속층(180C-1)은 금속 물질을 포함할 수 있으며, 예를 들어, Ti, Au, Al 또는 Ni 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다. 예를 들어, 금속층(180C-1)은 전자 빔 증착 또는 금속 스퍼터를 이용하여 형성될 수 있다. 금속층(180C-1)이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리가 실시될 수 있다.
이후, 도 7j를 참조하면, 전력 반도체 소자들을 분리하여, 도 6에 예시된 전력 반도체 소자(100E)를 완성하는 2차 다이싱을 수행한다.
전술한 바와 같이, 패키지 실장을 위해 다이싱을 수행할 때, 오프닝(OP)를 형성할 경우, 오프닝부(OP) 형성을 위한 별도의 제조 공정이 요구되지 않는다. 따라서, 높은 항복 전압으로부터 소자의 파괴를 방지하기 위해, 오프닝부(OP)와 금속층(180C-1)을 형성할 때, 오프닝부(OP)를 간단히 제조할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A ~ 100E: 전력 반도체 소자 110: 기판
112: 버퍼층 120: 제1 질화물 반도체층
130: 제2 질화물 반도체층 140: 제1 패시베이션층
150: 제1 중간 유전층 152: 제2 중간 유전층
160: 절연층 170: 제2 패시베이션층
180A ~ 180C-2: 금속층 C1 ~ C5: 콘택
CP1 ~ CP3: 콘택 패드

Claims (19)

  1. 기판;
    상기 기판 위에 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 위에 제2 질화물 반도체층;
    상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및
    상기 기판의 배면으로부터 상기 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함하는 전력 반도체 소자.
  2. 제1 항에 있어서, 상기 적어도 하나의 오프닝부는
    상기 기판의 배면으로부터 상기 제1 질화물 반도체층의 하부까지 연장된 전력 반도체 소자.
  3. 제1 항에 있어서, 상기 기판과 상기 제1 질화물 반도체층 사이에 배치되는 버퍼층을 더 포함하는 전력 반도체 소자.
  4. 제3 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층의 하부까지 연장된 전력 반도체 소자.
  5. 제3 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장된 전력 반도체 소자.
  6. 제1 항에 있어서, 상기 적어도 하나의 오프닝부는
    복수 개의 오프닝부를 포함하고,
    상기 복수 개의 오프닝부는 서로 이격된 전력 반도체 소자.
  7. 제1 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 전력 반도체 소자의 측부의 베블(bevel)에 의해 정의되는 전력 반도체 소자.
  8. 제1 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 복수의 콘택 중 적어도 하나를 대향하여 배치된 전력 반도체 소자.
  9. 제1 항에 있어서, 상기 금속층은 상기 적어도 하나의 오프닝부를 매립하여 배치된 전력 반도체 소자.
  10. 제1 항에 있어서, 상기 복수의 콘택은
    게이트 전극; 및
    상기 게이트 전극을 사이에 두고 수평 방향으로 서로 이격된 소스 콘택 및 드레인 콘택을 포함하는 전력 반도체 소자.
  11. 제10 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 소스 콘택보다는 상기 드레인 콘택과 더 가깝게 배치된 전력 반도체 소자.
  12. 제1 항에 있어서, 상기 복수의 콘택은
    수평 방향으로 서로 이격된 음극과 양극을 포함하는 전력 반도체 소자.
  13. 제12 항에 있어서, 상기 적어도 하나의 오프닝부는 상기 양극을 대향하여 배치된 전력 반도체 소자.
  14. 제1 항에 있어서, 상기 금속층과 상기 복수의 콘택은 전기적으로 서로 분리된 전력 반도체 소자.
  15. 제3 항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 버퍼층은 AlN을 포함하고, 상기 제1 질화물 반도체층은 GaN을 포함하고, 상기 제2 질화물 반도체층은 AlGaN을 포함하는 전력 반도체 소자.
  16. 기판;
    상기 기판 위에 배치되며, 상기 기판과 제1 이종 접합 계면을 형성하는 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 제2 이종 접합 계면을 형성하는 제2 질화물 반도체층;
    상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및
    상기 기판의 배면으로부터 상기 기판을 관통하여 상기 제1 이종 접합 계면까지 연장된 적어도 하나의 오프닝부에 배치된 금속층을 포함하는 전력 반도체 소자.
  17. 제16 항에 있어서, 상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하는 전력 반도체 소자.
  18. 제17 항에 있어서, 상기 적어도 하나의 오프닝부는
    상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장된 전력 반도체 소자.
  19. 제16 항에 있어서, 상기 제1 질화물 반도체층은
    상기 제1 이종 접합 계면과 연결되어 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부; 및
    상기 제2 이종 접합 계면과 연결되어 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부를 포함하는 전력 반도체 소자.
KR1020140002217A 2014-01-08 2014-01-08 전력 반도체 소자 KR102127443B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140002217A KR102127443B1 (ko) 2014-01-08 2014-01-08 전력 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140002217A KR102127443B1 (ko) 2014-01-08 2014-01-08 전력 반도체 소자

Publications (2)

Publication Number Publication Date
KR20150082805A true KR20150082805A (ko) 2015-07-16
KR102127443B1 KR102127443B1 (ko) 2020-06-26

Family

ID=53884721

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140002217A KR102127443B1 (ko) 2014-01-08 2014-01-08 전력 반도체 소자

Country Status (1)

Country Link
KR (1) KR102127443B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211800A1 (en) * 2010-06-04 2012-08-23 Hrl Laboratories, Llc GaN HEMTs with a Back Gate Connected to the Source
US20130248879A1 (en) * 2012-03-20 2013-09-26 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for gan hemt devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211800A1 (en) * 2010-06-04 2012-08-23 Hrl Laboratories, Llc GaN HEMTs with a Back Gate Connected to the Source
US20130248879A1 (en) * 2012-03-20 2013-09-26 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for gan hemt devices

Also Published As

Publication number Publication date
KR102127443B1 (ko) 2020-06-26

Similar Documents

Publication Publication Date Title
TWI767726B (zh) 改良之氮化鎵結構
TWI695418B (zh) 半導體元件及其製造方法
US7800097B2 (en) Semiconductor device including independent active layers and method for fabricating the same
EP2793255B1 (en) Manufacturing method of a semiconductor device comprising a schottky diode and a high electron mobility transistor
US9589951B2 (en) High-electron-mobility transistor with protective diode
US20180323297A1 (en) Group iiia-n hemt with a tunnel diode in the gate stack
US9666705B2 (en) Contact structures for compound semiconductor devices
TWI544634B (zh) 半導體裝置
JP2007329350A (ja) 半導体装置
JP2006196869A (ja) 半導体装置及びその製造方法
WO2021189182A1 (zh) 半导体装置及其制造方法
US20140103398A1 (en) Rf power hemt grown on a silicon or sic substrate with a front-side plug connection
US11961888B2 (en) Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
US20210167061A1 (en) Nitride semiconductor device
CN109698236B (zh) 半导体装置
KR20150030283A (ko) 전력 반도체 소자
KR102127443B1 (ko) 전력 반도체 소자
KR102127442B1 (ko) 전력 반도체 소자
KR102156377B1 (ko) 반도체 소자
CN111063656A (zh) 半导体装置的制造方法
KR20140144327A (ko) 전력 반도체 소자
US20240222444A1 (en) Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
KR101963218B1 (ko) 전력 반도체 소자
US20230387288A1 (en) Nitride semiconductor device
CN117352508A (zh) 一种半导体器件模组

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant