KR20150077165A - Method of fabricating array substrate - Google Patents

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Abstract

The present invention relates to a method for manufacturing an array substrate. The present invention provides the method for manufacturing the array substrate which includes the steps of: forming a semiconductor layer of polysilicon; forming a gate insulation layer; forming a first metal layer; forming a first photoresist pattern; forming a gate electrode; forming an ohmic region on the semiconductor layer of the polysilicon and forming a part corresponding to the photoresist pattern with the first width as an active region at the same time; forming a second width which is equal to the gate electrode by contracting the first width of the first photoresist pattern; exposing the gate electrode by removing the first photoresist pattern with the second width; and forming a preset layer of the active region exposed to the outside of the gate electrode as an LDD region; forming an interlayer dielectric layer; and forming a source electrode and a drain electrode which are separated.

Description

어레이 기판의 제조방법{Method of fabricating array substrate}[0001] The present invention relates to a method of fabricating array substrate,

본 발명은 어레이 기판의 제조 방법에 관한 것으로, 특히 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 구비하며 상기 박막트랜지스터의 오프 전류(Ioff)를 저감시켜 소자 특성 및 신뢰성을 향상시킬 수 있으며, 나아가 상기 폴리실리콘의 반도체층 내부에 LDD 영역 형성을 위한 애싱(ashing)에 의한 게이트 절연막의 손상을 억제할 수 있는 어레이 기판의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing an array substrate, and more particularly, to a method of fabricating an array substrate, which includes a thin film transistor including a semiconductor layer of polysilicon and reduces the off current (I off ) of the thin film transistor to improve device characteristics and reliability, And a method of fabricating an array substrate capable of suppressing damage of a gate insulating film by ashing for forming an LDD region in the semiconductor layer of the polysilicon.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.Recently, the display field for processing and displaying a large amount of information has been rapidly developed as society has entered into a full-fledged information age. Recently, flat panel display devices having excellent performance such as thinning, light weight, and low power consumption have been developed A liquid crystal display or an organic electroluminescent device has been developed to replace a conventional cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor, which is a switching device capable of controlling voltage on and off for each pixel, The ability is excellent and is getting the most attention.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다. In addition, since the organic electroluminescent device has a high luminance and a low operating voltage characteristic and is a self-luminous type that emits light by itself, it has a large contrast ratio, can realize an ultra-thin display, has a response time of several microseconds Mu s), has no limitation of viewing angles, is stable at low temperatures, and is driven at a low voltage of 5 to 15 V DC, making it easy to manufacture and design a driving circuit, and has recently attracted attention as a flat panel display device.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자로서의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다. In such a liquid crystal display device and an organic electroluminescent device, an array substrate including a thin film transistor serving as a switching element is essentially constituted in order to commonly turn on / off each pixel region.

한편, 상기 박막트랜지스터는 통상적으로 게이트 전극과 반도체층과 소스 및 드레인 전극을 주요 구성요소하고 있으며, 이때, 상기 반도체층은 주로 비정질 실리콘을 주로 이용하고 있다. Meanwhile, the thin film transistor generally includes a gate electrode, a semiconductor layer, and a source and a drain electrode as main components, and the semiconductor layer mainly uses amorphous silicon.

이러한 비정질 실리콘을 이용한 반도체층은 통상 순수 비정질 실리콘의 액티브영역과 상기 액티브영역 상부에서 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층의 이중층 구조를 이루는데, 서로 이격하는 형태의 오믹콘택층 형성 시 채널이 형성되어 박막트랜지스터의 특성을 좌우하는 액티브영역의 중앙부도 함께 식각됨으로서 그 특성이 저하되는 문제가 발생되고 있다.The semiconductor layer using the amorphous silicon is usually separated from the active region of the pure amorphous silicon and the active region to form a double layer structure of the ohmic contact layer made of the impurity amorphous silicon. In forming the ohmic contact layer, And the central portion of the active region, which determines the characteristics of the thin film transistor, is also etched.

나아가 소자 특성을 좌우하는 캐리어 이동도 특성이 0.1 내지 1.0㎠/V·s 정도가 되어 스위칭 소자로서 이용하는 데에는 문제되지 않지만, 구동소자로 이용하는 데에는 무리가 있다.Furthermore, the carrier mobility characteristic of the device characteristics is about 0.1 to 1.0 cm 2 / V · s, which is not a problem for use as a switching device, but it is difficult to use the device as a driving device.

따라서 비정질 실리콘에 비해 캐리어 이동도가 100 내지 200배 정도 더 빠른 폴리실리콘을 이용하여 이를 반도체층으로 구현한 박막트랜지스터 구비함으로서 이를 스위칭 및 구동소자로서 이용하는 어레이 기판이 제안되었다. Therefore, an array substrate using polysilicon, which has a carrier mobility as much as 100 to 200 times higher than that of amorphous silicon, is used as a switching and driving device.

하지만, 이러한 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어서, 상기 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터는 오프 전류 값(박막트랜지스터의 오프(off) 동작 동안 흐르는 드레인 전류(Ioff))이 증가하는 것이 문제가 되고 있다.However, in an array substrate including a thin film transistor having a semiconductor layer made of such a polysilicon, the thin film transistor having the semiconductor layer made of polysilicon has an off current value (a drain current flowing during the off- The current (I off )) increases.

즉, 폴리실리콘의 반도체층을 구비한 박막트랜지스터는 비정질실리콘을 반도체층으로 한 박막트랜지스터에 비해 온(on) 전류와 오프(off) 전류가 모두 큰 값을 갖는데, 그 이유는 캐리어(carrier)의 이동도가 커서 소스-드레인의 도핑영역과 액티브 영역(채널)의 도핑되지 않은 영역의 경계면에서 누설전류가 증가하기 때문이다.That is, a thin film transistor having a semiconductor layer of polysilicon has a large on-current and off-current in comparison with a thin film transistor using amorphous silicon as a semiconductor layer, And the leakage current increases at the interface between the doped region of the source-drain and the undoped region of the active region (channel).

따라서, 어레이 기판 내에서 상기 폴리실리콘의 반도체층을 구비한 박막트랜지스터가 스위칭 박막트랜지스터로서 역할을 하는 경우, 스위칭 소자로서 작동하는 박막트랜지스터에 대해 요구되는 특성으로서 오프 전류(Ioff)값을 충분히 낮추는 것이 중요하다.Therefore, when a thin film transistor including the semiconductor layer of polysilicon in the array substrate serves as a switching thin film transistor, a characteristic required for a thin film transistor operating as a switching element is to sufficiently lower the off current (I off ) value It is important.

이러한 문제 즉, 폴리실리콘의 반도체층 내부에서 누설전류가 증가하는 문제를 해결하기 위해 가장 일반적으로 많이 쓰이는 방법은 고농도 도핑된 소스 및 드레인 영역과 게이트 전극 하부에 대응하는 도핑되지 않는 액티브영역 사이에 불순물을 저 농도로 도핑하여 저농도 도핑 영역(lightly doped drain: LDD)을 형성하고 있다. This problem, that is, the most commonly used method for solving the problem of increasing the leakage current in the semiconductor layer of polysilicon, is that between the heavily doped source and drain regions and the undoped active region corresponding to the lower portion of the gate electrode, Is doped at a low concentration to form a lightly doped drain (LDD) region.

도 1a 내지 도 1e는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도이다.FIGS. 1A to 1E are cross-sectional views illustrating a conventional step of forming source and drain regions and an LDD region in a polysilicon semiconductor layer in an array substrate having a semiconductor layer of polysilicon.

도 1a에 도시한 바와같이, 기판(10) 상에 비정질 실리콘 물질층(미도시)을 형성하고, 이에 대해 결정화 공정을 진행함으로서 폴리실리콘층(미도시)을 이루도록 한다.As shown in FIG. 1A, an amorphous silicon material layer (not shown) is formed on the substrate 10, and a crystallization process is performed to form a polysilicon layer (not shown).

이후, 상기 폴리실리콘층(미도시)을 패터닝함으로서 아일랜드 형태로서 폴리실리콘의 반도체층(15)을 형성한다.Thereafter, the polysilicon layer (not shown) is patterned to form a polysilicon semiconductor layer 15 as an island shape.

다음, 상기 폴리실리콘의 반도체층(15) 위로 상기 기판(10) 전면에 게이트 절연막(18)을 형성하고, 연속하여 상기 게이트 절연막(18) 위로 금속물질을 증착하여 금속층(미도시)을 형성한다.Next, a gate insulating film 18 is formed on the entire surface of the substrate 10 on the polysilicon semiconductor layer 15, and a metal material is deposited on the gate insulating film 18 to form a metal layer (not shown) .

다음, 상기 금속층(미도시) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한 후 이를 패터닝함으로서 아일랜드 형태의 포토레지스트 패턴(81)을 이루도록 한다.Next, a photoresist layer (not shown) is formed on the metal layer (not shown) to form an island-shaped photoresist pattern 81 by patterning.

이후 상기 포토레지스트 패턴(81)을 이용하여 이의 외측으로 노출된 금속층(미도시)을 식각함으로서 상기 포토레지스트 패턴 하부로 게이트 전극(20)을 형성한다.Thereafter, a metal layer (not shown) exposed to the outside of the photoresist pattern 81 is etched to form a gate electrode 20 below the photoresist pattern.

이때, 상기 금속층(미도시)의 식각에 있어 과식각(over etch)을 진행함으로서 상기 포토레지스트 패턴(81) 하부로 형성되는 상기 게이트 전극(20)의 폭이 상기 포토레지스트 패턴(81) 폭보다 작은 폭을 가지며 언더 컷(under cut) 형태를 이루도록 한다.At this time, over etching of the metal layer (not shown) proceeds so that the width of the gate electrode 20 formed under the photoresist pattern 81 is less than the width of the photoresist pattern 81 It has a small width and forms an undercut.

다음, 도 1b에 도시한 바와같이, 상기 포토레지스트 패턴(81)을 불순물의 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층(15)에 대해 불순물을 고농도로 도핑함으로서 상기 포토레지스트 패턴(81) 외측으로 노출된 상기 폴리실리콘의 반도체층(15) 부분이 오믹영역(15b)을 이루도록 한다. 이때, 상기 포토레지스트 패턴(81)에 의해 블록킹되어 불순물이 도핑이 이루어지지 않은 폴리실리콘의 반도체층(15) 부분은 액티브영역(15a)을 이루게 된다. Next, as shown in FIG. 1B, the photoresist pattern 81 is doped with impurities at a high concentration with respect to the semiconductor layer 15 of the polysilicon, using the photoresist pattern 81 as a mask for doping the impurities, So that the portion of the semiconductor layer 15 of the polysilicon exposed as the ohmic region 15b. At this time, the portion of the semiconductor layer 15 of polysilicon, which is blocked by the photoresist pattern 81 and is not doped with impurities, forms the active region 15a.

다음, 도 1c에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 포토레지스트 패턴(81)의 두께 및 폭을 줄임으로서 상기 포토레지스트 패턴(81)이 상기 게이트 전극(20) 상에서 상기 게이트 전극(20)의 폭보다 작은 폭을 갖도록 한다. 1C, ashing is performed to reduce the thickness and the width of the photoresist pattern 81 so that the photoresist pattern 81 is formed on the gate electrode 20 20).

다음, 도 1d에 도시한 바와같이, 상기 애싱(ashing) 진행에 의해 그 폭이 줄어든 상기 포토레지스트 패턴(81) 외측으로 노출된 게이트 전극(20)에 대해 2차 식각을 진행함으로서 그 폭이 줄어들도록 한다.Next, as shown in FIG. 1D, the second etching is performed on the gate electrode 20 exposed to the outside of the photoresist pattern 81 whose width has been reduced by the ashing process, .

이렇게 게이트 전극(20)의 폭이 줄어듦에 의해 상기 폴리실리콘의 반도체층(15)은 고농도의 불순물이 도핑되지 않는 액티브영역(15a)의 소정폭이 상기 게이트 전극(20) 외측으로 노출된 상태를 이루게 된다.As the width of the gate electrode 20 is reduced, the polysilicon semiconductor layer 15 is exposed to the outside of the gate electrode 20 by a predetermined width of the active region 15a, which is not doped with a high concentration of impurities. .

다음, 도 1e에 도시한 바와같이, 상기 폭이 줄어든 게이트 전극(20) 상부에 위치하는 포토레지스트 패턴(도 1d의 81)을 스트립(strip)을 진행하여 제거한다.Next, as shown in FIG. 1E, a photoresist pattern (81 in FIG. 1D) located on the gate electrode 20 having the reduced width is removed by advancing a strip.

이후 상기 폭이 줄어든 게이트 전극(20) 외측으로 노출된 폴리실리콘의 반도체층(15)에 대해 상기 고농도보다 작은 저농도로 불순물을 도핑함으로서 상기 액티브영역(15a)과 오믹영역(15b) 사이에 각각 저농도의 불순물이 도핑된 LDD 영역(15c)이 형성되도록 한다.Thereafter, impurities are doped into the semiconductor layer 15 of the polysilicon exposed outside the gate electrode 20 having the reduced width at a low concentration lower than the high concentration, so that the impurity is doped into the active region 15a and the ohmic region 15b, Thereby forming an LDD region 15c doped with impurities.

따라서 이러한 진행에 의해 상기 폴리실리콘의 반도체층(15)은 액티브영역(15a)과 LDD영역(15c) 및 오믹영역(15b)의 구성을 갖는 상태를 이루게 된다.Accordingly, the semiconductor layer 15 of the polysilicon becomes a state having the active region 15a, the LDD region 15c, and the ohmic region 15b.

하지만, 전술한 바와같은 방법에 의해 오믹영역(15b)과 LDD영역(15c)이 구비된 폴리실리콘의 반도체층(15)을 형성하는 경우, 상기 포토레지스트 패턴(도 1c의 81)에 대해 애싱(ashing) 진행 시 게이트 절연막(18)에 영향을 주어 표면 손상 또는 거칠기 등이 증가함으로서 추후 형성되는 물질층(미도시)과의 접합력 등을 약화시키고, 특히 게이트 전극(20)의 모서리 부분에 위치하는 게이트 절연막(18)이 손상이 발생됨으로서 이로 인해 상기 게이트 전극(20)의 하부로 보이드(void) 등이 발생되어 추후 형성되는 층의 단선 불량 등을 야기하는 등의 문제가 발생되고 있다.However, in the case of forming the polysilicon semiconductor layer 15 having the ohmic region 15b and the LDD region 15c by the above-described method, the photoresist pattern 81 shown in Fig. Ashing increases the surface damage or roughness by affecting the gate insulating film 18 and weakens the bonding force with a material layer (not shown) to be formed later. In particular, Voids are formed in the lower portion of the gate electrode 20 due to the damage of the gate insulating film 18, thereby causing problems such as poor insulation of the later formed layers.

더욱이 애싱(ashing)의 의해 상기 포토레지스트 패턴(도 1c의 81)의 폭을 줄이는 것은 상기 LDD영역(15c)의 길이를 크게 할 필요가 있을 경우, 애싱(ashing) 시간이 길어지며 이에 의해 애싱(ashing) 장비의 부하가 증가하여 상기 애싱(ashing) 공정의 단위 시간당 생산성을 저하시키는 요인이 되고 있다.
Further, by reducing the width of the photoresist pattern (81 in FIG. 1C) by ashing, if it is necessary to increase the length of the LDD region 15c, the ashing time becomes longer, As a result, the load of the ashing equipment has been increased, thereby lowering the productivity per unit time of the ashing process.

본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, LDD 영역이 구비된 폴리실리콘의 반도체층을 형성함에 있어 게이트 절연막에 손상 등의 영향이 없으며 단위 시간당 생산성 또한 향상시킬 수 있는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above-mentioned problems. It is an object of the present invention to provide an array substrate fabrication method capable of improving productivity per unit time without damaging the gate insulating film in forming a semiconductor layer of polysilicon having an LDD region And the like.

본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 1차 식각하여 제거함으로서 상기 제 1 포토레지스트 패턴 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극을 형성하는 단계와; 상기 제 1 폭을 갖는 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 폴리실리콘의 반도체층에 오믹영역을 형성하고 동시에 상기 제 1 폭을 갖는 포토레지스트 패턴에 대응하는 부분은 액티브영역을 이루도록 하는 단계와; 열처리를 진행하여 상기 제 1 포토레지스트 패턴의 제 1 폭을 수축시킴으로서 상기 게이트 전극과 동일한 제 2 폭을 이루도록 하는 단계와; 상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계와; 상기 게이트 전극을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 게이트 전극 외측으로 노출된 액티브영역의 소정층이 LDD 영역을 이루도록 하는 단계와; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함한다. A method of manufacturing an array substrate according to an embodiment of the present invention includes: forming a polysilicon semiconductor layer in each pixel region on a substrate on which a plurality of pixel regions are defined; Forming a gate insulating film over the semiconductor layer of the polysilicon; Forming a first metal layer on the entire surface of the substrate over the gate insulating film; Forming a first photoresist pattern having a first width over a central portion of the semiconductor layer of polysilicon over the first metal layer; Forming a gate electrode having a second width smaller than the first width below the first photoresist pattern by first etching and removing the first metal layer exposed outside the first photoresist pattern; An ohmic region is formed in the semiconductor layer of the polysilicon by doping a first concentration of impurity using the photoresist pattern having the first width as a doping blocking mask, and a portion corresponding to the photoresist pattern having the first width Forming an active region; Forming a first photoresist pattern having a second width equal to that of the gate electrode by shrinking a first width of the first photoresist pattern by performing a heat treatment; Exposing the gate electrode by removing the first photoresist pattern having the second width; Forming a predetermined layer of an active region exposed to the outside of the gate electrode as an LDD region by doping a first concentration of impurities using the gate electrode as a doping blocking mask; Forming an interlayer insulating film having a semiconductor layer contact hole exposing the source and drain regions, respectively, over the gate electrode; And forming source and drain electrodes spaced apart from each other in contact with the source region and the drain region through the semiconductor layer contact holes over the interlayer insulating film.

이때, 상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계를 진행하긴 전에 상기 제 2 폭을 갖는 게이트 전극을 식각하여 상기 게이트 전극의 양측단의 소정폭을 제거함으로서 상기 제 2 폭을 갖는 포토레지스트 패턴 하부로 상기 게이트 전극이 제 2 폭보다 작은 제 3 폭을 이루도록 하는 단계를 더 진행하는 것이 특징이다.At this time, by removing the first photoresist pattern having the second width, the gate electrode having the second width is etched before the step of exposing the gate electrode is performed to remove a predetermined width of both sides of the gate electrode And forming the gate electrode to have a third width smaller than the second width to the bottom of the photoresist pattern having the second width.

그리고 상기 열처리 진행 시 상기 제 1 포토레지스트 패턴은 상기 제 1 폭은 수축하는 반면 그 두께는 팽창하여 더 증가하는 것이 특징이며, 상기 열처리는 120 내지 170℃로 진행하는 것이 특징이다.The first photoresist pattern shrinks while the first photoresist pattern expands, and the thickness of the first photoresist pattern further increases. The heat treatment is performed at 120 to 170 ° C.

한편, 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.Forming a protective layer having drain contact holes exposing the drain electrodes over the source and drain electrodes; And forming a pixel electrode in contact with the drain electrode through the drain contact hole for each pixel region on the protective layer.

이때, 상기 제 2 폭을 갖는 게이트 전극을 형성하는 단계는 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함한다.
The forming of the gate electrode having the second width may include forming a gate wiring extending in one direction, and the step of forming the source and drain electrodes may include forming the pixel region And forming a data line to define the data line.

본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서는, 애싱 진행 없이 열처리 공정 진행에 의해 제 1 포토레지스트 패턴의 폭이 줄어들고, 게이트 전극에 의해 상기 제 1 포토레지스트 패턴은 그 폭이 줄어듦이 자동적으로 제어됨으로 종래의 애싱에 의해 포토레지스트 패턴의 두께와 폭을 줄이는 방법대비 오차 범위가 작으며 안정적인 장점을 갖는다 .In the method of manufacturing an array substrate according to an embodiment of the present invention, the width of the first photoresist pattern is reduced by the progress of the heat treatment process without ashing, and the width of the first photoresist pattern is automatically reduced by the gate electrode So that the error range is small compared with the method of reducing the thickness and the width of the photoresist pattern by the conventional ashing, and it has a stable advantage.

나아가 애싱 진행이 생략됨으로서 게이트 절연막의 표면 거칠기 증가와 게이트 전극의 모서리 부분에서의 게이트 절연막의 손상에 의한 보이드 등이 전혀 형성되지 않으므로 이후 진행되는 공정에 의해 형성되는 층은 게이트 절연막의 손상에 기인되는 단선, 접합력 저감 등에 의해 발생될 수 있는 불량이 원천적으로 억제됨으로서 종래의 애싱을 포함하는 어레이 기판의 제조 방법 대비 불량률을 저감시키는 효과가 있다. Further, since the ashing process is omitted, the surface roughness of the gate insulating film is increased and the void due to the damage of the gate insulating film at the edge portion of the gate electrode is not formed at all. Therefore, the layer formed by the subsequent process is caused by the damage of the gate insulating film Defects that may be caused by disconnection, bonding force reduction, and the like are originally suppressed, thereby reducing the defective ratio compared to the method of manufacturing an array substrate including conventional ashing.

나아가 열처리 공정은 애싱 공정과는 달리 상기 제 1 포토레지스트 패턴의 폭 수축량에 거의 관계없이 진행될 수 있으므로 LDD영역의 길이가 1 내지 3㎛ 더 길어진다 하더라도 그 진행 시간은 동일하게 진행된다. 따라서 LDD 영역의 길이 변화에 관계없이 단위 시간당 생산성은 동일하게 유지됨으로서 애싱공정 진행시 발생되는 LDD영역의 길이 증가에 의한 단위 시간당 생산성을 저하하는 등의 문제는 원천적으로 방지할 수 있는 장점을 갖는다.Furthermore, since the heat treatment process can be performed almost irrespective of the width shrinkage of the first photoresist pattern unlike the ashing process, even if the length of the LDD region is 1 to 3 탆 longer, the process time progresses in the same way. Therefore, the productivity per unit time is kept the same regardless of the length of the LDD region. Therefore, the problem that the productivity per unit time is decreased due to the increase of the length of the LDD region generated during the ashing process can be prevented.

또한, LDD 영역을 구비한 폴리실리콘의 반도체층을 포함하는 박막트랜지스터를 구비하며 상기 박막트랜지스터의 오프 전류(Ioff)를 저감시켜 소자 특성 및 신뢰성을 향상시키는 효과가 있다.
Further, there is provided a thin film transistor including a polysilicon semiconductor layer having an LDD region, and has an effect of reducing the off current (I off ) of the thin film transistor to improve device characteristics and reliability.

도 1a 내지 도 1e는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 의해 그 제 1 폭이 5㎛, 8㎛, 10㎛ 인 제 1 포토레지스트 패턴에 대해 그 처리 시간은 동일한 상태에서 그 온도(130℃, 140℃, 150℃)를 달리하며 열처리 공정을 진행하였을 때의 폭의 줄어듦을 찍은 사진.FIGS. 1A through 1E are cross-sectional views illustrating a step of forming a source and a drain region and an LDD region in a semiconductor layer of the polysilicon in an array substrate having a conventional semiconductor layer of polysilicon.
FIGS. 2A to 2N are cross-sectional views illustrating steps of manufacturing an array substrate including a thin film transistor having a semiconductor layer of polysilicon according to an embodiment of the present invention.
FIG. 3 is a graph showing the relationship between the first photoresist pattern having the first widths of 5 μm, 8 μm, and 10 μm by the method of manufacturing the array substrate according to the embodiment of the present invention, , 140 ° C, and 150 ° C), and the width of the heat treatment process was reduced.

이하, 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.Hereinafter, a method of manufacturing an array substrate having a semiconductor layer of polysilicon according to an embodiment of the present invention will be described with reference to the drawings.

도 2a 내지 도 2n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA)이라 정의한다. 2A to 2N are cross-sectional views illustrating an array substrate including a thin film transistor having a semiconductor layer of polysilicon according to an embodiment of the present invention. Here, for convenience of description, the portion where the thin film transistor Tr is formed in each pixel region P is defined as the element region TrA.

나아가 본 발명의 실시예에 언급된 고농도와 저농도에 대해 명확히 정의한다. Further, the high and low concentrations mentioned in the examples of the present invention are clearly defined.

본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법에 있어서는 고농도와 저농도를 언급하고 있으며, 이때 고농도는 저농도 대비 수 십배 내지 수천 배 더 큰 농도를 가지며, 저농도는 불순물이 1*1012/㎠ 내지 1*1014/㎠ 정도의 도즈량으로 도핑 된다는 것을 의미하고, 고농도는 불순물이 1*1016/㎠ 내지 9*1018/㎠ 정도의 도즈량으로 도핑되는 것을 의미한다. In the manufacturing method of the array substrate 101 according to the embodiment of the present invention, high concentration and low concentration are referred to. In this case, the high concentration has several tens to several thousands times as much as the low concentration and the low concentration has the impurity concentration of 1 * 10 12 / Cm < 2 > to 1 * 10 < 14 > / cm < 2 >, and the high concentration means that the impurity is doped at a dose amount of about 1 * 10 16 / cm 2 to about 9 * 10 18 / cm 2.

우선, 도 2a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리재질 또는 유연한 특성을 갖는 플라스틱 재질의 기판 상의 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성한다.First, as shown in FIG. 2A, an amorphous silicon layer (not shown) is formed by depositing amorphous silicon on the entire surface of a transparent insulating substrate 101, for example, a glass substrate or a plastic substrate having flexible characteristics.

이때, 상기 기판(101) 상에 상기 비정질 실리콘층을 형성하기 이전에 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(미도시)을 우선 형성한다. An inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) is deposited on the entire surface of the substrate 101 before forming the amorphous silicon layer on the substrate 101 to form a buffer layer ).

상기 버퍼층(미도시)은 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 재결정화 할 경우, 가열 또는 레이저 빔 조사 시에 의해 발생하는 열로 인해 상기 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. 이러한 버퍼층(미도시)은 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.When the amorphous silicon layer (not shown) is recrystallized by a polysilicon layer (not shown), the buffer layer (not shown) may exist in the substrate 101 due to heat generated by heating or laser beam irradiation Alkaline ions such as potassium ion (K +), sodium ion (Na +), and the like may be generated. In order to prevent the deterioration of the film characteristics of the semiconductor layer made of polysilicon by such alkali ions. Such a buffer layer (not shown) may be omitted depending on what kind of material the substrate 101 is made of.

도면에 있어서는 상기 버퍼층(미도시)을 생략하고 상기 기판(101)상에 비정질 실리콘층(미도시)을 직접 형성한 것을 일례로 나타내었다. In the drawing, an amorphous silicon layer (not shown) is directly formed on the substrate 101 by omitting the buffer layer (not shown).

다음, 상기 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(104)을 이루도록 한다. Next, a crystallization process is performed to improve the mobility characteristics of the amorphous silicon layer (not shown), so that the pure amorphous silicon layer (not shown) is crystallized to form a pure polysilicon layer 104.

이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다. At this time, it is preferable that the crystallization process is a solid phase crystallization (SPC) or a crystallization process using a laser.

상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정이 될 수 있으며, 상기 레이저를 이용하는 결정화 공정은 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)를 통한 결정화 또는 SLS(Sequential lateral Solidification)을 통한 결정화 공정이 될 수 있다. The solid phase crystallization (SPC) process may be performed by, for example, thermal crystallization through heat treatment in an atmosphere at 600 ° C. to 800 ° C., alternating magnetic (Magnetic) crystallization in a temperature atmosphere of 600 ° C. to 700 ° C. using an alternating- Field crystallization process. The crystallization process using the laser may be crystallization through excimer laser annealing (ELA) using an excimer laser or crystallization process through sequential lateral solidification (SLS).

다음, 도 2b에 도시한 바와같이, 상기 폴리실리콘층(도 2a의 104)에 대해 포토레지스트의 도포를 통한 포토레지스트층(미도시) 형성, 노광 마스크(미도시)를 이용한 노광, 노광된 포토레지스트층(미도시)의 현상을 통한 포토레지스트 패턴(미도시) 형성, 상기 포토레지스트 패턴(미도시)을 이용한 상기 폴리실리콘층(도 2a의 104)의 식각, 및 상기 포토레지스트 패턴(미도시)의 스트립(strip) 등의 다수의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P) 내의 소자영역(TrA)에 아일랜드 형태의 폴리실리콘의 반도체층(115)을 형성한다. Next, as shown in FIG. 2B, a photoresist layer (not shown) is formed through the application of photoresist to the polysilicon layer 104 (FIG. 2A), exposure is performed using an exposure mask (not shown) Forming a photoresist pattern (not shown) through development of a resist layer (not shown), etching the polysilicon layer 104 (FIG. 2A) using the photoresist pattern (not shown) And then a mask process including a plurality of unit processes such as a strip of polysilicon is performed and patterned to form an island-shaped polysilicon semiconductor layer 115 in the device region TrA in each pixel region P. [

다음, 도 2c에 도시한 바와 같이, 상기 폴리실리콘의 반도체층(115) 위로 상기 기판(101)의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(118)을 형성한다.Next, the gate by depositing, over the inorganic insulating material, for example silicon oxide (SiO 2) or silicon nitride (SiNx) on the substrate 101 over the semiconductor layer 115 of the polysilicon as shown in Figure 2c An insulating film 118 is formed.

다음, 도 2d에 도시한 바와같이, 상기 게이트 절연막 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중 하나를 증착하거나, 또는 둘 이상을 연속하여 증착함으로서 단일층 또는 다중층 구조의 제 1 금속층(119)을 형성한다. Next, as shown in FIG. 2D, a metal material having low resistance characteristics such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), molybdenum alloy (MoTi), copper (Cu) , A copper alloy, or two or more layers are successively deposited to form a first metal layer 119 of a single-layer or multi-layer structure.

도면에 있어서는 상기 제 1 금속층(119)이 단일층 구조를 갖도록 형성한 것을 일례로 나타내었다. In the drawing, the first metal layer 119 is formed to have a single-layer structure.

그리고 상기 제 1 금속층 위로 포토레지스트를 도포하여 상기 기판(101) 전면에 제 1 포토레지스트층(미도시)을 형성하고, 이에 대해 노광 마스크(미도시)를 이용한 노광 및 현상 공정을 진행함으로서 상기 각 소자영역(TrA)에 있어 상기 각 폴리실리콘의 반도체층(115)의 중앙부에 대응하여 제 1 폭을 갖는 제 1 포토레지스트 패턴(181)을 형성한다. 동시에 게이트 배선이 형성될 부분에 대해서도 상기 제 1 금속층 위로 제 2 포토레지스트 패턴(미도시)을 형성한다. Then, a photoresist is coated on the first metal layer to form a first photoresist layer (not shown) on the entire surface of the substrate 101, and an exposure and development process using an exposure mask (not shown) is performed on the first photoresist layer A first photoresist pattern 181 having a first width corresponding to the central portion of the semiconductor layer 115 of each polysilicon is formed in the element region TrA. At the same time, a second photoresist pattern (not shown) is formed on the first metal layer for the portion where the gate wiring is to be formed.

이때, 상기 포토레지스트는 소정 온도(120 내지 170℃)로 가열 시 기판(101)에 수직한 방향으로 부피 팽창이 진행됨으로서 기판(101)과 수평한 방향으로는 수축이 발생되는 특성을 갖는 것이 특징이다. At this time, the photoresist expands in a direction perpendicular to the substrate 101 when heated to a predetermined temperature (120 to 170 ° C), and thus shrinks in a direction parallel to the substrate 101 to be.

따라서 이러한 특성을 갖는 포토레지스트로 상기 제 1 포토레지스트 패턴(181)이 형성됨에 의해 상기 제 1 포토레지스트 패턴(181)은 소정 온도(120 내지 170℃)로 가열될 경우 기판(101)에 수직한 방향으로 팽창함으로서 기판(101)과 수평한 즉, 상기 제 1 포토레지스트 패턴(181)의 폭 방향으로는 수축이 발생되는 특성을 갖는다.Accordingly, when the first photoresist pattern 181 is formed of a photoresist having such characteristics, the first photoresist pattern 181 is perpendicular to the substrate 101 when heated to a predetermined temperature (120 to 170 ° C) The first photoresist pattern 181 is shrunk in the width direction of the substrate 101, that is, in the width direction of the first photoresist pattern 181.

다음, 도 2e에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181) 및 제 2 포토레지스트 패턴(미도시) 외측으로 노출된 상기 제 1 금속층(도 2d의 119)에 대해 식각액을 이용한 식각, 더욱 정확히는 과 식각(over etch)을 진행함으로서 각 소자영역(TrA)에는 상기 제 1 포토레지스트 패턴(181) 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극(120)을 형성하고, 동시에 상기 게이트 절연막(118) 위로 상기 제 2 포토레지스트 패턴(미도시) 하부로는 일 방향으로 연장하는 게이트 배선(미도시)을 형성한다.Next, as shown in FIG. 2E, the first metal layer (119 in FIG. 2D) exposed outside the first photoresist pattern 181 and the second photoresist pattern (not shown) is etched using an etching solution, More precisely, the gate electrode 120 having a second width smaller than the first width is formed in each device region TrA under the first photoresist pattern 181 by performing over etch, Gate wiring (not shown) extending in one direction below the second photoresist pattern (not shown) is formed on the gate insulating layer 118.

상기 제 1 금속층(도 2d의 119)의 과식각 진행에 의해 상기 게이트 전극(120)은 상기 제 1 포토레지스트 패턴(181) 하부로 언더컷(under cut) 형태를 이루는 것이 특징이다.The gate electrode 120 is undercut to the lower portion of the first photoresist pattern 181 by the overheating of the first metal layer 119 (FIG. 2D).

다음, 도 2f에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181)을 도핑 블록킹 마스크로 하여 불순물의 고농도 도핑을 실시함으로서 상기 폴리실리콘의 반도체층(115) 중 상기 제 1 포토레지스트 패턴(191) 외측으로 노출된 부분에 대해 고농도의 불순물이 주입되도록 한다.Next, as shown in FIG. 2F, impurity is doped at a high concentration using the first photoresist pattern 181 as a doping blocking mask so that the first photoresist pattern 191 So that a high concentration impurity is implanted into the exposed portion.

이렇게 고 농도의 불순물이 주입된 폴리실리콘의 반도체층(115) 부분은 각각 오믹영역(115b)을 이룬다. 이때, 상기 오믹영역(115b) 사이로 상기 제 1 포토레지스트 패턴(181)에 대응된 부분은 블록킹되어 불순물의 도핑이 이루어지지 않음으로서 순수한 폴리실리콘 상태를 유지함으로서 액티브 영역(115a)을 이루게 된다. The portion of the semiconductor layer 115 of polysilicon doped with the impurity at a high concentration forms the ohmic region 115b. At this time, a portion corresponding to the first photoresist pattern 181 is blocked between the ohmic regions 115b so that the impurity is not doped, thereby maintaining the pure polysilicon state, thereby forming the active region 115a.

한편, 상기 불순물은 n타입의 경우 5족 원소인 안티몬(Sb), 비소(As), 인(P) 중 어느 하나가 될 수 있으며, p타입의 경우 3족 원소인 붕소(B), 갈륨(Ga), 인듐(In) 중 어느 하나가 될 수 있다. On the other hand, the impurity may be any one of antimony (Sb), arsenic (As) and phosphorus (P) which is a Group 5 element in the case of the n type and boron (B), gallium Ga, and indium (In).

다음, 도 2g에 도시한 바와같이, 상기 오믹영역(115b)이 형성된 상태의 기판(101)을 열처리 장치(미도시) 예를들면 오븐(oven) 또는 퍼나스(furnace) 내부에 위치시키거나 또는 핫 플레이트(hot plate) 상에 위치시킨 후 소정온도 즉, 120 내지 170℃로 가열하는 열처리 공정을 진행함으로서 상기 제 1 포토레지스트 패턴(181)의 제 1 폭을 상기 제 1 폭보다 작은 제 3 폭이 되도록 한다.Next, as shown in FIG. 2G, the substrate 101 in a state where the ohmic region 115b is formed is placed in a heat treatment apparatus (not shown) such as an oven or a furnace, The first photoresist pattern 181 may be heated to a predetermined temperature, for example, 120 to 170 ° C, so that the first width of the first photoresist pattern 181 may be reduced to a third width .

이러한 제 1 포토레지스트 패턴(181)을 열처리하여 그 형태를 변형하는 것을 리플로우(reflow) 공정이라 칭한다.The heat treatment of the first photoresist pattern 181 to change its shape is called a reflow process.

이러한 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 상기 기판(101) 면에 수직한 방향으로 부피 팽창이 발생되며 이에 의해 기판(101)면에 수평한 상기 제 1 포토레지스트 패턴(181)의 제 1 폭 방향으로는 수축이 발생됨으로서 상기 제 1 포토레지스트 패턴(181)은 상기 제 1 폭 대비 작은 제 3 폭을 갖는 상태가 된다.The first photoresist pattern 181 is expanded in a direction perpendicular to the surface of the substrate 101 by the progress of the heat treatment process so that the first photoresist pattern 181 The first photoresist pattern 181 is in a state of having a third width smaller than the first width.

이때, 상기 제 1 폭 대비 제 3 폭으로 줄어들게 되는 폭 크기는 상기 게이트 전극(120)에 의해 결정되는 것이 또 다른 특징이다. At this time, the width of the width that is reduced to the third width with respect to the first width is determined by the gate electrode 120.

상기 열처리의 의해 상기 제 1 포토레지스트 패턴(181)은 기판(101)면에 수직한 방향으로는 부피 팽창이 발생함으로서 폭이 줄어들게 되는데, 이러한 폭의 줄어듦을 게이트 전극(120)과 접촉하는 부분에 대해서는 상기 게이트 전극(120)의 표면 장력에 영향으로 발생되지 않는다.The first photoresist pattern 181 is subjected to thermal expansion to cause a volume expansion in a direction perpendicular to the surface of the substrate 101. The width of the first photoresist pattern 181 is reduced in a portion contacting the gate electrode 120 Is not generated due to the surface tension of the gate electrode 120.

따라서 상기 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 폭의 수축이 발생되지만, 게이트 전극(120)과 접촉하는 부분에서는 폭의 수축이 제한됨으로서 최종적으로 상기 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 상기 게이트 전극(120)의 제 2 폭과 동일한 제 3 폭을 갖는 상태를 이루게 되는 것이 특징이다.Therefore, the width of the first photoresist pattern 181 is shrunk due to the progress of the heat treatment process, but the shrinkage of the width of the first photoresist pattern 181 is limited at the portion contacting the gate electrode 120, 1, the photoresist pattern 181 has a third width equal to the second width of the gate electrode 120.

상기 제 1 포토레지스트 패턴(81)의 이러한 특징에 의해 상기 제 1 포토레지스트 패턴(181)은 그 폭이 줄어듦이 자동적으로 제어됨으로 종래의 애싱(ashing)에 의해 포토레지스트 패턴(도 1의 81)의 두께와 폭을 줄이는 방법대비 오차 범위가 작으며 안정적인 것이 특징이다.The first photoresist pattern 181 is automatically controlled to have a reduced width by this feature of the first photoresist pattern 81, so that the photoresist pattern 81 of FIG. 1 is formed by conventional ashing, Is less stable than the method of decreasing the thickness and width of the substrate.

나아가 애싱(ashing) 진행이 생략됨으로서 게이트 절연막(118)의 표면 거칠기 증가와 게이트 전극(120)의 모서리 부분에서의 게이트 절연막(118)의 손상에 의한 보이드(void) 등이 전혀 형성되지 않는다.Further, since the ashing process is omitted, the surface roughness of the gate insulating film 118 is not increased and voids due to the damage of the gate insulating film 118 at the corner portion of the gate electrode 120 are not formed at all.

따라서 상기 게이트 절연막(118)이 애싱(ashing) 진행에 의한 영향을 전혀 받지 않으므로 이후 진행되는 공정에 의해 형성되는 층은 게이트 절연막(118)의 손상에 기인되는 단선, 접합력 저감 등에 의해 발생될 수 있는 불량이 원천적으로 억제될 수 있다. Therefore, since the gate insulating layer 118 is not affected by the ashing process, the layer formed by the subsequent process can be generated by disconnection caused by the damage of the gate insulating layer 118, Defects can be originally suppressed.

나아가 상기 열처리 공정은 애싱(ashing) 공정과는 달리 상기 제 1 포토레지스트 패턴(181)의 폭 수축량에 거의 관계없이 진행될 수 있으므로 LDD영역(도 2n의 115c)의 길이가 1 내지 3㎛ 더 길어진다 하더라도 그 진행 시간은 동일하게 진행된다. Further, unlike the ashing process, the heat treatment process can proceed substantially irrespective of the width shrinkage of the first photoresist pattern 181, so that the length of the LDD region (115c in FIG. 2n) becomes 1 to 3 μm longer The progress time is the same.

LDD 영역(도 2n의 115c)의 길이 변화에 관계없이 단위 시간당 생산성은 동일하게 유지됨으로서 애싱(ashing) 공정 진행시 발생되는 LDD영역(도 2n의 115c)의 길이 증가에 의한 단위 시간당 생산성을 저하하는 등의 문제는 원천적으로 방지할 수 있는 장점을 갖는다.The productivity per unit time is kept the same regardless of the length of the LDD region (115c in FIG. 2n), so that the productivity per unit time due to the increase in the length of the LDD region (115c in FIG. 2n) And the like can be prevented at the source.

도 3은 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 의해 그 제 1 폭이 5㎛, 8㎛, 10㎛ 인 제 1 포토레지스트 패턴에 대해 그 처리 시간은 동일한 상태에서 그 온도(130℃, 140℃, 150℃)를 달리하며 열처리 공정을 진행하였을 때의 폭의 줄어듦을 찍은 사진이다. 이때, skip 이라 언급된 것은 열처리 전의 상태를 나타낸 것이다.FIG. 3 is a graph showing the relationship between the first photoresist pattern having the first widths of 5 μm, 8 μm, and 10 μm by the method of manufacturing the array substrate according to the embodiment of the present invention, , 140 ° C, and 150 ° C), and the width of the heat treatment process was reduced. In this case, what is referred to as skip indicates the state before the heat treatment.

도시한 바와같이, 제 1 포토레지스트 패턴은 열처리 전(skip)에는 게이트 전극의 폭보다 큰 폭을 가졌지만, 각 온도 즉, 130℃, 140℃, 150℃로 가열되어 소정 시간이 흐른 뒤에는 기판 면에 수직한 방향으로 팽창이 발생됨으로서 그 두께는 더 커진 반면 그 폭은 모두 이의 하부에 위치하는 게이트 전극의 폭과 동일한 수준으로 줄어들었음을 알 수 있다.As shown in the figure, the first photoresist pattern has a width larger than the width of the gate electrode before the heat treatment (skip), but after a predetermined time has elapsed after being heated to the respective temperatures (130 ° C., 140 ° C., and 150 ° C.) The width of the gate electrode is reduced to the same level as that of the gate electrode located at the bottom of the gate electrode.

이때, 기판 면에 수직한 방향으로 부피 팽창에 의해 상기 제 1 포토레지스트 패턴의 상면은 평탄한 상태에서 라운딩 상태가 되었음을 알 수 있다.At this time, it can be seen that the top surface of the first photoresist pattern is in a round state in a flat state due to the volume expansion in a direction perpendicular to the substrate surface.

한편, 종래의 어레이 기판(도 1e의 10)의 제조에 있어서 상기 폴리실리콘의 반도체층(도 1e의 15)에 형성되는 LDD영역(도 1e의 15c)의 길이는 게이트 전극(도 1e의 20) 형성을 위한 과 식각 정도와 애싱(ashing)에 의해 포토레지스트 패턴(도 1e의 81)의 측면이 제거되는 량을 콘트롤 해야 하므로 실질적으로 LDD 영역(도 1e의 15c)의 길이는 2가지 팩터(게이트 전극의 과식각 및 애싱(ashing)량)에 의해 조절될 수 있었다.1E) formed in the semiconductor layer (15 in Fig. 1E) of the polysilicon in the fabrication of the conventional array substrate (10 in Fig. 1E), the length of the LDD region (15c in Fig. The length of the LDD region (15c in FIG. 1e) is controlled by two factors, that is, the gate length and the gate length, The overexcitation angle and the ashing amount of the electrode).

하지만, 전술한 바와같이 진행되는 본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법에 의해서는 상기 폴리실리콘의 반도체층(115)에 형성되는 LDD영역(도 2n의 115c)의 길이는 실질적으로 제 1 포토레지스트 패턴(181) 하부에 위치하는 게이트 전극(120) 형성 시의 과식각(over etch) 정도에 의해서만 콘트롤 된다 할 수 있다. 즉, 열처리 공정 진행에 의해 상기 제 1 포토레지스트(181)의 폭은 줄어들지만 이는 게이트 전극(120)의 표면 장력에 의해 자동적으로 게이트 전극(120)의 폭과 같은 수준이 되도록 진행됨으로 상기 제 1 포토레지스트 패턴(181)의 폭 줄임은 실질적인 LDD영역(도 2n의 115c)의 길이를 결정하는 팩터가 되지 않는다.However, according to the manufacturing method of the array substrate 101 according to the embodiment of the present invention proceeding as described above, the length of the LDD region (115c in FIG. 2n) formed in the semiconductor layer 115 of the polysilicon is substantially The degree of overetching at the time of forming the gate electrode 120 located under the first photoresist pattern 181 can be controlled. That is, the width of the first photoresist 181 is reduced by the progress of the heat treatment process, but it progresses automatically to the same level as the width of the gate electrode 120 by the surface tension of the gate electrode 120, The width reduction of the photoresist pattern 181 is not a factor that determines the length of the substantial LDD region (115c in FIG. 2n).

따라서 본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법은 LDD 영역(도 2n의 115c)의 길이 조절 시 한가지의 팩터(게이트 전극의 과식각)만을 고려하게 되면 되므로 공정 안정성이 2가지 팩터(게이트 전극의 과식각 및 애싱(ashing)량)가 고려되어야 하는 애싱(ashing)을 포함하는 종래의 어레이 기판(도 1e의 10)의 제조 방법대비 우수한 장점을 갖는다 할 것이다.Therefore, in the manufacturing method of the array substrate 101 according to the embodiment of the present invention, only one factor (over-gate electrode angle) of the LDD region (115c in FIG. 2n) (10 in FIG. 1E) including ashing in which the gate electrode (overexcitation angle and ashing amount of the gate electrode) must be taken into consideration.

다음, 도 2h에 도시한 바와같이, 그 폭이 상기 게이트 전극(120)과 동일한 폭을 갖도록 줄어든 상태의 제 1 포토레지스트 패턴(181)이 구비된 상태에서 상기 게이트 전극(120)을 식각액에 노출시켜 2차 식각을 진행함으로서 상기 제 2 폭을 상기 제 2 폭보다 작은 제 4 폭을 갖도록 함으로서 상기 제 3 폭을 갖는 제 1 포토레지스트 패턴(181) 하부로 상기 제 4 폭을 갖는 게이트 전극(120)이 언더컷(under cut) 형태를 이루도록 한다. Next, as shown in FIG. 2 (h), the gate electrode 120 is exposed to the etching solution in a state where the first photoresist pattern 181 is reduced in width so as to have the same width as that of the gate electrode 120 The second width is made to have a fourth width smaller than the second width so that the gate electrode 120 having the fourth width is formed below the first photoresist pattern 181 having the third width, ) Are formed in an undercut shape.

이러한 게이트 전극(120)의 2차 식각은 추후 형성될 LDD 영역(도 2n의 115c)의 길이를 증가시키기 위한 것으로, 이러한 게이트 전극(120)의 2차 식각은 반드시 진행할 필요는 없으며 생략될 수 있다.The second etching of the gate electrode 120 is intended to increase the length of the LDD region (115c in FIG. 2n) to be formed later. The second etching of the gate electrode 120 does not necessarily proceed and may be omitted .

상기 게이트 전극(120)의 2차 식각을 생략하는 경우, 추후 형성되는 LDD영역(도 2n의 115c)의 길이는 상기 제 1 폭을 갖는 제 1 포토레지스트 패턴(도 2e의 181)과 제 3 폭을 갖는 제 1 포토레지스트 패턴(도 2g의 181) 간의 폭 차이의 1/2의 크기를 갖게 된다.When the second etching of the gate electrode 120 is omitted, the length of the LDD region (115c in FIG. 2n) to be formed later is longer than the length of the first photoresist pattern (181 in FIG. 2e) Of the first photoresist pattern (181 in Fig. 2G).

그리고 상기 게이트 전극(120)의 2차 식각을 진행하는 경우, 상기 LDD 영역(도 2n의 115c)의 길이는 상기 제 1 폭을 갖는 제 1 포토레지스트 패턴(도 2e의 181)과 제 3 폭을 갖는 제 1 포토레지스트 패턴(도 2g의 181) 간의 폭 차이의 1/2의 크기에 2차 식각 시 제거된 게이트 전극(120)의 일측 폭만큼이 더 증가된 크기를 갖는다.When the second etching of the gate electrode 120 proceeds, the length of the LDD region (115c in FIG. 2n) is set to be longer than the first photoresist pattern (181 in FIG. 2E) and the third width The width of the first photoresist pattern (181 in FIG. 2G) having a width larger by one side than the width of the gate electrode 120 removed in the second etching.

다음, 도 2i에 도시한 바와같이, 스트립(strip)을 진행하여 상기 게이트 전극(120) 상부에 위치하는 상기 제 1 포토레지스트 패턴(181)과 상기 게이트 배선(미도시) 위에 형성된 제 2 포토레지스트 패턴(미도시)을 제거함으로서 상기 게이트 전극(120) 및 게이트 배선(미도시)을 노출시킨다. Next, as shown in FIG. 2I, a strip is advanced to form a first photoresist pattern 181 located above the gate electrode 120 and a second photoresist 183 formed on the gate wiring (not shown) The gate electrode 120 and the gate wiring (not shown) are exposed by removing a pattern (not shown).

다음, 도 2j에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(도 2h의 181)이 제거됨으로소 노출된 상기 게이트 전극(120)을 불순물의 도핑 블록킹 마스크로 하여 저농도의 불순물 도핑을 진행함으로서 상기 게이트 전극(120) 외측으로 노출된 액티브영역(115a)이 LDD영역(115c)을 이루도록 한다. Next, as shown in FIG. 2J, the impurity doping is performed at a low concentration using the gate electrode 120, which is partially exposed by removing the first photoresist pattern 181 in FIG. 2H, as a doping blocking mask for impurities, And the active region 115a exposed to the outside of the gate electrode 120 forms the LDD region 115c.

이때, 상기 오믹영역(115b) 또한 상기 저농도의 도핑이 이루어지지만 상기 오믹영역(115b)은 상기 저농도보다 수 백배 내지 수 만배 더 큰 고농도의 불순물이 도핑된 상태가 되므로 상기 불순물의 저농도 도핑이 이루진다 하더라도 여전히 오믹영역(115b)을 이루게 된다. At this time, although the ohmic region 115b is also doped at a low concentration, the ohmic region 115b is doped with a high concentration impurity several hundreds to several tens of times larger than the low concentration, so that the low concentration doping of the impurity is performed The ohmic region 115b is formed.

따라서 이러한 공정 진행에 의해 상기 폴리실리콘의 반도체층(115)은 게이트 전극(120)에 대응하여 순수 폴리실리콘으로 이루어진 액티브 영역(115a)과 이의 양측으로 소정폭에 대해 저농도의 불순물 도핑이 이루어진 LDD영역(115c) 그리고 이들 각각 LDD 영역(155c) 외측으로 오믹영역(115b)이 형성된 상태를 이루게 된다.Accordingly, the semiconductor layer 115 of the polysilicon layer has an active region 115a made of pure polysilicon corresponding to the gate electrode 120 and an LDD region 115b doped with impurities at a low concentration on both sides of the active region 115a, And the ohmic region 115b is formed outside the LDD region 155c.

다음, 도 2k에 도시한 바와 같이, 상기 게이트 배선(미도시) 및 게이트 전극(120) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 상기 기판(101) 전면에 층간절연막(123)을 형성한다. Then, too, the substrate 101 by depositing on the gate wiring (not shown) and a gate electrode 120 over the inorganic insulating material, for example silicon oxide (SiO 2) or silicon nitride (SiNx) as it is shown in 2k An interlayer insulating film 123 is formed on the entire surface.

이후, 상기 층간절연막(123)을 마스크 공정을 진행하여 패터닝함으로서 상기 폴리실리콘의 반도체층 중 상기 각 오믹영역(115b)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다. Then, the interlayer insulating layer 123 is patterned by a mask process to form a semiconductor layer contact hole 125 exposing the respective ohmic regions 115b of the polysilicon semiconductor layer.

다음, 도 2l에 도시한 바와 같이, 상기 반도체층 콘택홀(125)을 구비한 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중에서 선택되는 하나 또는 둘 이상을 증착하여 단일층 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.Next, as shown in FIG. 21, a low resistance metal material such as aluminum (Al), an aluminum alloy (AlNd), molybdenum (Mo), or the like is deposited on the entire surface of the interlayer insulating film 123 having the semiconductor layer contact hole 125, ), Molybdenum alloy (MoTi), copper (Cu), and copper alloy to form a second metal layer (not shown) having a single layer or a multilayer structure.

이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(123) 위로 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 있어서는 상기 층간절연막(123) 위로 상기 일 반도체층 콘택홀(125a)을 통해 상기 소스 영역(115b)과 접촉하는 소스 전극(133)과, 상기 소스 전극(133)과 이격하며, 상기 또 다른 일 반도체층 콘택홀(125)을 통해 상기 드레인 영역(115b)과 접촉하는 드레인 전극(136)을 형성한다.Thereafter, a data line (not shown) is formed on the interlayer insulating film 123 to cross the gate line (not shown) to define the pixel region P by patterning the second metal layer (not shown) A source electrode 133 which is in contact with the source region 115b through the one semiconductor layer contact hole 125a on the interlayer insulating film 123 in the device region TrA and a source electrode 133, and a drain electrode 136 is formed in contact with the drain region 115b through another semiconductor layer contact hole 125.

이때, 전술한 부분까지 진행함으로써 각 소자영역(TrA)에는 LDD 영역(115c)을 포함하는 폴리실리콘의 반도체층(115)을 구비한 박막트랜지스터(Tr)를 완성하게 된다.At this time, the thin film transistor Tr having the semiconductor layer 115 of polysilicon including the LDD region 115c is completed in each device region TrA by proceeding to the above-described portion.

이러한 박막트랜지스터(Tr)는 상기 기판(101)상의 소자영역(TrA)에 폴리실리콘의 반도체층(115)과, 게이트 절연막(118)과, 게이트 전극(120)과, 반도체층 콘택홀(125)이 구비된 층간절연막(123)과, 상기 반도체층 콘택홀(125)을 통해 각각 오믹영역(115b)과 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)의 적층 구성을 이루게 된다. The thin film transistor Tr includes a polysilicon semiconductor layer 115, a gate insulating film 118, a gate electrode 120, and a semiconductor layer contact hole 125 in the element region TrA on the substrate 101, And the source and drain electrodes 133 and 136 which are in contact with the ohmic region 115b through the semiconductor layer contact hole 125 and are spaced apart from each other.

다음, 도 2m에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴(photo acryl)을 도포함으로써 보호층(150)을 형성한다.Then, too, the source and drain electrodes (133, 136) over the insulation to the front arms, for materials for example of silicon oxide (SiO 2) or depositing a silicon nitride (SiNx), or an organic insulating material, for example, as shown in 2m The protective layer 150 is formed by applying photo acryl.

이후, 상기 보호층(150)을 패터닝함으로써 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.Then, the drain contact hole 153 exposing the drain electrode 136 is formed by patterning the passivation layer 150.

다음, 도 2n에 도시한 바와 같이, 상기 드레인 콘택홀(153)을 구비한 보호층(150) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 패터닝함으로써 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 각 화소영역(P)별로 형성함으로서 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다. Next, as shown in FIG. 2N, a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is deposited on the passivation layer 150 having the drain contact hole 153 A pixel electrode 160 which is in contact with the drain electrode 136 through the drain contact hole 153 is formed on the entire surface of each pixel region P by patterning the transparent conductive material layer (not shown) Thereby completing the array substrate 101 according to the embodiment of the present invention.

이러게 화소전극(160)까지 형성된 어레이 기판(101)은 추가적인 공정 진행에 의해 절연층(미도시)을 더 형성하고, 상기 절연층 위로 각 화소전극(160)에 대해 바(bar) 개구를 갖는 공통전극(미도시)을 더 형성할 수도 있으며, 나아가 상기 화소전극(160)이 형성된 동일한 층에 상기 화소전극(160)과 교대하는 형태로 공통전극(미도시)을 형성할 수도 있으며, 또는 상기 화소전극(160)을 제 1 전극으로 하여 이의 상부에 유기 발광층(미도시)과 제 2 전극(미도시)을 더 형성할 수도 있다. The array substrate 101 formed up to the pixel electrode 160 is further formed with an insulating layer (not shown) by further process steps and has a bar opening with respect to each pixel electrode 160 on the insulating layer. A common electrode (not shown) may be formed on the same layer where the pixel electrode 160 is formed, or alternatively, a common electrode (not shown) may be formed alternately with the pixel electrode 160, An organic light emitting layer (not shown) and a second electrode (not shown) may be further formed on the pixel electrode 160 as a first electrode.

본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above-described embodiments and modifications, and various changes and modifications can be made without departing from the spirit of the present invention.

101 : 어레이 기판
115 : 반도체층
115a : 액티브 영역
115b : 오믹영역
118 : 게이트 절연막
120 : 게이트 전극
181 : 제 1 포토레지스트 패턴
P : 화소영역
TrA : 소자영역 101: array substrate
115: semiconductor layer
115a: active area
115b:
118: Gate insulating film
120: gate electrode
181: First photoresist pattern
P: pixel area
TrA: device region

Claims (6)

다수의 화소영역이 정의된 기판 상의 각 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와;
상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 1차 식각하여 제거함으로서 상기 제 1 포토레지스트 패턴 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극을 형성하는 단계와;
상기 제 1 폭을 갖는 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 폴리실리콘의 반도체층에 오믹영역을 형성하고 동시에 상기 제 1 폭을 갖는 포토레지스트 패턴에 대응하는 부분은 액티브영역을 이루도록 하는 단계와;
열처리를 진행하여 상기 제 1 포토레지스트 패턴의 제 1 폭을 수축시킴으로서 상기 게이트 전극과 동일한 제 2 폭을 이루도록 하는 단계와;
상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계와;
상기 게이트 전극을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 게이트 전극 외측으로 노출된 액티브영역의 소정층이 LDD 영역을 이루도록 하는 단계와;
상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
Forming a polysilicon semiconductor layer in each pixel region on a substrate on which a plurality of pixel regions are defined;
Forming a gate insulating film over the semiconductor layer of the polysilicon;
Forming a first metal layer on the entire surface of the substrate over the gate insulating film;
Forming a first photoresist pattern having a first width over a central portion of the semiconductor layer of polysilicon over the first metal layer;
Forming a gate electrode having a second width smaller than the first width below the first photoresist pattern by first etching and removing the first metal layer exposed outside the first photoresist pattern;
An ohmic region is formed in the semiconductor layer of the polysilicon by doping a first concentration of impurity using the photoresist pattern having the first width as a doping blocking mask, and a portion corresponding to the photoresist pattern having the first width Forming an active region;
Forming a first photoresist pattern having a second width equal to that of the gate electrode by shrinking a first width of the first photoresist pattern by performing a heat treatment;
Exposing the gate electrode by removing the first photoresist pattern having the second width;
Forming a predetermined layer of an active region exposed to the outside of the gate electrode as an LDD region by doping a first concentration of impurities using the gate electrode as a doping blocking mask;
Forming an interlayer insulating film having a semiconductor layer contact hole exposing the source and drain regions, respectively, over the gate electrode;
Forming source and drain electrodes spaced apart from each other in contact with the source region and the drain region through the semiconductor layer contact holes over the interlayer insulating film;
Wherein the substrate is a substrate.
제 1 항에 있어서,
상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계를 진행하긴 전에 상기 제 2 폭을 갖는 게이트 전극을 식각하여 상기 게이트 전극의 양측단의 소정폭을 제거함으로서 상기 제 2 폭을 갖는 포토레지스트 패턴 하부로 상기 게이트 전극이 제 2 폭보다 작은 제 3 폭을 이루도록 하는 단계를 더 진행하는 것이 특징인 어레이 기판의 제조 방법.
The method according to claim 1,
The step of exposing the gate electrode by removing the first photoresist pattern having the second width may etch the gate electrode having the second width to remove a predetermined width of both sides of the gate electrode, And forming the gate electrode to have a third width smaller than the second width to the bottom of the photoresist pattern having the second width.
제 1 항에 있어서,
상기 열처리 진행 시 상기 제 1 포토레지스트 패턴은 상기 제 1 폭은 수축하는 반면 그 두께는 팽창하여 더 증가하는 것이 특징인 어레이 기판의 제조 방법.
The method according to claim 1,
Wherein the first width of the first photoresist pattern is reduced while the thickness of the first photoresist pattern is expanded during the heat treatment.
제 1 항에 있어서,
상기 열처리는 120 내지 170℃로 진행하는 것이 특징인 어레이 기판의 제조 방법.
The method according to claim 1,
Wherein the heat treatment is performed at 120 to 170 占 폚.
제 1 항에 있어서,
상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
The method according to claim 1,
Forming a protective layer having drain contact holes exposing the drain electrodes over the source and drain electrodes;
Forming a pixel electrode in contact with the drain electrode through the drain contact hole for each pixel region on the protection layer;
Wherein the substrate is a substrate.
제 5 항에 있어서,
상기 제 2 폭을 갖는 게이트 전극을 형성하는 단계는 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.6. The method of claim 5,
Wherein forming the gate electrode having the second width includes forming a gate wiring extending in one direction,
Wherein forming the source and drain electrodes comprises forming a data line crossing the gate line and defining the pixel region.
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