KR20150064206A - 발광 다이오드, 발광 다이오드 램프 및 조명 장치 - Google Patents
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Abstract
본 발명은, 금속 반사막과 화합물 반도체층 사이에는 복수의 도트 형상의 오믹 콘택트 전극이 형성되고, 화합물 반도체층의 반도체 기판의 반대측에는 순서대로 오믹 전극과, 패드부 및 상기 패드부에 연결되는 복수의 선 형상부를 포함하는 표면 전극이 형성되어 있고, 오믹 전극의 표면은 선 형상부에 의해 덮여 있고, 오믹 콘택트 전극 및 상기 오믹 전극은 평면에서 보아 패드부에 중첩되지 않는 위치에 형성되며, 복수의 오믹 콘택트 전극 중, 평면에서 보아 5％ 이상 40％ 이하의 오믹 콘택트 전극이 선 형상부에 겹치는 위치에 배치된다. 본 발명은 발광 출력을 유지한 채, 낮은 순방향 전압을 달성한 발광 다이오드를 제공할 수 있다.
Description
본 발명은 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 관한 것으로, 특히 고휘도 발광에 적합한 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 관한 것이다.
본원은 2012년 10월 16일 일본에서 출원된 일본 특허 출원 제2012-229183호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
종래, 적색, 적외의 광을 발하는 고휘도의 발광 다이오드(영문 약칭: LED)로서는, 예를 들어 비화 알루미늄·갈륨(조성식 AlXGa1 - XAs; 0≤X≤1)을 포함하는 발광층이나 비화 인듐·갈륨(조성식 InXGa1 - XAs; 0≤X≤1)을 포함하는 발광층을 구비한 화합물 반도체 발광 다이오드가 알려져 있다. 한편, 적색, 주황색, 황색 또는 황녹색의 가시광을 발하는 고휘도의 발광 다이오드로서는, 예를 들어 인화 알루미늄·갈륨·인듐(조성식(AlXGa1-X)YIn1-YP; 0≤X≤1, 0<Y≤1)을 포함하는 발광층을 구비한 화합물 반도체 발광 다이오드가 알려져 있다. 이들 화합물 반도체 발광 다이오드의 기판으로서, 일반적으로 발광층으로부터 출사되는 발광에 대하여 광학적으로 불투명하고, 또한 기계적으로도 그다지 강도가 없는 비화 갈륨(GaAs) 등의 기판 재료가 사용되어 왔다.
이로 인해, 최근에는 보다 고휘도의 LED를 얻기 위해서, 또한 소자의 기계적 강도, 방열성의 추가적인 향상을 목적으로 하여 접합형 LED를 구성하는 기술이 개시되어 있다. 이 기술은, 발광 광에 대하여 불투명한 기판 재료를 제거한 후, 발광 광을 투과 또는 반사하고, 또한 기계 강도, 방열성이 우수한 재료를 포함하는 지지 기판을 새로이 접합시켜서, 접합형 LED를 구성한다는 것이다(예를 들어, 특허문헌 1 내지 7 참조).
고휘도 발광 다이오드에 있어서, 표면 전극에 대전류를 공급 가능하게 하기 위해서는, 표면 전극은 충분한 크기의 본딩 패드를 갖는 것이 바람직하다. 그러나, 이러한 본딩 패드는 발광부에서 발광한 광을 흡수하여, 광 취출 효율을 저하시켜버린다는 문제가 있다. 표면 전극의 패드부에서의 광 흡수의 문제는 고휘도 발광 다이오드에 있어서는 특히 현저해진다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 표면 전극에 있어서의 광흡수가 저감됨과 함께, 화합물 반도체층을 사이에 두는 오믹 전극의 배치 관계를 개량함으로써 높은 발광 출력을 유지한 채, 낮은 순방향 전압을 달성한 발광 다이오드, 발광 다이오드 램프 및 조명 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 발광한 광의 흡수 요인을 배제하는 관점에서, 성장용 기판을 제거하여 광흡수가 보다 적은 지지 기판에 부착하는 구성을 채용하였다. 또한, 그 관점에서, 표면 전극의 패드(본딩 패드)부에서의 광의 흡수를 저감하기 위하여 표면 전극의 패드부의 바로 아래에서는 발광이 발생하지 않는 구성을 채용하였다. 또한, 발광층을 포함하는 화합물 반도체층의 반도체 기판측에 이산하여 배치하는 복수의 오믹 콘택트 전극 중, 소정 비율의 오믹 콘택트 전극이 평면에서 보아 표면 전극의 패드부에 연결되는 선 형상부에 겹치는 위치에 배치하는 구성이, 높은 발광 출력을 유지한 채, 낮은 순방향 전압을 달성하는 것을 알아내어 본 발명을 완성하였다. 종래, 발광층을 포함하는 화합물 반도체층의 반도체 기판측에 이산하여 배치하는 복수의 오믹 콘택트 전극을, 평면에서 보아 표면 전극의 패드부에 연결하는 선 형상부에 겹치지 않는 위치에 배치하는 구성으로 하는 편이, 소자 전체에 전류가 확산되어 바람직하다고 생각되고 있었다.
즉, 상기 목적을 달성하기 위해서, 본 발명은 이하의 구성을 채용하였다.
(1) 본 발명의 일 형태에 관한 발광 다이오드는, 반도체 기판 위에, 접합층과, 금속 반사막을 포함하는 반사 구조부와, 발광층과 상기 발광층을 사이에 두는 제1 클래드층 및 제2 클래드층을 포함하는 화합물 반도체층을 순서대로 구비하고, 상기 금속 반사막과 상기 화합물 반도체층 사이에는, 복수의 도트 형상의 오믹 콘택트 전극이 형성되고, 상기 화합물 반도체층의 상기 반도체 기판의 반대측에는, 순서대로, 오믹 전극과, 패드부 및 상기 패드부에 연결되는 복수의 선 형상부를 포함하는 표면 전극이 형성되어 있고, 상기 오믹 전극의 표면은 상기 선 형상부에 의해 덮여 있고, 상기 오믹 콘택트 전극 및 상기 오믹 전극은 평면에서 보아 상기 패드부에 중첩되지 않는 위치에 형성되며, 상기 복수의 오믹 콘택트 전극 중, 평면에서 보아 5％ 이상 40％ 이하의 오믹 콘택트 전극이 상기 선 형상부에 겹치는 위치에 배치된다.
(2) 상기 (1)에 기재된 발광 다이오드에서는, 상기 패드부는 평면에서 보아 원 형상이어도 된다.
(3) 상기 (1) 또는 (2) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 선 형상부는, 상기 패드부의 중심을 통과하는 직선 위에 직경을 사이에 두고 둘레 단부로부터 그 직선 방향으로 연장되는 2개의 제1 직선부와, 상기 제1 직선부에 대하여 직교하는 방향으로 연장되는 복수의 제2 직선부를 포함해도 된다.
(4) 상기 (1) 또는 (2) 중 어느 한 항에 기재된 발광 다이오드에서는, 상기 선 형상부는, 원 형상의 상기 패드부의 둘레 단부에 접하여 연장되는 2개의 제2 직선부를 포함해도 된다.
(5) 상기 (1) 내지 (4) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 반사 구조부가 투명 유전체막과 금속막을 포함해도 된다.
(6) 상기 (5)에 기재된 발광 다이오드에서는, 상기 투명 유전체막의 두께가, 발광 다이오드가 발광하는 파장의 투명 유전체막 중에서의 파장의 3/4배 또는 5/4배여도 된다.
(7) 상기 (5) 또는 (6) 중 어느 한 항에 기재된 발광 다이오드에서는, 상기 투명 유전체막이 SiO2여도 된다.
(8) 상기 (1) 내지 (7) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 패드부가 복수의 원 형상 패드를 포함해도 된다.
(9) 상기 (1) 내지 (8) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 반도체 기판이 Ge, Si, GaP, GaAs 중 어느 하나를 포함해도 된다.
(10) 상기 (1) 내지 (9) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 접합층이 Au층, AuGe층, AuSn층, AuSi층, AuIn층 중 어느 하나의 조합을 포함해도 된다.
(11) 상기 (1) 내지 (10) 중 어느 하나에 기재된 발광 다이오드에서는, 상기 발광층이 AlGaAs, InGaAs, GaInP, 또는 AlGaInP 중 어느 하나를 포함해도 된다.
(12) 본 발명의 일 형태에 관한 발광 다이오드 램프는, 상기 (1) 내지 (11) 중 어느 하나에 기재된 발광 다이오드를 구비하고 있다.
(13) 본 발명의 일 형태에 관한 조명 장치는, 상기 (1) 내지 (11) 중 어느 하나에 기재된 발광 다이오드를 복수개 탑재하고 있다.
본 발명의 발광 다이오드에 의하면, 표면 전극에 있어서의 광흡수가 저감됨과 함께, 높은 발광 출력을 유지한 채, 낮은 순방향 전압을 달성할 수 있다.
도 1은 본 발명의 제1 실시 형태인 발광 다이오드의 단면 모식도이다.
도 2의 (a)는 본 발명의 제1 실시 형태인 발광 다이오드의 표면 전극의 평면 모식도이고, 도 2의 (b)는 그 오믹 전극의 평면 모식도이고, 도 2의 (c)는 그 오믹 콘택트 전극의 평면 모식도이며, 도 2의 (d)는 그 표면 전극, 오믹 전극, 오믹 콘택트 전극을 겹쳐서 도시한 평면 모식도이다.
도 3은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 4는 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 5는 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 6은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 7은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 8a는 도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)와, 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)의 IF-VF 특성을 나타내는 그래프이다.
도 8b는 도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)와, 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)의 IF-Po 특성을 나타내는 그래프이다.
도 9는 종래의 전극 배치 구조를 도시하는 평면 모식도이다.
도 10은 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드에 대해서, 선 형상부에 겹치는 위치에 배치하는 오믹 콘택트 전극의 비율에 대한 순방향 전압(VF) 및 발광 출력(Po)의 관계를 나타내는 그래프이다.
도 11은 SiO2를 포함하는 투명 유전체막의 두께와, 반사율(종축 우측) 및 조도(종축 좌측)와의 관계를 나타내는 그래프이다.
도 12는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 13은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 14는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 15는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 16은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 17은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 18은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 19는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 2의 (a)는 본 발명의 제1 실시 형태인 발광 다이오드의 표면 전극의 평면 모식도이고, 도 2의 (b)는 그 오믹 전극의 평면 모식도이고, 도 2의 (c)는 그 오믹 콘택트 전극의 평면 모식도이며, 도 2의 (d)는 그 표면 전극, 오믹 전극, 오믹 콘택트 전극을 겹쳐서 도시한 평면 모식도이다.
도 3은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 4는 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 5는 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 6은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 7은 본 발명의 발광 다이오드의 전극 구조의 다른 실시 형태(전극 배치 구조만)를 도시하는 평면 모식도이다.
도 8a는 도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)와, 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)의 IF-VF 특성을 나타내는 그래프이다.
도 8b는 도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)와, 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)의 IF-Po 특성을 나타내는 그래프이다.
도 9는 종래의 전극 배치 구조를 도시하는 평면 모식도이다.
도 10은 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드에 대해서, 선 형상부에 겹치는 위치에 배치하는 오믹 콘택트 전극의 비율에 대한 순방향 전압(VF) 및 발광 출력(Po)의 관계를 나타내는 그래프이다.
도 11은 SiO2를 포함하는 투명 유전체막의 두께와, 반사율(종축 우측) 및 조도(종축 좌측)와의 관계를 나타내는 그래프이다.
도 12는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 13은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 14는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 15는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 16은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 17은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 18은 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
도 19는 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법을 설명하기 위한 단면 모식도이다.
이하, 본 발명을 적용한 실시 형태의 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 대해서, 도면을 사용하여 그 구성을 설명한다. 또한, 이하의 설명에서 사용하는 도면은, 특징을 이해하기 쉽게 하기 위하여 편의상 특징이 되는 부분을 확대하여 도시하는 경우가 있고, 각 구성 요소의 치수 비율 등은 실제와 반드시 같다고는 할 수 없다. 또한, 이하의 설명에 있어서 예시되는 재료, 치수 등은 일례이며, 본 발명은 그것들에 한정되는 것이 아니라, 그 요지를 변경하지 않는 범위에서 적절히 변경하여 실시하는 것이 가능하다.
[발광 다이오드(제1 실시 형태)]
도 1은 본 발명을 적용한 일 실시 형태의 발광 다이오드의 일례를 도시하는 단면 모식도이다.
본 실시 형태의 발광 다이오드(100)는 반도체 기판(1) 위에, 접합층(2)과, 금속 반사막(4)을 포함하는 반사 구조부(9)와, 발광층과 상기 발광층을 사이에 두는 제1 클래드층 및 제2 클래드층을 포함하는 화합물 반도체층(20)을 순서대로 구비하고, 상기 금속 반사막(4)과 상기 화합물 반도체층(20) 사이에는, 복수의 도트 형상의 오믹 콘택트 전극(7)이 형성되고, 상기 화합물 반도체층의 상기 반도체 기판의 반대측에는 순서대로 오믹 전극(11)과, 패드부(12a)(도 2 참조) 및 상기 패드부에 연결하는 복수의 선 형상부(12b)(도 2 참조)를 포함하는 표면 전극(12)이 형성되어 있고, 상기 오믹 전극(11)의 표면은 상기 선 형상부(12b)에 의해 덮여 있고, 상기 오믹 콘택트 전극(7) 및 상기 오믹 전극(11)은 평면에서 보아, 상기 패드부(12a)에 겹치지 않는 위치에 형성되고, 상기 복수의 오믹 콘택트 전극(7) 중, 평면에서 보아, 5％ 이상 40％ 이하의 오믹 콘택트 전극이 상기 선 형상부에 겹치는 위치에 배치되는 것을 특징으로 한다.
도 1에 도시하는 예에서는, 오믹 콘택트 전극(7)은 복수의 도트 형상의 도전성 부재를 포함하고, 그 도전성 부재 사이에는 투명 유전체막(8)이 충전되어 있다. 또한, 화합물 반도체층(20)의 투명 유전체막(8)측에는 하부 전류 확산층(5)이 형성되고, 표면 전극측에는 상부 전류 확산층(6)이 형성되어 있다. 또한, 금속 반사막(4)과 접합층(2) 사이에는 확산 방지층(3)이 형성되어 있다.
<화합물 반도체층>
화합물 반도체층(20)은 복수의 에피택셜 성장시킨 층을 적층하여 이루어지는, 발광층(24)을 포함하는 화합물 반도체의 적층 구조체이다.
화합물 반도체층(20)으로서는, 예를 들어 발광 효율이 높고, 기판 접합 기술이 확립되어 있는 AlGaInP층 또는 AlGaInAs층 등을 이용할 수 있다. AlGaInP층은 화학식(AlXGa1-X)YIn1-YP(0≤X≤1, 0<Y≤1)로 표시되는 재료를 포함하는 층이다. 이 조성은, 발광 다이오드의 발광 파장에 따라 결정된다. 적색 및 적외 발광의 발광 다이오드를 제작할 때에 사용되는 AlGaInAs층의 경우도 마찬가지로, 구성 재료의 조성은 발광 다이오드의 발광 파장에 따라서 결정된다.
화합물 반도체층(20)은 n형 또는 p형 중 어느 하나의 전도형의 화합물 반도체이며, 내부에서 pn 접합이 형성된다. AlGaInAs에는 AlGaAs, GaAs 등도 포함된다.
또한, 화합물 반도체층(20)의 표면의 극성은 p형, n형 중 어느 것이어도 된다.
도 1에 도시하는 예에서는, 화합물 반도체층(20)은 예를 들어 콘택트층(22c)과, 상부 전류 확산층(6)과, 클래드층(23a)과, 발광층(24)과, 클래드층(23b)과, 하부 전류 확산층(5)을 포함한다. 상부 전류 확산층(6)은 광 취출을 위하여 표면을 조면화시켜도 된다. 또한 표면 조면화층을 포함하는 2층 이상의 구조로 해도 된다.
콘택트층(22c)은 오믹(Ohmic) 전극의 접촉 저항을 낮추기 위한 층이며, 예를 들어 Si 도핑한 n형의 GaAs를 포함하고, 캐리어 농도를 2×1018㎝-3으로 하고, 층 두께를 0.05㎛로 한다.
상부 전류 확산층(6)은 예를 들어 Si 도핑한 n형의 (Al0 . 5Ga0 . 5)0.5In0 .5P를 포함하고, 캐리어 농도를 3×1018㎝-3으로 하고, 층 두께를 5.0㎛로 한다.
클래드층(23a)은 예를 들어 Si를 도핑한 n형의 Al0 . 45Ga0 . 55As를 포함하고, 캐리어 농도를 2×1018㎝-3으로 하고, 층 두께를 0.5㎛로 한다.
발광층(24)으로서는 예를 들어 AlGaAs, InGaAs, GaInP, 또는 AlGaInP 중 어느 하나를 포함하는 것을 사용할 수 있다.
구체적으로는, 예를 들어 웰층으로서 언도핑된 InGaAs층을 5층, 배리어층으로서 (Al0 . 15Ga0 . 85)As층을 4층의 적층 구조를 포함하고, 각각의 층 두께를 0.007㎛로 한다. 발광층(24)과 클래드층(23a) 사이에 가이드층을 구비해도 된다. 가이드층은 예를 들어 (Al0 . 25Ga0 . 75)As를 포함하고, 층 두께를 0.05㎛로 한다.
발광층(24)은 더블 헤테로 구조(Double Hetero: DH), 단일 양자 웰 구조(Single Quantum Well: SQW) 또는 다중 양자 웰 구조(Multi Quantum Well: MQW) 등의 구조를 갖는 것으로 할 수 있다. 여기서, 더블 헤테로 구조는, 방사 재결합을 담당하는 캐리어를 가두는 구조이다. 또한, 양자 웰 구조는, 웰층과 웰층을 사이에 두는 2개의 장벽층을 갖는 구조이며, SQW는 웰층이 하나인 것이고, MQW는 웰층이 2 이상인 것이다. 화합물 반도체층(20)의 형성 방법으로서는, MOCVD법 등을 사용할 수 있다.
발광층(24)으로부터 단색성이 우수한 발광을 얻기 위해서는, 발광층(24)으로서 MQW 구조를 사용하는 것이 바람직하다.
클래드층(23b)는 예를 들어 Mg를 도핑한 p형의 Al0 . 45Ga0 . 55As를 포함하고, 캐리어 농도를 4×1017㎝-3으로 하고, 층 두께를 0.5㎛로 한다. 발광층(24)과 클래드층(23b) 사이에 가이드층을 구비해도 된다. 가이드층은 예를 들어 (Al0 . 25Ga0 . 75)As를 포함하고, 층 두께를 0.3㎛로 한다.
하부 전류 확산층(5)은, 예를 들어 Mg 도핑한 p형의 GaP를 포함하고, 5×1018㎝-3으로 하고, 층 두께를 2㎛로 할 수 있다.
또한, 하부 전류 확산층(5)으로서 적층 구조로 해도 되고, 예를 들어 Mg 도핑한 (Al0 . 5Ga0 . 5)0.5In0 .5P를 포함하고, 4×1017㎝-3으로 하고, 층 두께 0.05㎛로 하는 층과, Mg 도핑한 Ga0 . 7In0 .3P를 포함하고, 4×1017㎝-3으로 하고, 층 두께를 0.02㎛로 하는 층과, Mg 도핑한 GaP를 포함하고, 5×1018㎝-3으로 하고, 층 두께를 3.5㎛로 하는 층과의 적층 구조인 것을 사용할 수 있다.
화합물 반도체층(20)의 구성은, 상기에 기재한 구조에 한정되는 것이 아니라, 예를 들어 소자 구동 전류가 통류하는 영역을 제한하기 위한 전류 저지층 또는 전류 협착층 등을 갖고 있어도 된다.
(전극 구조)
도 2의 (a)는 본 실시 형태의 표면 전극의 일례를 도시하는 평면 모식도이다. 도 2의 (b)는 본 실시 형태의 오믹 전극의 일례를 도시하는 평면 모식도이다. 도 2의 (c)는 본 실시 형태의 오믹 콘택트 전극의 일례를 도시하는 평면 모식도이다. 도 2의 (d)는 표면 전극, 오믹 전극, 오믹 콘택트 전극을 겹쳐서 도시한 평면 모식도이다.
<표면 전극>
도 2의 (a)에 도시하는 바와 같이, 표면 전극(12)은 패드부(12a)와 패드부(12)에 연결하는 선 형상부(12b)를 포함한다.
본 실시 형태에서는, 패드부(12a)는 평면에서 보아 원 형상이지만, 원 형상이외의 다른 형상이어도 된다.
선 형상부(12b)는 원 형상의 패드부(12a)의 중심을 통과하는 직선 위에 있어서 직경을 사이에 둔 둘레 단부(12aaa, 12aab)로부터 서로 역방향으로 연장되는 2개의 제1 직선부(12baa, 12bab)와, 제1 직선부(12baa, 12bab)에 대하여 직교하는 방향으로 연장되는 4개의 제2 직선부(12bba, 12bbb, 12bca, 12bcb)를 포함한다.
제2 직선부(12bba, 12bbb)는 각각, 제1 직선부(12baa, 12bab)의 둘레 단부(12aaa, 12aab)와는 반대측의 단부에 접속하고, 패드부(12a)로부터 이격하여 배치한다. 한편, 제2 직선부(12bca, 12bcb)는 각각, 2개의 둘레 단부(12aaa, 12aab) 사이의 한쪽 원호측과 다른 쪽 원호측의 각각 2개의 둘레 단부(12aba, 12abb)로부터 연장된다. 둘레 단부(12aba)로부터 연장되는 제2 직선부(12bca)와, 둘레 단부(12abb)로부터 연장되는 제2 직선부(12bcb)는 각각 일직선 위에, 제2 직선부(12bba, 12bbb)의 연장 방향에 평행한 방향으로 연장된다.
본 실시 형태의 선 형상부(12b)는 2개의 제1 직선부와, 4개의 제2 직선부를 포함하는 구성이지만, 이 개수에 한정되지는 않는다.
패드부(12a)의 사이즈는 원 형상인 경우, 직경을 예를 들어 50 내지 150㎛ 정도로 한다.
또한, 선 형상부(12b)의 폭은 오믹 전극(11)의 선 형상 부위를 덮기 위하여 그 폭보다 광폭이 되도록, 예를 들어 2 내지 20㎛ 정도로 한다. 제1 직선부 및 제2 직선부 전부에 대하여 동일한 폭으로 할 필요는 없지만, 균일한 광 취출의 관점에서, 대칭인 위치에 배치하는 직선부의 폭은 동일한 것이 바람직하다.
표면 전극의 재료로서는 Au/Ti/Au, (Au/Pt/Au, Au/Cr/Au, Au/Ta/Au, Au/W/Au, Au/Mo/Au) 등을 사용할 수 있다.
<오믹 전극>
도 2의 (b)에 도시하는 바와 같이, 오믹 전극(11)은 4개의 선 형상 부위(11ba, 11bb, 11ca, 11cb)를 포함한다.
본 실시 형태의 오믹 전극(11)은 4개의 선 형상 부위를 포함하는 구성이지만, 이 개수에는 한정되지 않는다. 오믹 전극(11)은 표면 전극의 선 형상부(12b) 아래에 불연속으로 배열되어 있는 형상, 예를 들어 도트 형상 전극의 배열로 해도 된다.
또한, 오믹 전극(11)의 각각의 선 형상 부위는, 평면에서 보아 표면 전극(12)의 패드부(12a)에 겹치지 않는 위치이며, 표면 전극(12)의 선 형상부(12b)의 4개의 제2 직선부(12bba, 12bbb, 12bca, 12bcb) 각각에 덮이는 위치에 배치한다.
즉, 긴 2개의 선 형상 부위(11ba, 11bb)는 각각 제2 직선부(12bba, 12bbb) 각각의 바로 아래에 배치되어 있고, 짧은 2개의 선 형상 부위(11ca, 11cb)는 각각 제2 직선부(12bca, 12bcb) 각각의 바로 아래에 배치된다.
이와 같이, 오믹 전극(11)이 평면에서 보아, 표면 전극(12)의 패드부(12a)에 겹치지 않는 위치에 배치되는 것은, 오믹 전극(11)이 패드부(12a)에 겹치는 위치에 배치되면 패드부의 바로 아래에서 발광한 광이 패드부에서 흡수되는 비율이 높아져, 광 취출 효율이 저하되어버리기 때문이며, 그것을 피하기 위해서이다. 표면 전극(12)의 재료는 화합물 반도체층과 직접 접촉된 경우에 오믹 접합을 형성하기 어렵고 쇼트키 접합을 형성하기 쉬운 재료이기 때문에, 오믹 전극을 통하지 않고 접촉되어 있는 패드부(12a)의 저항은 오믹 전극(11) 부분의 저항에 비해 크다. 그것에 의해, 전류는 패드부(12a)의 하부에는 실질적으로 흐르지 않고, 오믹 전극(11)에 흐른다.
오믹 전극(11)을 구성하는 선 형상 부위의 폭은, 표면 전극(12)의 선 형상부로 덮이도록 그 폭보다 좁은 폭이 되도록, 예를 들어 1 내지 10㎛ 정도로 한다. 폭은 모든 선 형상 부위에 대하여 동일하게 할 필요는 없지만, 균일한 광 취출의 관점에서, 대칭인 위치에 배치되는 선 형상 부위의 폭은 동일한 것이 바람직하다.
오믹 전극의 재료로서는, 예를 들어 AuGeNi, AuGe, AuNiSi, AuSi 등을 사용할 수 있다.
<오믹 콘택트 전극>
도 2의 (c)에 도시하는 바와 같이, 오믹 콘택트 전극(7)은 평면에서 보아 도트 형상인 복수의 도전성 부재를 포함하고, 후술하는 투명 유전체막 내에 매립되어 있다.
오믹 콘택트 전극(7)을 구성하는 도트 형상의 도전성 부재(즉, 이산하여 배치되는 도전성 부재)는 평면에서 보아, 5％ 이상 40％ 이하의 오믹 콘택트 전극이 표면 전극(12)의 선 형상부(12b)에 겹치는 위치에 배치되고, 나머지는 표면 전극(12)의 선 형상부(12b)에 겹치지 않는 위치에 배치된다.
오믹 콘택트 전극(7)의 형상은 특별히 제한은 없고, 원기둥 형상, 타원기둥 형상, 도너츠 형상, 선 형상 등이어도 된다.
도 2에 도시하는 예에서는, 복수의 오믹 콘택트 전극(7)은 표면 전극(12)의 제1 직선부(12baa, 12bab)에 평행하게 배열되는 오믹 콘택트 전극(7)의 복수의 열이, 제2 직선부(12bba, 12bbb, 12bca, 12bcb)에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극(7)의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극(7)의 개수는 지면의 위에서 아래로 순서대로 7개(제1열), 6개(제2열), 4개(제3열), 2개(제4열), 4개(제5열), 6개(제6열), 7개(제7열)이다. 여기서, 제1열 및 제7열은 각각 평면에서 보아, 교대로 3개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제3열 및 제5열은 각각 평면에서 보아, 2개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편, 제2열, 제6열 및 제4열은 모두 선 형상부와 겹치는 오믹 콘택트 전극이 없다. 평면에서 보아 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극은, 표면 전극(12)의 패드부(12a)를 둘러싸도록 배치되는 구성으로 되어 있다.
도 2에 도시하는 예에서는, 합계 36개의 오믹 콘택트 전극(7) 중, 10개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 28％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
오믹 콘택트 전극(7)을 구성하는 도트 형상의 도전성 부재는, 예를 들어 직경을 5 내지 20㎛ 정도로 하는 원기둥 형상 부재로 한다.
또한, 직선 형상으로 배열되는 도트 형상의 도전성 부재의 군에 있어서, 인접하는 도전성 부재 사이의 거리는, 예를 들어 5 내지 40㎛ 정도로 한다.
오믹 콘택트 전극(7)이 평면에서 보아, 표면 전극(12)의 패드부(12a)에 겹치지 않는 위치에 배치되는 것은, 오믹 콘택트 전극(7)이 패드부(12a)에 겹치는 위치에 배치되면 패드부의 바로 아래에서 발광한 광이 패드부에서 흡수되는 비율이 높아져버려, 광 취출 효율이 저하되어버리기 때문이며, 그것을 피하기 위해서이다.
오믹 콘택트 전극의 재료로서는, 예를 들어 AuBe, AuZn 등을 사용할 수 있다.
[발광 다이오드(다른 실시 형태)]
도 3 내지 도 7은 본 발명의 다른 실시 형태의 전극 배치 구조를 도시하는 것이며, 제1 실시 형태의 도 2의 (d)에 상당하는 도면이다.
도 3에 도시하는 실시 형태에서는, 제1 실시 형태의 표면 전극의 제2 직선부에 상당하는 선 형상부를 8개 구비하고 있다. 즉, 긴 제2 직선부를 2개, 짧은 제2 직선부를 6개 구비하고 있다.
도 3에 도시하는 실시 형태에서도 제1 실시 형태와 마찬가지로, 복수의 오믹 콘택트 전극은, 제1 실시 형태의 표면 전극의 제1 직선부에 상당하는 선 형상부에 평행하게 배열되는 오믹 콘택트 전극의 복수의 열이, 제2 직선부에 상당하는 선 형상부에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극의 개수는 지면의 위에서 아래로 순서대로 11개(제1열), 10개(제2열), 8개(제3열), 4개(제4열), 8개(제5열), 10개(제6열), 11개(제7열)이다. 여기서, 제1열 및 제7열은 각각 평면에서 보아, 교대로 5개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제3열 및 제5열은 각각 평면에서 보아, 4개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제5열은 1개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편, 제2열 및 제6열은 모두 선 형상부와 겹치는 오믹 콘택트 전극이 없다.
도 3에 도시하는 예에서는, 합계 62개의 오믹 콘택트 전극 중, 18개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 31％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
도 4에 도시하는 실시 형태에서는, 제1 실시 형태의, 표면 전극의 제2 직선부에 상당하는 선 형상부를 6개 구비하고 있다. 즉, 긴 제2 직선부가 4개, 짧은 제2 직선부가 2개 구비되어 있다.
도 4에 도시하는 실시 형태에서도 제1 실시 형태와 마찬가지로, 복수의 오믹 콘택트 전극은, 제1 실시 형태의 표면 전극의 제1 직선부에 상당하는 선 형상부에 평행하게 배열되는 오믹 콘택트 전극의 복수의 열이, 제2 직선부에 상당하는 선 형상부에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극의 개수는 지면의 위에서 아래로 순서대로 11개(제1열), 10개(제2열), 11개(제3열), 8개(제4열), 8개(제5열), 8개(제6열), 11개(제7열), 10개(제8열), 11개(제9열)이다. 또한, 제1열, 제3열, 제7열 및 제9열은 각각 평면에서 보아, 교대로 5개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제5열은 평면에서 보아, 6개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편, 제2열, 제4열, 제6열 및 제8열은 모두 선 형상부와 겹치는 오믹 콘택트 전극이 없다.
도 4에 도시하는 예에서는, 합계 88개의 오믹 콘택트 전극 중, 26개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 30％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
도 5에 도시하는 실시 형태에서는, 제1 실시 형태의, 표면 전극의 제2 직선부에 상당하는 선 형상부를 10개 구비하고 있다. 즉, 긴 제2 직선부가 4개와, 짧은 제2 직선부가 6개 구비되어 있다.
도 5에 도시하는 실시 형태에서도 제1 실시 형태와 마찬가지로, 복수의 오믹 콘택트 전극은, 제1 실시 형태의 표면 전극의 제1 직선부에 상당하는 선 형상부에 평행하게 배열되는 오믹 콘택트 전극의 복수의 열이, 제2 직선부에 상당하는 선 형상부에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극의 개수는 지면의 위에서 아래로 순서대로 15개(제1열), 14개(제2열), 15개(제3열), 10개(제4열), 10개(제5열), 10개(제6열), 15개(제7열), 14개(제8열), 15개(제9열)이다. 여기서, 제1열, 제3열, 제7열 및 제9열은 각각 평면에서 보아, 교대로 7개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제5열은 평면에서 보아, 8개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편 제2열, 제4열, 제6열 및 제8열은 모두 선 형상부와 겹치는 오믹 콘택트 전극이 없다.
도 5에 도시하는 예에서는, 합계 118개의 오믹 콘택트 전극 중, 36개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 31％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
도 6에 도시하는 실시 형태는, 표면 전극의 패드부를 2개 구비하고, 제1 실시 형태의, 표면 전극의 제1 직선부에 상당하는 선 형상부를 그 2개의 패드부에 공통되는 하나를 포함해서 3개 구비하고 있다. 또한, 제1 실시 형태의, 표면 전극의 제2 직선부에 상당하는 선 형상부를 12개 구비하고 있다. 즉, 긴 제2 직선부가 8개, 짧은 제2 직선부가 4개 구비되어 있다. 도 6에 도시하는 실시 형태는, 패드부가 복수의 원 형상 패드를 포함하는 것의 일례이고, 패드부는 3개 이상이어도 된다.
도 6에 도시하는 실시 형태에서도 제1 실시 형태와 마찬가지로, 복수의 오믹 콘택트 전극은, 제1 실시 형태의 표면 전극의 제1 직선부에 상당하는 선 형상부에 평행하게 배열되는 오믹 콘택트 전극의 복수의 열이, 제2 직선부에 상당하는 선 형상부에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극의 개수는 지면의 위에서 아래로 순서대로 21개(제1열), 20개(제2열), 21개(제3열), 20개(제4열), 21개(제5열), 20개(제6열), 21개(제7열), 16개(제8열), 15개(제9열), 16개(제10열), 21개(제11열), 20개(제12열), 21개(제13열), 20개(제14열), 21개(제15열), 20개(제16열), 21개(제17열)이다. 또한, 제3열, 제5열, 제7열, 제11열, 제13열 및 제15열은 각각 평면에서 보아, 교대로 10개가 선 형상부에 겹치는 위치에 배치되어 있다. 또한, 제9열은 평면에서 보아, 13개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편, 제1열, 제2열, 제4열, 제6열, 제8열, 제10열, 제12열, 제14열 및 제16열은 모두 선 형상부와 겹치는 오믹 콘택트 전극이 없다.
도 4에 도시하는 예에서는, 합계 335개의 오믹 콘택트 전극 중, 73개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 22％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
도 7에 도시하는 실시 형태는, 선 형상부가 원 형상 패드부의 둘레 단부에 접하여 연장되는 2개의 제2 직선부를 포함하고 있다. 즉, 제1 실시 형태의, 표면 전극의 제1 직선부에 상당하는 선 형상부를 구비하지 않지만, 표면 전극의 제2 직선부에 상당하는 선 형상부를 2개 구비한 구성이다.
도 7에 도시하는 실시 형태에서도 제1 실시 형태와 마찬가지로, 복수의 오믹 콘택트 전극은, 제1 실시 형태의 표면 전극의 제1 직선부에 상당하는 선 형상부에 평행하게 배열되는 오믹 콘택트 전극의 복수의 열이, 제2 직선부에 상당하는 선 형상부에 평행한 방향으로 배열되어 있고, 오믹 콘택트 전극의 복수의 열은 교대로 반주기 어긋나 있다.
보다 구체적으로는, 각 열에 있어서의 오믹 콘택트 전극의 개수는 지면의 위에서 아래로 순서대로 5개(제1열), 4개(제2열), 4개(제3열), 2개(제4열), 4개(제5열), 4개(제6열), 5개(제7열)로 되어 있고, 제1열, 제3열, 제5열 및 제7열은 각각 평면에서 보아, 교대로 2개가 선 형상부에 겹치는 위치에 배치되어 있다. 한편, 제2열, 제4열 및 제6열은 선 형상부와 겹치는 오믹 콘택트 전극이 없다.
도 7에 도시하는 예에서는, 합계 28개의 오믹 콘택트 전극 중, 8개가 평면에서 보아 선 형상부에 겹치는 위치에 배치되므로, 약 29％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치되게 된다.
도 8a 및 도 8b에, 도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)와, 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)의, IF-VF 특성, IF-Po 특성을 나타낸다. 본 명세서에 있어서, 종래의 전극 배치 구조란, 오믹 콘택트 전극이 표면 전극의 선 형상부에 겹치지 않는 위치에만 형성되어 있는 전극 배치 구조를 의미한다.
또한, 상술한 바와 같이, 도 2에 도시하는 본 발명의 전극 배치 구조에서는, 약 28％의 오믹 콘택트 전극이 평면에서 보아 선 형상부에 겹치는 위치에 배치된다.
도 9에 도시하는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)는, 오믹 콘택트 전극이 평면에서 보아 표면 전극의 패드부에 겹치지 않는 위치에 형성되어 있는 점은 본 발명과 공통되지만, 오믹 콘택트 전극이 표면 전극의 선 형상부에 겹치지 않는 위치에만 형성되어 있는 점이 본 발명과 상이하다.
「type B」의 발광 다이오드는 이하와 같은 것이다.
지지 기판으로서는, Ge 기판의 양면에 순서대로 Pt층 1㎛, Au층 1㎛를 구비한 것을 사용하였다.
Si를 도핑한 n형의 GaAs 단결정을 포함하는 GaAs 기판 위에, 화합물 반도체층을 차례로 적층하여 발광 파장 620㎚의 에피택셜 웨이퍼를 제작하였다.
GaAs 기판은, (100)면으로부터 (0-1-1) 방향으로 15° 기울인 면을 성장면으로 하고, 캐리어 농도를 1×1018㎝-3으로 하였다. 화합물 반도체층으로서는, Si를 도핑한 GaAs를 포함하는 n형의 완충층, Si 도핑한 (Al0 . 5Ga0 . 5)0.5In0 .5P를 포함하는 에칭스톱층, Si 도핑한 GaAs를 포함하는 n형의 콘택트층, Si 도핑한 (Al0.5Ga0.5)0.5In0.5P를 포함하는 n형의 표면 조면화층, Si 도핑한 Al0 . 5In0 .5P를 포함하는 n형의 클래드층, (Al0 . 1Ga0 . 9)0.5In0 .5P/(Al0 . 5Ga0 . 5)0.5In0 .5P의 20쌍을 포함하는 웰층/배리어층의 발광층, Al0 . 5In0 .5P를 포함하는 p형의 클래드층(23b), Mg 도핑한 p형 GaP를 포함하는 전류 확산층(5)이다.
GaAs를 포함하는 완충층은, 캐리어 농도를 약 1×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 에칭 스톱층은 캐리어 농도를 1×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 콘택트층은 캐리어 농도를 약 1×1018㎝-3, 층 두께를 약 0.05㎛로 하였다. 표면 조면화층은 캐리어 농도를 1×1018㎝-3, 층 두께를 약 3㎛로 하였다. 상부 클래드층은, 캐리어 농도를 약 2×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 웰층은, 언도핑으로 층 두께가 약 5㎚인 (Al0 . 1Ga0 . 9)0.5In0 .5P로 하고, 배리어층은 언도핑으로 층 두께가 약 5㎚인 (Al0 . 5Ga0 . 5)0.5In0 .5P로 하였다. 또한, 웰층과 배리어층을 교대로 20쌍 적층하였다. 하부 클래드층은 캐리어 농도를 약 8×1017㎝-3, 층 두께를 약 0.5㎛로 하였다.
전류 확산층(5) 위에 SiO2막(8) 및 AuBe 합금을 포함하는 오믹 콘택트 전극(7)을 형성하였다. SiO2막(8)은 두께 0.3㎛로서, 오믹 콘택트 전극(7)을 구성하는 원기둥 형상의 도전성 부재는 직경 9㎛로 하고, 직선 위에 인접하는 도전성 부재의 간격 43㎛로 하였다. SiO2막(8) 및 오믹 콘택트 전극(7) 위에 증착법을 사용하여, 두께 0.7㎛의 Au막을 포함하는 금속 반사막(4)을 형성하였다. 금속 반사막(4) 위에 증착법을 사용하여, 두께 0.5㎛의 Ti 막을 포함하는 확산 방지층(3)을 형성하였다. 확산 방지층(3) 위에 증착법을 사용하여, 두께 1.0㎛의 AuGe를 포함하는 접합층(2)을 형성하였다.
GaAs 기판 위에 화합물 반도체층 및 금속 반사막 등을 형성한 구조체와, 지지 기판을 대향하여 중첩되도록 배치하여 감압 장치 내에 반입하고, 400℃에서 가열한 상태에서, 500㎏ 무게의 하중으로 그것들을 접합하여 접합 구조체를 형성하였다.
화합물 반도체층(20)의 오믹 콘택트 전극(7)과 반대측의 면에, 증착법을 사용하여, 도 2의 (b)에 도시한 패턴의 두께 0.1㎛의 AuGeNi 합금을 포함하는 오믹 전극(11)을 형성하였다.
4개의 선 형상 부위의 폭은 모두 4㎛로 하고, 선 형상 부위(11ba, 11bb)의 길이는 270㎛, 선 형상 부위(11ca, 11cb)의 길이는 85㎛로 하였다.
또한, 선 형상 부위(11ba, 11bb)와 표면 전극(12)의 패드부(12a)의 최근접 거리는 45㎛로 하고, 선 형상 부위(11ca, 11cb)와 표면 전극(12)의 패드부(12a)의 최근접 거리는 10㎛로 하였다.
또한, 선 형상 부위(11ba, 11bb)와 표면 전극(12)의 패드부(12a)의 최근접 거리는 표면 전극(12)의 제1 직선부(12baa, 12bab)의 길이와 일치한다.
화합물 반도체층(20)의 오믹 콘택트 전극(7)과 반대측의 면에 오믹 전극(11)을 덮도록, 증착법을 사용하여, 도 2의 (a)에 도시한 패턴의 두께 1.6㎛의 패드부(12a) 및 선 형상부(12b)를 포함하는 표면 전극(12)을 형성하였다.
패드부(12a)는 직경 100㎛로 하고, 선 형상부(12b)의 폭은 제1 직선부 및 제2 직선부 모두 8㎛로 하였다.
또한, 제1 직선부(12baa, 12bab)의 길이는 43㎛로 하고, 제2 직선부(12bba, 12bbb)의 길이는 270㎛로 하고, 제2 직선부(12bca, 12bcb)의 길이는 100㎛로 하였다.
「type A」의 발광 다이오드는 「type B」의 발광 다이오드와 오믹 콘택트 전극의 배치 구성이 상이할 뿐이다.
열 형상으로 배열되는 오믹 콘택트 전극의 인접하는 전극 사이의 거리는 12㎛였다.
도 8b에 나타나 있는 바와 같이, 발광 출력(Po)에 대해서는, 순방향 전류(IF)가 300mA까지, 본 발명의 발광 다이오드(type B)와 종래의 발광 다이오드(type A) 사이에서 거의 차이가 없다.
이에 반해, 도 8a에 나타나 있는 바와 같이, 순방향 전압(VF)에 대해서는, 순방향 전류(IF)가 20mA를 초과하는 즈음부터, 본 발명의 발광 다이오드(type B)는 종래의 발광 다이오드(type A)에 비하여 명확하게 우위성을 나타내게 되고, 순방향 전류(IF)가 150mA이면 본 발명의 발광 다이오드(type B)의 VF는 종래의 발광 다이오드(type A)의 VF에 비하여 7％ 정도 낮고, 또한 순방향 전류(IF)가 300mA이면 본 발명의 발광 다이오드(type B)의 VF는 종래의 발광 다이오드(type A)의 VF에 비하여 10％ 정도 낮게 되어 있다.
이상과 같이, 본 발명의 전극 배치 구조를 구비한 발광 다이오드(type B)는 종래의 전극 배치 구조를 구비한 발광 다이오드(type A)보다 순방향 전압(VF)특성이 우수하다.
도 10은 도 2에 도시하는 본 발명의 전극 배치 구조를 구비한 발광 다이오드에 대해서, 오믹 콘택트 전극 중, 평면에서 보아 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극의 비율에 대한 순방향 전압(VF) 및 발광 출력(Po)의 관계를 나타내는 그래프이다. 표면 전극 및 오믹 전극의 구성, 및 도트 형상의 오믹 콘택트 전극의 수는 바꾸지 않고, 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극의 비율이 바뀌도록 오믹 콘택트 전극의 배치 구성을 바꾼 것이다.
또한, 순방향 전압(VF)은 순방향 전류(IF)가 300mA일 때의 값이며, 또한, 발광 출력(Po)은 20mA일 때의 값에 대한 300mA일 때의 값의 비로 나타냈다.
도 10에 나타나 있는 바와 같이, 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극의 비율이 높아질수록, 순방향 전압(VF)은 저하되지만, 발광 출력(Po)도 저하되어버린다. 그러나, 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극의 비율이 40％ 정도까지는 발광 출력(Po)의 저하는 작다.
선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극이 없는 경우(도 10의 횡축이 0％인 경우)의 발광 출력(Po)의 90％ 이상을 확보하면서, 3％ 정도 이상의 순방향 전압(VF)의 저하의 효과를 얻기 위해서는, 선 형상부에 겹치는 위치에 배치되는 오믹 콘택트 전극의 비율은 5％ 이상 40％ 이하인 것이 필요하다.
<투명 유전체막>
투명 유전체막(8)은 오믹 콘택트 전극(7)을 구성하는 도트 형상의 도전성 부재 사이에 충전되도록 형성되어 있다.
투명 유전체막(8)의 재료로서는, 예를 들어 ITO, SiO2, IZO, Si3N4, TiO2, TiN 등을 사용할 수 있다.
투명 유전체막(8)의 두께로서는, 예를 들어 0.05 내지 1.0㎛로 할 수 있다.
도 11은 SiO2를 포함하는 투명 유전체막의 두께와, 반사율(종축 우측) 및 조도(종축 좌측)의 관계를 나타낸다. 횡축은 투명 유전체막의 두께이고, 발광 파장(620㎚을 사용함)의 1/4n(n은 투명 유전체막의 굴절률)에 대한 길이로 나타나 있다.
반사율은 컴퓨터 시뮬레이션에 의해 계산한 결과이고, 조도는 순방향 전류(IF)가 20mA일 때의 실험 결과이며, 620㎚의 파장으로 환산하였다.
컴퓨터 시뮬레이션은, SiO2의 굴절률 1.474, 반사광의 파장 630㎚의 조건에서 행하였다.
도 11에 나타나 있는 바와 같이, 투명 유전체막의 두께가 λ/4n(㎚)인 경우에 반사율이 높고, 3λ/4n(㎚) 및 5λ/4n(㎚)인 경우에 더욱 반사율이 높아지는 것을 알 수 있다.
또한, 조도에 대해서도 λ/4n(㎚)인 경우에 높고, 3λ/4n(㎚) 및 5λ/4n(㎚)인 경우에 더욱 높아지는 것을 알았다. 이와 같이, 투명 유전체막의 두께가 λ/4n(㎚)인 경우보다 두꺼운 3λ/4n(㎚) 및 5λ/4n(㎚)인 경우 쪽이 조도가 높았다.
따라서, 투명 유전체막의 두께로서는 λ/4n(㎚)보다 두껍고, 3λ/4n(㎚) 또는 5λ/4n(㎚)인 것이 바람직하다.
본 발명의 전극 배치 구조에서는, 표면 전극의 선 형상부에 겹치는 위치(거의 바로 아래)에 배치되는 오믹 콘택트 전극이 5％ 이상 40％ 이하로 존재하고, 선 형상부의 바로 아래에는 소자 표면측의 오믹 전극이 배치된다. 따라서, 본 발명의 전극 배치 구조를 구비한 발광 다이오드에서는, 오믹 콘택트 전극과 오믹 전극이 소자 표면에 대하여 직교하는 방향(투명 유전체막의 두께 방향에 평행한 방향(이하, 간단히 「두께 방향」이라고 함)으로 배열되는 관계에 있는 비율이 종래의 전극 배치 구조의 것보다 높다. 그로 인해, 오믹 콘택트 전극과 오믹 전극 사이를 투명 유전체막의 두께 방향으로 흐르는 전류의 비율이 종래의 전극 배치 구조인 것보다 높다. 오믹 콘택트 전극과 오믹 전극 사이를 흐르는 전류가 투명 유전체막의 두께 방향으로 흐르는 경우, 전류는 화합물 반도체층을 최단 거리로 흐르게 된다. 이것은, 순방향 전압(VF)을 저하시키는 것으로 이어지므로, 투명 유전체막의 두께 방향으로 흐르는 전류의 비율이 높은 것은 바람직하다.
또한, 투명 유전체막의 두께 방향으로 배열되는 오믹 콘택트 전극과 오믹 전극 사이를 흐르는 전류의 비율이 종래의 전극 배치 구조의 발광 다이오드에 비하여 높은 것은, 투명 유전체막의 두께 방향으로 배열되는 오믹 콘택트 전극과 오믹 전극 사이에서 발광하는 광의 비율이 많아지는 것을 의미한다. 투명 유전체막의 두께 방향으로 배열되는 오믹 콘택트 전극과 오믹 전극 사이의 발광 광은, 투명 유전체막의 두께 방향으로 금속 반사막측으로 진행하는 경우, 오믹 콘택트 전극에 닿게 되어, 투명 유전체막의 두께 방향으로 진행하는 광의 비율이 적어진다고 생각된다. 다시 말해, 투명 유전체막의 두께 방향에 대하여 경사 방향으로 투명 유전체막을 진행하는 광의 비율이 많아진다고 생각된다. 도 11의 투명 유전체층(SiO2)층의 두께와 반사율의 관계에서는, λ/4n(㎚)의 경우에는 SiO2 막 두께의 변화에 대하여 반사율 변화의 비율은 크다. 한편, 3λ/4n(㎚) 및 5λ/4n(㎚)의 경우에는, SiO2 막 두께의 변화에 대하여 반사율 변화의 비율은 더 작다. 따라서, 투명 유전체막의 두께 방향에 대하여 경사 방향으로 투명 유전체막을 진행하는 광의 비율이 많아지는 본원의 구조에 대해서는, 투명 유전체층의 막 두께가 3λ/4n(㎚) 및 5λ/4n(㎚) 쪽이 유리하다. 이와 같이, 전극 배치 구조와 투명 유전체막의 두께는 시너지 효과를 발휘하는 것이다. 실험 결과는, 투명 유전체막의 두께가 λ/4n(㎚)보다 길고, 3λ/4n(㎚), 5λ/4n(㎚) 쪽이 발광 특성을 양호하게 하는 것임을 알았다.
<금속 반사막>
금속 반사막(4)은 발광층(24)으로부터의 광을 금속 반사막(4)으로 정면 방향(f)으로 반사시켜, 정면 방향(f)에서의 광 취출 효율을 향상시킬 수 있고, 이에 의해, 발광 다이오드를 보다 고휘도화할 수 있다.
금속 반사막(4)의 재료로서는 금, AgPdCu 합금(APC), 구리, 은, 알루미늄 등의 금속 및 그것들의 합금 등을 사용할 수 있다. 이들 재료는 광 반사율이 높고, 광 반사율을 90％ 이상으로 할 수 있다.
금속 반사막(4)의 두께로서는, 예를 들어 0.1 내지 1.0㎛로 할 수 있다.
<확산 방지층>
확산 방지층(3)은 기판측으로부터 금속이 확산되어, 금속 반사막(4)과 반응하는 것을 억제할 수 있다.
확산 방지층(3)의 재료로서는 니켈, 티타늄, 백금, 크롬, 탄탈륨, 텅스텐, 몰리브덴 등을 사용할 수 있다.
확산 방지층은 2종류 이상의 금속의 조합을 사용해도 된다. 예를 들어, 도 1에 도시하는 바와 같이 제1 확산 방지층(3a)과 제2 확산 방지층(3b)으로서 각각 백금층, 티타늄층의 조합 등에 의해, 배리어의 성능을 향상시킬 수 있다.
또한, 확산 방지층을 형성하지 않아도, 접합층에 그것들의 재료를 첨가함으로써 접합층에 확산 방지층과 마찬가지의 기능을 갖게 할 수도 있다.
확산 방지층(3)의 두께로서는, 예를 들어 0.02 내지 0.5㎛로 할 수 있다.
<접합층>
접합층(2)은 발광층(24)을 포함하는 화합물 반도체층(20) 등의 구조체를 지지 기판(10)에 접합하기 위한 층이다.
접합층(2)의 재료로서는, 예를 들어 화학적으로 안정되고 융점이 낮은 Au나, Au계의 공정 금속 등이 사용된다. Au계의 공정 금속으로서는, 예를 들어 AuGe, AuSn, AuSi, AuIn 등의 합금의 공정 조성을 들 수 있다. 2종류 이상의 금속 조합, 예를 들어 도 1에 도시하는 바와 같이, 제1 접합층(2a)과 제2 접합층(2b)으로서 각각 AuGe층, Au층의 조합을 사용할 수 있다.
접합층(2)의 두께로서는, 예를 들어 0.3 내지 3.0㎛로 할 수 있다.
<반도체 기판>
지지 기판을 구성하는 반도체 기판으로서는, 예를 들어 Ge 기판, Si 기판, GaP 기판, GaAs 기판 등을 사용할 수 있다.
<발광 다이오드 램프>
발광 다이오드 램프란, 도시하지 않지만, 마운트 기판의 표면에 하나 이상의 발광 다이오드(1)가 실장된 것을 말한다. 보다 구체적으로는, 마운트 기판의 표면에는, n 전극 단자와 p 전극 단자가 형성되어 있다. 또한, 발광 다이오드의 제1 전극인 n형 오믹 전극과 마운트 기판의 n 전극 단자가, 예를 들어 금선을 사용하여 접속되어 있다(와이어 본딩). 한편, 발광 다이오드의 제2 전극인 p형 오믹 전극과 마운트 기판의 p 전극 단자가, 예를 들어 금선을 사용하여 접속되어 있다. 마운트 기판의 발광 다이오드가 실장된 표면은 에폭시 수지 등에 의해 밀봉되어 있어도 된다.
<조명 장치>
조명 장치란, 도시하지 않지만, 배선이나 스루홀 등이 형성된 기판과, 기판 표면에 설치된 복수의 발광 다이오드 램프와, 오목 형상의 단면 형상을 갖고, 오목부 내측의 저부에 발광 다이오드 램프가 설치되도록 구성된 리플렉터 또는 셰이드를 적어도 구비한 조명 장치를 말한다.
[발광 다이오드의 제조 방법]
이어서, 본 발명의 일 실시 형태인 발광 다이오드의 제조 방법에 대하여 설명한다.
<지지 기판의 제조 공정>
접합층과, 금속 반사막과, 화합물 반도체층을 포함하는 구조체를 지지하는 반도체 기판은, 이 구조체와 접합시키기에 적합한 층 등을 형성한 후에 당해 구조체를 지지한다. 본 명세서에서는 반도체 기판에 이러한 층을 형성한 기판을 「지지 기판」이라고 한다.
[1] 반도체 기판으로서 Ge 기판을 사용하는 경우
도 12에 도시하는 바와 같이, Ge 기판(반도체 기판)(1)의 표면(1A)이, 예를 들어 Pt층(10a), Au층(10b)을 순서대로 적층한 Au/Pt로 이루어지는 층을 형성하고, Ge 기판(1)의 이면에도 마찬가지로, 예를 들어 Pt층(10a), Au층(10b)을 순서대로 적층한 Pt/Au로 이루어지는 층을 형성하여, 화합물 반도체층(20)을 포함하는 구조체를 지지하는 지지 기판(10)을 제작한다.
또한, Au/Pt로 이루어지는 층은 이들 재료에 한정되지 않고, 본 발명의 효과를 손상시키지 않는 범위에서 선택할 수 있다.
[2] 반도체 기판으로서 Si 기판을 사용하는 경우
Si 기판(반도체 기판)을 사용하는 경우에도 Ge 기판과 마찬가지로 Si 기판의 표면에, 예를 들어 Au/Pt로 이루어지는 층을 형성하고, Si 기판의 이면에, 예를 들어 Pt/Au로 이루어지는 층을 형성하여, 지지 기판(10)을 제작한다.
또한, Au/Pt로 이루어지는 층은 이들 재료에 한정되지 않고, 본 발명의 효과를 손상시키지 않는 범위에서 선택할 수 있다.
[3] 반도체 기판으로서 GaP 기판을 사용하는 경우
GaP 기판(반도체 기판)을 사용하는 경우에도 Ge 기판과 마찬가지로, GaP 기판의 표면에, 예를 들어 Au/Pt로 이루어지는 층을 형성하고, GaP 기판의 이면에, 예를 들어 Pt/Au로 이루어지는 층을 형성하여, 지지 기판(10)을 제작한다.
또한, Au/Pt로 이루어지는 층은 이들 재료에 한정되지 않고, 본 발명의 효과를 손상시키지 않는 범위에서 선택할 수 있다.
[4] 반도체 기판으로서 GaAs 기판을 사용하는 경우
GaAs 기판(반도체 기판)을 사용하는 경우에도 Ge 기판과 마찬가지로 GaAs 기판의 표면에, 예를 들어 Au/Pt로 이루어지는 층을 형성하고, GaAs 기판의 이면에, 예를 들어 Pt/Au로 이루어지는 층을 형성하여, 지지 기판(10)을 제작한다.
또한, Au/Pt로 이루어지는 층은 이들 재료에 한정되지 않고, 본 발명의 효과를 손상시키지 않는 범위에서 선택할 수 있다.
<화합물 반도체층의 형성 공정>
먼저, 도 13에 도시하는 바와 같이, 성장용 기판(21)의 일면(21A) 위에 복수의 에피택셜층을 성장시켜서 화합물 반도체층(20)을 포함하는 에피택셜 적층체(30)를 형성한다.
반도체 기판(21)은 에피택셜 적층체(30) 형성용 기판이며, 예를 들어 일면(21A)이 (100)면으로부터 15° 기울어진 면으로 된, Si 도핑한 n형의 GaAs 단결정 기판이다. 에피택셜 적층체(30)로서 AlGaInP층 또는 AlGaAs층을 사용하는 경우, 에피택셜 적층체(30)를 형성하는 기판으로서 비화 갈륨(GaAs) 단결정 기판을 사용할 수 있다.
화합물 반도체층(20)의 형성 방법으로서는, 유기 금속 화학 기상 성장(Metal Organic Chemical Vapor Deposition: MOCVD)법, 분자선 에피택셜(Molecular Beam Epitaxicy: MBE)법이나 액상 에피택셜(Liquid Phase Epitaxicy: LPE)법 등을 사용할 수 있다.
본 실시 형태에서는, 트리메틸 알루미늄((CH3)3Al), 트리메틸갈륨((CH3)3Ga) 및 트리메틸 인듐((CH3)3In)을 III족 구성 원소의 원료에 사용한 감압 MOCVD법을 사용하여, 각 층을 에피택셜 성장시킨다.
또한, Mg의 도핑 원료에는 비스시클로펜타디에닐마그네슘((C5H5)2Mg)을 사용한다. 또한, Si의 도핑 원료에는 디실란(Si2H6)을 사용한다. 또한, V족 구성 원소의 원료로서는, 포스핀(PH3) 또는 아르신(AsH3)을 사용한다.
또한, 하부 전류 확산층(GaP층)(5)은, 예를 들어 750℃에서 성장시키고, 그 밖의 에피택셜 성장층은, 예를 들어 730℃에서 성장시킨다.
구체적으로는, 먼저 반도체 기판(21)의 일면(21A) 위에 완충(버퍼)층(22a)을 형성한다. 완충층(22a)으로서는, 예를 들어 Si를 도핑한 n형의 GaAs를 사용하고, 캐리어 농도를 2×1018㎝-3으로 하고, 층 두께를 0.5㎛로 한다.
이어서, 본 실시 형태에서는 완충층(22a) 위에 에칭스톱층(22b)을 형성한다.
에칭스톱층(22b)은 반도체 기판을 에칭 제거할 때, 클래드층 및 발광층까지가 에칭되어버리는 것을 방지하기 위한 층이며, 예를 들어 Si 도핑한 (Al0.5Ga0.5)0.5In0.5P를 포함하고, 캐리어 농도를 1×1018㎝-3으로 하고, 층 두께를 0.5㎛로 한다.
이어서, 에칭스톱층(22b) 위에 콘택트층(22c)을 형성한다. 콘택트층(22c)은, 예를 들어 Si 도핑한 n형의 GaAs를 포함하고, 캐리어 농도를 2×1018㎝-3으로 하고, 층 두께를 0.05㎛로 한다.
이어서, 콘택트층(22c) 위에 상부 전류 확산층(6)을 형성한다. 상부 전류 확산층(6)은, 예를 들어 Si 도핑한 (Al0 . 5Ga0 . 5)0.5In0 .5P를 포함하고, 캐리어 농도를 3×1018㎝-3으로 하고, 층 두께를 5.0㎛로 한다.
이어서, n형 전류 확산층(6) 위에 클래드층(23a)을 형성한다. 클래드층(23a)으로서는, 예를 들어 Si를 도핑한 n형의 Al0 . 45Ga0 . 55As를 포함하고, 캐리어 농도를 2×1018㎝-3으로 하고, 층 두께를 0.5㎛로 한다.
이어서, 클래드층(23a) 위에 발광층(24)을 형성한다. 발광층(24)으로서는, 예를 들어 웰층으로서 언도핑한 InGaAs층을 5층, 배리어층으로서 (Al0 . 15Ga0 . 85)As층을 4층의 적층 구조로 포함하고, 각각의 층 두께를 0.007㎛로 한다. 발광층(24)과 클래드층(23a) 사이에 가이드층을 구비해도 된다. 가이드층은 예를 들어 (Al0.25Ga0.75)As를 포함하고, 층 두께를 0.05㎛로 한다.
이어서, 발광층(24) 위에 클래드층(23b)을 형성한다. 클래드층(23b)으로서는, 예를 들어 Mg를 도핑한 n형의 Al0 . 45Ga0 . 55As를 포함하고, 캐리어 농도를 4×1017㎝-3으로 하고, 층 두께를 0.5㎛로 한다. 발광층(24)과 클래드층(23b) 사이에 가이드층을 구비해도 된다. 가이드층은 예를 들어 (Al0 . 25Ga0 . 75)As를 포함하고, 층 두께를 0.3㎛로 한다.
이어서, 클래드층(23b) 위에 하부 전류 확산층(5)을 형성한다. 하부 전류 확산층(5)은, 예를 들어 Mg 도핑한 (Al0 . 5Ga0 . 5)0.5In0 .5P를 포함하고, 4×1017㎝-3으로 하고, 층 두께 0.05㎛로 하는 층과, Mg 도핑한 Ga0 . 7In0 .3P를 포함하고, 4×1017㎝- 3으로 하고, 층 두께를 0.02㎛로 하는 층과, Mg 도핑한 GaP를 포함하고, 4×1017㎝- 3으로 하고, 층 두께를 3.5㎛로 하는 층과의 적층 구조인 것을 사용할 수 있다.
하부 전류 확산층(5) 위에 캡층을 형성해도 된다. 캡층으로서는 예를 들어 언도핑한 GaAs를 포함하는 것을 사용할 수 있다. 캡층은, 하부 전류 확산층(5)의 표면을 일시적으로 보호할 목적으로 형성하고, 오믹 콘택트 전극의 형성 전에 제거한다.
<오믹 콘택트 전극의 형성 공정>
이어서, 도 14에 도시하는 바와 같이, 하부 전류 확산층(5) 위에 오믹 콘택트 전극(7)을 형성한다.
먼저, 하부 전류 확산층(5) 전체면에 투명 유전체막(8)을 형성한다. 투명 유전체막(8)의 형성은, 예를 들어 CVD법을 사용하여 SiO2막(8)을 형성한다.
이어서, 포토리소그래피 기술 및 에칭 기술을 사용하여, 투명 유전체막(8)에, 오믹 콘택트 전극(7)을 구성하는 도전성 부재를 매립하기 위한 복수의 관통 구멍을 형성한다. 이 복수의 관통 구멍은, 후속 공정에서 형성하는 표면 전극(12)의 패드부(12a)에 평면에서 보아 겹치지 않는 위치이며, 복수의 오믹 콘택트 전극(7) 중, 평면에서 보아, 5％ 이상 40％ 이하의 오믹 콘택트 전극이 선 형상부에 겹치는 위치에 배치되도록 형성한다.
보다 구체적으로는, 그것들의 관통 구멍에 대응하는 구멍을 갖는 포토레지스트 패턴을 SiO2막(8) 위에 형성하고, 불산계의 에천트를 사용하여 관통 구멍에 대응하는 개소의 SiO2막(8)을 제거함으로써, SiO2막(8)에 복수의 관통 구멍을 형성한다.
다음으로, 예를 들어 증착법을 사용하여, SiO2막(8)의 복수의 관통 구멍에 오믹 콘택트 전극(7)의 재료인 AuBe 합금을 형성한다.
<금속 반사막의 형성 공정>
이어서, 도 15에 도시하는 바와 같이, 오믹 콘택트 전극(7) 및 SiO2막(8) 위에 금속 반사막(4)을 형성한다.
구체적으로는, 예를 들어 증착법을 사용하여, Au를 포함하는 금속 반사막(4)을 오믹 콘택트 전극(7) 및 SiO2막(8) 위에 형성한다.
<확산 방지층의 형성 공정>
이어서, 도 15에 도시하는 바와 같이, 금속 반사막(4) 위에 확산 방지층(3)을 형성한다. 도 14에 도시하는 바와 같이, 확산 방지층(3)은 복수의 층(3a, 3b)에 의해 형성해도 된다.
구체적으로는, 예를 들어 증착법을 사용하여, Pt층(3a), Ti층(3b)을 포함하는 확산 방지층(3)을 금속 반사막(4) 위에 형성한다.
<접합층의 형성 공정>
이어서, 도 15에 도시하는 바와 같이, 확산 방지층(3) 위에 접합층(2)을 형성한다. 도 14에 도시하는 바와 같이, 접합층(2)은 복수의 층(2a, 2b)에 의해 형성해도 된다.
구체적으로는, 예를 들어 증착법을 사용하여, Au계의 공정 금속인 AuGe층(2a), Au(2b)를 포함하는 접합층(2)을 확산 방지층(3) 위에 형성한다.
<지지 기판의 접합 공정>
이어서, 도 16에 도시하는 바와 같이, 에피택셜 적층체(30)나 금속 반사막(4) 등을 형성한 구조체(40)와, 지지 기판의 제조 공정에서 형성한 지지 기판(10)을 감압 장치 내에 반입하고, 그 접합층(2)의 접합면(2A)과 지지 기판(10)의 접합면(10A)이 대향하여 중첩되도록 배치한다.
이어서, 감압 장치 내를 3×10-5㎩까지 배기한 후, 중첩한 구조체와 지지 기판(10)을 400℃로 가열한 상태에서, 500㎏의 하중을 인가하여 접합층(2)의 접합면(2A)과 지지 기판(10)의 접합면(10A)을 접합하여, 접합 구조체(50)를 형성한다.
<반도체 기판 및 완충층 제거 공정>
이어서, 도 17에 도시하는 바와 같이, 접합 구조체(50)로부터, 반도체 기판(21) 및 완충층(22a)을 암모니아계 에천트에 의해 선택적으로 제거한다.
<에칭스톱층 제거 공정>
이어서, 도 18에 도시하는 바와 같이, 에칭스톱층(22b)을 염산계 에천트에 의해 선택적으로 제거한다. 이에 의해, 발광층(24)을 포함하는 화합물 반도체층(20)이 형성된다.
<오믹 전극의 형성 공정>
이어서, 도 19에 도시하는 바와 같이, 화합물 반도체층(20)의 오믹 콘택트 전극(7)과 반대측의 면에 오믹 전극(11)을 형성한다.
구체적으로는 예를 들어, 증착법을 사용하여 두께 0.1㎛의 AuGeNi 합금을 전체면에 성막하고, 이어서 포토리소그래피 기술 및 에칭 기술을 사용하여, AuGeNi 합금을 포함하는 막을 패터닝하여, 도 2의 (b)에 도시하는 바와 같은 4개의 선 형상 부위(11ba, 11bb, 11ca, 11cb)를 포함하는 오믹 전극(11)을 형성한다.
상기 오믹 전극 형성 공정의 패터닝에서 사용한 마스크를 사용하여, 콘택트층(22c) 중, 예를 들어 암모니아수(NH4OH)/과산화수소(H2O2)/순수(H20) 혼합액에 의해, 오믹 전극(11) 아래 이외의 부분을 에칭으로 제거한다. 이에 의해, 오믹 전극(11)과 콘택트층(22c)의 평면 형상은 도 1에 도시하는 바와 같이, 실질적으로 동일한 형상으로 할 수 있다.
오믹 전극(11)의 각각의 선 형상 부위는, 후술하는 공정에서 형성하는 표면 전극(12)의 패드부(12a)에 평면에서 보아 겹치지 않는 위치이며, 표면 전극(12)의 선 형상부(12b)의 4개의 제2 직선부(12bba, 12bbb, 12bca, 12bc) 각각에 덮이는 위치에 형성한다.
<표면 전극의 형성 공정>
이어서, 화합물 반도체층(20)의 오믹 콘택트 전극(7)과 반대측의 면에, 오믹 전극(11)을 덮도록, 패드부(12a) 및 상기 패드부에 연결하는 선 형상부(12b)를 포함하는 표면 전극(12)을 형성한다.
구체적으로는 예를 들어, 증착법을 사용하여 두께 0.3㎛의 Au층, 두께 0.3㎛의 Ti층, 두께 1㎛의 Au층을 순서대로 전체면에 성막하고, 이어서 포토리소그래피 기술 및 에칭 기술을 사용하여 Au/Ti/Au막을 패터닝하고, 도 2의 (a)에 도시하는 바와 같은 패드부(12a)와 상기 패드부에 연결하는 2개의 제1 직선부(12baa, 12bab)와, 4개의 제2 직선부(12bba, 12bbb, 12bca, 12bcb)를 포함하는 선 형상부(12b)를 포함하는 표면 전극(12)을 형성한다.
제2 직선부 각각은, 오믹 전극(11)을 구성하는 4개의 선 형상 부위 각각을 덮는 위치에 형성한다.
<개편화 공정>
이어서, 웨이퍼 위의 발광 다이오드를 개편화한다.
절단하는 영역의 반도체층을 제거한 후에, 이상의 공정에서 형성된 반도체 기판을 포함하는 구조체를 블레이드 다이서로, 예를 들어 350㎛ 간격으로 절단하여, 발광 다이오드(100)를 제작한다.
본 발명의 발광 다이오드에 의하면, 발광 출력을 유지한 채, 낮은 순방향 전압이 달성된 발광 다이오드를 제공할 수 있다.
1: 반도체 기판
2: 접합층
4: 금속 반사막
7: 오믹 콘택트 전극
8: 투명 유전체막
9: 반사 구조부
10: 지지 기판
11: 오믹 전극
12: 표면 전극
12a: 패드부
12b: 선 형상부
20: 화합물 반도체층
21: 성장용 기판
100: 발광 다이오드
2: 접합층
4: 금속 반사막
7: 오믹 콘택트 전극
8: 투명 유전체막
9: 반사 구조부
10: 지지 기판
11: 오믹 전극
12: 표면 전극
12a: 패드부
12b: 선 형상부
20: 화합물 반도체층
21: 성장용 기판
100: 발광 다이오드
Claims (13)
- 반도체 기판 위에, 접합층과, 금속 반사막을 포함하는 반사 구조부와, 발광층과 상기 발광층을 사이에 두는 제1 클래드층 및 제2 클래드층을 포함하는 화합물 반도체층을 순서대로 구비하고, 상기 금속 반사막과 상기 화합물 반도체층 사이에는, 복수의 도트 형상의 오믹 콘택트 전극이 형성되고, 상기 화합물 반도체층의 상기 반도체 기판의 반대측에는, 순서대로, 오믹 전극과, 패드부 및 상기 패드부에 연결되는 복수의 선 형상부를 포함하는 표면 전극이 형성되어 있고, 상기 오믹 전극의 표면은 상기 선 형상부에 의해 덮여 있고, 상기 오믹 콘택트 전극 및 상기 오믹 전극은 평면에서 보아 상기 패드부에 중첩되지 않는 위치에 형성되며, 상기 복수의 오믹 콘택트 전극 중, 평면에서 보아 5％ 이상 40％ 이하의 오믹 콘택트 전극이 상기 선 형상부에 겹치는 위치에 배치되는 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 패드부는 평면에서 보아 원 형상인 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 선 형상부는, 상기 패드부의 중심을 통과하는 직선 위에 직경을 사이에 두고 둘레 단부로부터 그 직선 방향으로 연장되는 2개의 제1 직선부와, 상기 제1 직선부에 대하여 직교하는 방향으로 연장되는 복수의 제2 직선부를 포함하는 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 선 형상부는, 원 형상의 상기 패드부의 둘레 단부에 접하여 연장되는 2개의 제2 직선부를 포함하는 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 반사 구조부가 투명 유전체막과 금속막을 포함하는 것을 특징으로 하는 발광 다이오드.
- 제5항에 있어서, 상기 투명 유전체막의 두께가, 발광 다이오드가 발광하는 파장의 투명 유전체막 중에서의 파장의 3/4배 또는 5/4배인 것을 특징으로 하는 발광 다이오드.
- 제5항에 있어서, 상기 투명 유전체막이 SiO2인 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 패드부가 복수의 원 형상 패드를 포함하는 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 반도체 기판이 Ge, Si, GaP, GaAs 중 어느 하나를 포함하는 것을 특징으로 하는 발광 다이오드.
- 제1항에 있어서, 상기 접합층이 Au층, AuGe층, AuSn층, AuSi층, AuIn층 중 어느 하나의 조합을 포함하는 것을 특징으로 발광 다이오드.
- 제1항에 있어서, 상기 발광층이 AlGaAs, InGaAs, GaInP, 또는 AlGaInP 중 어느 하나를 포함하는 것을 특징으로 하는 발광 다이오드.
- 제1항에 기재된 발광 다이오드를 구비하는 것을 특징으로 하는 발광 다이오드 램프.
- 제1항에 기재된 발광 다이오드를 복수개 탑재한 조명 장치.
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