KR20150060173A - 전력 증폭기 - Google Patents

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KR20150060173A
KR20150060173A KR1020130144299A KR20130144299A KR20150060173A KR 20150060173 A KR20150060173 A KR 20150060173A KR 1020130144299 A KR1020130144299 A KR 1020130144299A KR 20130144299 A KR20130144299 A KR 20130144299A KR 20150060173 A KR20150060173 A KR 20150060173A
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bias
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이광두
김정훈
윤호권
남중진
최규진
강석찬
최재혁
홍경희
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삼성전기주식회사
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Abstract

본 발명에 따른 전력 증폭기는, 제1 바이어스 신호를 제공받아, 입력신호의 전력 레벨을 증폭시키는 제1 증폭부; 상기 입력신호의 포락선을 검출하는 포락선 검출부; 상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 및 상기 비교 회로부의 비교에 의해 설정되는 제2 바이어스 신호에 따라, 상기 입력신호의 전력 레벨을 증폭시키는 제2 증폭부; 를 포함할 수 있다.

Description

전력 증폭기 {POWER AMPLIFIER}
본 발명은 전력 증폭기에 관한 것이다.
일반적으로 전력 증폭기는 비선형 능동소자를 이용하여 기설정된 주파수에서 송신단으로부터 입력받은 저전력의 RF 신호를 고전력의 RF 신호로 증폭해주는 역할을 하는 회로이다.
한편, 통신기술이 발달하면서, 요구되는 높은 데이터 속도와 멀티 패스(multi pass)의 간섭을 방지하기 위해 디지털 변조 기술 또한 개발되고 있다.
그 중 WLAN 등 많은 통신에서 OFDM(Orthogonal Frequency Division Multiplex)방식을 채택하고 있는데, 상기 OFDM 방식은 주파수 이용률을 높이기 위해 수백 개의 직교 관계를 가지는 반송파(서브 캐리어)를 사용하는 변조 방식인 것을 특징으로 한다. 다만, 상기 OFDM 방식은 주파수 성분이 겹치기 때문에 신호의 위상에 따라 신호의 진폭이 평균 크기보다 많게는 10배 차이(10dB)도 보일 수 있다. 따라서 이러한 신호까지도 선형적으로 증폭될 수 있도록 전력 증폭기가 설계되어야 데이터의 손실을 막을 수 있다.
즉, 전력 증폭기는 최대 진폭을 갖는 입력 신호에 대해서도 왜곡 없이 선형적으로 증폭되도록 증폭기의 출력을 최대 진폭을 기준으로 설계되는데, 이때, 신호 진폭이 큰 구간이 신호의 평균 크기 구간에 비해 매우 작은 구간임을 감안할 때, 큰 전력 손실을 유발할 수 있다.
하기의 선행기술문헌인 특허문헌 1은 다수개의 구동 증폭단을 써서 포락선의 신호 레벨에 따라 각각의 전원 노드에 연결된 스위치를 켜서 증폭기를 동작시키는 발명에 관한 것이다. 다만, 상기 특허문헌 1은 다수의 증폭기에 다수의 부하(Load)와 스위치를 필요로 하므로, 회로의 부피가 커질 수 있으며, 전원부에 삽입된 스위치 저항으로 인해 전압 강하 및 신호 왜곡 문제가 발생할 수 있다.
한국 공개특허공보 제10-2006-0112539호
본 발명의 과제는 상기의 문제점을 해결하기 위한 것으로, 증폭부를 복수 개로 나누고 포락선 피크값을 검출하여 이에 따라 각각의 스위치 소자를 사전에 설정된 전력에 대응되도록 동작시킴으로써 효율을 개선할 수 있는 전력 증폭기를 제안한다.
본 발명의 제1 기술적인 측면에 따른 전력 증폭기는, 제1 바이어스 신호를 제공받아, 입력신호의 전력 레벨을 증폭시키는 제1 증폭부; 상기 입력신호의 포락선을 검출하는 포락선 검출부; 상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 및 상기 비교 회로부의 비교에 의해 설정되는 제2 바이어스 신호에 따라, 상기 입력신호의 전력 레벨을 증폭시키는 제2 증폭부; 를 포함할 수 있다.
또한, 상기 제1 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터; 상기 제1 바이어스 신호를 상기 제1 트랜지스터의 제어단에 제공하는 제1 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 를 포함할 수 있다.
또한, 상기 제2 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터; 상기 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함할 수 있다.
또한, 상기 입력신호와 상기 제1 및 제2 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및 상기 제1 및 제2 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함할 수 있다.
또한, 상기 제1 및 제2 증폭부와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함할 수 있다.
또한, 상기 비교 회로부의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아, 상기 입력신호의 전력 레벨을 증폭시키는 제3 증폭부;를 더 포함할 수 있다.
또한, 상기 제3 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터; 상기 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 포함할 수 있다.
본 발명의 제2 기술적인 측면에 따른 전력 증폭기는, 제1단이 전원 입력단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터; 상기 제1 트랜지스터의 제어단에 사전에 설정된 제1 바이어스 신호를 제공하는 제1 바이어스부; 상기 입력신호의 포락선을 검출하여 상기 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 포락선 비교회로부; 및 제1단이 상기 제1 트랜지스터의 제1단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터; 상기 포락선의 피크값이 상기 제1 기준 전압보다 높은 경우에 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 를 포함할 수 있다.
또한, 상기 포락선 비교회로부는, 상기 입력신호의 포락선을 검출하는 포락선 검출부; 및 상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 를 포함할 수 있다.
또한, 상기 입력신호와 상기 제1 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 및 상기 입력신호와 상기 제2 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함할 수 있다.
또한, 상기 제1 및 제3 트랜지스터와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함할 수 있다.
또한, 제1단이 전원 입력단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터; 및 상기 포락선의 피크값이 상기 제2 기준 전압보다 높은 경우에 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 를 더 포함할 수 있다.
또한, 상기 입력신호와 상기 제3 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 더 포함할 수 있다.
또한, 상기 입력신호와 상기 제1 및 제2 트랜지스터 간의 신호 전달 경로에 접속되는 제4 커패시터 및 상기 제4 커패시터와 접지단 사이에 접속되는 제2 인덕터;를 포함하는 입력 임피던스 정합부; 및 상기 제1 및 제2 트랜지스터와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로에 접속되는 제3 인덕터 및 상기 제3 인덕터와 접지된 사이에 접속되는 제5 커패시터;를 포함하는 출력 임피던스 정합부; 를 포함할 수 있다.
본 발명의 제3 기술적인 측면에 따른 전력 증폭기는, 제1 바이어스 신호를 제공받아, 입력신호의 전력 레벨을 증폭시키는 제1 증폭부; 상기 제1 증폭부의 출력신호의 포락선을 검출하는 포락선 검출부; 상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 및 상기 비교 회로부의 비교에 의해 설정되는 제2 바이어스 신호에 따라, 상기 입력신호의 전력 레벨을 증폭시키는 제2 증폭부; 를 포함할 수 있다.
또한, 상기 제1 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터; 상기 제1 바이어스 신호를 상기 제1 트랜지스터의 제어단에 제공하는 제1 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 를 포함할 수 있다.
또한, 상기 제2 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터; 상기 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함할 수 있다.
또한, 상기 입력신호와 상기 제1 및 제2 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및 상기 제1 및 제2 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함할 수 있다.
또한, 상기 제1 및 제2 증폭부와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동 전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함할 수 있다.
또한, 상기 비교 회로부의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아, 상기 입력신호의 전력 레벨을 증폭시키는 제3 증폭부;를 더 포함할 수 있다.
또한, 상기 제3 증폭부는, 상기 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터; 상기 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 및 상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 포함할 수 있다.
본 발명에 따른 전력 증폭기는, 증폭부를 복수 개로 나누고 포락선 피크값을 검출하여 이에 따라 각각의 스위치 소자를 사전에 설정된 전력에 대응되도록 동작시킴으로써 효율을 개선할 수 있으며, 입력신호를 왜곡 없이 증폭할 수 있다.
도1은 본 발명의 일 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도2는 도1에 도시된 전력 증폭기의 구성 중 제1 증폭부를 나타낸 회로도이다.
도3은 도1에 도시된 전력 증폭기의 구성 중 제2 증폭부를 나타낸 회로도이다.
도4는 도1에 도시된 전력 증폭기의 구성 중 포락선 검출부 및 비교 회로부를 나타낸 회로도이다.
도5는 도1에 도시된 전력 증폭기를 보다 상세히 나타낸 회로도이다.
도6은 도1에 도시된 전력 증폭기의 구성 중 제1 및 제2 증폭부의 전력 동작 레벨을 나타낸 그래프이다.
도7은 본 발명의 일 실시예에 따른 전력 증폭기의 동작을 나타내기 위한 도면이다.
도8은 도1에 도시한 전력 증폭기의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도9는 본 발명의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도10은 도9에 도시한 전력 증폭기의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도1을 참조하면, 본 발명의 일 실시예에 따른 전력 증폭기는, 제1 증폭부(100), 제2 증폭부(200), 포락선 검출부(310) 및 비교 회로부(320)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 전력 증폭기는 입력 임피던스 정합부(400) 및 출력 임피던스 정합부(500)를 더 포함할 수 있다.
상기 전력 증폭기는 입력신호(RFin), 보다 상세하게는 입력 고주파 신호의 전력을 증폭하여 고전력의 출력 고주파 신호(RFout)를 출력할 수 있다.
도2는 도1에 도시된 전력 증폭기의 구성 중 제1 증폭부(100)를 나타낸 회로도이다.
도2를 참조하면, 상기 제1 증폭부(100)는 제1 바이어스 신호를 제공받아, 입력신호(RFin)의 전력 레벨을 증폭시킬 수 있다. 이때, 상기 제1 증폭부(100)는 상기 입력신호(RFin)의 전력 레벨을 증폭시키는 제1 트랜지스터(110, Q1), 상기 제1 바이어스 신호를 상기 제1 트랜지스터(110)의 제어단에 제공하는 제1 바이어스부(120) 및 상기 입력신호(RFin)의 직류 성분을 블로킹(blocking)하는 제1 커패시터(130, C1)를 포함할 수 있다.
도2에 도시된 제1 증폭부(100)는 가장 단순화된 형태의 증폭부를 도시한 것으로, 입력신호(RFin) 및 제1 바이어스 신호가 입력되는 게이트와 사전에 설정된 구동전압(VDD)을 제공받을 수 있으며, 출력신호(RFout)를 출력하는 드레인, 접지단과 접속된 소스를 갖는 제1 트랜지스터(110)를 포함하는 구조로 전력 증폭기가 구성될 수 있다. 이때, 상기 제1 트랜지스터(110)의 일 실시예로써 MOSFET이 될 수 있다.
상기 제1 트랜지스터(110)의 게이트로 제1 바이어스 신호가 제공될 수 있다. 이때, 상기 제1 바이어스 신호는 입력신호(RFin)에 대응되어 상기 제1 트랜지스터(110)가 항상 동작할 수 있도록 고정된 게이트 전압일 수 있다.
도3은 도1에 도시된 전력 증폭기의 구성 중 제2 증폭부(200)를 나타낸 회로도이다.
도3을 참조하면, 상기 제2 증폭부(200)는 제2 바이어스 신호를 제공받아, 입력신호(RFin)의 전력 레벨을 증폭시킬 수 있다. 이때, 상기 제2 증폭부(200)는 상기 입력신호(RFin)의 전력 레벨을 증폭시키는 제2 트랜지스터(210, Q2), 상기 제2 바이어스 신호를 상기 제2 트랜지스터(210)의 제어단에 제공하는 제2 바이어스부(220) 및 상기 입력신호(RFin)의 직류 성분을 블로킹(blocking)하는 제2 커패시터(230, C2)를 포함할 수 있다.
도3에 도시된 제2 증폭부(200)는 가장 단순화된 형태의 증폭부를 도시한 것으로, 입력신호(RFin) 및 제2 바이어스 신호가 입력되는 게이트와 사전에 설정된 구동전압(VDD)을 제공받을 수 있으며, 출력신호(RFout)를 출력하는 드레인, 접지단과 접속된 소스를 갖는 제2 트랜지스터(210)를 포함하는 구조로 전력 증폭기가 구성될 수 있다. 이때, 상기 제2 트랜지스터(210)의 일 실시예로써 MOSFET이 될 수 있다.
한편, 상기 제2 트랜지스터(210)의 게이트로 제2 바이어스 신호가 제공될 수 있다. 이때, 상기 제2 바이어스 신호는 포락선 검출부(310)에 의해 검출된 포락선의 피크값과 사전에 설정된 기준 전압(Vref)을 비교 회로부(320)에서 비교한 결과에 따라 설정될 수 있다. 한편, 상기 포락선 검출부(310) 및 비교 회로부(320)의 동작 및 구성에 대해서는 도4를 참조하여 후술하기로 한다.
즉, 본 발명에 따른 전력 증폭기는 제1 트랜지스터(110)를 항상 동작시킬 수 있도록 고정된 전압 레벨을 가지는 제1 바이어스 신호가 상기 제1 트랜지스터(110)의 게이트에 인가될 수 있으며, 이에 반해, 제2 트랜지스터(210)는 입력신호(RFin)의 검출된 포락선의 피크값이 사전에 설정된 기준 전압(Vref)보다 높은 경우에 제2 바이어스 신호가 상기 제2 트랜지스터(210)의 게이트에 인가될 수 있다.
다시 말하면, 본 발명에 따른 전력 증폭기는 제1 및 제2 증폭부(100, 200)에서 각각 제1 및 제2 트랜지스터(110, 210)를 포함하며, 상기 제1 트랜지스터(110)는 저전력 동작으로 써 항상 동작이 될 수 있도록 고정된 제1 바이어스 신호가 인가되며, 상기 제2 트랜지스터(210)는 고전력 동작으로써 상기 포락선 검출부(310) 및 비교 회로부(320)에 의해 제어될 수 있도록 할 수 있다.
도4는 도1에 도시된 전력 증폭기의 구성 중 포락선 검출부(310) 및 비교 회로부(320)를 나타낸 회로도이다.
상기 포락선 검출부(310)는 입력신호(RFin)의 포락선을 검출할 수 있다.
상기 비교 회로부(320)는 상기 포락선 검출부(310)로부터 검출된 포락선의 피크값과 사전에 설정된 기준 전압(Vref)을 비교할 수 있으며, 일 실시예로서 히스테리시스 기능을 갖는 비교기(320)로 이루어질 수 있다. 이때, 상기 기준 전압(Vref)은 입력신호(RFin)의 포락선 신호가 원하는 전압 레벨 이상이 되면 켜질 수 있도록 설정될 수 있다.
도5는 도1에 도시된 전력 증폭기를 보다 상세히 나타낸 회로도이다.
도1 및 도5를 참조하면, 본 발명에 따른 전력 증폭기는 입력신호(RFin)와 제1 및 제2 증폭부(100, 200)간의 신호 전달 경로를 사전에 설정된 임피던스로 정함하는 입력 임피던스 정합부(400) 및 제1 및 제2 증폭부(100, 200)와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부(500)를 더 포함할 수 있다.
보다 상세하게 설명하면, 상기 입력 임피던스 정합부(400)는 신호 입력단과 제1 및 제2 증폭부(100, 200) 사이에 형성되어, 입력신호(RFin)의 직류 성분을 블로킹(blocking)하는 제4 커패시터(C4)를 포함할 수 있다. 또한, 상기 신호 입력단과 제1 및 제2 증폭부(100, 200)간의 신호 전달 경로와 접지단 사이에 형성되어, 상기 신호 입력단과 제1 및 제2 증폭부(100, 200)간의 신호 전달 경로의 임피던스를 정합하는 제2 인덕터(L2)를 더 포함할 수 있다.
또한, 상기 출력 임피던스 정합부(500)는, 상기 제1 및 제2 증폭부(100, 200)와 증폭된 신호가 출력되는 신호 출력단 사이에 형성된 제3 인덕터(L3)를 포함할 수 있다. 또한, 상기 신호 출력단과 제1 및 제2 증폭부(100, 200)간의 신호 전달 경로와 접지단 사이에 형성되어 제3 인덕터(L3)와 사전에 설정된 임피던스를 형성하여 상기 신호 출력단과 제1 및 제2 증폭부(100, 200) 간의 신호 전달 경로의 임피던스를 정합하는 제5 커패시터(C5)를 더 포함할 수 있다
또한, 본 발명의 일 실시예에 따른 전력 증폭기는 제1 및 제2 증폭부(100, 200)와 전원 입력단(VDD) 사이에 접속되는 제1 인덕터(L1)를 더 포함할 수 있다. 상기 제1 인덕터(L1)는, 상기 전원 입력단(VDD)으로부터 제공되는 구동전압의 교류 성분을 감소시킬 수 있다.
도6은 도1에 도시된 전력 증폭기의 구성 중 제1 및 제2 증폭부(100, 200)의 전력 동작 레벨을 나타낸 그래프이다.
도7은 본 발명의 일 실시예에 따른 전력 증폭기의 동작을 나타내기 위한 도면이다.
도6 및 도7을 참조하면, 입력신호(RFin)가 제공되면, 제1 트랜지스터(110)가 항상 동작될 수 있도록 고정된 게이트 전압을 갖는 제1 바이어스 신호가 상기 제1 트랜지스터(110)의 제어단에 제공될 수 있다.
한편, 포락선 검출부(310)에서는 입력신호(RFin)의 포락선을 검출하여 비교 회로부(320)로 제공할 수 있으며, 상기 비교 회로부(320)는, 상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압(Vref)을 비교하여, 포락선의 피크값이 사전에 설정된 기준 전압(Vref)보다 높은 경우 제2 바이어스 신호를 출력하여 제2 트랜지스터(210)의 게이트에 제공할 수 있다.
즉, 도6을 참조하면, 제2 트랜지스터(210)는 비교 회로부(320)의 비교 결과에 따라 제2 바이어스 신호가 인가되어 제어될 수 있으며, 이로써 입력신호(RFin)가 왜곡 없이 증폭될 수 있다.
도8은 도1에 도시한 전력 증폭기의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
본 발명의 다른 실시예에 따른 전력 증폭기는, 비교 회로부(320)의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아 입력신호(RFin)의 전력 레벨을 증폭시키는 제3 증폭부(600)를 더 포함할 수 있다.
상기 제3 증폭부(600)는, 상기 입력신호(RFin)의 전력 레벨을 증폭시키는 제3 트랜지스터, 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부 및 상기 입력신호(RFin)의 직류 성분을 블로킹하는 제8 커패시터를 포함할 수 있다. 이때, 포락선 검출부(310)에 의해 검출된 포락선의 피크값이 사전에 설정된 제1 기준 전압(Vref1)보다 높고 제2 기준 전압(Vref2)보다 낮은 경우에 제2 바이어스 신호를 상기 제2 트랜지스터(210)의 제어단에 제공할 수 있으며, 포락선의 피크값이 사전에 설정된 제2 기준 전압(Vref2)보다 높은 경우에는 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공할 수 있다.
즉, 도8에 도시한 본 발명의 다른 실시예에 따른 전력 증폭기는 저전력 동작의 제1 트랜지스터(110)의 게이트에는 상기 제1 트랜지스터(110)가 항상 동작할 수 있도록 고정된 전압 레벨을 갖는 제1 바이어스 신호를 인가하고, 중전력 동작의 제2 트랜지스터(210)의 게이트에는 입력신호(RFin)의 포락선 피크값이 사전에 설정된 제1 기준 전압(Vref1)보다 높고 제2 기준 전압(Vref2)보다 낮은 경우에 동작할 수 있도록 제2 바이어스 신호를 인가할 수 있다. 나아가, 고전력 동작의 제3 트랜지스터의 게이트에는 입력신호(RFin)의 포락선 피크값이 사전에 설정된 제2 기준 전압(Vref2)보다 낮은 경우에 동작할 수 있도록 제3 바이어스 신호를 인가할 수 있다. 이로써 입력신호(RFin)가 제1 및 제3 증폭부를 통하여 왜곡 없이 증폭될 수 있다.
도9는 본 발명의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도9를 참조하면, 본 발명의 다른 실시예에 따른 전력 증폭기는 제1 증폭부(100), 제2 증폭부(200), 포락선 검출부(310) 및 비교 회로부(320)를 포함할 수 있다. 상기 도9에 도시한 본 발명의 다른 실시예에 따른 전력 증폭기의 구성 중 상술한 도1에 도시한 전력 증폭기와 설명이 중복되는 부분에 대해서는 생략하기로 한다.
즉, 도1에 도시한 전력 증폭기와는 달리, 상기 포락선 검출부(310) 및 비교 회로부(320)는 상기 제1 증폭부(100) 및 제2 증폭부(200)와 신호 출력단 사이의 경로에 위치할 수 있다. 즉, 상기 포락선 검출부(310)는 상기 제1 증폭부(100)의 출력신호의 포락선을 검출하여 비교 회로부(320)로 제공할 수 있으며, 상기 비교 회로부(320)는 상기 제공받은 포락선의 피크 값과 사전에 설정된 기준 전압(Vref)을 비교하여 비교 결과에 따라 설정되는 제2 바이어스 신호를 출력하여 상기 제2 증폭부(200)로 제공할 수 있다.
도10은 도9에 도시한 전력 증폭기의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도10에 도시한 본 발명의 또 다른 실시예에 따른 전력 증폭기는, 비교 회로부(320)의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아 입력신호(RFin)의 전력 레벨을 증폭시키는 제3 증폭부를 더 포함할 수 있다. 상기 제3 증폭부는 상기 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터, 상기 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부 및 상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터를 포함할 수 있으며, 각각의 설명은 상술한 바와 동일하므로 생략하기로 한다.
즉, 입력신호(RFin)가 왜곡 없이 증폭될 수 있도록, 본 발명에 따른 전력 증폭기는 입력신호(RFin)의 포락선을 검출하여 사전에 설정된 기준 전압과 비교 후 설정되는 바이어스 신호에 따라 제2 증폭부(200) 또는 제3 증폭부를 제어할 수 있다.
또는, 본 발명의 다른 실시예에 따른 전력 증폭기는 제1 및 제2 증폭부(100, 200)로부터의 출력신호의 포락선을 검출하여 사전에 설정된 기준 전압과 비교 후 바이어스 신호를 설정하여 제2 증폭부(200) 또는 제3 증폭부(300)로 제공할 수도 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 제1 증폭부
200: 제2 증폭부
310: 포락선 검출부
320: 비교 회로부
400: 입력 임피던스 정합부
500: 출력 임피던스 정합부

Claims (21)

  1. 제1 바이어스 신호를 제공받아, 입력신호의 전력 레벨을 증폭시키는 제1 증폭부;
    상기 입력신호의 포락선을 검출하는 포락선 검출부;
    상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 및
    상기 비교 회로부의 비교에 의해 설정되는 제2 바이어스 신호에 따라, 상기 입력신호의 전력 레벨을 증폭시키는 제2 증폭부; 를 포함하는 전력 증폭기.
  2. 제1항에 있어서, 상기 제1 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터;
    상기 제1 바이어스 신호를 상기 제1 트랜지스터의 제어단에 제공하는 제1 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 를 포함하는 전력 증폭기.
  3. 제1항에 있어서, 상기 제2 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터;
    상기 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함하는 전력 증폭기.
  4. 제1항에 있어서,
    상기 입력신호와 상기 제1 및 제2 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및
    상기 제1 및 제2 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하는 전력 증폭기.
  5. 제1항에 있어서,
    상기 제1 및 제2 증폭부와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함하는 전력 증폭기.
  6. 제1항에 있어서,
    상기 비교 회로부의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아, 상기 입력신호의 전력 레벨을 증폭시키는 제3 증폭부;를 더 포함하는 전력 증폭기.
  7. 제6항에 있어서, 상기 제3 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터;
    상기 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 포함하는 전력 증폭기.
  8. 제1단이 전원 입력단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터;
    상기 제1 트랜지스터의 제어단에 사전에 설정된 제1 바이어스 신호를 제공하는 제1 바이어스부;
    상기 입력신호의 포락선을 검출하여 상기 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 포락선 비교회로부; 및
    제1단이 상기 제1 트랜지스터의 제1단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터;
    상기 포락선의 피크값이 상기 제1 기준 전압보다 높은 경우에 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 를 포함하는 전력 증폭기.
  9. 제8항에 있어서, 상기 포락선 비교회로부는,
    상기 입력신호의 포락선을 검출하는 포락선 검출부; 및
    상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 를 포함하는 전력 증폭기.
  10. 제8항에 있어서,
    상기 입력신호와 상기 제1 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 및
    상기 입력신호와 상기 제2 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함하는 전력 증폭기.
  11. 제8항에 있어서,
    상기 제1 및 제3 트랜지스터와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함하는 전력 증폭기.
  12. 제8항에 있어서,
    제1단이 전원 입력단과 접속되고 제2단이 접지단과 접속되며, 제어단에 제공되는 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터; 및
    상기 포락선의 피크값이 상기 제2 기준 전압보다 높은 경우에 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 를 더 포함하는 전력 증폭기.
  13. 제12항에 있어서,
    상기 입력신호와 상기 제3 트랜지스터 간의 신호 전달 경로에 접속되어, 상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 더 포함하는 전력 증폭기.
  14. 제8항에 있어서,
    상기 입력신호와 상기 제1 및 제2 트랜지스터 간의 신호 전달 경로에 접속되는 제4 커패시터 및 상기 제4 커패시터와 접지단 사이에 접속되는 제2 인덕터;를 포함하는 입력 임피던스 정합부; 및
    상기 제1 및 제2 트랜지스터와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로에 접속되는 제3 인덕터 및 상기 제3 인덕터와 접지된 사이에 접속되는 제5 커패시터;를 포함하는 출력 임피던스 정합부; 를 포함하는 전력 증폭기.
  15. 제1 바이어스 신호를 제공받아, 입력신호의 전력 레벨을 증폭시키는 제1 증폭부;
    상기 제1 증폭부의 출력신호의 포락선을 검출하는 포락선 검출부;
    상기 검출된 포락선의 피크값과 사전에 설정된 기준 전압을 비교하는 비교 회로부; 및
    상기 비교 회로부의 비교에 의해 설정되는 제2 바이어스 신호에 따라, 상기 입력신호의 전력 레벨을 증폭시키는 제2 증폭부; 를 포함하는 전력 증폭기.
  16. 제15항에 있어서, 상기 제1 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제1 트랜지스터;
    상기 제1 바이어스 신호를 상기 제1 트랜지스터의 제어단에 제공하는 제1 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제1 커패시터; 를 포함하는 전력 증폭기.
  17. 제15항에 있어서, 상기 제2 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제2 트랜지스터;
    상기 제2 바이어스 신호를 상기 제2 트랜지스터의 제어단에 제공하는 제2 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제2 커패시터; 를 포함하는 전력 증폭기.
  18. 제15항에 있어서,
    상기 입력신호와 상기 제1 및 제2 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및
    상기 제1 및 제2 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하는 전력 증폭기.
  19. 제15항에 있어서,
    상기 제1 및 제2 증폭부와 전원 입력단 사이에 접속되며, 상기 전원 입력단으로부터 제공되는 구동 전압의 교류 성분을 감소시키는 제1 인덕터;를 더 포함하는 전력 증폭기.
  20. 제15항에 있어서,
    상기 비교 회로부의 비교 결과에 따라 설정되는 제3 바이어스 신호를 제공받아, 상기 입력신호의 전력 레벨을 증폭시키는 제3 증폭부;를 더 포함하는 전력 증폭기.
  21. 제20항에 있어서, 상기 제3 증폭부는,
    상기 입력신호의 전력 레벨을 증폭시키는 제3 트랜지스터;
    상기 제3 바이어스 신호를 상기 제3 트랜지스터의 제어단에 제공하는 제3 바이어스부; 및
    상기 입력신호의 직류 성분을 블로킹하는 제3 커패시터; 를 포함하는 전력 증폭기.
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