KR20150059056A - 호스트 ftl을 갖는 사용자 장치 및 그것의 소거 카운트 전송 방법 - Google Patents

Abstract

본 발명의 실시 예에 따른 사용자 장치는 플래시 메모리를 기반으로 하는 저장 장치; 및 인터페이스를 통해 상기 저장 장치와 연결되고, 상기 저장 장치로 데이터를 전송하는 호스트를 포함하되, 상기 호스트는 호스트 FTL을 이용하여 상기 플래시 메모리의 소거 카운트 정보를 상기 저장 장치로 제공한다. 본 발명의 실시 예에 따른 사용자 장치는 소거 카운트 정보를 호스트로부터 저장 장치로 전송함으로, 저장 장치의 성능(performance)을 개선하고 신뢰성(reliability)을 보장할 수 있다.

Description

호스트 FTL을 갖는 사용자 장치 및 그것의 소거 카운트 전송 방법{USER DEVICE HAVING HOST FTL AND METHOD FOR TRANSFERING ERASE COUNT THEREOF}

본 발명은 사용자 장치에 관한 것으로, 더욱 상세하게는 호스트 FTL(flash translation layer)를 갖는 사용자 장치 및 그것의 소거 카운트 전송 방법에 관한 것이다.

사용자 장치(storage system)은 호스트(host)와 저장 장치(storage device)로 구성되며, UFS(universal flash storage), SATA(serial ATA), SCSI(small computer small interface), SAS(serial attached SCSI), eMMC(embedded MMC) 등과 같은 다양한 인터페이스 표준을 통해 연결된다.

저장 장치는 인터페이스를 통해서 호스트와 연결된다. 저장 장치는 플래시 메모리, MRAM, PRAM, FeRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 플래시 메모리를 기반으로 하는 저장 장치는 FTL(flash translation layer)을 이용하여 플래시 메모리의 특성을 효율적으로 이용한다.

한편, 저장 장치(storage device)의 공정이 점점 미세(shrink)해지고 특성이 나빠짐에 따라, 저장 장치마다 신뢰성을 보장하기 위한 다양한 스킴(scheme)이 개발되고 있다. 특히, 호스트에서 FTL을 관리하는 사용자 장치는 저장 장치의 성능을 개선하고 신뢰성을 보장하기 위해 필요한 정보를 저장 장치로 제공할 필요가 있다.

본 발명은 상술한 기술적 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 호스트에서 FTL을 관리하는 사용자 장치에서, 저장 장치의 성능을 개선하고 신뢰성을 보장하기 위해, 호스트가 저장 장치로 소거 카운트(erase count)를 전송하는 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 사용자 장치는 플래시 메모리를 기반으로 하는 저장 장치; 및 인터페이스를 통해 상기 저장 장치와 연결되고, 상기 저장 장치로 데이터를 전송하는 호스트를 포함하되, 상기 호스트는 호스트 FTL을 이용하여 상기 플래시 메모리의 소거 카운트 정보를 상기 저장 장치로 제공한다.

실시 예로서, 상기 플래시 메모리는 복수의 메모리 블록을 포함하고, 상기 소거 카운트 정보는 각 메모리 블록의 소거 카운트 중에서 최대 소거 카운트이다. 상기 호스트는 상기 플래시 메모리의 소거 카운트 정보를 일정 주기마다 상기 저장 장치로 제공한다. 상기 호스트는 상기 플래시 메모리의 소거 카운트 정보를 상기 저장 장치의 부트업 때마다 제공한다.

다른 실시 예로서, 상기 저장 장치는 소거 카운트 정보를 이용하여 상기 플래시 메모리의 읽기 레벨을 조절한다. 상기 플래시 메모리는 복수의 블록 타입을 갖고, 상기 소거 카운트 정보는 각 블록 타입의 최대 소거 카운트이다.

또 다른 실시 예로서, 상기 호스트는 상기 소거 카운트 정보를 포함하는 소거 카운트 필드 포맷을 상기 저장 장치로 제공한다. 상기 소거 카운트 필드 포맷은 셋팅 커맨드 마크, 셋팅 소거 카운트, 소거 카운트 데이터, 셋팅 커맨드 엔드 마크를 포함한다. 상기 소거 카운트 정보는 상기 소거 카운트 필드 포맷의 소거 카운트 데이터에 포함된다.

본 발명의 다른 일면은 플래시 메모리를 기반으로 하는 저장 장치와 인터페이스를 통해 상기 저장 장치와 연결되고 호스트 FTL을 구동하는 호스트를 포함하는 사용자 장치의 소거 카운트 전송 방법에 관한 것으로, 소거 카운트(erase count)를 전송하기 위해 상기 저장 장치를 셋팅(setting) 하도록 셋팅 커맨드 마크(setting CMD mark)를 전송하는 단계; 스토리지 어드레스 포맷(storage address format)에 해당하는 셋팅 소거 카운트(setting erase count)를 전송하는 단계; 상기 플래시 메모리의 소거 카운트(erase count)를 포함하는 소거 카운트 데이터(erase count data)를 전송하는 단계; 및 커맨드 셋팅을 종료하기 위한 셋팅 커맨드 엔드 마크(setting CMD end mark)를 전송하는 단계를 포함한다.

실시 예로서, 상기 소거 카운트 정보는 상기 플래시 메모리의 각 메모리 블록의 소거 카운트 중에서 최대 소거 카운트이다. 상기 호스트는 상기 플래시 메모리의 소거 카운트 정보를 일정 주기마다 또는 상기 저장 장치의 부트업 때마다 제공한다. 상기 저장 장치는 소거 카운트 정보를 이용하여 상기 플래시 메모리의 읽기 레벨을 조절한다. 상기 플래시 메모리는 복수의 블록 타입을 갖고, 상기 소거 카운트 정보는 각 블록 타입의 최대 소거 카운트일 수 있다.

본 발명의 실시 예에 따른 사용자 장치는 소거 카운트를 호스트로부터 저장 장치로 전송함으로, 저장 장치의 성능(performance)을 개선하고 신뢰성(reliability)을 보장할 수 있다.

도 1은 사용자 장치를 보여주는 블록도이다.
도 2는 플래시 메모리를 기반으로 하는 사용자 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 예시적으로 보여주는 회로도이다.
도 5는 도 4에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 6은 도 2에 도시된 사용자 장치의 커맨드 필드 포맷(command field format)을 보여주는 블록도이다.
도 7 및 도 8은 도 6에 도시된 읽기 커맨드 필드 포맷(read command field format)과 프로그램 커맨드 필드 포맷(program command field format)의 스토리지 어드레스 포맷(storage)을 좀 더 구체적으로 보여주는 블록도이다.
도 9는 도 3에 도시된 플래시 메모리의 메모리 셀 어레이를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 사용자 장치의 소거 카운트 전송 방법을 예시적으로 설명하기 위한 블록도이다.
도 11은 도 10에 도시된 소거 카운트 전송 방법의 구체적인 실시 예를 설명하기 위한 개념도이다.
도 12는 본 발명에 사용되는 3차원 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 13은 도 12에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 14는 도 13에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 15는 본 발명의 실시 예에 따른 사용자 장치의 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 16은 본 발명의 실시 예에 따른 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 17은 도 16 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

Ⅰ. 호스트 FTL을 갖는 사용자 장치

도 1은 사용자 장치를 보여주는 블록도이다. 도 1을 참조하면, 사용자 장치(1000)은 호스트(1100)와 저장 장치(1200)를 포함한다. 호스트(1100)와 저장 장치(1200)는 UFS(universal flash storage), SATA(serial ATA), SCSI(small computer small interface), SAS(serial attached SCSI), eMMC(embedded MMC) 등과 같은 표준 인터페이스를 통해 연결될 수 있다.

도 1을 참조하면, 호스트 인터페이스(1101)와 장치 인터페이스(1201)는 데이터나 신호를 주고 받기 위한 데이터 라인(DIN, DOUT)과 전원을 제공하기 위한 전원 라인(PWR)으로 연결될 수 있다. 호스트(1100)는 애플리케이션(1110), 장치 드라이버(1120), 호스트 컨트롤러(1130), 그리고 버퍼 메모리(1140)를 포함한다.

애플리케이션(1110)은 호스트(1100)에서 실행되는 다양한 응용 프로그램들이다. 장치 드라이버(1120)는 호스트(1100)에 연결되어 사용되는 주변 장치들을 구동하기 위한 것으로, 도 1에서는 저장 장치(1200)를 구동한다. 애플리케이션(1110)이나 장치 드라이버(1120)는 소프트웨어(software) 또는 펌웨어(firmware) 등을 통해 구현될 수 있다. 호스트 컨트롤러(1130)는 호스트 인터페이스(1101)를 통해, 데이터를 저장 장치(1200)로 제공하거나 저장 장치(1200)로부터 데이터를 입력 받는다.

버퍼 메모리(1140)는 호스트(1100)의 메인 메모리(main memory) 또는 캐시 메모리(cache memory)로 사용될 수 있다. 또한, 버퍼 메모리(1140)는 애플리케이션(1110)이나 장치 드라이버(1120) 등과 같은 소프트웨어(software)나 호스트 FTL(Flash Translation Layer)와 같은 펌웨어(firmware)를 구동하기 위한 구동 메모리(driving memory)로 사용될 수도 있다.

저장 장치(1200)는 장치 인터페이스(1201)를 통해서 호스트(1100)와 연결될 수 있다. 저장 장치(1200)는 불휘발성 메모리(1210), 장치 컨트롤러(1230), 그리고 버퍼 메모리(1240)를 포함한다. 불휘발성 메모리(1210)에는 플래시 메모리, MRAM, PRAM, FeRAM 등이 포함될 수 있다. 장치 컨트롤러(1230)는 불휘발성 메모리(1210)의 쓰기, 읽기, 소거 등과 같은 전반적인 동작을 제어한다. 장치 컨트롤러(1230)는 어드레스 또는 데이터 버스를 통해 불휘발성 메모리(1210) 또는 버퍼 메모리(1240)와 데이터를 주고 받는다.

버퍼 메모리(1240)는 불휘발성 메모리(1210)에 저장될 또는 불휘발성 메모리(1210)로부터 읽은 데이터를 임시로 저장하는 데 사용될 수 있다. 버퍼 메모리(1240)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 버퍼 메모리(1240)는 저장 장치(1200)의 메인 메모리(main memory) 또는 캐시 메모리(cache memory)로 사용될 수 있다.

또한, 버퍼 메모리(1240)는 커맨드 관리자(command manager), 플래시 관리자(flash manager), 에러 픽스 관리자(error fix manager)와 같은 소프트웨어(software) 또는 펌웨어(firmware)를 구동하기 위한 구동 메모리(driving memory)로 사용될 수도 있다.

도 2는 플래시 메모리를 기반으로 하는 사용자 장치를 보여주는 블록도이다. 도 2에 도시된 사용자 장치(2000)는 스마트 폰, 테블렛 PC, 전자 책, 휴대폰 등과 같은 모바일 장치일 수 있다. 도 2를 참조하면, 사용자 장치(2000)는 호스트(2100)와 저장 장치(2200)를 포함한다.

호스트(2100)는 애플리케이션(2110), 장치 드라이버(2120), 호스트 컨트롤러(2130), 그리고 버퍼 램(2140)을 포함한다. 그리고 호스트 컨트롤러(2130)는 커맨드 큐(CMD queue, 2131), 호스트 DMA(2132), 그리고 전원 관리자(2133)를 포함한다.

호스트(2100)의 애플리케이션(2110)과 장치 드라이버(2120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)은 호스트 컨트롤러(2130)의 커맨드 큐(2131)에 입력된다. 커맨드 큐(2131)는 저장 장치(2200)로 제공될 커맨드(command)를 순서대로 저장한다. 커맨드 큐(2131)에 저장된 커맨드는 호스트 DMA(2132)로 제공된다. 호스트 DMA(2132)는 커맨드를 호스트 인터페이스(2101)를 통해 저장 장치(2200)로 보낸다.

계속해서 도 2를 참조하면, 저장 장치(2200)는 플래시 메모리(2210), 장치 컨트롤러(2230), 그리고 버퍼 램(2240)을 포함한다. 그리고 장치 컨트롤러(2230)는 중앙처리장치(CPU, 2231), 장치 DMA(2232), 플래시 DMA(2233), 커맨드 관리자(CMD manager, 2234), 버퍼 관리자(2235), 에러 픽스 관리자(error fix manager, 2236), 그리고 플래시 관리자(2237)를 포함한다.

호스트(2100)로부터 저장 장치(2200)로 입력된 커맨드는 장치 인터페이스(2201)를 통해 장치 DMA(2232)로 제공된다. 장치 DMA(2232)는 입력된 커맨드를 커맨드 관리자(2234)로 제공한다. 커맨드 관리자(2234)는 호스트(2100)로부터 받은 커맨드를 분석하고, 플래시 메모리(2210)에 커맨드를 보낼 수 있도록 변환해 주는 모듈이다. 또한, 커맨드 관리자(2234)는 버퍼 관리자(2235)를 통해 데이터를 입력 받을 수 있도록 버퍼 램(2240)을 할당한다. 커맨드 관리자(2234)는 데이터 전송 준비가 완료되면, 호스트(2100)로 전송 준비 완료 신호(READY_TO_TRANSFER)를 보낸다.

호스트(2100)는 전송 준비 완료 신호에 응답하여 데이터를 저장 장치(2200)로 전송한다. 데이터는 호스트 DMA(2132)와 호스트 인터페이스(2101)를 통해 저장 장치(2200)로 전송된다. 저장 장치(2200)는 제공받은 데이터를 장치 DMA(2232)와 버퍼 관리자(2235)를 통해 버퍼 램(2240)에 저장한다. 버퍼 램(2240)에 저장된 데이터는 플래시 DMA(2233)를 통해 플래시 관리자(2237)로 제공된다. 플래시 관리자(2237)는 플래시 메모리(2210)의 해당 어드레스에 데이터를 저장한다.

저장 장치(2200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 호스트(2100)로 응답 신호(response)를 보내고, 커맨드 완료를 알린다. 호스트(2100)는 응답 신호를 전송 받은 커맨드에 대한 완료 여부를 장치 드라이버(2120)와 애플리케이션(2110)에 알려주고, 해당 커맨드에 대한 동작을 종료한다.

도 3은 도 2에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 플래시 메모리(2210)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 어드레스 디코더(130), 그리고 제어 로직(140)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지(예를 들면, 111)는 복수의 메모리 셀로 구성된다. 플래시 메모리(2210)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.

각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.

싱글 레벨 셀(SLC)은 문턱 전압에 따라, 소거 상태(erase state) 또는 프로그램 상태(program state)를 가질 수 있다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라, 소거 상태(erase state) 또는 복수의 프로그램 상태 중 하나를 가질 수 있다. 플래시 메모리(2210)는 싱글 레벨 셀과 멀티 레벨 셀을 동시에 가질 수도 있다.

데이터 입출력 회로(120)는 복수의 비트 라인(BLs)을 통해 메모리 셀 어레이(110)와 연결된다. 데이터 입출력 회로(120)는 프로그램 동작 시에 외부로부터 데이터(DATA)를 입력받고, 선택 페이지(111)에 프로그램 데이터(program data)를 전송한다. 데이터 입출력 회로(120)는 읽기 동작 시에 선택 페이지(111)로부터 데이터를 읽고, 외부로 데이터(DATA)를 출력한다.

어드레스 디코더(130)는 복수의 워드 라인(WLs)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다. 이하에서는 제 1 메모리 블록(BLK1)의 한 페이지(111)가 선택된 것으로 가정한다.

제어 로직(140)은 플래시 메모리(2210)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(140)은 프로그램 동작 시에, 어드레스 디코더(130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(120)를 제어함으로 선택 페이지(111)에 프로그램 데이터가 제공되도록 할 수 있다. 제어 로직(1140)은 장치 컨트롤러(도 2 참조, 2230)로부터 제공되는 제어 신호(CTRL)에 따라, 프로그램, 읽기, 소거 등의 동작을 수행할 수 있다.

도 4는 도 3에 도시된 메모리 블록을 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLK1)은 셀 스트링 구조(cell string structure)로 되어 있다. 하나의 셀 스트링은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL1~WLn)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL1~BLm)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.

하나의 워드 라인(예를 들면, WLi)에는 복수의 메모리 셀이 연결될 수 있다. 선택 워드 라인(WLi)에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 도 4에서, 선택 페이지(111)는 프로그램 동작이 동시에 수행된다. 한편, 하나의 페이지는 메인 데이터를 저장하기 위한 메인 영역(main area)과 패러티 비트와 같은 부가 데이터 등을 저장하기 위한 스페어 영역(spare area)으로 구분될 수 있다.

도 5는 도 4에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 5는 하나의 메모리 셀에 2 비트 데이터가 저장되는 메모리 셀들의 문턱 전압 분포를 예시적으로 보여준다. 도 5에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다. 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(E, P1, P2, P3) 중 하나를 가질 수 있다. 여기에서, E는 소거 상태(erase state)를 나타낸다. 그리고 P1, P2 및 P3은 프로그램 상태(program state)를 나타낸다.

도 6은 도 2에 도시된 사용자 장치의 커맨드 필드 포맷(command field format)을 보여주는 블록도이다. 커맨드 필드 포맷은 호스트(2100)의 호스트 인터페이스(2101)와 저장 장치(2200)의 장치 인터페이스(2201) 사이에서 주고 받는 인터페이싱 표준(interfacing standard)이다.

도 6에는 호스트(2100)가 저장 장치(2200)에 데이터를 쓰기 위한 프로그램 커맨드 필드 포맷(program command field format)과, 저장 장치(2200)로부터 데이터를 읽기 위한 읽기 커맨드 필드 포맷(read command field format)이 도시되어 있다.

도 6을 참조하면, 호스트(2100)는 쓰기(write)를 위한 정보를 보낸다는 의미인 프로그램 마크(program mark)를 저장 장치(2200)로 전송한다. 프로그램 마크(program mark)를 전송한 다음에, 데이터의 저장 위치를 지정하기 위한 스토리지 어드레스 포맷(storage address format)과 프로그램 데이터(program data)가 전송된다. 프로그램 데이터(program data)가 전송된 다음에, 호스트(2100)는 프로그램 종료를 알리는 프로그램 엔드 마크(program end mark)를 전송한다. 저장 장치(2200)는 wait busy 구간 동안 내부적으로 프로그램 동작을 수행한다.

계속해서 도 6을 참조하면, 호스트(2100)는 저장 장치(2200)로 읽기(read)를 위한 정보를 보낸다는 의미인 읽기 커맨드 마크(read CMD mark)를 저장 장치(2200)로 전송한다. 읽기 커맨드 마크(read CMD mark)를 전송한 다음에, 데이터 저장 위치 정보를 알리기 위한 스토리지 어드레스 포맷(storage address format)과 읽기 커맨드 엔드 마크(read CMD end mark)가 전송된다.

읽기 커맨드 엔드 마크(read CMD end mark)가 전송된 다음에, 저장 장치(2200)는 wait busy 구간 동안 내부적으로 읽기 동작을 수행한다. 읽기 동작이 끝나면, 호스트(2100)는 데이터 출력 마크(data out mark)를 저장 장치(2200)로 전송하고, 저장 장치(2200)는 데이터를 호스트(2100)로 출력된다.

다시 도 2를 참조하면, 본 발명의 실시 예에 따른 사용자 장치(2000)는 저장 장치(2200) 내에 에러 픽스 관리자(2236)를 포함하고, 호스트(2100)의 버퍼 램(2140)에서 FTL(flash translation layer)을 구동한다. 도 2에 도시된 사용자 장치(2000)는 호스트(2100)에서 FTL을 구동하기 때문에, 플래시 메모리(2210)의 성능에 영향을 미치는 다양한 정보를 저장 장치(2200)로 제공할 필요가 있다.

Ⅱ. 사용자 장치의 소거 카운트 전송 방법

저장 장치(storage device)의 공정이 점점 미세(shrink)해지고 특성이 나빠짐에 따라, 저장 장치마다 신뢰성을 보장하기 위한 다양한 스킴(scheme)이 개발되고 있다. 플래시 메모리를 기반으로 하는 저장 장치가 각 메모리 블록에 대한 소거 카운트 정보를 가지고 있지 않다면, 저장 장치의 특성이 가장 나쁜 상태(worst state)에 맞춰서 동작할 수 밖에 있다.

이러한 이유로, 메모리 블록의 소거 카운트(erase count)는 매우 중요한 정보 중의 하나이다. 본 발명은 메모리 블록의 소거 카운트 정보를 호스트(2100)로부터 저장 장치(2200)로 전송함으로, 저장 장치(2200)의 성능(performance)을 개선하고 신뢰성(reliability)을 보장할 수 있다.

도 7 및 도 8은 도 6에 도시된 읽기 커맨드 필드 포맷(read command field format)과 프로그램 커맨드 필드 포맷(program command field format)의 스토리지 어드레스 포맷(storage)을 좀 더 구체적으로 보여주는 블록도이다. 도 7 및 도 8을 참조하면, 스토리지 어드레스 포맷(storage address format)은 예를 들어 32 비트로 구성될 수 있다.

사용되지 않은 영역(unused area)은 X 비트로 구성된다. 셀 타입 영역(cell type area)은 읽기 또는 쓰기를 어떤 셀 타입(예를 들면, SLC 또는 MLC)으로 할 것인지를 결정하며, A 비트로 구성된다. CAU 영역(concurrently addressable unit area)은 칩(chip), 다이(die), 플레인(plane)과 같은 상위 단계에서의 데이터 저장 위치를 지정하며, B 비트로 구성된다. 블록 영역(block area)은 CAU 내에서 블록 번호(block number)를 지정하며, C 비트로 구성된다. 페이지 영역(page area)은 블록 내의 페이지 번호(page number)를 지정하며, D 비트로 구성된다. 위의 예에서, 스트로지 어드레스 포맷은 X 비트, A 내지 D 비트의 총합인 32 비트로 구성될 수 있다.

도 9는 도 3에 도시된 플래시 메모리의 메모리 셀 어레이를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 메모리 셀 어레이(110)은 복수의 블록 타입을 가질 수 있다. 도 9의 예에서는, 제 1 블록 타입은 하나의 메모리 셀에 3비트를 저장하는 TLC 블록이고, 제 2 블록 타입은 하나의 메모리 셀에 하나의 비트를 저장하는 SLC 블록이다.

제 1 블록 타입(예를 들면, TLC 블록)의 메모리 블록으로 프로그램되는 데이터는 먼저 제 2 블록 타입(예를 들면, SLC 블록)의 메모리 블록에 저장될 수 있다. 그 다음에 제 2 블록 타입에서 제 1 블록 타입으로 데이터를 옮기는 동작이 수행될 수 있다. 이러한 프로그램 방식을 온 칩 버퍼드 프로그램(OBP; On-chip Buffered Program)이라고 한다

도 9를 참조하면, 제 2 블록 타입은 제 1 내지 제 4 메모리 블록(BLK1~BLK4)으로 구성되고, 제 1 블록 타입은 제 5 내지 제 8 메모리 블록(BLK5~BLK8)으로 구성된다. 각각의 메모리 블록은 소거 카운트(EC; erase count)를 갖는다.

예를 들어, 제 1 내지 제 4 메모리 블록(BLK1~BLK4)의 소거 카운트는 각각 80, 60,100, 90이다. SLC 블록의 최대 소거 카운트(max erase count)는 제 3 메모리 블록(BLK3)의 소거 카운트인 100이다. 마찬가지로, 제 5 내지 제 8 메모리 블록(BLK5~BLK8)의 소거 카운트는 각각 450, 521, 510, 490이다. TLC 블록의 최대 소거 카운트(max erase count)는 제 6 메모리 블록(BLK6)의 소거 카운트인 521이다.

플래시 메모리(도 3 참조, 2210)는 프로그램-소거 동작을 반복할수록 메모리 셀의 열화로 문턱 전압 분포 특성이 나빠질 수 있다. 예를 들면, 메모리 셀의 문턱 전압 분포가 변하고, 읽기 페일(read fail)이 발생할 수 있다. 이러한 이유로, 플래시 메모리(2210)는 프로그램-소거 동작의 허용 한도가 정해져 있다. 이를 P/E 사이클 내구성(endurance)이라고 한다. P/E 사이클 내구성은 메모리 셀 당 저장하는 데이터 비트 수에 따라 달라질 수 있다. 일반적으로 셀 당 저장하는 데이터 비트 수가 작을수록, P/E 사이클 내구성은 증가한다.

사용자 장치(도 2 참조, 2000)는 메모리 블록의 소거 카운트를 호스트(2100)의 호스트 FTL(도 2 참조, 2140)에서 관리한다. 이러한 경우에는 사용자 장치(2000)는 각 메모리 블록의 소거 카운트 정보를 호스트(2100)로부터 저장 장치(2200)로 제공함으로, 저장 장치(2200)의 성능(performance)을 개선하고 수명(life time)을 연장할 수 있다.

예를 들면, 저장 장치(2200)는 호스트(2100)로부터 소거 카운트 정보를 입력받고, 플래시 메모리(2210)의 읽기 전압 레벨을 조절할 수 있다. 저장 장치(2200)는 소거 카운트에 따라 플래시 메모리(2210)의 읽기 전압 레벨을 조절함으로, 메모리 셀의 열화로 인한 문턱 전압 변화에 대비할 수 있다. 즉, 저장 장치(2200)는 소거 카운트를 이용하여, 플래시 메모리(2210)의 읽기 페일을 줄이고 수명을 연장할 수 있다.

도 10은 본 발명의 실시 예에 따른 사용자 장치의 소거 카운트 전송 방법을 예시적으로 설명하기 위한 블록도이다. 도 10에는 호스트(2100)가 저장 장치(2200)에 소거 카운트를 전송하기 위한 소거 카운트 커맨드 필드 포맷(erase count command field format)이 도시되어 있다.

호스트(2100)는 소거 카운트(erase count)를 전송하기 위해 저장 장치(2200)를 셋팅(setting) 한다는 의미인 셋팅 커맨드 마크(setting CMD mark)를 저장 장치(2200)로 전송한다. 셋팅 커맨드 마크(setting CMD mark)를 전송한 다음에, 스토리지 어드레스 포맷(storage address format)에 해당하는 셋팅 소거 카운트(setting erase count)를 제공한다. 셋팅 소거 카운트(setting erase count)를 전송한 다음에, 제 1 및 제 2 블록 타입(도 9 참조)의 최대 소거 카운트(max erase count)를 포함하는 소거 카운트 데이터(erase count data)를 제공한다. 그리고 커맨드 셋팅을 종료한다는 의미의 셋팅 커맨드 엔드 마크(setting CMD end mark)를 전송한다.

계속해서 도 10을 참조하면, 소거 카운트 데이터(erase count data)는 제 1 블록 타입의 최대 소거 카운트를 포함하는 제 1 내지 제 4 데이터(W1~W4)와 제 2 블록 타입의 최대 소거 카운트를 포함하는 제 5 내지 제 8 데이터(W5~W8)로 구성될 수 있다. 여기에서, 제 1 블록 타입은 TLC 블록이고, 제 2 블록 타입은 SLC 블록일 수 있다.

도 11은 도 10에 도시된 소거 카운트 전송 방법의 구체적인 실시 예를 설명하기 위한 개념도이다. 호스트(2100)는 셋팅 커맨드 마크를 전송한 다음에, 스토리지 어드레스 포맷에 해당하는 셋팅 소거 카운트를 전송하면, 2가지 블록 타입에 해당하는 최대 소거 카운트를 전송할 수 있다. 도 11의 예에서, TLC 블록을 위한 최대 소거 카운트는 521이고, SLC 블록을 위한 최대 소거 카운트는 100이다.

호스트(2100)는 셋팅 커맨드 엔드 마크(setting CMD end mark)를 전송한 다음에, 저장 장치(2200)의 상태를 체크하는 장치 상태 체크 커맨드 마크(device status check CMD mark)를 전송하고, 소거 카운트 전송 동작의 완료를 확인한다.

본 발명의 실시 예에 따른 사용자 장치(2000)는 호스트(2100)로부터 저장 장치(2200)로 최대 소거 카운트(max erase count)를 제공한다. 소거 카운트는 일정 주기(예를 들면, 100회)마다 반복하여 전송될 수 있다. 예를 들면, 호스트(2100)는 SLC 블록의 최대 소거 카운트가 200이 되거나 TLC 블록의 최대 소거 카운트가 621이 될 때, 소거 카운트를 저장 장치(2200)로 전송할 수 있다. 그리고 소거 카운트는 저장 장치(2200)가 부트업(bootup)될 때마다 전송될 수 있다.

본 발명의 실시 예에 따른 사용자 장치(2000)는 호스트(2100)에서 FTL을 관리하고, 특정 조건(예를 들면, 일정 주기나 부트업)에 따라, 소거 카운트를 저장 장치(2200)로 전송할 수 있다. 소거 카운트는 메모리 블록의 최대 소거 카운트일 수 있다. 또한, 복수의 블록 타입을 갖는 경우에, 소거 카운트는 각 블록 타입의 최대 소거 카운트일 수 있다. 저장 장치(2200)는 호스트(2100)로부터 전송 받은 소거 카운트를 이용하여, 플래시 메모리(2210)의 프로그램이나 읽기 등의 성능을 개선할 수 있다.

Ⅲ. 본 발명의 적용 예

본 발명의 실시 예에 따른 사용자 장치는 2차원 구조를 갖는 플래시 메모리뿐만 아니라, 3차원 구조를 갖는 플래시 메모리에도 적용될 수 있다.

도 12는 본 발명에 사용되는 3차원 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 플래시 메모리(2210)는 3차원 셀 어레이(210), 데이터 입출력 회로(220), 어드레스 디코더(230), 그리고 제어 로직(240)을 포함한다.

데이터 입출력 회로(220)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(210)와 연결된다. 데이터 입출력 회로(220)는 외부로부터 데이터(DATA)를 입력받거나, 3차원 셀 어레이(210)로부터 읽은 데이터(DATA)를 외부로 출력한다. 어드레스 디코더(230)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(210)와 연결된다. 어드레스 디코더(230)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.

제어 로직(240)은 플래시 메모리(2210)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(240)은 프로그램 동작 시에, 어드레스 디코더(230)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(220)를 제어함으로 데이터가 프로그램되도록 할 수 있다.

도 13은 도 12에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 13을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.

기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.

게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.

메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 13에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

도 14는 도 13에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 14를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.

스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.

복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지가 연결될 수 있다. 도 14를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.

한편, 본 발명의 실시 예에 따른 사용자 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 사용자 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치에 구현될 수 있다. 그리고 사용자 장치의 저장 매체는 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.

도 15는 본 발명의 실시 예에 따른 사용자 장치의 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다.

호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.

카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

도 16은 본 발명의 실시 예에 따른 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.

SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다.

복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.

SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 17을 참조하여 상세하게 설명된다.

보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.

도 17은 도 16 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(4215)를 포함한다.

NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.

호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.

중앙 처리 장치(4214)는 호스트(4100, 도 16 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(4201~420n)의 동작을 제어한다.

버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다.

도 18은 본 발명의 실시 예에 따른 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

도 18을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000, 2000: 사용자 장치
1100, 2100: 호스트
1101, 2101: 호스트 인터페이스
1110, 2110: 애플리케이션
1120, 2120: 장치 드라이버
1130, 2130: 호스트 컨트롤러
1140, 2140: 버퍼 메모리 또는 버퍼 램
1200, 2200: 저장 장치
1201, 2201: 장치 인터페이스
1210, 2210: NVM 또는 플래시 메모리
1230, 2230: 장치 컨트롤러
1240, 2240: 버퍼 메모리 또는 버퍼 램

Claims (10)

1. 플래시 메모리를 기반으로 하는 저장 장치; 및
   인터페이스를 통해 상기 저장 장치와 연결되고, 상기 저장 장치로 데이터를 전송하는 호스트를 포함하되,
   상기 호스트는 호스트 FTL을 이용하여 상기 플래시 메모리의 소거 카운트 정보를 상기 저장 장치로 제공하는 사용자 장치.
2. 제 1 항에 있어서,
   상기 플래시 메모리는 복수의 메모리 블록을 포함하고, 상기 소거 카운트 정보는 각 메모리 블록의 소거 카운트 중에서 최대 소거 카운트인 사용자 장치.
3. 제 1 항에 있어서,
   상기 호스트는 상기 플래시 메모리의 소거 카운트 정보를 일정 주기마다 상기 저장 장치로 제공하는 사용자 장치.
4. 제 3 항에 있어서,
   상기 호스트는 상기 플래시 메모리의 소거 카운트 정보를 상기 저장 장치의 부트업 때마다 제공하는 사용자 장치.
5. 제 1 항에 있어서,
   상기 저장 장치는 소거 카운트 정보를 이용하여 상기 플래시 메모리의 읽기 레벨을 조절하는 사용자 장치.
6. 제 1 항에 있어서,
   상기 플래시 메모리는 복수의 블록 타입을 갖고, 상기 소거 카운트 정보는 각 블록 타입의 최대 소거 카운트인 사용자 장치.
7. 제 1 항에 있어서,
   상기 호스트는 상기 소거 카운트 정보를 포함하는 소거 카운트 필드 포맷을 상기 저장 장치로 제공하는 사용자 장치.
8. 제 7 항에 있어서,
   상기 소거 카운트 필드 포맷은 셋팅 커맨드 마크, 셋팅 소거 카운트, 소거 카운트 데이터, 셋팅 커맨드 엔드 마크를 포함하는 사용자 장치.
9. 제 8 항에 있어서,
   상기 소거 카운트 정보는 상기 소거 카운트 필드 포맷의 소거 카운트 데이터에 포함되는 사용자 장치.
10. 제 1 항에 있어서,
    상기 플래시 메모리의 메모리 셀 어레이는 기판과 수직 방향으로 셀 스트링을 갖는 3차원 구조인 사용자 장치.

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