KR20150055653A - 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법 - Google Patents

로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법 Download PDF

Info

Publication number
KR20150055653A
KR20150055653A KR1020130137593A KR20130137593A KR20150055653A KR 20150055653 A KR20150055653 A KR 20150055653A KR 1020130137593 A KR1020130137593 A KR 1020130137593A KR 20130137593 A KR20130137593 A KR 20130137593A KR 20150055653 A KR20150055653 A KR 20150055653A
Authority
KR
South Korea
Prior art keywords
gate
output signal
drive mode
stage
driving
Prior art date
Application number
KR1020130137593A
Other languages
English (en)
Other versions
KR102104976B1 (ko
Inventor
공충식
정훈
유상희
이미지
조한인
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130137593A priority Critical patent/KR102104976B1/ko
Publication of KR20150055653A publication Critical patent/KR20150055653A/ko
Application granted granted Critical
Publication of KR102104976B1 publication Critical patent/KR102104976B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명의 실시예에 따른 표시장치는 표시패널; 입력 영상에 따라, 노멀 구동을 구현하기 위한 제1 구동 모드와, 상기 노멀 구동에 비해 표시 영상의 리프레쉬 주기를 늘려 로우 리프레쉬 레이트 구동을 구현하기 위한 제2 구동 모드 중 어느 하나를 선택하고, 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프트 클럭을 개별적으로 생성하는 쉬프트클럭 제어부; 상기 게이트 쉬프트 클럭에 따라 게이트 출력신호를 생성하여 상기 표시패널의 게이트라인들에 공급하는 게이트 쉬프트 레지스터를 구비하고; 상기 게이트 쉬프트 클럭은, 상기 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 Y1상 기준 클럭들로 생성되고; 상기 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 Y2상 변조 클럭들로 생성되는 것을 특징으로 한다.

Description

로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법{Display Device For Low Refresh Rate Driving And Driving Method Of The Same}
본 발명은 노멀 구동과 로우 리프레쉬 레이트 구동을 병행할 수 있는 표시장치와 그 구동방법에 관한 것이다.
표시장치는 휴대용 정보기기, 사무기기, 컴퓨터, 텔레비젼 등, 다양한 표시기에 이용되고 있다. 표시장치는 화상 표시를 위한 표시패널과, 이 표시패널을 구동하기 위한 드라이버를 포함한다. 표시패널에는 다수의 데이터라인들과 다수의 게이트라인들이 형성되고, 이들의 교차 영역마다 화소가 형성된다. 드라이버는 데이터라인들을 구동하기 위한 데이터 드라이버와 게이트라인들을 구동하기 위한 게이트 드라이버를 포함한다.
표시장치에서 소비전력을 줄이기 위한 방안은 여러 가지가 알려져 있는데, 그 중 하나가 로우 리프레쉬 레이트(Low Refresh Rate, 이하 'LRR'이라 함) 구동 기술이다. LRR 구동 기술은 표시화상의 리프레쉬 주기를 노멀 구동시에 비해 늘리는 것으로, 입력 프레임 주파수보다 낮은 프레임 주파수로 표시영상을 리프레쉬 시킨다. 즉, LRR 구동 기술은 프레임 주파수를 노멀 구동을 위한 N(N은 양의 정수) Hz에서 1 Hz ~ N/2 Hz 로 낮춰서 구동하는 방식을 의미한다.
LRR 구동 기술을 구현하기 위한 일 방안으로 프레임 스킵 방식이 있다. 프레임 스킵 방식은 LRR 구동을 위해 입력 프레임 기간에 비해 X(X는 2이상의 양의 정수)배만큼 늘어난 1 프레임 기간을 X개의 서브 프레임들로 분할하고, 상기 서브 프레임들 중 첫 번째 서브 프레임에서 모든 게이트라인들을 스캔하여 표시영상을 리프레쉬 시키고, 상기 첫 번째 서브 프레임을 제외한 나머지 서브 프레임들에서 데이터 및 게이트 드라이버의 동작을 중지시킨다. 프레임 주파수는 1초당 구동되는 프레임 수를 지시하므로, 프레임 주파수가 낮아지면 소비 전류가 줄어들게 된다. 하지만, 프레임 주파수가 낮아질수록 화면의 리프레쉬 주기가 길어지기 때문에, 낮은 프레임 주파수에서는 TFT의 누설 전류(Ioff)에 의한 화소 전압 강하가 육안으로 관찰되며, 그 결과 프레임 스킵 방식에 의하는 경우 플리커가 심해진다.
이러한 플리커 개선을 위해 제안된 기술이 인터레이스 스캔 & 스킵 방식이다. 인터레이스 스캔 & 스킵 방식은 LRR 구동을 위해 입력 프레임 기간에 비해 소정 배수만큼 늘어난 1 프레임 기간을 다수의 서브 프레임들로 분할하고, 게이트라인들을 다수의 서브 프레임들에 분산시켜 스캔하되, 각 서브 프레임 내에서 앞선 소정 기간 동안 해당 게이트라인들의 스캔을 완료하고 상기 각 서브 프레임 내에서 상기 소정 기간을 제외한 나머지 기간 동안 데이터 및 게이트 드라이버의 동작을 중지시킨다. 인터레이스 스캔 & 스킵 방식은 TFT의 누설 전류(Ioff)에 의한 모든 화소들의 화소 전압 변화를 시간별로 분산시킴으로써 플리커를 개선한다.
도 1b 및 도 1c는 인터레이스 스캔 & 스킵 방식에 대한 일 예들이다. 도 1b 또는 도 1c에서 'SF1~SF4'는 서브 프레임을, 'PXL'은 화소전극에 인가되는 화소 전압을, 그리고 'Vcom'은 화소전극과 대향하여 전계를 형성하는 공통전극에 인가되는 공통전압을 각각 지시한다.
도 1b는 30Hz 인터레이스 스캔 & 스킵 방식으로서, 도 1a의 60Hz 순차 스캔 방식을 취하는 노멀 구동 방식과 비교하여, 1그룹의 게이트라인들(G1,G3,G5,G7)에 의한 화소 전압 변화와 2그룹의 게이트라인들(G2,G4,G6,G8)에 의한 화소 전압 변화를 시간적으로 분산시킴으로써, 인지적 전압 변화량을 노멀 구동 방식의 화소 전압 변화량(ΔV)보다 줄이고 있다. 또한, 도 1c는 15Hz 인터레이스 스캔 & 스킵 방식으로서, 도 1a의 60Hz 순차 스캔 방식을 취하는 노멀 구동 방식과 비교하여, 1그룹의 게이트라인들(G1,G5)에 의한 화소 전압 변화, 2그룹의 게이트라인들(G2,G6)에 의한 화소 전압 변화, 3그룹의 게이트라인들(G3,G7)에 의한 화소 전압 변화, 및 4그룹의 게이트라인들(G4,G8)에 의한 화소 전압 변화를 시간적으로 분산시킴으로써, 인지적 전압 변화량을 노멀 구동 방식의 화소 전압 변화량(ΔV)보다 더욱 줄이고 있다.
상기한 바와 같이 인터레이스 스캔 & 스킵 방식의 LRR 구동 기술은 소비전력 저감을 위해 사용되는데, 좀 더 양호한 화상 구현을 위해서는 입력영상에 따라 LRR 구동과 노멀 구동이 선택적으로 실시되도록 함이 바람직하다. 이러한 병행 구동 방식을 취하면, 정지 영상과 같이 낮은 프레임 주파수로도 화상 표시가 가능한 경우에는 LRR 구동방식으로 화상을 표시하여 소비 전력을 저감하고, 동 영상이 입력되는 경우에는 상대적으로 높은 프레임 주파수의 노멀 구동 방식으로 화상을 표시하여 화상 품위를 높일 수 있다.
한편, LRR 구동과 노멀 구동이 병행되도록 하기 위해서는 그에 맞는 게이트 드라이버가 필요하다. 최근, 게이트 드라이버에서 게이트 출력신호를 생성하는 게이트 쉬프트 레지스터는 GIP(Gate-driver In Panel) 방식에 따라 표시패널에 직접 형성되고 있다. 그런데, GIP 방식의 게이트 드라이버 구조로는 LRR 구동과 노멀 구동을 병행할 수 없다. 게이트 쉬프트 레지스터는 게이트 출력신호를 생성하는 다수의 게이트 스테이지들로 이루어져 있는데, 게이트 스테이지들이 순차적으로 활성화되는 노멀 구동과 달리, LRR 구동시에는 게이트 스테이지들이 순차적으로 활성화되지 않고 건너뛰어 활성화된다. 따라서, 노멀 구동에 맞춰 설계된 현재의 GIP 게이트 드라이버 구조로는 병행 구동에 맞는 게이트 출력신호를 얻기 어렵다. 즉, 현재의 GIP 방식의 게이트 드라이버 구조로는 병행 구동에 필요한 게이트 출력신호의 펄스폭 및 게이트 출력신호 생성을 위한 프리차지 시간 등을 확보하기 어렵다.
이러한 병행 구동을 위해서는 GIP 방식의 게이트 드라이버에 대한 설계 변경이 요구된다.
따라서, 본 발명의 목적은 GIP 방식의 게이트 드라이버를 이용하여 노멀 구동과 LRR 구동을 선택적으로 구현하되, 노멀 구동을 위한 제1 구동 모드와 LRR 구동을 위한 제2 구동 모드에서 게이트 드라이버에 인가되는 게이트 쉬프트 클럭을 서로 다르게 변조하여 상기 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 얻을 수 있도록 한 표시장치와 그 구동방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 표시패널; 입력 영상에 따라, 노멀 구동을 구현하기 위한 제1 구동 모드와, 상기 노멀 구동에 비해 표시 영상의 리프레쉬 주기를 늘려 로우 리프레쉬 레이트 구동을 구현하기 위한 제2 구동 모드 중 어느 하나를 선택하고, 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프트 클럭을 개별적으로 생성하는 쉬프트클럭 제어부; 상기 게이트 쉬프트 클럭에 따라 게이트 출력신호를 생성하여 상기 표시패널의 게이트라인들에 공급하는 게이트 쉬프트 레지스터를 구비하고; 상기 게이트 쉬프트 클럭은, 상기 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 Y1상 기준 클럭들로 생성되고; 상기 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 Y2상 변조 클럭들로 생성되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 표시장치의 구동 방법은 입력 영상에 따라, 노멀 구동을 구현하기 위한 제1 구동 모드와, 상기 노멀 구동에 비해 표시 영상의 리프레쉬 주기를 늘려 로우 리프레쉬 레이트 구동을 구현하기 위한 제2 구동 모드 중 어느 하나를 선택하고, 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프트 클럭을 개별적으로 생성하는 단계; 및 상기 게이트 쉬프트 클럭에 따라 게이트 출력신호를 생성하여 표시패널의 게이트라인들에 공급하는 단계를 포함하고; 상기 게이트 쉬프트 클럭은, 상기 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 Y1상 기준 클럭들로 생성되고; 상기 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 Y2상 변조 클럭들로 생성되는 것을 특징으로 한다.
본 발명은 GIP 방식의 게이트 드라이버를 이용하여 노멀 구동과 LRR 구동을 선택적으로 구현하되, 노멀 구동을 위한 제1 구동 모드와 LRR 구동을 위한 제2 구동 모드에서 게이트 드라이버에 인가되는 게이트 쉬프트 클럭을 서로 다르게 변조하여 상기 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 얻을 수 있다.
도 1a는 노멀 구동에 따른 게이트 출력신호와 그에 따른 화소전압 충전 파형을 보여주는 도면.
도 1b 및 도 1c는 LRR 구동에 따른 게이트 출력신호와 그에 따른 화소전압 충전 파형을 보여주는 도면들.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 도면.
도 3은 본 발명의 실시예에 따른 쉬프트클럭 제어부의 구성을 보여주는 도면.
도 4는 도 2에 도시된 게이트 쉬프트 레지스터의 일 구성을 보여주는 도면.
도 5a 내지 도 8b는 도 4에 도시된 게이트 스테이지 각각의 일 구성을 보여주는 도면들.
도 9a 내지 도 9c는 N/2 Hz LRR 구동에 따른 게이트 출력신호와 게이트 쉬프트 클럭의 출력 파형과, 게이트 스테이지들의 교번 구동의 일 예를 보여주는 도면들.
도 10a는 N Hz 노멀 구동과 N/2 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 일 변조예와, 그를 기반으로 한 게이트 스테이지들의 일 접속예를 보여주는 도면.
도 10b는 N Hz 노멀 구동과 N/2 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 다른 변조예와, 그를 기반으로 한 게이트 스테이지들의 다른 접속예를 보여주는 도면.
도 11a 내지 도 11c는 N/4 Hz LRR 구동에 따른 게이트 출력신호와 게이트 쉬프트 클럭의 출력 파형과, 게이트 스테이지들의 교번 구동의 일 예를 보여주는 도면들.
도 12a는 N Hz 노멀 구동과 N/4 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 일 변조예와, 그를 기반으로 한 게이트 스테이지들의 일 접속예를 보여주는 도면.
도 12b는 N Hz 노멀 구동과 N/4 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 다른 변조예와, 그를 기반으로 한 게이트 스테이지들의 다른 접속예를 보여주는 도면.
도 13a 내지 도 13c는 N/2 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 일 예를 보여주는 도면.
도 14a 및 도 14b는 N/4 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 일 예를 보여주는 도면.
도 14c 및 도 14d는 N/4 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 다른 예를 보여주는 도면.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. 이하의 설명에서 "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 기준 게이트 출력신호에 비해 위상이 앞선 게이트 출력신호를 생성하는 스테이지들 중 어느 하나를 의미한다. 그리고, "후단 스테이지"란, 기준이 되는 스테이지의 하부에 위치하여 기준 스테이지에서 출력되는 기준 게이트 출력신호에 비해 위상이 뒤진 게이트 출력신호를 생성하는 스테이지들 중 어느 하나를 의미한다. 이하의 설명에서, 본 발명의 게이트 쉬프트 레지스터를 구성하는 TFT들은 옥사이드 TFT로 구현됨이 바람직하나, 본 발명의 기술적 사상은 이에 한정되지 않고 a-Si:H TFT 및 LTPS 공정의 폴리 TFT에도 당연히 적용될 수 있다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 2를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 드라이버, 게이트 드라이버, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시장치에 적용될 수 있다.
데이터 드라이버는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트 출력신호에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
게이트 드라이버는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130A,130B)를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 쉬프트 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 표시패널에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130A,130B)는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 쉬프트 레지스터(130A,130B)는 표시패널(100)에서 화상이 표시되는 픽셀 영역 바깥의 양측 비 표시영역(BZ)에 형성될 수 있다. 한편, 게이트 쉬프트 레지스터는 표시패널(100)의 편측 비 표시영역에 형성될 수도 있으나, 보다 용이한 LRR 구동을 위해서는 표시패널(100)의 좌측 및 우측 비 표시영역(BZ)에 형성됨이 바람직하다.
게이트 쉬프트 레지스터(130A,130B)는 스타트신호를 게이트 쉬프트 클럭들(CLKs)을 기반으로 쉬프트시켜 게이트 출력신호를 생성한다. 이를 위해, 게이트 쉬프트 레지스터(130A,130B) 중 제1측 게이트 쉬프트 레지스터(130A)는 게이트 쉬프트 클럭들(CLKs) 중 일부에 따라 동작되고, 게이트 쉬프트 레지스터(130A,130B) 중 제2측 게이트 쉬프트 레지스터(130B)는 게이트 쉬프트 클럭들(CLKs) 중 나머지에 따라 동작된다. 제1측 및 제2측 게이트 쉬프트 레지스터(130A,130B)는 노멀 구동시 기준 클럭들로 생성되는 게이트 쉬프트 클럭들(CLKs)을 기반으로 동작되어 도 1a와 같은 순차적인 게이트 출력신호를 생성한다. 제1측 및 제2측 게이트 쉬프트 레지스터(130A,130B)는 LRR 구동시 변조 클럭들로 생성되는 게이트 쉬프트 클럭들(CLKs)을 기반으로 교번적으로 동작되어 도 9a 및 도 11a 등과 같은 인터레이스 스캔 & 스킵 방식의 게이트 출력신호를 생성한다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 드라이버와 게이트 드라이버의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이버의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이버의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock), 게이트 출력 인에이블신호(Gate Output Enable) 등을 포함한다. 게이트 스타트 펄스는 게이트 쉬프트 레지스터(130A,130B)의 상단 게이트 스테이지들에 스타트 신호로 입력되어 쉬프트 스타트 타이밍을 제어한다. 상기 상단 게이트 스테이지들을 제외한 나머지 게이트 스테이지들은 전단 게이트 스테이지의 게이트 출력신호들 중 어느 하나를 스타트 신호로 입력받는다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
게이트 쉬프트 클럭(CLks)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130A,130B)에 입력되며, 스타트 신호를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 쉬프트 클럭(CLKs)은, 노멀 구동을 위한 제1 구동 모드와, 인터레이스 스캔 & 스킵 방식의 LRR 구동을 위한 제2 구동 모드에서 서로 다르게 생성된다. 게이트 쉬프트 클럭(CLKs)은, 제1 구동 모드에서 기준 클럭으로 생성되고, 제2 구동 모드에서 변조 클럭으로 생성된다. 기준 클럭과 변조 클럭은 펄스폭 및 구동상이 서로 다르게 선택된다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성제어신호(Polarity), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)와 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다.
이러한 타이밍 콘트롤러(110)는 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프터 레지스터(130A,130B)의 동작을 제어한다. 다시 말해, 타이밍 콘트롤러(110)는 제2 구동 모드에서 표시 영상의 리프레쉬 주기를 늘리기 위해 1 프레임을 기간을 제1 구동 모드에 비해 늘리고, 늘어난 1 프레임 기간을 다수의 서브 프레임들로 분할하고, 게이트라인들이 상기 서브 프레임들에 분산되어 스캔되도록 게이트 쉬프터 레지스터(130A,130B)를 제어하되, 각 서브 프레임 내의 일부 기간 동안 해당 게이트라인들의 스캔을 완료하고 상기 일부 기간을 제외한 상기 각 서브 프레임 내의 나머지 기간 동안 동작이 중지되도록 상기 게이트 쉬프터 레지스터(130A,130B)를 제어한다.
도 3은 구동 모드에 따라 게이트 쉬프트 클럭(CLKs)을 다르게 생성할 수 있는 쉬프트클럭 제어부의 구성을 보여준다.
도 3을 참조하면, 본 발명의 쉬프트클럭 제어부(115)는 타이밍 콘트롤러(110)에 내장될 수 있으며, 구동모드 선택부(115A), 및 클럭 변조부(115B)를 포함한다.
구동모드 선택부(115A)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 인가받아 영상의 속성을 판단한다. 구동모드 선택부(115A)는 입력 영상의 프레임 별 변화값을 미리 설정된 기준값과 비교하여, 입력 영상이 정지 영상인지 또는 동영상인지 판단한다. 구동모드 선택부(115A)는 프레임 별 변화값이 기준값보다 큰 경우 입력 영상을 동영상이라 판단하고, 반대로 프레임 별 변화값이 기준값보다 작거나 같은 경우 입력 영상을 정지영상이라 판단한다. 구동모드 선택부(115A)는 입력 영상이 동영상으로 판단되는 경우 노멀 구동을 위한 제1 구동 모드를 선택하고, 입력 영상이 정지영상으로 판단되는 경우 인터레이스 스캔 & 스킵 방식의 LRR 구동을 위한 제2 구동 모드를 선택한 후, 그 선택 결과를 클럭 변조부(115B)에 공급한다.
클럭 변조부(115B)는 제1 구동 모드의 선택에 대응하여, 게이트 쉬프트 클럭들(CLKs)을 기준 클럭들(RCLKs)로 생성한 후, 게이트 쉬프트 레지스터(130A,130B)에 공급한다. 여기서, 기준 클럭들(RCLKs)은 외부의 호스트 시스템으로부터 인가받을 수 있다.
클럭 변조부(115B)는 제2 구동 모드의 선택에 대응하여, 게이트 쉬프트 클럭들(CLKs)을 변조 클럭들(MCLKs)로 생성한 후, 게이트 쉬프트 레지스터(130A,130B)에 공급한다. 클럭 변조부(115B)는 외부의 호스트 시스템으로부터 인가되는 기준 클럭들(RCLKs)을 기반으로 변조 클럭들(MCLKs)을 생성할 수 있다. 클럭 변조부(115B)는 기준 클럭들(RCLKs)의 위상 및 펄스폭을 제2 구동 모드에 맞게 변조하여 변조 클럭들(MCLKs)을 생성할 수 있다.
특히, 본 발명에 있어, 변조 클럭들(MCLKs)의 펄스폭은 기준 클럭들(RCLKs)의 펄스폭에 비해 작고, 변조 클럭들(MCLKs)의 구동상은 기준 클럭들(RCLKs)의 구동상에 비해 작은 특징이 있다. 그 결과, 게이트 쉬프트 클럭들(CLKs)은, 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 기준 클럭들(RCLKs)로 생성되고, 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 변조 클럭들(MCLKs)로 생성되는 특징이 있다.
도 4는 도 2에 도시된 게이트 쉬프트 레지스터(130A,130B)를 보여준다. 그리고, 도 5a 내지 도 8b는 도 4에 도시된 게이트 스테이지 각각의 일 구성을 보여준다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터(130A,130B)는, 종속적으로 접속된 오드 게이트 스테이지들(GD#1,GD#3,GD#5,...)을 포함하여 오드 게이트 출력신호(GP1,GP3,GP5,...)를 발생하는 제1측 게이트 쉬프트 레지스터(130A)와, 종속적으로 접속된 이븐 게이트 스테이지들(GD#2,GD#4,GD#6,...)을 포함하여 이븐 게이트 출력신호(GP2,GP4,GP6,...)를 발생하는 제2측 게이트 쉬프트 레지스터(130B)를 구비한다.
게이트 쉬프트 클럭(CLKs)이 위상이 서로 다른 Y1(Y는 양의 정수)개의 기준 클럭들로 생성되는 노멀 구동에 있어, 제1측 게이트 쉬프트 레지스터(130A)에는 Y1/2 (Y1/2는 양의 정수)개의 오드 상(Odd Phase)의 기준클럭들(RCLKs)이 입력되고, 제2측 게이트 쉬프트 레지스터(130B)에는 Y1/2 개의 이븐 상(Even Phase)의 기준클럭들(RCLKs)이 입력된다. 노멀 구동에서, 오드 상 및 이븐 상의 기준클럭들(RCLKs)은 1 프레임 내에서 동시에 입력된다. 따라서, 노멀 구동에서 제1측 게이트 쉬프트 레지스터(130A)를 구성하는 게이트 스테이지들과 제2측 게이트 쉬프트 레지스터(130B)를 구성하는 게이트 스테이지들은 서로 캐스캐이드로 접속되게 된다.
한편, 게이트 쉬프트 클럭(CLKs)이 위상이 서로 다른 Y2(Y2는 Y1 미만의 양의 정수)개의 변조 클럭들로 생성되는 LRR 구동에 있어, 제1측 게이트 쉬프트 레지스터(130A)에는 Y2/2 (Y2/2는 양의 정수)개의 오드 상(Odd Phase)의 변조클럭들(MCLKs)이 입력되고, 제2측 게이트 쉬프트 레지스터(130B)에는 Y2/2 개의 이븐 상(Even Phase)의 변조클럭들(MCLKs)이 입력된다. LRR 구동에서, 오드 상 및 이븐 상의 변조클럭들(MCLKs)은 1 프레임 내에서 번갈아 입력된다. LRR 구동에서, 1 프레임의 기수 서브 프레임들에서는 오드 상의 변조클럭들(MCLKs)이 입력되고, 1 프레임의 우수 서브 프레임들에서는 이븐 상의 변조클럭들(MCLKs)이 입력된다. 따라서, LRR 구동에서 제1측 게이트 쉬프트 레지스터(130A)를 구성하는 게이트 스테이지들과 제2측 게이트 쉬프트 레지스터(130B)를 구성하는 게이트 스테이지들은 서로 전기적으로 분리된다. 즉, 제1측 게이트 쉬프트 레지스터(130A)의 게이트 스테이지들이 동작되는 서브 프레임에서 제2측 게이트 쉬프트 레지스터(130B)의 게이트 스테이지들은 휴지 구동되고, 반대로 제2측 게이트 쉬프트 레지스터(130B)의 게이트 스테이지들이 동작되는 서브 프레임에서 제1측 게이트 쉬프트 레지스터(130A)의 게이트 스테이지들은 휴지 구동된다.
게이트 쉬프트 레지스터(130A,130B)의 각 게이트 스테이지는 필요한 경우 게이트 출력신호로 출력되는 제1 게이트 쉬프트 클럭(CLK) 이외에 제1 게이트 쉬프트 클럭(CLK)과 반대 위상의 제2 게이트 쉬프트 클럭(CTR)을 더 입력받을 수 있다. 제2 게이트 쉬프트 클럭(CTR)은 도 7a 및 도 7b에서와 같이 1개(CLKb)로 선택될 수 있고, 도 8a 및 도 8b에서와 같이 2개(CLKb,CLKc)로 선택될 수 있다.
게이트 쉬프트 레지스터(130A,130B)는 제1 및 제2 구동 모드 각각에서 안정적인 게이트 출력신호를 발생하기 위하여 스타트신호와 리셋신호의 선택이 중요하다.
이를 위해, 게이트 스테이지들 중 제n 게이트 출력신호를 생성하는 제n 게이트 스테이지는, 제1 구동 모드에서 제n 게이트 출력신호에 비해 제1 값만큼 위상이 앞선 게이트 출력신호(또는 게이트 스타트 펄스)를 스타트신호로 인가받고, 제2 구동 모드에서 제n 게이트 출력신호에 비해 상기 제1 값보다 작은 제2 값만큼 위상이 앞선 게이트 출력신호(또는 게이트 스타트 펄스)를 스타트신호로 인가받는 특징이 있다. 그리고, 게이트 스테이지들 중 제n 게이트 출력신호를 생성하는 제n 게이트 스테이지는, 제1 구동 모드에서 제n 게이트 출력신호에 비해 상기 제1 값만큼 위상이 뒤진 게이트 출력신호를 리셋신호로 인가받고, 제2 구동 모드에서 제n 게이트 출력신호에 비해 상기 제2 값만큼 위상이 뒤진 게이트 출력신호를 리셋신호로 인가받는 특징이 있다.
본 발명의 게이트 스테이지들 각각은 도 5a 내지 도 8b과 같은 구성을 포함할 수 있다.
도 5a의 게이트 스테이지는 Q 노드의 전위에 따라 스위칭되는 풀업 TFT(Tpu), QB 노드의 전위에 따라 스위칭되는 풀다운 TFT(Tpd), 제1 구동 모드에서 제1 스타트 신호(VST1)에 따라 Q 노드를 전위를 중간 레벨로 프리차지시킴과 아울러 QB 노드의 전위를 오프 레벨로 디스차지시키는 제1 세트 단자(S1), 제1 구동 모드에서 제1 리셋 신호(RST1)에 따라 Q 노드를 전위를 오프 레벨로 디스차지시킴과 아울러 QB 노드의 전위를 온 레벨로 차지시키는 제1 리셋 단자(R1), 제2 구동 모드에서 제2 스타트 신호(VST2)에 따라 Q 노드를 전위를 중간 레벨로 프리차지시킴과 아울러 QB 노드의 전위를 오프 레벨로 디스차지시키는 제2 세트 단자(S2), 제2 구동 모드에서 제2 리셋 신호(RST2)에 따라 Q 노드를 전위를 오프 레벨로 디스차지시킴과 아울러 QB 노드의 전위를 온 레벨로 차지시키는 제2 리셋 단자(R2)를 구비한다.
제1 구동 모드에서, Q 노드의 전위는 기준 클럭들 중 어느 하나의 게이트 쉬프트 클럭(CLK)이 입력될 때 중간 레벨에서 온 레벨로 부스팅되어 풀업 TFT(Tpu)를 턴 온 시키고, 그 결과 상기 게이트 쉬프트 클럭(CLK)이 게이트 출력신호(GP)로 출력된다. 제1 구동 모드에서, Q 노드의 전위는 제1 리셋 신호(RST1)에 따라 오프 레벨로 디스차지되며 이때 QB 노드의 전위는 온 레벨로 차지되어 풀다운 TFT(Tpd)를 턴 시키고, 그 결과 저전위 전압(VSS)이 게이트 출력신호(GP)로 출력된다.
제2 구동 모드에서, Q 노드의 전위는 변조 클럭들 중 어느 하나의 게이트 쉬프트 클럭(CLK)이 입력될 때 중간 레벨에서 온 레벨로 부스팅되어 풀업 TFT(Tpu)를 턴 온 시키고, 그 결과 상기 게이트 쉬프트 클럭(CLK)이 게이트 출력신호(GP)로 출력된다. 제2 구동 모드에서, Q 노드의 전위는 제2 리셋 신호(RST2)에 따라 오프 레벨로 디스차지되며 이때 QB 노드의 전위는 온 레벨로 차지되어 풀다운 TFT(Tpd)를 턴 시키고, 그 결과 저전위 전압(VSS)이 게이트 출력신호(GP)로 출력된다.
도 5a의 게이트 스테이지 구성과 같이 제1 및 제2 구동 모드 각각에서 별개의 스타트 신호를 입력받는 것이 프리차지 기간 확보에 유리하다. 만약, 도 5b의 게이트 스테이지 구성에서와 같이 제1 및 제2 구동 모드 각각에서 스타트 신호(VST)를 공통으로 입력받는 경우에는, 제1 구동 모드에 비해 제2 구동 모드에서 Q 노드를 프리차지 시킬 수 있는 기간이 짧을 수 있다. 안정적인 게이트 출력신호를 얻기 위해서는 스타트 신호를 제1 및 제2 구동 모드에서 분리하여 구동 모드 각각에서 프리차지 기간을 충분히 확보하는 것이 바람직한데, 이 경우 신호라인이 개수가 증가하는 단점이 있다. 만약 라인 로드량이 작다면, 게이트 스테이지 구성을 보다 간소화하기 위해, 도 5b와 같이 제1 구동 모드와 제2 구동 모드에서 스타트 신호(VST)를 공통으로 입력받도록 게이트 스테이지를 구성할 수도 있다. 도 5b의 게이트 스테이지는 제1 구동 모드와 제2 구동 모드에서 스타트 신호(VST)를 공유한다는 것을 제외하고 도 5a의 게이트 스테이지의 구성과 실질적으로 동일하다. 한편, 도시하지는 않았지만 게이트 스테이지는 제1 구동 모드와 제2 구동 모드에서 스타트 신호뿐만 아니라 리셋 신호를 추가적으로 공유하도록 설계될 수도 있다.
도 5a 및 도 5b의 게이트 스테이지 구성에서, 풀다운 TFT(Tpd)는 1 프레임 중에서 게이트 쉬프트 클럭(CLK)이 게이트 출력신호(GP)로 출력되는 기간을 제외한 나머지 기간(VSS가 게이트 출력신호(GP)로 출력되는 기간) 내내 턴 온 상태로 유지되어야 하므로 열화되기 쉽다. 도 6a 및 도 6b의 게이트 스테이지 구성에서는 일정 주기로 교대로 구동되는 제1 및 제2 풀다운 TFT(Tpd1,Tpd2)를 포함하여 제1 및 제2 풀다운 TFT(Tpd1,Tpd2)에 인가되는 게이트 바이어스 스트레스를 완화한다. 이를 위해 도 6a 및 도 6b에서, 제1 풀다운 TFT(Tpd1)를 제어하는 QB1 노드와 제2 풀다운 TFT(Tpd2)를 제어하는 QB2 노드는 수 프레임~수십 프레임을 주기로 교대로 구동될 수 있다. QB1 노드가 구동되는 기간에서 QB2 노드의 구동은 중지되고, 반대로 QB2 노드가 구동되는 기간에서 QB1 노드이 구동은 중지된다. 이외에, 도 6a 및 도 6b의 게이트 스테이지의 구성 및 동작은 각각 도 5a 및 도 5b의 게이트 스테이지의 그것과 실질적으로 동일하다.
도 7a의 게이트 스테이지는 Q 노드의 전위에 따라 스위칭되어 제1 게이트 쉬프트 클럭(CLKa)을 게이트 출력신호(GP)로 출력하는 풀업 TFT(Tpu), 제2 게이트 쉬프트 클럭(CLKb)에 따라 스위칭되어 저전위 전압(VSS)을 게이트 출력신호(GP)로 출력하는 풀다운 TFT(Tpd), 제1 구동 모드에서 제1 스타트 신호(VST1)에 따라 Q 노드를 전위를 중간 레벨로 프리차지시키는 제1 세트 단자(S1), 제1 구동 모드에서 제1 리셋 신호(RST1)에 따라 Q 노드를 전위를 오프 레벨로 디스차지시키는 제1 리셋 단자(R1), 제2 구동 모드에서 제2 스타트 신호(VST2)에 따라 Q 노드를 전위를 중간 레벨로 프리차지시키는 제2 세트 단자(S2), 제2 구동 모드에서 제2 리셋 신호(RST2)에 따라 Q 노드를 전위를 오프 레벨로 디스차지시키는 제2 리셋 단자(R2)를 구비한다.
도 7a의 게이트 스테이지는 도 5a와 같이 QB 노드를 통해 풀다운 TFT(Tpd)의 스위칭을 제어하지 않고 그 대신 별도의 제2 게이트 쉬프트 클럭(CLKb)을 이용하여 풀다운 TFT(Tpd)의 스위칭을 제어한다. 여기서, 제2 게이트 쉬프트 클럭(CLKb)는 제1 게이트 쉬프트 클럭(CLKa)과 반대 위상을 갖는 특징이 있다. 이외에, 도 7a의 게이트 스테이지의 구성 및 동작은 도 5a의 게이트 스테이지의 그것과 실질적으로 동일하다. 도 7a는 도 5a에 비해 게이트 스테이지를 간소화할 수 있는 장점이 있다.
도 7b의 게이트 스테이지는 제1 구동 모드와 제2 구동 모드에서 스타트 신호(VST)를 공유한다는 것을 제외하고 도 7a의 게이트 스테이지의 구성과 실질적으로 동일하다. 도 7b는 도 7a에 비해 게이트 스테이지를 간소화할 수 있는 장점이 있다.
도 8a 및 도 8b의 게이트 스테이지 구성에서는 일정 주기로 교대로 구동되는 제1 및 제2 풀다운 TFT(Tpd1,Tpd2)를 포함하여 제1 및 제2 풀다운 TFT(Tpd1,Tpd2)에 인가되는 게이트 바이어스 스트레스를 완화한다. 이를 위해 도 8a 및 도 8b에서, 제1 풀다운 TFT(Tpd1)를 제어하는 제2-1 게이트 쉬프트 클럭(CLKb)와 제2 풀다운 TFT(Tpd2)를 제어하는 제2-2 게이트 쉬프트 클럭(CLKc)는 수 프레임~수십 프레임을 주기로 교대로 입력될 수 있다. 제2-1 및 제2-2 게이트 쉬프트 클럭(CLKb,CLKc)는 제1 게이트 쉬프트 클럭(CLKa)과 반대 위상을 갖는 특징이 있다. 이외에, 도 8a 및 도 8b의 게이트 스테이지의 구성 및 동작은 각각 도 7a 및 도 7b의 게이트 스테이지의 그것과 실질적으로 동일하다.
도 9a 내지 도 9c는 N/2 Hz LRR 구동에 따른 게이트 출력신호와 게이트 쉬프트 클럭의 출력 파형과, 게이트 스테이지들의 교번 구동의 일 예를 보여준다.
N/2 Hz LRR 구동시 도 9a와 같은 게이트 출력신호를 얻기 위해서는 도 9b와 같은 방식으로 게이트 쉬프트 클럭이 게이트 스테이지들에 입력되어야 하고, 이러한 게이트 쉬프트 클럭에 따라 도 9c와 같은 방식으로 게이트 스테이지들이 구동되어야 한다.
1 프레임이 제1 서브 프레임(SF1)과 제2 서브 프레임(SF2)으로 분할되는 N/2 Hz LRR 구동의 경우, 게이트 스테이지들은 제1 서브 프레임(SF1)의 앞선 1/2 기간 내에서 오드 게이트 출력신호(GP1,GP3,GP5,...)를 출력하고, 제2 서브 프레임(SF2)의 앞선 1/2 기간 내에서 이븐 게이트 출력신호(GP2,GP4,GP6,...)를 출력한다.
이를 위해, 도 9b에서와 같이 오드 상의 변조클럭들(MCLKs)은 제1 서브 프레임(SF1)의 앞선 1/2 기간에만 활성화되고, 이븐 상의 변조클럭들(MCLKs)은 제2 서브 프레임(SF2)의 앞선 1/2 기간에만 활성화된다.
이러한 오드 상의 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제1 서브 프레임(SF1) 내에서 제1측 게이트 쉬프트 레지스터(130A)에 속하는 오드 게이트 스테이지들(GD#1,GD#3,GD#5,...)이 순차적으로 활성화되고, 제2측 게이트 쉬프트 레지스터(130B)에 속하는 이븐 게이트 스테이지들(GD#2,GD#4,GD#6,...)은 비활성화된다. 그리고, 이븐 상의 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제2 서브 프레임(SF2) 내에서 제2측 게이트 쉬프트 레지스터(130B)에 속하는 이븐 게이트 스테이지들(GD#2,GD#4,GD#6,...)이 순차적으로 활성화되고, 제1측 게이트 쉬프트 레지스터(130A)에 속하는 오드 게이트 스테이지들(GD#1,GD#3,GD#5,...)은 비활성화된다.
도 10a 및 도 10b를 참조하여 N Hz 노멀 구동과 N/2 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 변조예들과, 그를 기반으로 한 게이트 스테이지들의 접속예들을 설명하면 다음과 같다.
먼저, 본 발명은 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 안정적으로 얻기 위해, 일 예로 도 10a에서와 같이 게이트 쉬프트 클럭을, 제1 구동 모드에서 2 수평기간(2H) 만큼의 펄스폭을 가지며 위상이 서로 다른 4개의 4상 기준 클럭들로 생성하고, 제2 구동 모드에서 1 수평기간(1H) 만큼의 펄스폭을 가지며 위상이 서로 다른 2개의 2상 변조 클럭들로 생성할 수 있다. 여기서, 4개의 4상 기준 클럭들은 이웃한 기준 클럭들이 1 수평기간(1H)씩 중첩되도록 생성되며, 2개의 2상 변조 클럭들은 이웃한 변조 클럭들이 서로 반대 위상을 갖도록 생성될 수 있다.
도 10a에서, 제n 게이트 스테이지는, 제1 구동 모드에서 제n-2 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+2 게이트 출력신호를 리셋신호(RST)로 인가받으며, 제2 구동 모드에서 제n-1 게이트 출력신호를 스타트신호(VST)로 인가받고, 제n+1 게이트 출력신호를 리셋신호(RST)로 인가받는다. 예컨대, 제5 게이트 스테이지(GD#5)는, 제1 구동 모드에서 제n-2 게이트 출력신호인 제3 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+2 게이트 출력신호인 제7 게이트 출력신호를 리셋신호(RST)로 인가받는다. 반면, 제5 게이트 스테이지(GD#5)는, 제2 구동 모드에서 제n-1 게이트 출력신호인 제3 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+1 게이트 출력신호인 제7 게이트 출력신호를 리셋신호(RST)로 인가받는다.
여기서, 제2 구동 모드에서는 제1 구동 모드와 달리 일측 게이트 쉬프트 레지스터의 게이트 스테이지들이 타측 게이트 쉬프트 레지스터의 게이트 스테이지들과 전기적으로 분리 구동되므로, 제1 구동 모드에서 상기 제n-2 게이트 출력신호를 생성하는 제n-2 게이트 스테이지와, 제2 구동 모드에서 상기 제n-1 게이트 출력신호를 생성하는 제n-1 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다. 그리고, 제1 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+1 게이트 출력신호를 생성하는 제n+1 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다.
다음으로, 본 발명은 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 안정적으로 얻기 위해, 다른 예로 도 10b에서와 같이 게이트 쉬프트 클럭을, 제1 구동 모드에서 4 수평기간(4H) 만큼의 펄스폭을 가지며 위상이 서로 다른 8개의 8상 기준 클럭들로 생성하고, 제2 구동 모드에서 2 수평기간(2H) 만큼의 펄스폭을 가지며 위상이 서로 다른 4개의 4상 변조 클럭들로 생성할 수 있다. 여기서, 8개의 8상 기준 클럭들은 이웃한 기준 클럭들이 3 수평기간(3H)씩 중첩되도록 생성되며, 4개의 4상 변조 클럭들은 이웃한 변조 클럭들이 1 수평기간(1H)씩 중첩되도록 생성될 수 있다.
도 10b에서, 제n 게이트 스테이지는, 제1 구동 모드에서 제n-4 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+4 게이트 출력신호를 리셋신호(RST)로 인가받으며, 제2 구동 모드에서 제n-2 게이트 출력신호를 스타트신호(VST)로 인가받고, 제n+2 게이트 출력신호를 리셋신호(RST)로 인가받는다. 예컨대, 제5 게이트 스테이지(GD#5)는, 제1 구동 모드에서 제n-4 게이트 출력신호인 제1 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+4 게이트 출력신호인 제9 게이트 출력신호를 리셋신호(RST)로 인가받는다. 반면, 제5 게이트 스테이지(GD#5)는, 제2 구동 모드에서 제n-2 게이트 출력신호인 제1 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+2 게이트 출력신호인 제9 게이트 출력신호를 리셋신호(RST)로 인가받는다.
여기서, 제2 구동 모드에서는 제1 구동 모드와 달리 일측 게이트 쉬프트 레지스터의 게이트 스테이지들이 타측 게이트 쉬프트 레지스터의 게이트 스테이지들과 전기적으로 분리 구동되고, 더욱이 제1 및 제2 구동 모드에서 게이트 쉬프트 클럭들이 도 10b와 같은 펄스폭 및 위상으로 생성되므로, 제1 구동 모드에서 상기 제n-4 게이트 출력신호를 생성하는 제n-4 게이트 스테이지와, 제2 구동 모드에서 상기 제n-2 게이트 출력신호를 생성하는 제n-2 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다. 그리고, 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다.
도 11a 내지 도 11c는 N/4 Hz LRR 구동에 따른 게이트 출력신호와 게이트 쉬프트 클럭의 출력 파형과, 게이트 스테이지들의 교번 구동의 일 예를 보여준다.
N/4 Hz LRR 구동시 도 11a와 같은 게이트 출력신호를 얻기 위해서는 도 11b와 같은 방식으로 게이트 쉬프트 클럭이 게이트 스테이지들에 입력되어야 하고, 이러한 게이트 쉬프트 클럭에 따라 도 11c와 같은 방식으로 게이트 스테이지들이 구동되어야 한다.
1 프레임이 제1 서브 프레임(SF1) 내지 제4 서브 프레임(SF4)으로 분할되는 N/4 Hz LRR 구동의 경우, 게이트 스테이지들은 제1 서브 프레임(SF1)의 앞선 1/2 기간 내에서 일부 오드 게이트 출력신호(GP1,GP5,...)를 출력하고, 제2 서브 프레임(SF2)의 앞선 1/2 기간 내에서 일부 이븐 게이트 출력신호(GP2,GP6,...)를 출력하며, 제3 서브 프레임(SF3)의 앞선 1/2 기간 내에서 나머지 오드 게이트 출력신호(GP3,GP7,...)를 출력하고, 제4 서브 프레임(SF4)의 앞선 1/2 기간 내에서 나머지 이븐 게이트 출력신호(GP4,GP8,...)를 출력한다.
이를 위해, 도 11b에서와 같이 오드 상의 일부 변조클럭들(MCLKs)은 제1 서브 프레임(SF1)의 앞선 1/2 기간에만 활성화되고, 이븐 상의 일부 변조클럭들(MCLKs)은 제2 서브 프레임(SF2)의 앞선 1/2 기간에만 활성화되며, 오드 상의 나머지 변조클럭들(MCLKs)은 제3 서브 프레임(SF3)의 앞선 1/2 기간에만 활성화되고, 이븐 상의 나머지 일부 변조클럭들(MCLKs)은 제4 서브 프레임(SF2)의 앞선 1/2 기간에만 활성화된다.
이러한 오드 상의 일부 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제1 서브 프레임(SF1) 내에서 제1측 게이트 쉬프트 레지스터(130A)에 속하는 일부 오드 게이트 스테이지들(GD#1,GD#5,...)만이 순차적으로 활성화되고, 이븐 상의 일부 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제2 서브 프레임(SF2) 내에서 제2측 게이트 쉬프트 레지스터(130B)에 속하는 일부 이븐 게이트 스테이지들(GD#2,GD#6,...)만이 순차적으로 활성화된다. 그리고, 오드 상의 나머지 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제3 서브 프레임(SF3) 내에서 제1측 게이트 쉬프트 레지스터(130A)에 속하는 나머지 오드 게이트 스테이지들(GD#3,GD#7,...)만이 순차적으로 활성화되고, 이븐 상의 나머지 변조클럭들(MCLKs)에 응답하여 도 9c와 같이 제4 서브 프레임(SF4) 내에서 제2측 게이트 쉬프트 레지스터(130B)에 속하는 나머지 이븐 게이트 스테이지들(GD#4,GD#8,...)만이 순차적으로 활성화된다.
도 12a 및 도 12b를 참조하여 N Hz 노멀 구동과 N/4 Hz LRR 구동을 선택적으로 구현할 수 있는 게이트 쉬프트 클럭의 변조예들과, 그를 기반으로 한 게이트 스테이지들의 접속예들을 설명하면 다음과 같다.
먼저, 본 발명은 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 안정적으로 얻기 위해, 일 예로 도 12a에서와 같이 게이트 쉬프트 클럭을, 제1 구동 모드에서 4 수평기간(4H) 만큼의 펄스폭을 가지며 위상이 서로 다른 8개의 8상 기준 클럭들로 생성하고, 제2 구동 모드에서 2 수평기간(2H) 만큼의 펄스폭을 가지며 위상이 서로 다른 4개의 4상 변조 클럭들로 생성할 수 있다.
도 12a에서, 제n 게이트 스테이지는, 제1 구동 모드에서 제n-4 게이트 출력신호를 제1 스타트신호(VST1)로 인가받고 제n+4 게이트 출력신호를 제1 리셋신호(RST1)로 인가받으며, 제2 구동 모드에서 제n-2 게이트 출력신호를 제2 스타트신호(VST2)로 인가받고, 제n+2 게이트 출력신호를 제2 리셋신호(RST2)로 인가받는다. 예컨대, 제9 게이트 스테이지(GD#9)는, 제1 구동 모드에서 제n-4 게이트 출력신호인 제5 게이트 출력신호를 제1 스타트신호(VST1)로 인가받고 제n+4 게이트 출력신호인 제13 게이트 출력신호를 제1 리셋신호(RST1)로 인가받는다. 반면, 제9 게이트 스테이지(GD#9)는, 제2 구동 모드에서 제n-2 게이트 출력신호인 제1 게이트 출력신호를 제2 스타트신호(VST2)로 인가받고 제n+2 게이트 출력신호인 제17 게이트 출력신호를 제2 리셋신호(RST2)로 인가받는다.
여기서, 제2 구동 모드에서는 제1 구동 모드와 달리 제1측 게이트 쉬프트 레지스터의 일부 게이트 스테이지들이 제1측 게이트 쉬프트 레지스터의 나머지 게이트 스테이지들 및 제2측 게이트 쉬프트 레지스터의 게이트 스테이지들과 전기적으로 분리 구동되고, 더욱이 제1 및 제2 구동 모드에서 게이트 쉬프트 클럭들이 도 12a와 같은 펄스폭 및 위상으로 생성되므로, 제1 구동 모드에서 상기 제n-4 게이트 출력신호를 생성하는 제n-4 게이트 스테이지와, 제2 구동 모드에서 상기 제n-2 게이트 출력신호를 생성하는 제n-2 게이트 스테이지는 서로 다른 게이트 스테이지로 선택될 수 있다. 그리고, 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지와, 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지는 서로 다른 게이트 스테이지로 선택될 수 있다. 이 경우, 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n-2 게이트 스테이지는 제1 구동 모드에서의 상기 제n+4 게이트 출력신호를 생성하는 제n-4 게이트 스테이지의 전단에 배치되고, 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지는 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지의 후단에 배치되는 특징이 있다.
한편, 도면으로 도시하지는 않았지만, 제1 구동 모드에서 상기 제n-4 게이트 출력신호를 생성하는 제n-4 게이트 스테이지와, 제2 구동 모드에서 상기 제n-2 게이트 출력신호를 생성하는 제n-2 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택되고, 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지와, 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지는 서로 다른 게이트 스테이지로 선택될 수 있다. 이 경우, 제2 구동 모드에서 상기 제n+2 게이트 출력신호를 생성하는 제n+2 게이트 스테이지는 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지의 후단에 배치되는 특징이 있다.
다음으로, 본 발명은 제1 및 제2 구동 모드 각각에서 원하는 게이트 출력신호를 안정적으로 얻기 위해, 도 12b에서와 같이 게이트 쉬프트 클럭을, 제1 구동 모드에서 4 수평기간(4H) 만큼의 펄스폭을 가지며 위상이 서로 다른 8개의 8상 기준 클럭들로 생성하고, 제2 구동 모드에서 1 수평기간(1H) 만큼의 펄스폭을 가지며 위상이 서로 반대되는 2개의 2상 변조 클럭들로 생성할 수 있다.
도 12b에서, 제n 게이트 스테이지는, 제1 구동 모드에서 제n-4 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+4 게이트 출력신호를 리셋신호(RST)로 인가받으며, 제2 구동 모드에서 제n-1 게이트 출력신호를 스타트신호(VST)로 인가받고, 제n+1 게이트 출력신호를 리셋신호(RST)로 인가받는다. 예컨대, 제9 게이트 스테이지(GD#9)는, 제1 구동 모드에서 제n-4 게이트 출력신호인 제5 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+4 게이트 출력신호인 제13 게이트 출력신호를 리셋신호(RST)로 인가받는다. 반면, 제5 게이트 스테이지(GD#5)는, 제2 구동 모드에서 제n-1 게이트 출력신호인 제5 게이트 출력신호를 스타트신호(VST)로 인가받고 제n+1 게이트 출력신호인 제13 게이트 출력신호를 리셋신호(RST)로 인가받는다.
여기서, 제2 구동 모드에서는 제1 구동 모드와 달리 일측 게이트 쉬프트 레지스터의 게이트 스테이지들이 타측 게이트 쉬프트 레지스터의 게이트 스테이지들과 전기적으로 분리 구동되고, 더욱이 제1 및 제2 구동 모드에서 게이트 쉬프트 클럭들이 도 12b와 같은 펄스폭 및 위상으로 생성되므로, 제1 구동 모드에서 상기 제n-4 게이트 출력신호를 생성하는 제n-4 게이트 스테이지와, 제2 구동 모드에서 상기 제n-1 게이트 출력신호를 생성하는 제n-1 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다. 그리고, 제1 구동 모드에서 상기 제n+4 게이트 출력신호를 생성하는 제n+4 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+1 게이트 출력신호를 생성하는 제n+1 게이트 스테이지는 서로 동일한 게이트 스테이지로 선택될 수 있다.
도 13a 내지 도 13c는 N/2 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 일 예를 보여준다.
양측 게이트 쉬프트 레지스터가 동시 구동되는 N Hz 노멀 구동(제1 구동 모드)과 달리, N/2 Hz LRR 구동(제2 구동 모드)에서는 양측 게이트 쉬프트 레지스터가 한측씩 번갈아 구동되기 때문에, 제2 구동 모드는 제1 구동 모드에 비해 절반의 구동상으로 구현될 수 있다. 즉, 제1 구동 모드가 8상 게이트 쉬프트 클럭을 기반으로 구현될 때, 제2 구동 모드는 4상 게이트 쉬프트 클럭으로 구현될 수 있다. 이 경우, 도 13a 및 도 13b에서와 같이 N Hz 노멀 구동과 N/2 Hz LRR 구동에서 게이트 쉬프트 클럭들을 맵핑할 때, 각 게이트 스테이지에 입력되는 클럭의 개수가 도 13a에서와 같이 1개인 경우 및 도 13b에서와 같이 2개인 경우 모두에서, 제1 구동 모드에서 입력되는 게이트 쉬프트 클럭과 제2 구동 모드에서 입력되는 게이트 쉬프트 클럭은 1:1로 매칭될 수 있다. 따라서, 이 경우에는 도 13c에서와 같이 제2 구동 모드의 변조 클럭을 생성하기 위해 제1 구동 모드의 기준 클럭에 대한 상분할 및 클럭 재분배 동작이 불필요하다.
도 14a 및 도 14b는 N/4 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 일 예를 보여준다. 그리고, 도 14c 및 도 14d는 N/4 Hz LRR 구동시 각 게이트 스테이지에 입력되는 게이트 쉬프트 클럭에 따른 변조 클럭의 개수 및 순서 변환의 다른 예를 보여준다.
양측 게이트 쉬프트 레지스터가 동시 구동되는 N Hz 노멀 구동(제1 구동 모드)과 달리, N/4 Hz LRR 구동(제2 구동 모드)에서는 양측 게이트 쉬프트 레지스터가 한측씩 번갈아 구동되기 때문에, 제2 구동 모드는 제1 구동 모드에 비해 절반의 구동상으로 구현될 수 있다. 즉, 제1 구동 모드가 8상 게이트 쉬프트 클럭을 기반으로 구현될 때, 제2 구동 모드는 4상 게이트 쉬프트 클럭으로 구현될 수 있다.
이 경우, 도 14a 내지 도 14d에서와 같이 N Hz 노멀 구동과 N/4 Hz LRR 구동에서 게이트 쉬프트 클럭들을 맵핑할 때, 각 게이트 스테이지에 입력되는 클럭의 개수가 도 14a에서와 같이 1개인 경우 및 도 14c에서와 같이 2개 이상인 경우 모두에서, 제2 구동 모드의 변조 클럭을 생성하기 위해 제1 구동 모드의 기준 클럭에 대한 상분할 및 클럭 재분배 동작이 필요하다.
즉, 각 게이트 스테이지에 입력되는 클럭의 개수가 도 14a에서와 같이 1개인 경우, 위상이 서로 다른 4개의 기준 클럭들(CLKa,CLKb,CLKc,CLKd) 각각은 도 14b와 같이 2개의 위상(CLK1/CLK3, CLK2/CLK4)을 갖도록 상 분할되어, 4개의 변조 클럭들 중 2개의 변조 클럭들로 분배될 수 있다.
또한, 각 게이트 스테이지에 입력되는 클럭의 개수가 도 14c에서와 같이 2개 이상인 경우, 위상이 서로 다른 4개의 기준 클럭들(CLKa,CLKb,CLKc,CLKd) 각각은 도 14d와 같이 4개의 위상(CLK1,CLK2,CLK3,CLK4)을 갖도록 상 분할되어, 4개의 변조 클럭들로 분배될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130A,130B : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (14)

  1. 표시패널;
    입력 영상에 따라, 노멀 구동을 구현하기 위한 제1 구동 모드와, 상기 노멀 구동에 비해 표시 영상의 리프레쉬 주기를 늘려 로우 리프레쉬 레이트 구동을 구현하기 위한 제2 구동 모드 중 어느 하나를 선택하고, 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프트 클럭을 개별적으로 생성하는 쉬프트클럭 제어부;
    상기 게이트 쉬프트 클럭에 따라 게이트 출력신호를 생성하여 상기 표시패널의 게이트라인들에 공급하는 게이트 쉬프트 레지스터를 구비하고;
    상기 게이트 쉬프트 클럭은,
    상기 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 Y1상 기준 클럭들로 생성되고;
    상기 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 Y2상 변조 클럭들로 생성되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  2. 제 1 항에 있어서,
    상기 쉬프트클럭 제어부는 상기 기준 클럭들을 기반으로 상기 변조 클럭들을 생성하되, 상기 기준 클럭들의 위상 및 펄스폭을 상기 제2 구동 모드에 맞게 변조하여 상기 변조 클럭들을 생성하는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 쉬프터 레지스터는 상기 게이트 출력신호를 생성하기 위해 캐스캐이드 접속되는 다수의 게이트 스테이지들을 포함하고;
    상기 게이트 스테이지들 중 제n 게이트 출력신호를 생성하는 제n 게이트 스테이지는,
    상기 제1 구동 모드에서 상기 제n 게이트 출력신호에 비해 제1 값만큼 위상이 앞선 게이트 출력신호를 스타트신호로 인가받고, 상기 제2 구동 모드에서 상기 제n 게이트 출력신호에 비해 상기 제1 값보다 작은 제2 값만큼 위상이 앞선 게이트 출력신호를 스타트신호로 인가받으며;
    상기 제1 구동 모드에서 상기 제n 게이트 출력신호에 비해 상기 제1 값만큼 위상이 뒤진 게이트 출력신호를 리셋신호로 인가받고, 상기 제2 구동 모드에서 상기 제n 게이트 출력신호에 비해 상기 제2 값만큼 위상이 뒤진 게이트 출력신호를 리셋신호로 인가받는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 구동 모드에 따른 리프레쉬 주파수가 N(N은 양의 정수) Hz 이고, 상기 제2 구동 모드에 따른 리프레쉬 주파수가 N/2 Hz 이하일 때, 상기 제n 게이트 스테이지는,
    상기 제1 구동 모드에서 제n-X1 게이트 출력신호를 스타트신호로 인가받고 제n+X1 게이트 출력신호를 리셋신호로 인가받으며;
    상기 제2 구동 모드에서 제n-X2 게이트 출력신호를 스타트신호로 인가받고, 제n+X2 게이트 출력신호를 리셋신호로 인가받는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 구동 모드에서 상기 제n-X1 게이트 출력신호를 생성하는 제n-X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n-X2 게이트 출력신호를 생성하는 제n-X2 게이트 스테이지는 서로 동일하고;
    상기 제1 구동 모드에서 상기 제n+X1 게이트 출력신호를 생성하는 제n+X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+X2 게이트 출력신호를 생성하는 제n+X2 게이트 스테이지는 서로 동일한 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  6. 제 4 항에 있어서,
    상기 제1 구동 모드에서 상기 제n-X1 게이트 출력신호를 생성하는 제n-X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n-X2 게이트 출력신호를 생성하는 제n-X2 게이트 스테이지는 서로 다르고;
    상기 제1 구동 모드에서 상기 제n+X1 게이트 출력신호를 생성하는 제n+X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+X2 게이트 출력신호를 생성하는 제n+X2 게이트 스테이지는 서로 다르며;
    상기 제n-X2 게이트 스테이지는 상기 제n-X1 게이트 스테이지의 전단에 배치되고, 상기 제n+X2 게이트 스테이지는 상기 제n+X1 게이트 스테이지의 후단에 배치되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  7. 제 4 항에 있어서,
    상기 제1 구동 모드에서 상기 제n-X1 게이트 출력신호를 생성하는 제n-X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n-X2 게이트 출력신호를 생성하는 제n-X2 게이트 스테이지는 서로 동일하고;
    상기 제1 구동 모드에서 상기 제n+X1 게이트 출력신호를 생성하는 제n+X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+X2 게이트 출력신호를 생성하는 제n+X2 게이트 스테이지는 서로 다르며;
    상기 제n+X2 게이트 스테이지는 상기 제n+X1 게이트 스테이지의 후단에 배치되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  8. 제 3 항에 있어서,
    상기 제1 구동 모드에 따른 리프레쉬 주파수가 N(N은 양의 정수) Hz 이고, 상기 제2 구동 모드에 따른 리프레쉬 주파수가 N/4 Hz 이하일 때, 상기 제n 게이트 스테이지는,
    상기 제1 구동 모드에서 제n-X1 게이트 출력신호를 스타트신호로 인가받고 제n+X1 게이트 출력신호를 리셋신호로 인가받으며;
    상기 제2 구동 모드에서 제n-X2 게이트 출력신호를 스타트신호로 인가받고, 제n+X2 게이트 출력신호를 리셋신호로 인가받는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 구동 모드에서 상기 제n-X1 게이트 출력신호를 생성하는 제n-X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n-X2 게이트 출력신호를 생성하는 제n-X2 게이트 스테이지는 서로 동일하고;
    상기 제1 구동 모드에서 상기 제n+X1 게이트 출력신호를 생성하는 제n+X1 게이트 스테이지와, 상기 제2 구동 모드에서 상기 제n+X2 게이트 출력신호를 생성하는 제n+X2 게이트 스테이지는 서로 동일한 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  10. 제 3 항에 있어서,
    상기 제1 구동 모드에 따른 리프레쉬 주파수가 N(N은 양의 정수) Hz 이고, 상기 제2 구동 모드에 따른 리프레쉬 주파수가 N/4 Hz 이하이며, 상기 게이트 스테이지들 각각이 1개의 게이트 쉬프트 클럭을 기반으로 동작할 때,
    상기 위상이 서로 다른 Y1개의 기준 클럭들 각각은 2개의 위상을 갖도록 상 분할 되어 상기 위상이 서로 다른 Y2개의 변조 클럭들 중 일부로 분배되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  11. 제 3 항에 있어서,
    상기 제1 구동 모드에 따른 리프레쉬 주파수가 N(N은 양의 정수) Hz 이고, 상기 제2 구동 모드에 따른 리프레쉬 주파수가 N/4 Hz 이하이며, 상기 게이트 스테이지들 각각이 2개 이상의 게이트 쉬프트 클럭들을 기반으로 동작할 때,
    상기 위상이 서로 다른 Y1개의 기준 클럭들 각각은 Y1/2개의 위상을 갖도록 상 분할 되어 상기 위상이 서로 다른 Y2개의 변조 클럭들로 분배되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  12. 제 1 항에 있어서,
    상기 게이트 쉬프터 레지스터는,
    기수번째 게이트 스테이지들을 포함한 제1 게이트 쉬프터 레지스터와 우수번째 게이트 스테이지들을 포함한 제2 게이트 쉬프터 레지스터를 포함하고;
    상기 제1 게이트 쉬프터 레지스터는 상기 표시패널에서 화상이 표시되는 표시영역 바깥의 좌측 비표시영역에 형성되고, 상기 제2 게이트 쉬프터 레지스터는 상기 좌측 비표시영역에 대응되도록 상기 표시영역 바깥의 우측 비표시영역에 형성되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  13. 제 1 항에 있어서,
    상기 제1 구동 모드와 상기 제2 구동 모드에서 상기 게이트 쉬프터 레지스터의 동작을 제어하는 타이밍 콘트롤러를 더 구비하고;
    상기 타이밍 콘트롤러는,
    상기 제2 구동 모드에서, 상기 표시 영상의 리프레쉬 주기를 늘리기 위해 늘어난 1 프레임 기간을 다수의 서브 프레임들로 분할하고, 상기 게이트라인들이 상기 서브 프레임들에 분산되어 스캔되도록 상기 게이트 쉬프터 레지스터를 제어하되, 각 서브 프레임 내의 일부 기간 동안 해당 게이트라인들의 스캔을 완료하고 상기 일부 기간을 제외한 상기 각 서브 프레임 내의 나머지 기간 동안 동작이 중지되도록 상기 게이트 쉬프터 레지스터를 제어하는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치.
  14. 입력 영상에 따라, 노멀 구동을 구현하기 위한 제1 구동 모드와, 상기 노멀 구동에 비해 표시 영상의 리프레쉬 주기를 늘려 로우 리프레쉬 레이트 구동을 구현하기 위한 제2 구동 모드 중 어느 하나를 선택하고, 상기 제1 구동 모드와 상기 제2 구동 모드에서 게이트 쉬프트 클럭을 개별적으로 생성하는 단계; 및
    상기 게이트 쉬프트 클럭에 따라 게이트 출력신호를 생성하여 표시패널의 게이트라인들에 공급하는 단계를 포함하고;
    상기 게이트 쉬프트 클럭은,
    상기 제1 구동 모드에서, 각각 X1(X1은 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y1(Y1은 양의 정수)개의 Y1상 기준 클럭들로 생성되고;
    상기 제2 구동 모드에서, 각각 X2(X2는 상기 X1 미만의 양의 정수) 수평기간만큼의 펄스폭을 가지며 위상이 서로 다른 Y2(Y2는 상기 Y1 미만의 양의 정수)개의 Y2상 변조 클럭들로 생성되는 것을 특징으로 하는 로우 리프레쉬 레이트 구동이 가능한 표시장치의 구동방법.
KR1020130137593A 2013-11-13 2013-11-13 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법 KR102104976B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130137593A KR102104976B1 (ko) 2013-11-13 2013-11-13 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130137593A KR102104976B1 (ko) 2013-11-13 2013-11-13 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법

Publications (2)

Publication Number Publication Date
KR20150055653A true KR20150055653A (ko) 2015-05-22
KR102104976B1 KR102104976B1 (ko) 2020-04-28

Family

ID=53391155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130137593A KR102104976B1 (ko) 2013-11-13 2013-11-13 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법

Country Status (1)

Country Link
KR (1) KR102104976B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006133A (ko) * 2017-07-07 2019-01-17 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20190070037A (ko) * 2017-12-12 2019-06-20 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
CN115497433A (zh) * 2022-10-28 2022-12-20 信利(仁寿)高端显示科技有限公司 多区域多频率显示装置
WO2023005592A1 (zh) * 2021-07-30 2023-02-02 惠科股份有限公司 显示面板的驱动电路和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070080161A (ko) * 2006-02-06 2007-08-09 삼성전자주식회사 게이트 구동유닛 및 이를 갖는 표시장치
KR20120139743A (ko) * 2010-02-19 2012-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 장치
KR20120139749A (ko) * 2010-02-26 2012-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비하는 전자 서적

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070080161A (ko) * 2006-02-06 2007-08-09 삼성전자주식회사 게이트 구동유닛 및 이를 갖는 표시장치
KR20120139743A (ko) * 2010-02-19 2012-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 장치
KR20120139749A (ko) * 2010-02-26 2012-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비하는 전자 서적

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006133A (ko) * 2017-07-07 2019-01-17 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20190070037A (ko) * 2017-12-12 2019-06-20 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
WO2023005592A1 (zh) * 2021-07-30 2023-02-02 惠科股份有限公司 显示面板的驱动电路和显示装置
US11875726B2 (en) 2021-07-30 2024-01-16 HKC Corporation Limited Drive circuit for display panel and display device
CN115497433A (zh) * 2022-10-28 2022-12-20 信利(仁寿)高端显示科技有限公司 多区域多频率显示装置
CN115497433B (zh) * 2022-10-28 2023-11-28 信利(仁寿)高端显示科技有限公司 多区域多频率显示装置

Also Published As

Publication number Publication date
KR102104976B1 (ko) 2020-04-28

Similar Documents

Publication Publication Date Title
US7990357B2 (en) Liquid crystal display controlling a period of a source output enable signal differently and driving method thereof
US20100253668A1 (en) Liquid crystal display, liquid crystal display driving method, and television receiver
US20120327137A1 (en) Display device and display driving method
US9830875B2 (en) Gate driver and display apparatus having the same
KR20070120269A (ko) 평판 표시장치와 그의 구동방법
JP4787146B2 (ja) 液晶表示装置及びその駆動方法
KR100561946B1 (ko) 액정표시장치 및 그 구동방법
KR20150077807A (ko) 저속 구동이 가능한 표시장치
KR20080054190A (ko) 표시장치 및 이의 구동방법
KR102080133B1 (ko) 주사 구동부 및 그 구동 방법
KR20160068081A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR20110123459A (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
US8786542B2 (en) Display device including first and second scanning signal line groups
KR20120085076A (ko) 데이터 처리 방법, 데이터 구동 회로 및 이를 포함하는 표시 장치
KR102268520B1 (ko) 표시 장치 및 표시 장치의 구동 방법
EP2455932A1 (en) Display device and display device driving method
JP2006267525A (ja) 表示装置用駆動装置および表示装置用駆動方法
US20180059497A1 (en) Display device
KR20120075166A (ko) 액정표시장치 및 그의 구동 방법
JP2006154088A (ja) アクティブマトリクス型液晶表示装置
KR102104976B1 (ko) 로우 리프레쉬 레이트 구동이 가능한 표시장치와 그 구동방법
KR101589752B1 (ko) 액정표시장치
KR20160086436A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR101374103B1 (ko) 액정 표시장치 및 그의 구동방법
KR20120131463A (ko) 평판 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant