KR20150040789A - 유기 전계 효과 트랜지스터를 생산하기 위한 방법 및 유기 전계 효과 트랜지스터 - Google Patents
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Abstract
유기 전계 효과 트랜지스터를 생산하기 위한 방법이 개시되고, 상기 방법은 게이트 전극(1) 및 전기 절연을 위해 게이트 전극(1)에 할당된 게이트 절연체(2)를 기판 상에 제공하는 단계, 게이트 절연체(2) 상에 제 1 유기 반도체 층(3)을 증착하는 단계, 제 1 전극(4) 및 전기 절연을 위해 제 1 전극(4)에 할당된 전극 절연체(5)를 제 1 유기 반도체 층(3) 상에 생성하는 단계, 제 1 유기 반도체 층(3) 및 전극 절연체(5) 상에 제 2 유기 반도체 층(6)을 증착하는 단계, 및 제 2 유기 반도체 층(6) 상에 제 2 전극(7)을 생성하는 단계를 포함하고, 제 1 유기 반도체 층(3) 상에 제 1 전극(4) 및 전극 절연체(5)를 생성하는 단계 및 제 2 유기 반도체 층(6) 상에 제 2 전극(7)을 생성하는 단계 중 적어도 하나는, 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6) 상의 각각의 포토-리소그래픽 구조화(photo-lithographic structuring)의 단계를 포함한다. 또한, 유기 전계 효과 트랜지스터 및 전자 스위칭 디바이스가 제공된다.
Description
본 발명은 유기 전계 효과 트랜지스터를 생산하기 위한 방법 및 유기 전계 효과 트랜지스터에 관한 것이다.
유기 반도체 엘리먼트들에 기초한 가요성 및 투명성 전자 컴포넌트들의 실현을 위해, 유능하고 강건한 유기 트랜지스터들을 개발할 필요가 있다. 유망한 접근법이 VOFET들(vertical organic field effect transistors)에 의해 제공된다.
VOFET(일반적으로 전계 효과 트랜지스터들로서)는 3 개의 전극들, 즉, 게이트 전극, 소스 전극 및 드레인 전극으로 형성된다. VOFET에서, 소스 전극 및 드레인 전극은 유기 반도체에 의해 서로 접속된다. 게이트 전극은 절연체에 의해 소스 전극 및 드레인 전극으로부터 분리된다. VOFET의 엘리먼트들은 기판 상에 스택으로서 형성되고, 여기서 스택은 다음의 층들의 시퀀스: 기판/게이트 전극/절연체/소스 전극/드레인 전극 또는 기판/드레인 전극/소스 전극/절연체/게이트 전극 중 하나를 갖는다. 유기 반도체는 항상 소스 전극과 드레인 전극 사이에 배열된다. 부가적으로, 유기 반도체는 절연체와 소스 전극 사이에 배열될 수 있다. VOFET를 생산하기 위한 2 개의 방법들: 물질들의 자체-조직화 및 예를 들면, 섀도 마스크(shadow mask)를 통한 기술적 구조화가 알려져 있다.
문서 WO 2010/113163 A1은 수직 유기 전계 효과 트랜지스터 및 이를 생산하기 위한 방법을 개시한다. 트랜지스터는 유전체 층과 능동 엘리먼트 사이에 밀봉된 패터닝된 전극 구조를 포함한다. 능동 엘리먼트는 유기 반도체 또는 비정질 반도체 중 어느 하나이다. 전극 구조는 패터닝 마스크로서 블록 공중합체(copolymer) 물질을 사용함으로써 패터닝된다. 이로써, 패터닝된 층의 두께 및 측면 피쳐 크기가 선택될 수 있다.
패터닝된 도전층을 갖는 유기 디바이스를 형성하기 위한 방법이 문서 WO 2011/139774에 개시된다. 상기 방법은 기판 상에 유기층을 증착하고, 포토-패터닝 가능 층을 형성하기 위해 포토레지스트 용액으로 유기층을 코팅하는 단계들을 포함한다. 포토레지스트 용액은 불소화 포토레지스트 물질 및 불소화 용매를 포함한다. 포토-패터닝 가능 층의 선택된 부분들은 패턴을 형성하도록 방사된다. 도전층은 유기층 위에 코팅된다. 도전층의 일부는 패터닝된 도전층을 형성하도록 제거된다.
K. Nakamura 및 그 외에 의해서 Applied Physics Letters Vol.89, 페이지 103525(2006)는 유기 발광 트랜지스터를 개시한다. 게이트 전극은 기판 상에 배열되고, 게이트 절연층에 의해 커버된다. 반도체 층은 게이트 절연층 상에 코팅된다. 소스 전극, 절연층 및 정공 수송층은 반도체 층 상에 배열된다. 또한, 트랜지스터는 발광층 및 드레인 전극을 포함한다.
문서 US 2009/0315043 A1은 소스 전극층, 소스 전극층을 향하는 드레인 전극층, 및 소스 전극층과 드레인 전극층 사이에 형성된 유기 발광층을 갖는 유기 발광 트랜지스터를 개시한다.
디바이스 내의 높은 전류 밀도들을 허용하고, 용이하고 제어 가능한 방식으로 생산될 수 있는 트랜지스터 설계를 제공할 필요성이 있다.
본 발명의 목적은 유기 전계 효과 트랜지스터를 생산하기 위한 방법 및 유기 전계 효과 트랜지스터를 제공하는 것이며, 여기서 유기 전계 효과 트랜지스터는 높은 전류 밀도를 갖는다.
이러한 목적은 독립항 제 1 항에 따른 방법 및 독립항 제 6 항에 따른 유기 전계 효과 트랜지스터에 의해 해결된다. 본 발명의 이로운 실시예들은 종속항들의 주제이다.
일 양상에 따라, 유기 전계 효과 트랜지스터를 생산하기 위한 방법이 제공되고, 상기 방법은 게이트 전극 및 전기 절연을 위해 게이트 전극에 할당된 게이트 절연체를 기판 상에 제공하는 단계, 게이트 절연체 상에 제 1 유기 반도체 층을 증착하는 단계, 제 1 전극 및 전기 절연을 위해 제 1 전극에 할당된 전극 절연체를 제 1 유기 반도체 층 상에 생성하는 단계, 제 1 유기 반도체 층 및 전극 절연체 상에 제 2 유기 반도체 층을 증착하는 단계, 및 제 2 유기 반도체 층 상에 제 2 전극을 생성하는 단계를 포함하고, 여기서 제 1 유기 반도체 층 상에 제 1 전극 및 전극 절연체를 생성하는 단계 및 제 2 유기 반도체 층 상에 제 2 전극을 생성하는 단계 중 적어도 하나는, 제 1 유기 반도체 층 및 제 2 유기 반도체 층 상의 각각의 포토-리소그래픽 구조화(photo-lithographic structuring)의 단계를 포함한다.
다른 양상에 따라, 유기 전계 효과 트랜지스터가 제공되고, 유기 전계 효과 트랜지스터는 제 1 전극 및 제 2 전극 ― 전극들은 소스 전극 및 드레인 전극을 제공함 ― , 게이트 전극, 게이트 전극과 제 1 전극 사이에 제공된 게이트 절연체, 제 1 전극과 제 2 전극 사이에 제공된 전극 절연체, 게이트 절연체와 제 1 전극 사이에 제공된 제 1 유기 반도체 층, 및 제 1 유기 반도체 층과 제 2 전극 사이에 제공된 제 2 유기 반도체 층을 포함하고, 여기서 제 1 유기 반도체 층 및 제 2 유기 반도체 층은 동일한 타입의 전하 캐리어들, 즉, 정공들 및 전자들을 수송하도록 구성된다.
본 발명은 수직 트랜지스터 설계에 관련된다. 제 1 및 제 2 전극 각각은 전압을 트랜지스터에 인가하기 위한 접촉을 제공한다. 게이트 전극은 트랜지스터의 상태를 제어하기 위한 접촉을 제공한다. 전극 절연체에 의해, 트랜지스터의 병렬 저항이 감소되고, 온-상태의 전류와 오프-상태의 전류 사이의 비율이 증가된다.
섀도 마스킹을 사용하여 VOFET들을 생산하는 것은 알려져 있다. 이러한 VOFET들은 작은 특정 에지 길이를 갖는다. 포토-리소그래픽 구조화를 사용하면, 에지 길이는 기술적 웰(well) 제어 가능 절차를 사용하면서 최대화될 수 있다. 본 발명은 정교한 리소그래피 장비를 요구하지 않고 고성능 디바이스를 제공한다. 약 1㎛의 분해능 및 정렬 레지스트리를 갖는 공통 장비는 그 트랜지스터를 생산하기에 그 이상으로 충분하다.
정공 수송층(HTL)에서, 정공들의 이동성(mobility)은 전자들의 이동성보다 더 크다. 전자 수송층(ETL)에서, 전자들의 이동성은 정공들의 이동성보다 더 크다.
제 1 및 제 2 유기 반도체층들은 분리된 단계들에서 생성된다. 제 1 및 제 2 유기 반도체층들 중 적어도 하나는 완전히 매트릭스 물질로 제조될 수 있다. 유기 반도체 물질로의 제 1 또는 제 2 전극 중 하나의 인터페이스에서의 접합(junction), 즉, 쇼트키 배리어(Schottky barrier)가 존재한다. 접합은 트랜지스터 내의 전극의 위치가 아닌 전극(소스 전극 또는 드레인 전극으로서 동작함)의 극성에 의존한다. 쇼트키 배리어는 게이트 절연체로부터의 전계에 의해 변조된다. 주입 배리어(injection barrier)는, 인접한 유기 반도체층의 물질이 도핑되지 않고 주입층이 없는 경우에만 형성된다. 제 1 전극과 제 2 전극 사이의 경로는 이러한 경우에만 주로 수송을 위한 것이다.
대안적으로, 제 1 또는 제 2 유기 반도체층 중 적어도 하나가 도핑되고, 이것은 비대칭 트랜지스터를 발생시킨다. 도핑층은 매트릭스 물질 및 적어도 하나의 도펀트를 포함한다. 도핑층은 매트릭스 물질 및 하나의 도펀트, 우선적으로 90 %(mol)를 초과하는 매트릭스 물질, 훨씬 더 바람직하게는 95 mol%를 초과하는 매트릭스 물질로 제조될 수 있다. 유기 반도체 층들 중 하나 또는 둘 모두가 도핑되면, 제 1 및 제 2 유기 반도체 층들은 우선적으로 동일한 타입의 전하 캐리어들을 수송하도록 구성된 매트릭스 물질들을 포함한다. 층들 둘 모두의 유기 매트릭스 물질이 동일한 물질인 것이 훨씬 더 바람직하다.
우선적으로, 모든 유기 반도체 물질들은 2 eV와 동일하거나 더 작은, 바람직하게는 1.85 eV보다 더 작은 싱글릿 여기 에너지들(singlet excitation energies)을 갖거나 및/또는 싱글릿 전이(singlet transition)가 금지된다. 싱글릿 여기 에너지는 흡수 피크(싱글릿 피크의 최대치)의 파장의 광자 에너지로부터 계산되고, 이것은, 방출이 통상적으로 적외선에 있는 결합 에너지와 1.83 eV의 합보다 더 작다는 것을 암시한다. 따라서, 물질들은 가시광을 방출하지 않는다.
상기 방법의 바람직한 실시예에서, 제 1 유기 반도체 층 및 제 2 유기 반도체 층은 동일한 유기 매트릭스 물질을 포함한다. 제 1 유기 반도체 층 및 제 2 유기 반도체 층 중 적어도 하나는 유기 매트릭스 물질로 제조될 수 있다.
대안적으로 또는 부가적으로, 상기 방법의 실시예에서, 제 1 전극은 제 1 서브-전극 부분들을 갖도록 생성되고, 제 2 전극은 제 2 서브-전극 부분들을 갖도록 생성되고, 복수의 서브-전극 부분들은 오버랩하는 서브-전극 부분들의 분리된 그룹들로 배열되고, 오버랩하는 서브-전극 부분들의 분리된 그룹들 각각은 적어도 하나의 제 2 서브-전극 부분과 오버랩하는 적어도 하나의 제 1 서브-전극 부분으로 생성된다. 전극들 둘 모두의 서브-전극 부분들은 대응성, 즉, 오버랩 영역이 비오버랩 영역보다 더 큰 경우에 일-대-일 대응성, 또는 오버랩 영역이 비오버랩 영역보다 더 작은 경우에 일-대-일 또는 일-대-이의 이웃(마지막이 홀수 또는 짝수일 수 있는 경우) 중 어느 하나의 대응성을 갖는다. 제 1 경우에, 제 2 전극의 서브-전극의 폭은 우선적으로 제 1 전극의 서브-전극의 폭보다 더 크다.
우선적으로, 전극들 둘 모두의 서브-전극들 부분들은 서로에 병렬로 배열된다. 이로써, 직렬 저항을 낮게 유지하면서 가장 낮은 커패시턴스의 최적의 것이 제공된다.
바람직한 실시예에서, 제 1 유기 반도체 층 상에 제 1 전극 및 전극 절연체를 생성하는 단계는, 제 1 유기 반도체 층 상에 제 1 포토레지스트 층을 증착하는 단계, 제 1 포토레지스트 층을 패터닝함으로써 제 1 전극에 대한 전극 영역을 정의하고, 이로써 제 1 포토레지스트 패턴을 제공하는 단계, 제 1 포토레지스트 패턴 상에 제 1 도전층을 증착하는 단계, 제 1 도전층 상에 절연층을 증착하는 단계, 및 리프트-오프(lift-off) 프로세스에서 제 1 포토레지스트 패턴을 제거하고, 이로써 제 1 전극 및 전극 절연체를 생성하는 단계를 포함한다.
또 다른 실시예에서, 제 2 유기 반도체 층 상에 제 2 전극을 생성하는 단계는, 제 1 유기 반도체 층 상에 및 전극 절연체 상에 제 2 포토레지스트 층을 증착하는 단계, 제 2 포토레지스트 층을 패터닝함으로써 제 2 전극에 대한 전극 영역을 정의하고, 이로써 제 2 포토레지스트 패턴을 제공하는 단계, 제 2 포토레지스트 패턴 상에 제 2 비패터닝된 유기 반도체 층을 증착하는 단계, 제 2 비패터닝된 유기 반도체 층 상에 제 2 도전층을 증착하는 단계, 및 리프트-오프 프로세스에서 제 2 포토레지스트 패턴을 제거하고, 이로써 제 2 유기 반도체 층 및 제 2 전극을 생성하는 단계를 포함한다. 대안적으로, 제 2 전극의 증착은, 패터닝된 제 2 포토레지스트 층을 제거한 후에 이루어질 수 있다.
제 1 전극 및/또는 제 2 전극을 생성하기 위해, 패터닝은 부분을 경화하는 것 및 비경화된 부분을 제거하는 것을 수반할 수 있다. 제 1 포토레지스트 층 및/또는 제 2 포토레지스트 층은 이중층으로서 형성될 수 있다. 제 1 및/또는 제 2 포토레지스트 층의 증착, 패터닝 및 제거를 수반하는 단계들은 정상 대기(normal atmosphere) 하에서 이루어진다. 불활성 가스 대기가 요구되지 않는다. 제 1 및/또는 제 2 포토레지스트 층은 플라즈마 에칭의 부가적인 단계에 의해 제거될 수 있다.
제 1 전극에는 제 1 서브-전극 부분들이 제공될 수 있고, 제 2 전극에는 제 2 서브-전극 부분들이 제공되고, 복수의 서브-전극 부분들은 오버랩하는 서브-전극 부분들의 분리된 그룹들로 배열되고, 오버랩하는 서브-전극 부분들의분리된 그룹들 각각은 적어도 하나의 제 2 서브-전극 부분과 오버랩하는 적어도 하나의 제 1 서브-전극 부분을 포함한다. 제 1 및 제 2 반도체 층들이 동일한 유기 매트릭스 물질을 포함하지 않을지라도, 본 발명의 목적은 이러한 실시예에 의해 해결될 수 있다. 이러한 실시예가 구현되면, 제 1 및 제 2 유기 반도체 물질이 동일한 유기 매트릭스 물질을 포함하는 것이 불필요하다. 적어도 하나의 제 1 서브-전극 부분 및 적어도 하나의 제 2 서브-전극 부분 각각은 각각의 인접한 서브-전극 부분으로부터 분리된다. 또한, 적어도 하나의 제 1 서브-전극 부분 및 적어도 하나의 제 2 서브-전극 부분은 상이한 폭들을 가질 수 있다.
제 1 및 제 2 유기 반도체 층들을 통해 제 1 전극과 제 2 전극 사이에 형성된 전류 경로는 단극(unipolar)일 수 있다. 따라서, 층들을 통하는 전류는 하나의 타입의 전하 캐리어들, 즉, 전자들 또는 정공들에 의해서만 제공될 수 있다.
제 1 유기 반도체 층 및 제 2 유기 반도체 층은 동일한 유기 매트릭스 물질을 포함할 수 있다.
제 1 유기 반도체 층 및 제 2 유기 반도체 층은 작은 분자 물질로 제조될 수 있다.
제 1 유기 반도체 층 및 제 2 유기 반도체 층은 서로 직접적으로 접촉할 수 있다.
제 2 유기 반도체 층은 전극 절연체와 제 2 전극 사이에 제공될 수 있다.
제 2 전극 및/또는 게이트 전극 및 제 1 전극 중 적어도 하나는 광에 대해 불투명할 수 있다. 이것은 주변광이 트랜지스터의 성능에 영향을 주지 않는 것을 보장한다.
다음의 그룹: 제 1 전극, 제 2 전극 및 게이트 전극으로부터 선택된 적어도 하나의 전극은 금속 물질로 제조될 수 있다. 금속 물질은 골드 또는 알루미늄일 수 있다. 금속 물질로 제조된 전극들은, 고주파수를 갖는 고전력이 인가될 수 있으면서 낮은 저항을 갖는다.
트랜지스터는 전기 도핑 물질로 제조된 도핑 물질 층을 포함할 수 있고, 도핑 물질 층은 제 1 전극과 제 1 유기 반도체 층 사이에 제공된다. 대안적으로 또는 부가적으로, 전기 도핑 물질로 제조된 추가의 도핑 물질 층은 제 2 전극과 제 2 유기 반도체 층 사이에 제공된다.
VOFET들은 일반적으로, 게이트 절연체까지의 소스 및 드레인 전극들의 상이한 거리들로 인해, 게이트 전극으로부터 소스 및 드레인 전극들로의 상이한 전계에 의해 발생된 포지티브 및 네거티브 VSD에 대한 비대칭 응답을 갖는다. 소스 및 드레인 전극들 중 하나와 인접한 유기 반도체 층 사이의 도펀트 물질을 포함하는 얇은 층을 사용함으로써, 비대칭성을 제어하는 것이 가능하다는 것이 밝혀졌다. 바람직하게는, 도펀트 물질을 포함하는 얇은 층은 5 nm 미만의 두께를 갖는다. 이것은 도펀트 물질로 구성된 층일 수 있고, 여기서 두께는 바람직하게는 2.5 nm 미만이다. 이것은 또한 유기 반도체 물질 및 도펀트 물질을 포함하는 층일 수 있고, 그 도펀트 물질은 그 층에서 5 mol% 미만, 바람직하게는 2 mol% 미만의 비율로 존재한다.
도펀트 물질은 바람직하게는 전기 도펀트이다. 전기 도펀트는 p-도펀트들 및 n-도펀트들로 분류된다. 전기 도핑은 그 분야에 잘 알려져 있고, 예시적인 참조 문헌들은 Gao 및 그 외, Appl. Phys. Lett. V.79, p.4040 (2001), Blochwitz 및 그 외, Appl. Phys. Lett. V.73, p.729 (1998), D'Andrade 및 그 외, App. Phys. Let. V.83, p. 3858 (2003), Walzer 및 그 외, Chem. Rev. V. 107, p.1233 (2007), US2005040390A1, US2009179189A이다. 예시적인 p-도펀트들은: F4TCNQ(tetrafluoro-tetracyanoquinonedimethane); 2,2'-(perfluoronaphthalene-2,6-diylidene) dimalononitrile; 2,2',2"-(cyclopropane-1,2,3-triylidene)tris(2-(p-cyanotetrafluorophenyl)acetonitrile)이다. 바람직한 화합물들은 시아노기들(cyano groups)을 포함하는 유기 분자들이다. 예시적인 n-도펀트들은: AOB(acridine orange base); tetrakis(1,3,4,6,7,8-hexahydro-2H- pyrimido [1,2-a] pyrimidinato) ditung-sten(II)(W(hpp)4); 3,6-bis-(dimethyl amino)-acridine; BEDT-TTF(bis(ethylene-dithio) tetrathiafulvalene)이다.
유기 전계 효과 트랜지스터를 포함하는 전자 스위칭 디바이스가 제공될 수 있다.
투과 불가한 제 1 전극, 제 2 전극, 및 전극 절연체가 제공될 수 있다. 제 1 및 제 2 전극뿐만 아니라 전극 절연체는 바람직하게는 폐쇄된 층들을 형성하기에 충분한 두께이어야 한다. 우선적으로, 제 1 및 제 2 전극뿐만 아니라 전극 절연체는 차단되거나 천공되거나 랜덤하게 차단되지 않고, 오히려 리소그래픽으로 패터닝된다. 또한, 전극 절연체는 정상 동작 조건들 하에서 전극 절연체를 통한 전하 캐리어들의 어떠한 실질적인 터널링도 허용하지 않는다.
몇몇의 이점들이 제공되는데, 예를 들면, 프로세스는 오버랩 커패시턴스들의 감소를 허용한다. 주입이 용이하게 개선될 수 있다. 더 높은 주파수들에서조차 더 높은 전류 밀도들이 가능하다. 일부 실시예들에서, 고전류는 접촉들 중 하나를 도핑함으로써 비대칭 디바이스들에서 추가로 증가될 수 있다. 불소화 포토레지스트 및/또는 종래의 (비불소화) 포토레지스트를 포함하는 2 개의 포토레지스트 층들은, 유기 반도체 물질에 대한 상당한 영향력 없이 완전히 상이한 타입들의 유기 반도체 물질들의 정밀하고 강건한 포토리소그래픽 패터닝을 허용한다. 이것은 상보형 회로들(n- 및 p-채널 트랜지스터들을 사용함)의 제조를 가능하게 한다. 또한, 트랜지스터들은 105을 초과하는 높은 온/오프 비율을 갖는 종래의 플래너 전계 효과 트랜지스터들보다 10 배, 20 배 또는 더 높은 게인(gain)을 갖도록 용이하게 제조될 수 있다.
제 1 및 제 2 반도체 층을 위한 바람직한 p-타입 반도체들은 pentacene, DNTT(dinaphthothienothiophene), C1O-DNTT(일반적으로 Cx-DNTT)와 같은 추가의 DNTT 파생물들, Metal-Phthalocyanines(ZnPc,CuPc), DIP(Diindenoperylenes), P4-PH4-DIP(Tetrapropyl-tetraphenyl-diindenoperylene)와 같은 perylenes이다. 제 1 및 제 2 반도체 층에 대한 바람직한 n-타입 반도체들은: C60, C70, ZnPc, CuPc, F16CuPc, F4CuPc, DIP(Diindenoperylenes)이다.
본 발명의 다른 실시예에서, 회로가 제공되고, 상기 회로는:
n-타입 물질을 포함하는 적어도 n-타입 VOFET, 및
p-타입 물질을 포함하는 적어도 p-타입 VOFET를 포함한다.
우선적으로, 제 1 및 제 2 유기 반도체 층들 각각은 한 종류의 반도체 물질로 구성된다. 대안적으로 또는 부가적으로, 전극들을 형성하는 층들은 n-타입 VOFET와 p-타입 VOFET 사이에서 공유될 수 있다.
펜타센(pentacene)과 같이, 성장층들이 높은 거칠기(roughness)(예를 들면, 거칠기가 대략 층 두께 자체임)를 갖는 물질들에 대해, 층들을 얇게, 바람직하게는 60 nm보다 더 얇게, 더 바람직하게는 40 nm보다 더 얇게 유지하는 것이 바람직하다. 그것은 양호한 프로세싱 가능성을 보장한다.
일 양상에 따라, 이중층 포토레지스트 및 유기 반도체 물질들을 패터닝하기 위해 이중층 포토레지스트를 사용하는 방법이 제공될 수 있다. 이중층 포토레지스트는 유기 반도체 물질의 층 위에 도포된다. 이중층 포토레지스트는, 패터닝될 유기 반도체 물질에 접촉하는 불소 기반 포토레지스트, 및 비불소 기반 포토레지스트의 층으로 구성된다. 그 조합을 통해, 가장 상이한 종류들의 유기 반도체 물질들을 패터닝하는 것이 가능하고, 비제한적인 예들은 펜타센, C60, ZnPc 등이다.
포토리소그래픽 패터닝 절차는 다음의 단계들: 반도체 층 위에 불소 기판 포토레지스트를 증착하는 단계, 불소 기판 포토레지스트 층 위에 (비불소 기반) 포토레지스트를 증착하는 단계, 불소 및 비불소 기반 포토레지스트 층을 조명(노출)하는 단계, 비불소 기반 포토레지스트 패턴을 현상하는 단계, 불소 기반 포토레지스트 패턴을 현상하는 단계, 이어서 패터닝된 포토레지스트 층의 상부 상에 부가적인 유기 또는 무기 층을 증착하는 단계, 및 불소 기반 및 비불소 기반 포토레지스트의 리프트-오프(lift-off)에 의해 부가적인 유기 또는 무기 층을 패터닝하는 단계 중 적어도 일부를 포함할 수 있다. 일부 또는 모든 단계들은 대기압에서 수행될 수 있다.
다음에서, 실시예들은 도면들을 참조하여 예로서 더 상세히 설명될 것이다.
도 1은 수직 유기 전계 효과 트랜지스터의 개략도이다.
도 2는 다른 수직 유기 전계 효과 트랜지스터의 개략도이다.
도 3은 전극 구성의 개략도이다.
도 4는 상이한 VGS 바이어스에 대해, 유기 물질로서 펜타센을 갖는 p-타입 VOFET의 ISD x V 곡선이다.
도 5는 암페어 단위(우측)로 표현된 VGS의 함수로서 및 (10-6)1/2 A(좌측)로서 도 4에서와 동일한 트랜지스터의 소스 드레인 전류이다.
도 6은 상이한 VGS 바이어스에 대해, 유기 물질로서 C60을 갖는 p-타입 VOFET의 ISD x V 곡선이다.
도 7은 암페어 단위(우측)로 표현된 VGS의 함수로서 및 (10-6)1/2 A(좌측)로서 도 6에서와 동일한 트랜지스터의 소스 드레인 전류이다.
도 8은 소스 전극과 드레인 전극 사이의 거리를 갖는 종래의 FET에서 전하 캐리어들의 이동성의 스케일링이다.
도 9는 VOFET에서 전하 캐리어들의 전류(트랜스컨덕턴스)의 스케일링이다.
도 1은 수직 유기 전계 효과 트랜지스터의 개략도이다.
도 2는 다른 수직 유기 전계 효과 트랜지스터의 개략도이다.
도 3은 전극 구성의 개략도이다.
도 4는 상이한 VGS 바이어스에 대해, 유기 물질로서 펜타센을 갖는 p-타입 VOFET의 ISD x V 곡선이다.
도 5는 암페어 단위(우측)로 표현된 VGS의 함수로서 및 (10-6)1/2 A(좌측)로서 도 4에서와 동일한 트랜지스터의 소스 드레인 전류이다.
도 6은 상이한 VGS 바이어스에 대해, 유기 물질로서 C60을 갖는 p-타입 VOFET의 ISD x V 곡선이다.
도 7은 암페어 단위(우측)로 표현된 VGS의 함수로서 및 (10-6)1/2 A(좌측)로서 도 6에서와 동일한 트랜지스터의 소스 드레인 전류이다.
도 8은 소스 전극과 드레인 전극 사이의 거리를 갖는 종래의 FET에서 전하 캐리어들의 이동성의 스케일링이다.
도 9는 VOFET에서 전하 캐리어들의 전류(트랜스컨덕턴스)의 스케일링이다.
도 1은 몇몇의 층들을 포함하는 수직 유기 전계 효과 트랜지스터의 개략도를 도시한다. 트랜지스터는 게이트 전극(1)을 포함하고, 게이트 절연체(2)는 게이트 전극(1) 상에 증착된다. 제 1 유기 반도체 층(3)은 게이트 절연체(2) 상에 배열된다. 또한, 제 1 전극(4), 전극 절연체(5) 및 제 2 유기 반도체 층(6)이 제공된다. 트랜지스터의 상부 상에, 제 2 전극(7)이 배열된다. 트랜지스터는 기판(도시되지 않음) 상에 배열될 수 있다.
도 2는 다른 트랜지스터 설계의 개략도를 도시한다. 이러한 실시예에서, 제 2 전극(7) 및 전극 절연체(5)는 제 2 유기 반도체 층(6)에 의해 분할된다. 제 2 전극(7) 및 제 2 유기 반도체 층(6)은 동일한 측면 치수를 갖는다.
도 3은 전극 구성의 개략도를 도시한다. 제 1 전극(4)에는 제 1 서브-전극 부분들(8)이 제공되고, 제 2 전극(7)에는 제 2 서브-전극 부분들(9)이 제공된다. 복수의 서브-전극 부분들(8, 9)은 오버랩하는 서브-전극 부분들(10)의 그룹들로 배열된다. 오버랩하는 서브-전극 부분들(10)의 분리된 그룹들 각각은 적어도 하나의 제 2 서브-전극 부분(9)과 오버랩하는 적어도 하나의 제 1 서브-전극 부분(8)을 포함한다. 제 1 서브-전극 부분들(8)의 폭(11)은 제 1 전극(4)과 제 2 전극(7) 사이에서 가능한 가장 낮은 커패시턴스를 획득하도록 가능한 작지만 전하 캐리어들의 이동성에 의해 제한되는 전류를 수집하기에 충분히 크도록 최적화된다. 제 2 서브-전극 부분들(9)의 폭(12)은 폭(11)보다 더 크고, 전류를 상당히 제한하지 않게 충분히 크면서 가장 낮은 커패시턴스(소스-드레인 커패시턴스)에 대해 최적화된다. 우선적으로, 부분들(4.1 및 7.1)은 오버랩하지 않는다. 우선적으로, 서브-전극 부분들(8, 9)은 서로에 대해 병렬인데(전극들 내 및 전극들 간의 병렬), 왜냐하면 그것이 가장 낮은 직렬 저항 및 가장 높은 오버랩 길이(능동 영역)를 발생시키기 때문이다.
다음에서, 트랜지스터를 생산하기 위한 방법이 개시된다. 먼저, 후속하는 층들에 대한 기판으로서 또한 기능하는, 실리콘으로 제조된 게이트 전극(1)(기판과 동시에 제공함)이 제공된다. 통상적인 기판 물질들은 유리, 폴리에틸렌, 포일들에 대한 다른 일반적인 중합체들, 게이트 물질들: ITO, Pedot: PSS, Al, 모든 공기중 안정한 금속들, 카본 나노튜브들, 그래핀(graphene)이다. 게이트 전극(1)은 도핑될 수 있다. 게이트 전극(1)은 산화 알루미늄으로 제조된 게이트 절연체(2)로 코팅된다. 게이트 절연체(2)는, 예를 들면, 인쇄 방법, 원자층 증착(atomic layer deposition) 등에 의해 게이트 전극(1)에 도포될 수 있다. 게이트 절연체(2)의 표면은, 제 1 유기 반도체 층(3)이 도포되기 전에 몇몇의 단계들에서 세정된다. 이후에, 제 1 포토레지스트 층이 제 1 유기 반도체 층(3) 상에 증착된다. 제 1 포토레지스트 층은 제 1 유기 반도체 층(3)의 유기 물질을 보호하기 위한 특수 래커(lacquer)를 포함한다. 제 1 포토레지스트 층을 조명 및 프로세싱(비경화된 부분을 제거함으로써 패터닝)한 후에, 제 1(소스) 전극(4)을 제공하기 위해 골드 층이 기상 증착된다. 다음 단계에서, 전극 절연체(5)가 증착된다. 예를 들면, 절연은, 마그네트론(magnetron) 스퍼터링에 의해 제 1 전극(4) 상에 증착되는 이산화 실리콘 층에 의해 제공된다. 제 1 포토레지스트 층, 제 1 전극(4) 및 전극 절연체(5)의 요구되지 않는 부분들은 리프트-오프 프로세스에서 제거된다. 제 2 포토레지스트 층은 제 2 전극(7)을 구성하기 위해 증착, 조명 및 프로세싱된다. 우선적으로 제 1 유기 반도체 층(3)과 동일한 매트릭스 물질을 포함하는 제 2 유기 반도체 층(6)은 제 2 포토레지스트 층 상에 증착된다. 제 2 유기 반도체 층(6) 상에, 제 2(드레인) 전극(7)이 증착된다. 마지막으로, 제 2 포토레지스트 층, 제 2 유기 반도체 층(6) 및 제 2 전극(7)의 요구되지 않는 부분들은 리프트-오프 프로세스에서 제거되어, 층들(6 및 7)을 정의한다. 제 1 및 제 2 유기 반도체 층(3, 6)은, 예를 들면, C60을 포함하는 전자 수송 층들, 또는 예를 들면, 펜타센을 포함하는 정공 수송 층들 중 어느 하나일 수 있다.
일 예에서, 23 nm 두께의 Al2O3 층을 갖는 n-Si 웨이퍼는 기판 및 게이트 전극 및 게이트 절연체로서 사용된다. 웨이퍼는 5 분 동안 초음속 욕조(supersonic bath)에서 IPA(isopropanol)로 세정되고, 추가로 10 분 동안 오존 플라즈마 에칭된다. 웨이퍼는 추가의 스핀 린싱(spin rinsing) IPA(1000 rpm, 30 초)로 유기 층의 부착(adherence)(이러한 단계는 선택적임)을 개선하기 위해 30 분 동안에 HMDS(Hexamethyldisilazane)의 용액에 담기게 된다. 25 nm의 펜타센은 Namlab으로부터의 ALD에 의해 Al2O3 측 상에 증착되고, Al2O3 측 상에, Orthogonal Inc로부터의 Ortho 310의 1 ㎛ 두께의 층이 30 초 및 3000 rpm에서 스핀 코팅된다. micro resist로부터의 Ma P 1210의 제 2 코팅(30 초, 3000 rpm)이 Ortho 310 층의 상부 상에 뒤따르고, 이중층 포토레지스트들을 형성한다. 포토레지스트 둘 모두는 22℃에서 황색 광(리소그래피 룸) 하에서 프로세싱된다. 샘플은 22℃에서 황색 광(리소그래피 룸) 하에서 10 분 동안 머문다.
마스크 얼라이너(mask aligner)(핑거 그리드, 핑거 길이 200 ㎛, 측면 치수들은 30 및 50 ㎛임)를 사용하여, 샘플은 시간 = 0.6 초 동안 소스 전극을 형성하기 위해 (예를 들면, Mercury 램프 i-라인(365 nm), 도즈 35mJ/cm2에) 노출되고, 상위 포토레지스트 층을 패터닝하기 위해 17 초 동안 NaOH의 수용액(aqueous solution)(acronym ma-D 331 하에서 공급자(마이크로-레지스트)로부터 주문된 NaOH 용액)에서 22℃에서 황색 광(리소그래피 룸) 하에서 현상된다.
이후에, 샘플은 하위 포토레지스트 층을 패터닝하기 위해 30 초 동안 HFE7300(Orthogonal Inc로부터의 용매들)에서 사후 린싱(posterior rinsing)과 함께 3 분 30 초 동안 HFE 7300에 담기게 된다.
Au의 30 nm 두께의 층은 VTE를 사용하여 제 1 전극으로서 증착된다. SiO2의 100 nm 두께의 층은 RF-스퍼터링에 의해 증착된다. Au/SiO2의 패터닝은 질소 가스를 갖는 글러브박스(glovebox)에서 12 시간 동안 HFE 7300에서의 리프트-오프에 의해 이루어진다.
30 초 및 3000 rpm에서 Ortho 310의 스핀 코팅, 및 30 초 및 3000 rpm에서 Ma-P 1210의 사후 코팅(황색 광, 22℃)의 제 2 포토리소그래픽 단계가 뒤따른다. 샘플은 10 분 동안 그대로 있는다. 또한, 마스크 얼라이너를 사용하여, 포토레지스트는 0.6 초 동안 (Mercury 램프 i-라인(365 nm), 도즈 35mJ/cm2, 핑거 그리드(핑거 그리드, 핑거 길이 200 ㎛, 측면 치수들은 30 및 50 ㎛임))에 노출된다. 현상은 NaOH의 용액(acronym ma-D 331 하에서 공급자로부터 주문된 NaOH, 황색 광(리소그래피 룸), 22℃)에서 발생한다. 현상되지 않은 포토레지스트는 HFE 7300(3 분 30 초)에 담그고 30 초 동안 HFE 7300(Orthogonal Inc로부터의 용매)에서 후속으로 린싱함으로써 제거된다.
펜타센의 25 nm 두께의 층이 상부 상에 (VTE) 증착되고, 이후에 제 2 전극으로서 Au의 30 nm 두께의 층이 증착된다. 질소 가스를 갖는 글러브박스 내에서 12 시간 동안 HFE 7300(확산 주변 광, 22℃)에서의 리프트 오프 프로세스는 펜타센 및 Au 층을 패터닝한다.
전기 전달 곡선들이 도 4 및 도 5에 도시된다. 볼 수 있듯이, 획득된 트랜지스터는 거의 이상적인 성능을 갖는다. 펜타센에 대해, 0.3 cm2/VS를 초과하는 높은 전하 캐리어 이동성이 획득된다. 적어도 포토리소그래픽 프로세스가 유기층을 악화시킬 것이라고 예상될 것이기 때문에, 이러한 결과들은 매우 놀랍다.
또 다른 예에서, 유기 반도체로서 C60을 갖는 n-타입의 VOFET들을 제조하기 위해 앞서와 동일한 절차가 사용된다.
n-타입 VOFET에 대한 전기 전달 곡선들이 도 6 및 도 7에 도시된다. 볼 수 있듯이, 획득된 트랜지스터는 거의 이상적인 성능을 갖는다. C60에 대해, 0.3 cm2/VS를 초과하는 높은 전하 캐리어 이동성이 획득된다. 적어도 포토리소그래픽 프로세스가 유기층을 악화시킬 것이라고 예상될 것이기 때문에, 이러한 결과들은 매우 놀랍다.
Claims (15)
- 유기 전계 효과 트랜지스터(organic field effect transistor)를 생산하기 위한 방법으로서,
게이트 전극(1) 및 전기 절연을 위해 상기 게이트 전극(1)에 할당된 게이트 절연체(2)를 기판 상에 제공하는 단계,
상기 게이트 절연체(2) 상에 제 1 유기 반도체 층(3)을 증착하는 단계,
제 1 전극(4) 및 전기 절연을 위해 상기 제 1 전극(4)에 할당된 전극 절연체(5)를 상기 제 1 유기 반도체 층(3) 상에 생성하는 단계,
상기 제 1 유기 반도체 층(3) 및 상기 전극 절연체(5) 상에 제 2 유기 반도체 층(6)을 증착하는 단계, 및
상기 제 2 유기 반도체 층(6) 상에 제 2 전극(7)을 생성하는 단계를 포함하고,
상기 제 1 유기 반도체 층(3) 상에 상기 제 1 전극(4) 및 상기 전극 절연체(5)를 생성하는 단계 및 상기 제 2 유기 반도체 층(6) 상에 상기 제 2 전극(7)을 생성하는 단계 중 적어도 하나는, 상기 제 1 유기 반도체 층(3) 및 상기 제 2 유기 반도체 층(6) 상의 각각의 포토-리소그래픽 구조화(photo-lithographic structuring)의 단계를 포함하는,
유기 전계 효과 트랜지스터를 생산하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6)은 동일한 유기 매트릭스 물질을 포함하는,
유기 전계 효과 트랜지스터를 생산하기 위한 방법. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 전극(4)은 제 1 서브-전극 부분들(8)을 갖도록 생성되고, 상기 제 2 전극(7)은 제 2 서브-전극 부분들(9)을 갖도록 생성되고, 복수의 서브-전극 부분들(8, 9)은 오버랩하는 서브-전극 부분들(10)의 분리된 그룹들로 배열되고, 상기 오버랩하는 서브-전극 부분들(10)의 분리된 그룹들 각각은 적어도 하나의 제 2 서브-전극 부분(9)과 오버랩하는 적어도 하나의 제 1 서브-전극 부분(8)으로 생성되는,
유기 전계 효과 트랜지스터를 생산하기 위한 방법. - 제 1 항 내지 제 3 항 중 적어도 한 항에 있어서,
상기 제 1 유기 반도체 층(3) 상에 상기 제 1 전극(4) 및 상기 전극 절연체(5)를 생성하는 단계는,
상기 제 1 유기 반도체 층(3) 상에 제 1 포토레지스트 층을 증착하는 단계,
상기 제 1 포토레지스트 층을 패터닝함으로써 상기 제 1 전극(4)에 대한 전극 영역을 정의하고, 이로써 제 1 포토레지스트 패턴을 제공하는 단계,
상기 제 1 포토레지스트 패턴 상에 제 1 도전층을 증착하는 단계,
상기 제 1 도전층 상에 절연층을 증착하는 단계, 및
리프트-오프(lift-off) 프로세스에서 상기 제 1 포토레지스트 패턴을 제거하고, 이로써 상기 제 1 전극(4) 및 상기 전극 절연체(5)를 생성하는 단계를 포함하는,
유기 전계 효과 트랜지스터를 생산하기 위한 방법. - 제 1 항 내지 제 4 항 중 적어도 한 항에 있어서,
상기 제 2 유기 반도체 층(6) 상에 상기 제 2 전극(7)을 생성하는 단계는,
상기 제 1 유기 반도체 층(3) 상에 및 상기 전극 절연체(5) 상에 제 2 포토레지스트 층을 증착하는 단계,
상기 제 2 포토레지스트 층을 패터닝함으로써 상기 제 2 전극(7)에 대한 전극 영역을 정의하고, 이로써 제 2 포토레지스트 패턴을 제공하는 단계,
상기 제 2 포토레지스트 패턴 상에 제 2 비패터닝된 유기 반도체 층을 증착하는 단계,
상기 제 2 비패터닝된 유기 반도체 층 상에 제 2 도전층을 증착하는 단계, 및
리프트-오프 프로세스에서 상기 제 2 포토레지스트 패턴을 제거하고, 이로써 상기 제 2 유기 반도체 층(6) 및 상기 제 2 전극(7)을 생성하는 단계를 포함하는,
유기 전계 효과 트랜지스터를 생산하기 위한 방법. - 유기 전계 효과 트랜지스터로서,
제 1 전극(4) 및 제 2 전극(7) ― 상기 전극들은 소스 전극 및 드레인 전극을 제공함 ― ,
게이트 전극(1),
상기 게이트 전극(1)과 상기 제 1 전극(4) 사이에 제공된 게이트 절연체(2),
상기 제 1 전극(4)과 상기 제 2 전극(7) 사이에 제공된 전극 절연체(5),
상기 게이트 절연체(2)와 상기 제 1 전극(4) 사이에 제공된 제 1 유기 반도체 층(3), 및
상기 제 1 유기 반도체 층(3)과 상기 제 2 전극(7) 사이에 제공된 제 2 유기 반도체 층(6)을 포함하고,
상기 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6)은 동일한 타입의 전하 캐리어들, 즉, 정공들 및 전자들을 수송하도록 구성된,
유기 전계 효과 트랜지스터. - 제 6 항에 있어서,
상기 제 1 전극(4)에는 제 1 서브-전극 부분들(8)이 제공되고, 상기 제 2 전극(7)에는 제 2 서브-전극 부분들(9)이 제공되고, 복수의 서브-전극 부분들(8, 9)은 오버랩하는 서브-전극 부분들(10)의 분리된 그룹들로 배열되고, 상기 오버랩하는 서브-전극 부분들(10)의 분리된 그룹들 각각은 적어도 하나의 제 2 서브-전극 부분(9)과 오버랩하는 적어도 하나의 제 1 서브-전극 부분(8)을 포함하는,
유기 전계 효과 트랜지스터. - 제 6 항 또는 제 7 항에 있어서,
상기 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6)은 동일한 유기 매트릭스 물질을 포함하는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 8 항 중 적어도 한 항에 있어서,
상기 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6)은 작은 분자 물질로 제조되는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 9 항 중 적어도 한 항에 있어서,
상기 제 1 유기 반도체 층(3) 및 제 2 유기 반도체 층(6)은 서로 직접적으로 접촉하는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 10 항 중 적어도 한 항에 있어서,
상기 제 2 유기 반도체 층(6)은 상기 전극 절연체(5)와 상기 제 2 전극(7) 사이에 제공되는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 11 항 중 적어도 한 항에 있어서,
상기 제 2 전극(7)과, 상기 게이트 전극(1) 및 상기 제 1 전극(4) 중 적어도 하나는 광에 대해 불투명한,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 12 항 중 적어도 한 항에 있어서,
다음의 그룹: 상기 제 1 전극(4), 상기 제 2 전극(7) 및 상기 게이트 전극(1)으로부터 선택된 적어도 하나의 전극은 금속 물질로 제조되는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 13 항 중 적어도 한 항에 있어서,
다음의 층들:
전기 도핑 물질로 제조된 도핑 물질 층 ― 상기 도핑 물질 층은 상기 제 1 전극(4)과 상기 제 1 유기 반도체 층(3) 사이에 제공됨 ― , 및
전기 도핑 물질로 제조된 추가의 도핑 물질 층 ― 상기 추가의 도핑 물질 층은 상기 제 2 전극(7)과 상기 제 2 유기 반도체 층(6) 사이에 제공됨 ― 중 적어도 하나를 더 포함하는,
유기 전계 효과 트랜지스터. - 제 6 항 내지 제 14 항 중 적어도 한 항에 따른 유기 전계 효과 트랜지스터를 포함하는 전자 스위칭 디바이스.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |