KR20150040629A - Semiconductor device - Google Patents

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Abstract

A semiconductor device of an embodiment comprises: a substrate; a nitride semiconductor layer arranged on the substrate; and an element unit arranged on the nitride semiconductor layer. The nitride semiconductor layer comprises: a first superlattice layer unit arranged on the substrate and having a structure in which an Al_XGa_(1-X)N(0<=X<0.3)/Al_YGa_(1-Y)N(0.8<Y<=1) superlattice layer pair is overlapped at least one time; at least one insertion layer arranged on the first superlattice layer unit and including GaN or AlGaN; and a second superlattice layer arranged on the insertion layer and having a structure in which an Al_IGa_(1-I)N(0.8<I<=1)/Al_JGa_(1-J)N(0<=J<0.3) superlattice layer pair is overlapped at least one time.

Description

반도체 소자{Semiconductor device}Semiconductor device

실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.

질화 갈륨(GaN) 같은 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등 많은 장점으로 인해 광 전자 공학 분야(optoelectronics) 등에 널리 사용된다.III-V compound semiconductors, such as gallium nitride (GaN), are widely used in optoelectronics due to their many advantages such as broad and easy bandgap energy.

또한, GaN은 넓은 에너지 밴드갭(bandgap) 특성을 가지므로, 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에도 적합한 특성을 갖는다. 전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.In addition, since GaN has a wide energy bandgap characteristic, it is suitable for power semiconductor devices such as power switches, such as excellent forward characteristics, high breakdown voltage, and low intrinsic carrier density. Schottky barrier diodes, metal semiconductor field effect transistors, and high electron mobility transistors (HEMTs) are known as power semiconductor devices.

전술한 광 전자 공학 분야 또는 전력 반도체 소자에 이용되는 반도체 소자는 제조시에 볼록하거나 오목하게 휘어지는 현상이 발생하는 문제점이 있다. 예를 들어, 전력 반도체 소자에서 기판(미도시) 위에 버퍼층(미도시), 언도프된 GaN층(미도시) 및 AlGaN층(미도시)이 순차적으로 배치된다. 이때, 버퍼층의 두께가 작으면 전력 반도체 소자는 볼록하게 휘어지고, 언도프된 GaN층의 두께가 증가할수록 전력 반도체 소자는 오목하게 휘어지는 문제점이 있다.There is a problem that the semiconductor device used in the optical electronic engineering field or the power semiconductor device described above is subject to convex or concave warping at the time of manufacturing. For example, a buffer layer (not shown), an undoped GaN layer (not shown), and an AlGaN layer (not shown) are sequentially disposed on a substrate (not shown) in the power semiconductor device. At this time, if the thickness of the buffer layer is small, the power semiconductor element is bent convexly, and the power semiconductor element is bent concavely as the thickness of the undoped GaN layer is increased.

실시 예는 휨 현상이 감소된 반도체 소자를 제공한다.An embodiment provides a semiconductor device with reduced warpage.

실시 예의 반도체 소자는, 기판; 상기 기판 위에 배치된 질화물 반도체층; 및 상기 질화물 반도체층 위에 배치된 소자부를 포함하고, 상기 질화물 반도체층은 상기 기판 위에 배치되며, AlXGa1 -XN(0≤X＜0.3)/AlYGa1 -YN(0.8＜Y≤1) 초격자층 페어가 적어도 한 번 중첩된 구조를 갖는 제1 초격자층부; 상기 제1 초격차층부 위에 배치되며, GaN 또는 AlGaN을 포함하는 적어도 하나의 삽입층; 및 상기 삽입층 위에 배치되며, AlIGa1 -IN(0.8＜I≤1)/AlJGa1 -JN(0≤J＜0.3) 초격자층 페어가 적어도 한 번 중첩된 구조를 갖는 제2 초격자층부를 포함한다.A semiconductor device of an embodiment includes: a substrate; A nitride semiconductor layer disposed on the substrate; And the nitride semiconductor layer, and includes an element with disposed on the nitride semiconductor layer is disposed on the substrate, Al X Ga 1 -X N ( 0≤X <0.3) / Al Y Ga 1 -Y N (0.8 <Y Lt; = 1) superlattice layer pairs are superimposed at least once; At least one interleaved layer disposed over the first superabrasive layer and comprising GaN or AlGaN; And disposed over the interlayer, Al I Ga 1 -I N ( 0.8 <I≤1) / Al J Ga 1 -J N (0≤J <0.3) super lattice layer pair has a nested structure at least once And a second superlattice layer portion.

상기 삽입층은 불순물에 의해 도핑될 수 있다. 상기 불순물은 철(Fe), 탄소(carbon) 또는 아연(Zn) 중 적어도 하나를 포함할 수 있다.The interposing layer may be doped with impurities. The impurity may include at least one of iron (Fe), carbon, and zinc (Zn).

상기 삽입층의 두께는 100 ㎚ 내지 300 ㎚일 수 있다.The thickness of the insertion layer may be 100 nm to 300 nm.

상기 삽입층은 상기 질화물 반도체층의 전체 길이(L)에서 0.2L 내지 0.8L 사이의 위치에 배치될 수 있다.The insertion layer may be disposed at a position between 0.2L and 0.8L in the entire length L of the nitride semiconductor layer.

상기 삽입층에 포함된 AlGaN의 알루미늄(Al) 함량비는 0.1 이하일 수 있다.The aluminum (Al) content ratio of AlGaN contained in the insertion layer may be 0.1 or less.

상기 I와 X는 서로 다르거나 동일할 수 있다.The I and X may be different or the same.

상기 소자부는 상기 질화물 반도체층 위에 배치된 채널층; 상기 채널층 위에 배치된 전자 공급층; 상기 전자 공급층 위에 배치된 전극부를 포함하고, 상기 전극부는 게이트 전극; 상기 게이트 전극의 일측으로부터 이격되어 배치된 소스 콘택; 및 상기 게이트 전극의 타측으로부터 이격되어 배치된 드레인 콘택을 포함할 수 있다.The element portion including a channel layer disposed on the nitride semiconductor layer; An electron supply layer disposed over the channel layer; And an electrode portion disposed on the electron supply layer, wherein the electrode portion includes a gate electrode; A source contact spaced apart from one side of the gate electrode; And a drain contact spaced apart from the other side of the gate electrode.

또는, 상기 소자부는 상기 질화물 반도체층 위에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 위에 배치된 활성층; 및 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함할 수 있다.Alternatively, the element portion may include: a first conductive semiconductor layer disposed on the nitride semiconductor layer; An active layer disposed on the first conductive semiconductor layer; And a second conductive semiconductor layer disposed on the active layer.

실시 예에 따른 반도체 소자는 제1 초격자층부와 제2 초격자층부 사이에 삽입층을 배치함으로써 웨이퍼의 휨 정도를 개선함으로써, 소자부가 두껍게 형성되기 때문에, 높은 항복 전압을 가질 수 있어 우수한 소자 특성을 갖는다.The semiconductor device according to the embodiment improves the degree of warpage of the wafer by disposing the insulator layer between the first superlattice layer portion and the second superlattice layer portion so that the device portion can be formed thick so that a high breakdown voltage can be obtained, Respectively.

도 1은 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 반도체 소자를 이용한 전력 반도체 소자의 단면도를 나타낸다.
도 3은 실시 예에 따른 발광 소자용 반도체 소자의 단면도를 나타낸다.
도 4a 내지 도 4c는 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 및 도 5b는 실시 예에 의한 반도체 소자의 휨 현상을 설명하기 위한 그래프이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
2 is a cross-sectional view of the power semiconductor device using the semiconductor device shown in FIG.
3 is a cross-sectional view of a semiconductor element for a light-emitting element according to an embodiment.
4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
5A and 5B are graphs for explaining the warping phenomenon of the semiconductor device according to the embodiment.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed on the "upper" or "on or under" of each element, on or under includes both elements being directly contacted with each other or one or more other elements being indirectly formed between the two elements. Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second", "upper" and "lower", etc., as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements And may be used only to distinguish one entity or element from another entity or element.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1은 실시 예에 의한 반도체 소자(100)의 단면도를 나타낸다.1 shows a cross-sectional view of a semiconductor device 100 according to an embodiment.

도 1을 참조하면 반도체 소자(100)는 기판(110), 버퍼층(112), 질화물 반도체층(120) 및 소자부(130)를 포함한다.Referring to FIG. 1, a semiconductor device 100 includes a substrate 110, a buffer layer 112, a nitride semiconductor layer 120, and an element portion 130.

기판(110) 위에 버퍼층(112)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎚ 내지 200 ㎚일 수 있다.A buffer layer 112 is disposed on the substrate 110. The substrate 110 may be a silicon substrate, a silicon carbide substrate, a GaN substrate, or a sapphire substrate, but the embodiment is not limited to the type of the substrate 110. For example, the substrate 110 may be a silicon substrate having a (111) crystal plane as a principal plane, and the thickness of the silicon substrate 110 may be 100 nm to 200 nm.

버퍼층(112)은 기판(110) 위에 배치되는 소자부(130)와 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(112)은 AlN, AlAs, SiC 또는 AlGaN 중 적어도 하나를 포함할 수 있다.The buffer layer 112 serves to mitigate deformation caused by the lattice constant difference between the element part 130 disposed on the substrate 110 and the substrate 110 and to prevent the influence of impurities contained in the substrate 110 do. To this end, the buffer layer 112 may include at least one of AlN, AlAs, SiC, or AlGaN.

버퍼층(112)이 임계 두께 이상을 가질 경우, 실리콘 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(112)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚ 보다 작은 두께를 가질 수 있다. 경우에 따라 버퍼층(112)은 생략될 수도 있다.When the buffer layer 112 has a thickness equal to or greater than the critical thickness, diffusion of silicon atoms from the silicon substrate 110 can be prevented and melt-back can be prevented. To this end, the buffer layer 112 may have a thickness of tens or hundreds of nanometers, for example, greater than or equal to 100 nm and less than 300 nm. Optionally, the buffer layer 112 may be omitted.

질화물 반도체층(120)은 버퍼층(120)과 소자부(130) 사이에 배치되어 압축 응력을 소자부(130)에 부여할 수 있다. 질화물 반도체층(120)을 통해 소자부(130)에 부여되는 압축 응력이 커지면, 비교적 큰 두께를 갖는 소자부(130)를 형성할 수 있다.The nitride semiconductor layer 120 may be disposed between the buffer layer 120 and the element section 130 to apply compressive stress to the element section 130. When the compressive stress applied to the element portion 130 is increased through the nitride semiconductor layer 120, the element portion 130 having a relatively large thickness can be formed.

도 1에 도시된 반도체 소자가 전력 반도체 소자일 경우, 소자부(130)의 두께가 증가하면 전력 반도체 소자의 항복 전압(BV:Breakdown Voltage)이 증가하는 등 소자 특성이 양호해질 수 있다.When the semiconductor device shown in FIG. 1 is a power semiconductor device, the breakdown voltage (BV) of the power semiconductor device increases, and the device characteristics can be improved, as the thickness of the device unit 130 increases.

실시 예에 의하면, 질화물 반도체층(120)은 제1 초격자(SL:Super Lattice)층부(122), 적어도 하나의 삽입층(124) 및 제2 초격자층부(126)를 포함한다. 여기서, 초격자층이란, 인접하는 초격자층과 파동 함수(wave function)가 오버랩(overlap)되며, 인접하는 초격자층과의 간격이 3 ㎚ 내지 4 ㎚인 층이 될 수도 있지만, 실시 예는 이에 국한되지 않는다.According to an embodiment, the nitride semiconductor layer 120 includes a first superlattice (SL) layer 122, at least one intercalation layer 124, and a second superlattice layer 126. Here, the superlattice layer may be a layer in which the wave function overlaps with the adjacent superlattice layer and the interval from the adjacent superlattice layer is 3 nm to 4 nm. However, But is not limited thereto.

제1 초격자층부(122)는 버퍼층(112)과 삽입층(124) 사이에 배치되며, AlXGa1-XN/AlYGa1-YN 초격자층 페어(pair)(122-1, ..., 122-N)가 적어도 한 번 중첩된 구조를 가질 수 있다. 여기서, 0 ≤ X ＜ 0.3 이고, 0.8 ＜ Y ≤ 1 이고, N은 1 이상의 양의 정수이다. AlXGa1 - XN/AlYGa1 - YN 초격자층 페어(122-1, ..., 122-N) 각각에서, AlXGa1 - XN 초격자층(122-1A, ...122-NA) 및 AlYGa1 - YN 초격자층(122-1B, ..., 122-NB)의 상대적인 위치는 제한이 없다. 예를 들면, 도 1에 예시된 바와 같이 AlXGa1 - XN 초격자층(122-1A, ...122-NA)은 탑층(top layer)이고 AlYGa1 - YN 초격자층(122-1B, ...122-NB)은 버텀층(bottom layer)일 수 있다. 또는, 도 1에 예시된 바와 달리 AlXGa1-XN 초격자층(122-1A, ...122-NA)은 버텀층이고 AlYGa1 - YN 초격자층(122-1B, ...122-NB)은 탑층일 수 있다.The first superlattice layer 122 is disposed between the buffer layer 112 and the insert layer 124 and includes an Al X Ga 1 -X N / Al Y Ga 1 -Y N superlattice layer pair 122-1 , ..., 122-N may be superimposed at least once. Here, 0? X <0.3, 0.8 <Y? 1, and N is a positive integer of 1 or more. Al X Ga 1 - X N / Al Y Ga 1 - Y N super lattice layer pair (122-1, ..., 122-N ) in each, Al X Ga 1 - X N super lattice layer (122-1A, ... 122-NA) and Al Y Ga 1 - relative position of the Y N super lattice layer (122-1B, ..., 122-NB ) is not limited. For example, as illustrated in Figure 1 Al X Ga 1 - X N super lattice layer (122-1A, ... 122-NA) is tapcheung (top layer) and Al Y Ga 1 - Y N superlattices (122-1B, ... 122-NB) may be a bottom layer. Alternatively, unlike as illustrated in 1 Al X Ga 1-X N layer superlattice (122-1A, ... 122-NA) is a member teomcheung and Al Y Ga 1 - Y N super lattice layer (122-1B, ... 122-NB may be a top layer.

또한, 제2 초격자층부(126)은 삽입층(124)과 소자부(130) 사이에 배치되며, AlIGa1-IN/AlJGa1-JN 초격자층 페어(126-1, ...126-M)가 적어도 한 번 중첩된 구조를 가질 수 있다. 여기서, 0.8 ＜ I ≤ 1 이고, 0 ≤ J ＜ 0.3 이고, M은 1 이상의 양의 정수이다. AlIGa1 - IN/AlJGa1 - JN 초격자층 페어(126-1, ..., 126-M) 각각에서, AlIGa1-IN 초격자층(126-1A, ...126-MA) 및 AlJGa1 - JN 초격자층(126-1B, ..., 126-MB)의 상대적인 위치는 제한이 없다. 예를 들면, 도 1에 예시된 바와 같이 AlIGa1 - IN 초격자층(126-1A, ...126-MA)은 버텀층이고 AlJGa1 - JN 초격자층(126-1B, ...126-MB)은 탑층일 수 있다. 또는, 도 1에 예시된 바와 달리 AlIGa1 - IN 초격자층(126-1A, ...126-MA)은 탑층이고 AlJGa1 - JN 초격자층(126-1B, ...126-MB)은 버텀층일 수 있다.The second superlattice layer 126 is disposed between the insulator layer 124 and the element unit 130 and has an Al I Ga 1 -I N / Al J Ga 1 -J N superlattice layer pair 126-1 , ... 126-M) may be superimposed at least once. Here, 0.8 &lt; I? 1, 0? J <0.3, and M is a positive integer of 1 or more. Al I Ga 1 - I N / Al J Ga 1 - J N super lattice layer pair (126-1, ..., 126-M ) at each, Al Ga 1 I-I N super lattice layer (126-1A, ... 126-MA) and Al Ga J 1 - J N relative position of the superlattice layer (126-1B, ..., 126-MB ) is not limited. For example, I Al Ga 1 as illustrated in Figure 1 - I N super lattice layer (126-1A, ... 126-MA) is a member teomcheung Al Ga J 1 - J N super lattice layer (126- 1B, ... 126-MB may be a top layer. Alternatively, unlike as illustrated in 1 I Al Ga 1 - I N super lattice layer (126-1A, ... 126-MA) is tapcheung and Al Ga J 1 - J N super lattice layer (126-1B,. ... 126-MB) may be a bottom layer.

예를 들어, 제1 초격자층부(122)는 Al0 .25Ga0 .75N/AlN 페어가 적어도 한 번 중첩된 구조를 가질 수 있고, 제2 초격자층부(126)는 AlN/GaN 초격자층 페어가 적어도 한 번 중첩된 구조를 가질 수 있다.For example, the first superlattice layer 122 may have a structure in which the Al 0 .25 Ga 0 .75 N / AlN pair is overlapped at least once, and the second superlattice layer 126 may have a structure in which the AlN / The lattice layer pair may have a structure in which it is superimposed at least once.

제2 초격자층부(126)에서 알루미늄의 함량비(I)와 제1 초격자층부(122)에서 알루미늄의 함량비(X)는 서로 다를 수도 있고 서로 동일할 수도 있다. 또한, 제1 초격자층부(122)와 제2 초격자층부(126)의 구성 물질은 서로 다르거나 동일할 수 있다.The content ratio I of aluminum in the second superlattice layer 126 and the content ratio X of aluminum in the first superlattice layer 122 may be different from each other or may be equal to each other. The materials of the first superlattice layer 122 and the second superlattice layer 126 may be different or the same.

전술한 제1 초격자층부(122)는 알루미늄이 풍부한 고저항층이고, 제2 초격자층부(126)는 알루미늄이 풍부하지 않아 GaN에 가까울 수 있다.The first superlattice layer 122 may be a high-resistance layer rich in aluminum, and the second superlattice layer 126 may be close to GaN since it is not rich in aluminum.

한편, 삽입층(124)은 제1 초격차층부(122)와 제2 초격자층부(126) 사이에 배치되며, GaN 또는 AlGaN 중 적어도 하나를 포함할 수 있다.The interlevel layer 124 is disposed between the first superlattice layer 122 and the second superlattice layer 126 and may include at least one of GaN and AlGaN.

또한, 삽입층(124)은 언도프된 층일 수도 있고, 불순물 예를 들어, 철(Fe), 탄소(carbon) 또는 아연(Zn) 중 적어도 하나에 의해 도핑될 수도 있다.The insulative layer 124 may also be an undoped layer and may be doped with at least one of impurities, for example, iron (Fe), carbon, or zinc (Zn).

또한, 삽입층(124)의 두께(t)가 100 ㎚보다 작거나 300 ㎚보다 클 경우, 웨이퍼의 휨 정도를 50 ㎛보다 작게 제어하기 어려울 수도 있다. 따라서, 삽입층(124)의 두께(t)는 100 ㎚ 내지 300 ㎚일 수 있다. 삽입층(124)의 두께(t)는 제2 초격자층부(126)에 포함된 각 초격자층의 두께에 따라 결정될 수도 있다.Further, when the thickness t of the insertion layer 124 is smaller than 100 nm or larger than 300 nm, it may be difficult to control the warpage degree of the wafer to be smaller than 50 탆. Thus, the thickness t of the intercalation layer 124 may be between 100 nm and 300 nm. The thickness t of the insertion layer 124 may be determined according to the thickness of each superlattice layer included in the second superlattice layer portion 126. [

또한, 삽입층(124)이 질화물 반도체층(120)의 전체 길이(L)에서 0.2L보다 작거나 0.8L보다 큰 위치에 배치될 경우, 웨이퍼의 휨 정도를 50 ㎛보다 작게 제어하기 어려울 수도 있다. 따라서, 삽입층(124)은 질화물 반도체층(120)의 전체 길이(L)에서 0.2L 내지 0.8L 예를 들어, 0.3L 내지 0.7L의 위치에 배치될 수도 있다.Further, when the insertion layer 124 is disposed at a position less than 0.2 L or greater than 0.8 L in the entire length L of the nitride semiconductor layer 120, it may be difficult to control the degree of warpage of the wafer to less than 50 μm . The insertion layer 124 may be disposed at a position of 0.2 L to 0.8 L, for example, 0.3 L to 0.7 L in the entire length L of the nitride semiconductor layer 120.

또한, 삽입층(124)이 AlGaN으로 구현될 경우, AlGaN에 포함된 알루미늄(Al)의 함량비는 0.1 이하일 수 있다.Further, when the insertion layer 124 is formed of AlGaN, the content ratio of aluminum (Al) contained in AlGaN may be 0.1 or less.

삽입층(124)이 질화물 반도체층(120)의 전체 길이(L) 중 어느 지점에 배치되는가 또는 삽입층(124)의 두께(t) 중 적어도 하나에 의해 웨이퍼의 휨 정도가 제어될 수 있다.The degree of warpage of the wafer can be controlled by at least one of the length L of the entire length L of the nitride semiconductor layer 120 or the thickness t of the insertion layer 124. [

한편, 소자부(130)는 질화물 반도체층(120) 위에 배치된다. 소자부(130)는 도 1에 도시된 반도체 소자(100)의 응용 례에 따라 다양한 모습을 가질 수 있다.On the other hand, the element portion 130 is disposed on the nitride semiconductor layer 120. The element part 130 may have various shapes depending on the application example of the semiconductor element 100 shown in FIG.

이하, 전력 반도체 소자에 응용된 반도체 소자(100A)의 구성 및 동작을 도 2를 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of the semiconductor device 100A applied to the power semiconductor device will be described with reference to FIG.

도 2는 도 1에 도시된 반도체 소자(100)를 이용한 전력 반도체 소자(100A)의 단면도를 나타낸다.Fig. 2 shows a cross-sectional view of the power semiconductor element 100A using the semiconductor element 100 shown in Fig.

도 2를 참조하면, 전력 반도체 소자(100A)는 기판(110), 버퍼층(112), 질화물 반도체층(120) 및 소자부(130A)를 포함한다. 도 2에 도시된 기판(110), 버퍼층(112) 및 질화물 반도체층(120)은 도 1에 도시된 바와 동일하므로 동일한 참조부호를 사용하였으며 이에 대한 중복되는 설명을 생략한다.Referring to FIG. 2, the power semiconductor device 100A includes a substrate 110, a buffer layer 112, a nitride semiconductor layer 120, and an element portion 130A. Since the substrate 110, the buffer layer 112, and the nitride semiconductor layer 120 shown in FIG. 2 are the same as those shown in FIG. 1, the same reference numerals are used and redundant explanations thereof are omitted.

소자부(130A)는 채널층(132), 전자 공급층(134), 코팅층(136) 및 전극부(138)를 포함한다.The element portion 130A includes a channel layer 132, an electron supply layer 134, a coating layer 136, and an electrode portion 138. [

채널층(132)은 질화물 반도체층(120)과 전자 공급층(134) 사이에 배치된다. 채널층(132)은 전자의 이동도를 향상시키기 위해 언도프된(undoped) 층일 수 있으며, 적어도 하나의 GaN 층을 포함할 수 있다.The channel layer 132 is disposed between the nitride semiconductor layer 120 and the electron supply layer 134. The channel layer 132 may be an undoped layer to enhance the mobility of electrons and may include at least one GaN layer.

전자 공급층(134)은 채널층(132)과 코팅층(136) 사이에 배치된다. 전자 공급층(134)은 채널(132A)의 형성에 도움을 주는 층으로서 밴드 갭 에너지를 휘게 하는 역할을 한다. 전자 공급층(134)은 채널(132A)보다 밴드 폭이 큰 층으로서, 층 전체에서 균일한 분극 밀도를 가질 수 있다. 전자 공급층(134)은 채널층(132)보다 작은 격자 정수를 갖는다. 따라서, 전자 공급층(134)과 채널층(132)은 이종 접합(heterojunction) 계면(132B)을 형성한다. 이와 같이, 격자 정수 차를 갖는 채널층(132)과 전자 공급층(1334)이 이종 접합 계면(132B)을 형성할 경우, 격자 정수 차에 의해 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization)이 야기되어, 이종 접합 계면(132B)에서 채널층(132) 측에 채널인 2차원 전자 가스(2-DEG:2-Dimensional Electron Gas)층(132A)이 발생될 수 있다. 즉, 게이트 전극(138G)에 게이트 바이어스를 인가할 때, 이종 접합 계면(132B)에서 채널층(132) 측에 채널(132A)이 형성된다. 이와 같이, 전자 공급층(134)은 전자에 대해 배리어의 역할을 하므로, 이종 접합 계면(132B)에서 채널층(132)에 2-DEG층(132A)이 형성될 수 있다.An electron supply layer 134 is disposed between the channel layer 132 and the coating layer 136. The electron supply layer 134 serves to warp band gap energy as a layer that helps form the channel 132A. The electron supply layer 134 has a band width larger than that of the channel 132A, and can have a uniform polarization density over the entire layer. The electron supply layer 134 has a smaller lattice constant than the channel layer 132. [ Thus, the electron supply layer 134 and the channel layer 132 form a heterojunction interface 132B. When the channel layer 132 having the lattice constant difference and the electron supply layer 1334 form the heterojunction interface 132B as described above, spontaneous polarization and piezoelectric polarization are generated by the lattice constant difference, And a two-dimensional electron gas (2-DEG: 2-Dimensional Electron Gas) layer 132A, which is a channel, is generated on the channel layer 132 side in the heterojunction interface 132B. That is, when a gate bias is applied to the gate electrode 138G, a channel 132A is formed on the channel layer 132 side in the heterojunction interface 132B. Thus, the electron supply layer 134 serves as a barrier to electrons, so that the 2-DEG layer 132A may be formed in the channel layer 132 at the heterojunction interface 132B.

전자 공급층(134)은 은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlaInbGa(1-a-b)N (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 전자 공급층(134)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN과 같은 질화물 반도체층 또는 AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 공급층(134)은 AlxGaN 또는 AlxInGaN을 포함할 수 있다. 또한, 전자 공급층(134)은 전자의 이동도를 향상시키기 위해, 언도프된 층일 수 있다.The electron supply layer 134 may be implemented with a compound semiconductor such as a Group III-V-5 or Group-VI-VI. For example, a semiconductor material having a composition formula of Al a In b Ga (1-ab) N (0? A? 1, 0? B? 1, 0? A + b? The electron supply layer 134 may include at least one of a nitride semiconductor layer such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN and AlInN or at least one of AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP or InP . For example, the electron supply layer 134 may comprise Al x GaN or Al x InGaN. Further, the electron supply layer 134 may be an undoped layer in order to improve the mobility of electrons.

코팅층(136)은 전자 공급층(134) 위에 배치된다. 코팅층(136)은 전자 공급층(134)을 보호하는 역할을 한다. 코팅층(136)은 GaN 또는 SiNy 중 적어도 하나를 포함할 수 있으며, 2 ㎚의 두께를 가질 수 있다. 여기서, y는 양의 자연수이다. 경우에 따라, 코팅층(136)은 생략될 수도 있다.Coating layer 136 is disposed over electron supply layer 134. The coating layer 136 serves to protect the electron supply layer 134. The coating layer 136 may include at least one of GaN and SiN y , and may have a thickness of 2 nm. Here, y is a positive natural number. Optionally, the coating layer 136 may be omitted.

전극부(138)는 코팅층(136) 위에 배치된다. 전극부(138)는 게이트 전극(138G), 소스 콘택(138S) 및 드레인 콘택(138D)를 포함한다.The electrode portion 138 is disposed on the coating layer 136. The electrode portion 138 includes a gate electrode 138G, a source contact 138S, and a drain contact 138D.

게이트 전극(138G)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(138G)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(138G)은 Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 게이트 전극(138G)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.The gate electrode 138G may comprise a metal material. For example, the gate electrode 138G may be a refractory metal or a mixture of such refractory metals. Alternatively, the gate electrode 138G may be formed of at least one selected from the group consisting of Ni (Nickel), Au (Au), Pt (Platinum), Ta (Tantalum), TaN (Tantalum Nitride), TiN And WSi 2 (tungsten silicide). For example, the gate electrode 138G may have a multi-layer structure of Ni / Au or a single-layer structure of Pt.

소스 콘택(138S)은 게이트 전극(138G)의 일측으로부터 이격되어 전자 공급층(136) 위에 배치된다. 드레인 콘택(138D)은 게이트 전극(138G)의 타측으로부터 이격되어 전자 공급층(136) 위에 배치된다.Source contact 138S is disposed above electron supply layer 136 away from one side of gate electrode 138G. The drain contact 138D is disposed on the electron supply layer 136 away from the other side of the gate electrode 138G.

소스 및 드레인 콘택(138S, 138D) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(138S, 138D) 각각은 게이트 전극(138G)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(138S, 138D) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(138S, 138D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(138S, 138D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.Each of the source and drain contacts 138S and 138D may be formed of a metal. Also, each of the source and drain contacts 138S and 138D may comprise the same material as the material of the gate electrode 138G. Further, each of the source and drain contacts 138S and 138D may be formed of a reflective electrode material having an ohmic characteristic. For example, each of the source and drain contacts 138S and 138D may be formed of one of aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), gold (Au), or molybdenum Or a multi-layer structure including at least one of them. For example, each of the source and drain contacts 138S and 138D may have a multi-layer structure of Ti / Al or Ti / Mo.

실시 예는 도 2에 예시된 게이트 전극(138G), 소스 및 드레인 콘택(138S, 138D)의 형상과 구조에 의해 국한되지 않는다. 즉, 다른 실시 예에 의하면, 게이트 전극(138G)과 코팅층(136) 사이에 게이트 절연층(미도시)이 더 배치될 수도 있다.The embodiment is not limited by the shape and structure of the gate electrode 138G, source and drain contacts 138S and 138D illustrated in FIG. That is, according to another embodiment, a gate insulating layer (not shown) may be further disposed between the gate electrode 138G and the coating layer 136. [

이하, 도 1에 예시된 반도체 소자(100)를 이용하여 발광 소자를 구현한 실시 예에 따른 반도체 소자(100B)의 구성 및 동작을 도 3을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of the semiconductor device 100B according to the embodiment in which the light emitting device is implemented using the semiconductor device 100 illustrated in FIG. 1 will be described with reference to FIG.

도 3은 실시 예에 따른 발광 소자용 반도체 소자(100B)의 단면도를 나타낸다.3 is a cross-sectional view of a semiconductor element 100B for a light-emitting element according to an embodiment.

도 3을 참조하면, 발광 소자용 반도체 소자(100B)는 기판(110), 버퍼층(112), 질화물 반도체층(120) 및 소자부(130B)를 포함한다. 도 3에 도시된 기판(110), 버퍼층(112) 및 질화물 반도체층(120)은 도 1에 도시된 바와 동일하므로 동일한 참조부호를 사용하였으며 이에 대한 중복되는 설명을 생략한다.Referring to FIG. 3, a light emitting device semiconductor device 100B includes a substrate 110, a buffer layer 112, a nitride semiconductor layer 120, and an element portion 130B. Since the substrate 110, the buffer layer 112, and the nitride semiconductor layer 120 shown in FIG. 3 are the same as those shown in FIG. 1, the same reference numerals are used, and redundant description thereof will be omitted.

도 1에 도시된 소자부(130)는 발광 구조물(130B)을 포함할 수 있다. 발광 구조물(130B)은 제1 도전형 반도체층(133), 활성층(135) 및 제2 도전형 반도체층(137)을 포함한다.The element portion 130 shown in FIG. 1 may include a light emitting structure 130B. The light emitting structure 130B includes a first conductive type semiconductor layer 133, an active layer 135, and a second conductive type semiconductor layer 137.

제1 도전형 반도체층(133)은 질화물 반도체층(120)과 활성층(135) 사이에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, AlcIndGa(1-c-d)N (0 ≤ c ≤ 1, 0 ≤ d ≤ 1, 0 ≤ c+d ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(133)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 선택되는 적어도 하나로 형성될 수 있다. 또한, 제1 도전형 반도체층(133)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se 또는 Te를 포함할 수 있으나 이에 한정되지 않는다.A first conductive type semiconductor layer 133 may include a nitride semiconductor layer 120 and is disposed between the active layer 135, a first conductive type dopant is doped Ⅲ-Ⅴ compound semiconductor, Al c In d Ga (1-cd) N (0 ≤ c ≤ 1, 0 ≤ d ≤ 1, 0 ≤ c + d ≤ 1). For example, the first conductive semiconductor layer 133 may be formed of at least one selected from the group consisting of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP and InP . When the first conductivity type semiconductor layer 133 is an n-type semiconductor layer, the first conductivity type dopant may include Si, Ge, Sn, Se or Te as an n-type dopant, but is not limited thereto.

활성층(135)은 제1 도전형 반도체층(133)을 통해 주입되는 전자(또는, 정공)와, 제2 도전형 반도체층(137)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(135)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.The active layer 135 is formed in such a manner that electrons (or holes) injected through the first conductive type semiconductor layer 133 and holes (or electrons) injected through the second conductive type semiconductor layer 137 meet with each other, Which emits light having an energy determined by the energy band inherent to the material constituting the light emitting layer 135.

활성층(135)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(135)은 트리메틸 갈륨(TMG:Trimethyl Gallium) 가스, 암모니아(NH3) 가스, 질소 가스(N2) 및 트리메틸 인듐(TMIn:Trimethyl Indium) 가스가 주입되어 다중 양자우물구조가 형성될 수 있으나, 이에 한정되는 것은 아니다.The active layer 135 may be formed of at least one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum-wire structure or a quantum dot structure . For example, the active layer 135 is formed by injecting trimethyl gallium (TMG) gas, ammonia (NH 3 ) gas, nitrogen gas (N 2 ), and trimethyl indium (TMIn) But is not limited thereto.

활성층(135)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs 및 GaP(InGaP)/AlGaP 중 어느 하나, 또는 그 이상의 페어 구조로 형성될 수 있으나, 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the active layer 135 may have any one or more pairs of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs and GaP But is not limited thereto. The well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.

제2 도전형 반도체층(137)은 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, IneAlfGa1 -e- fN (0 ≤ e ≤ 1, 0 ≤ f ≤ 1, 0 ≤ e+f ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(137)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다.A second conductive semiconductor layer 137 may include a second conductive dopant is doped Ⅲ-Ⅴ compound semiconductor, In e Al f Ga 1 -e- f N (0 ≤ e ≤ 1, 0 ≤ f? 1, 0? e + f? 1). For example, when the second conductivity type semiconductor layer 137 is a p-type semiconductor layer, the second conductivity type dopant may be a p-type dopant including, but not limited to, Mg, Zn, Ca, Sr, Do not.

전술한 발광 구조물에서, 제1 도전형 반도체층(133)은 n형 반도체층으로 이루어지고, 제2 도전형 반도체층(137)은 p형 반도체층으로 이루어지는 경우를 예시하였다. 그러나, 제1 도전형 반도체층(133)은 p형 반도체층으로 이루어지고, 제2 도전형 반도체층(137)은 n형 반도체층으로 이루어질 수도 있다. 즉, 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, 및 p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.In the above-described light emitting structure, the first conductivity type semiconductor layer 133 is formed of an n-type semiconductor layer and the second conductivity type semiconductor layer 137 is formed of a p-type semiconductor layer. However, the first conductivity type semiconductor layer 133 may be a p-type semiconductor layer, and the second conductivity type semiconductor layer 137 may be an n-type semiconductor layer. That is, the light emitting structure may be implemented by any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

도시하지는 않았으나, 제1 및 제2 도전형 반도체층(133, 137)에 각각 전기적으로 연결되는 제1 및 제2 전극(미도시)이 배치될 수도 있다. 즉, 도 3에 예시된 반도체 소자(100B)는 수평형 본딩 구조를 갖는 발광 소자일 수 있다. 이 경우, 제1 도전형 반도체층(133), 활성층(135) 및 제2 도전형 반도체층(137)이 메사 식각(MESA etching)되어 노출된 제1 도전형 반도체층(133)의 위에 제1 전극이 배치되고, 제2 도전형 반도체층(137) 위에 제2 전극이 배치된다.Although not shown, first and second electrodes (not shown) electrically connected to the first and second conductivity type semiconductor layers 133 and 137, respectively, may be disposed. That is, the semiconductor device 100B illustrated in FIG. 3 may be a light emitting device having a horizontal bonding structure. In this case, the first conductivity type semiconductor layer 133, the active layer 135, and the second conductivity type semiconductor layer 137 are subjected to MESA etching to expose the first conductivity type semiconductor layer 133, And the second electrode is disposed on the second conductive type semiconductor layer 137. [0064]

이하, 도 1에 도시된 반도체 소자(100)의 실시 예에 의한 제조 방법을 다음과 같이 첨부된 도 4a 내지 도 4c를 참조하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 도시된 반도체 소자(100)는 도 4a 내지 도 4c에 예시된 방법 이외의 다른 방법으로도 제조될 수 있다Hereinafter, a manufacturing method according to the embodiment of the semiconductor device 100 shown in FIG. 1 will be described with reference to FIGS. 4A to 4C, which are attached as follows, but the embodiments are not limited thereto. That is, the semiconductor device 100 shown in FIG. 1 may also be manufactured by a method other than the method illustrated in FIGS. 4A to 4C

도 4a 내지 도 4c는 반도체 소자(100)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device 100 according to an embodiment of the present invention.

도 4a를 참조하면, 기판(110)을 준비한다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎚ 내지 200 ㎚일 수 있다.Referring to FIG. 4A, a substrate 110 is prepared. The substrate 110 may be a silicon substrate, a silicon carbide substrate, a GaN substrate, or a sapphire substrate, but the embodiment is not limited to the type of the substrate 110. For example, the substrate 110 may be a silicon substrate having a (111) crystal plane as a principal plane, and the thickness of the silicon substrate 110 may be 100 nm to 200 nm.

만일, 기판(110)이 실리콘 기판인 경우 암모니아(NH3) 가스가 없는 상태에서 트리메틸 알루미늄(TMA:Trimethyl Aluminum) 가스에 15 초 동안 노출시켜 초(ultra) 알루미늄막을 증착시킴으로써, 실리콘 질화물이 실리콘 기판(110)의 표면상에 형성되는 것을 방지한다. 경우에 따라서는 실리콘 기판(110)을 예를 들면 약 900 ℃의 온도까지 급속 어닐링(rapid annealing)하여 실리콘 기판(110)상의 자연 산화막을 제거하는 공정이 부가적으로 더 수행될 수도 있다. 그러나, 이에 국한되지 않고 다양한 형태로 실리콘 기판(110)을 준비할 수 있다.If the substrate 110 is a silicon substrate, an ultra-aluminum film is deposited by exposure to trimethyl aluminum (TMA) gas for 15 seconds in the absence of ammonia (NH 3 ) To be formed on the surface of the substrate 110. In some cases, a step of removing the native oxide film on the silicon substrate 110 by rapid annealing the silicon substrate 110 to a temperature of, for example, about 900 캜 may be further performed. However, the silicon substrate 110 may be prepared in various forms without being limited thereto.

이후, 기판(110) 위에 버퍼층(112)을 형성한다. 버퍼층(112)은 AlN, AlAs, SiC 또는 AlGaN 중 적어도 하나를 포함할 수 있다. 버퍼층(112)이 임계 두께 이상을 가질 경우, 실리콘 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(112)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚ 보다 작은 두께를 가질 수 있다. 경우에 따라 버퍼층(112)은 생략될 수도 있다.Thereafter, a buffer layer 112 is formed on the substrate 110. The buffer layer 112 may include at least one of AlN, AlAs, SiC, or AlGaN. When the buffer layer 112 has a thickness equal to or greater than the critical thickness, diffusion of silicon atoms from the silicon substrate 110 can be prevented and melt-back can be prevented. To this end, the buffer layer 112 may have a thickness of tens or hundreds of nanometers, for example, greater than or equal to 100 nm and less than 300 nm. Optionally, the buffer layer 112 may be omitted.

만일, 기판(110)이 실리콘 기판인 경우 암모니아를 사용하면서 약 900 ℃의 온도에서 실리콘 기판(110) 상에 소정의 두께를 가지는 AlN 버퍼층(112)을 형성할 수 있다. 이때, AlN 버퍼층(112)의 두께가 결정 두께 이상으로 증가할 때, AlN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 이와 같이 융합된 AlN 섬은 실리콘 기판(110)을 완전히 덮을 수 있기 때문에, 실리콘 원자의 확산이 방지될 수 있다. 또는, 전술한 방법 이외의 다른 다양한 방법에 의해 AlN 버퍼층(112)이 실리콘 기판(110) 상에 형성될 수 있다.If the substrate 110 is a silicon substrate, an AlN buffer layer 112 having a predetermined thickness may be formed on the silicon substrate 110 at a temperature of about 900 ° C. while using ammonia. At this time, when the thickness of the AlN buffer layer 112 increases beyond the crystal thickness, the three-dimensional growth mode is changed to the two-dimensional growth mode by the fusion of AlN islands. Since the AlN island thus fused can completely cover the silicon substrate 110, diffusion of silicon atoms can be prevented. Alternatively, the AlN buffer layer 112 may be formed on the silicon substrate 110 by various methods other than the above-described method.

이후 계속해서 도 4a를 참조하면, 버퍼층(112) 위에 제1 초격자층부(122)를 형성한다. 제1 초격자층부(122)는 AlXGa1 - XN/AlYGa1 - YN 초격자층 페어(pair)(122-1, ..., 122-N)가 적어도 한 번 중첩된 구조를 가질 수 있다. AlXGa1 - XN/AlYGa1 - YN 초격자층 페어(122-1, ..., 122-N) 각각에서, AlXGa1 - XN 초격자층(122-1A, ...122-NA) 및 AlYGa1 - YN 초격자층(122-1B, ..., 122-NB)의 상대적인 위치는 제한이 없다. 예를 들면, 도 4a에 예시된 바와 같이 AlYGa1 - YN 초격자층(122-1B, ...122-NB)을 먼저 형성한 후 AlYGa1 - YN 초격자층(122-1B, ...122-NB) 위에 AlXGa1 - XN 초격자층(122-1A, ...122-NA)을 형성할 수도 있다. 또는, 도 4a에 예시된 바와 달리 AlXGa1 - XN 초격자층(122-1A, ...122-NA)을 형성한 후, AlXGa1 - XN 초격자층(122-1A, ...122-NA)위에 AlYGa1-YN 초격자층(122-1B, ...122-NB)을 형성할 수도 있다.Subsequently, referring to FIG. 4A, a first superlattice layer 122 is formed on the buffer layer 112. First superlattice layer portion 122 is Al X Ga 1 - X N / Al Y Ga 1 - Y N super lattice layer pair (pair) (122-1, ..., 122-N) of the overlapping at least one Structure. Al X Ga 1 - X N / Al Y Ga 1 - Y N super lattice layer pair (122-1, ..., 122-N ) in each, Al X Ga 1 - X N super lattice layer (122-1A, ... 122-NA) and Al Y Ga 1 - relative position of the Y N super lattice layer (122-1B, ..., 122-NB ) is not limited. For example, as illustrated in Figure 4a Al Y Ga 1 - Y N super lattice layer (122-1B, ... 122-NB) after the first forming Al Y Ga 1 - Y N superlattice layer (122 -1B, ... 122-NB) on the Al X Ga 1 - X N super lattice layer (122-1A, ... may form a 122-NA). Or, otherwise as illustrated in Figure 4a Al X Ga 1 - X N super lattice layer (122-1A, ... 122-NA) After the formation of, Al X Ga 1 - X N super lattice layer (122-1A , ... 122-NA) on the Al Y Ga 1-Y N super lattice layer (122-1B, ... may form a 122-NB).

이후, 도 4b를 참조하면, 제1 초격자층부(122) 위에 삽입층(124)을 형성한다.Referring to FIG. 4B, an interlevel layer 124 is formed on the first superlattice layer 122.

삽입층(124)은 GaN 또는 AlGaN 중 적어도 하나를 이용하여 형성될 수 있다.The insertion layer 124 may be formed using at least one of GaN or AlGaN.

또한, 삽입층(124)은 언도프된 층일 수도 있고, 불순물 예를 들어, 철(Fe), 탄소(carbon) 또는 아연(Zn) 중 적어도 하나를 도핑하여 형성될 수도 있다.In addition, the inserting layer 124 may be an undoped layer or may be formed by doping at least one of impurities, for example, iron (Fe), carbon, or zinc (Zn).

또한, 삽입층(124)을 100 ㎚ 내지 300 ㎚의 두께(t)로 형성할 수 있다.Further, the insertion layer 124 can be formed with a thickness (t) of 100 nm to 300 nm.

또한, 삽입층(124)을 질화물 반도체층(120)의 전체 길이(L)에서 0.2L 내지 0.8L 사이 예를 들어, 0.3L 내지 0.7L의 위치에 형성할 수도 있다.The insertion layer 124 may be formed at a position between 0.2 L and 0.8 L, for example, between 0.3 L and 0.7 L, in the entire length L of the nitride semiconductor layer 120.

또한, 알루미늄(Al)의 함량비를 0.1 이하로 갖는 AlGaN에 의해 삽입층(124)을 형성할 수도 있다.The interlayer 124 may be formed of AlGaN having a content ratio of aluminum (Al) of 0.1 or less.

이후, 도 4c를 참조하면, 삽입층(124) 위에 제2 초격자층부(126)를 형성한다.Referring to FIG. 4C, a second superlattice layer 126 is formed on the insert layer 124.

제2 초격자층부(126)는 AlIGa1 - IN/AlJGa1 - JN 초격자층 페어(126-1, ...126-M)가 적어도 한 번 중첩된 구조를 가질 수 있다. AlIGa1 - IN/AlJGa1 - JN 초격자층 페어(126-1, ..., 126-M) 각각에서, AlIGa1 - IN 초격자층(126-1A, ...126-MA) 및 AlJGa1 - JN 초격자층(126-1B, ..., 126-MB)의 상대적인 위치는 제한이 없다. 예를 들면, 도 4c에 예시된 바와 같이 AlIGa1 - IN 초격자층(126-1A, ...126-MA)을 형성한 이후, AlIGa1 - IN 초격자층(126-1A, ...126-MA) 위에 AlJGa1 - JN 초격자층(126-1B, ...126-MB)을 형성할 수 있다. 또는, 도 4c에 예시된 바와 달리 AlJGa1 - JN 초격자층(126-1B, ...126-MB)을 형성한 이후, AlJGa1 - JN 초격자층(126-1B, ...126-MB) 위에 AlIGa1 - IN 초격자층(126-1A, ...126-MA)을 형성할 수도 있다.The second superlattice layer portion 126 Al I Ga 1 - I N / Al J Ga 1 - J N super lattice layer pair (126-1, ... 126-M) may have a nested structure at least once have. Al I Ga 1 - I N / Al J Ga 1 - J N super lattice layer pair (126-1, ..., 126-M ) at each, Al Ga I 1 - I N super lattice layer (126-1A, ... 126-MA) and Al Ga J 1 - J N relative position of the superlattice layer (126-1B, ..., 126-MB ) is not limited. For example, I Al Ga 1 as illustrated in Figure 4c - I N super lattice layer (126-1A, ... 126-MA) after forming the, Al Ga I 1 - I N superlattice layer (126 -1A, ... 126-MA) on Al Ga J 1 - J N super lattice layer (126-1B, ... can be formed in a 126-MB). Or, otherwise as illustrated in Figure 4c Al Ga J 1 - J N super lattice layer (126-1B, ... 126-MB) after forming the, Al Ga J 1 - J N super lattice layer (126-1B , ... 126-MB) on the Al Ga I 1 - I N super lattice layer (126-1A, may form a ... 126-MA).

또한, 알루미늄의 함량비(X)는 서로 다르게 하거나 서로 동일하게 하여, 제1 및 제2 초격자층부(122, 126)를 형성할 수 있다.The content ratio X of aluminum may be different or equal to each other to form the first and second superlattice layer portions 122 and 126.

이후, 도 1을 참조하면, 제2 초격자층부(126) 위에 소자부(130)를 형성한다.Referring to FIG. 1, an element portion 130 is formed on the second superlattice layer 126.

소자부(130)는 도 1에 도시된 반도체 소자(100)가 전력 반도체 소자(100A)에 응용될 경우, 도 2에 예시된 바와 같다.The element portion 130 is as illustrated in FIG. 2 when the semiconductor element 100 shown in FIG. 1 is applied to the power semiconductor element 100A.

이 경우, 제2 초격자층부(126) 위에 채널층(132)을 형성한다. 채널층(132)은 전자의 이동도를 향상시키기 위해 언도프된 층일 수 있다. 채널층(132)은 적어도 하나의 GaN 층에 의해 형성될 수 있다.In this case, a channel layer 132 is formed on the second superlattice layer portion 126. The channel layer 132 may be an undoped layer to enhance the mobility of electrons. The channel layer 132 may be formed by at least one GaN layer.

이후, 채널층(132) 위에 전자 공급층(134)을 형성한다. 전자 공급층(134)은 3족-5족 또는 2족-6족 등의 화합물 반도체을 이용하여 형성될 수 있다. 예를 들어, AlaInbGa(1-a-b)N (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질에 의해 형성될 수 있다. 전자 공급층(134)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN과 같은 질화물 반도체층 또는 AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나를 이용하여 형성될 수 있다. 예를 들어, 전자 공급층(134)은 AlxGaN 또는 AlxInGaN에 의해 형성될 수 있다. 또한, 전자 공급층(134)은 전자의 이동도를 향상시키기 위해, 언도프된 층일 수 있다.Thereafter, an electron supply layer 134 is formed on the channel layer 132. The electron supply layer 134 may be formed using a compound semiconductor such as Group 3-Group 5 or Group 2-Group 6. For example, a semiconductor material having a composition formula of Al a In b Ga (1-ab) N (0? A? 1, 0? B? 1, 0? A + b? The electron supply layer 134 may be formed using at least one of a nitride semiconductor layer such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN and AlInN or a nitride semiconductor layer such as AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP or InP . For example, the electron supply layer 134 may be formed of Al x GaN or Al x InGaN. Further, the electron supply layer 134 may be an undoped layer in order to improve the mobility of electrons.

이후, 전자 공급층(134) 위에 코팅층(136)을 형성한다. 코팅층(136)은 GaN 또는 SiNy 중 적어도 하나를 이용하여 2 ㎚의 두께로 형성될 수 있다. 여기서, y는 양의 자연수이다. 경우에 따라, 코팅층(136)은 생략될 수도 있다.Thereafter, a coating layer 136 is formed on the electron supply layer 134. The coating layer 136 may be formed to a thickness of 2 nm using at least one of GaN and SiN y . Here, y is a positive natural number. Optionally, the coating layer 136 may be omitted.

이후, 코팅층(136) 위에 전극부(138)를 형성한다. 즉, 코팅층(136) 위에 서로 이격되어 배치되도록 게이트 전극(138G), 소스 콘택(138S) 및 드레인 콘택(138D)을 형성할 수 있다. 예를 들어, 게이트 전극(138G)은 내화 금속 또는 이러한 내화 금속의 혼합물을 이용하거나, Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 이용하여 단층 또는 다층 구조로 형성될 수 있다.Thereafter, the electrode portion 138 is formed on the coating layer 136. That is, the gate electrode 138G, the source contact 138S, and the drain contact 138D can be formed so as to be spaced apart from each other on the coating layer 136. [ For example, the gate electrode 138G may be formed using a refractory metal or a mixture of these refractory metals, or a combination of Ni (nickel), Au (Au), Pt (Platinum), Ta (Tantalum), TaN (Tantalum Nitride) Layer structure using at least one material selected from the group consisting of titanium nitride (Pd), tungsten nitride (Pd), tungsten (W), and tungsten silicide (WSi 2 ).

소스 및 드레인 콘택(138S, 138D) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(138S, 138D) 각각은 게이트 전극(138G)의 물질과 동일한 물질에 의해 형성될 수 있다. 또한, 소스 및 드레인 콘택(138S, 138D) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(138S, 138D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.Each of the source and drain contacts 138S and 138D may be formed of a metal. Also, each of the source and drain contacts 138S and 138D may be formed by the same material as the material of the gate electrode 138G. Further, each of the source and drain contacts 138S and 138D may be formed of a reflective electrode material having an ohmic characteristic. For example, each of the source and drain contacts 138S and 138D may be formed of a metal such as aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), gold (Au), or molybdenum Or a multi-layer structure including at least one of them.

또는, 소자부(130)는 도 1에 도시된 반도체 소자(100)가 발광 소자에 응용될 경우, 도 3에 예시된 바와 같다.Alternatively, the element unit 130 is the same as that illustrated in FIG. 3 when the semiconductor device 100 shown in FIG. 1 is applied to a light emitting device.

이 경우, 제2 초격자층부(126) 위에 발광 구조물(130B)을 형성한다. 즉, 제2 초격자층부(126) 위에 제1 도전형 반도체층(133)을 형성한다. In this case, the light emitting structure 130B is formed on the second superlattice layer portion 126. That is, the first conductive semiconductor layer 133 is formed on the second superlattice layer 126.

제1 도전형 반도체층(133)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, AlcIndGa(1-c-d)N (0 ≤ c ≤ 1, 0 ≤ d ≤ 1, 0 ≤ c+d ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(133)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 선택되는 적어도 하나로 형성될 수 있다. 또한, 제1 도전형 반도체층(133)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se 또는 Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductive semiconductor layer 133 may include a III-V compound semiconductor doped with the first conductive dopant, and Al c In d Ga (1-cd) N (0? C? 1, 0? d? 1, 0? c + d? 1). For example, the first conductive semiconductor layer 133 may be formed of at least one selected from the group consisting of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP and InP . When the first conductivity type semiconductor layer 133 is an n-type semiconductor layer, the first conductivity type dopant may include Si, Ge, Sn, Se or Te as an n-type dopant, but is not limited thereto.

이후, 제1 도전형 반도체층(133) 위에 활성층(135)을 형성한다. 활성층(135)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(135)은 트리메틸 갈륨(TMG:Trimethyl Gallium) 가스, 암모니아(NH3) 가스, 질소 가스(N2) 및 트리메틸 인듐(TMIn:Trimethyl Indium) 가스가 주입되어 다중 양자우물구조가 형성될 수 있으나, 이에 한정되는 것은 아니다.Thereafter, the active layer 135 is formed on the first conductive semiconductor layer 133. The active layer 135 may be formed of at least one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum-wire structure or a quantum dot structure . For example, the active layer 135 is formed by injecting trimethyl gallium (TMG) gas, ammonia (NH 3 ) gas, nitrogen gas (N 2 ), and trimethyl indium (TMIn) But is not limited thereto.

활성층(135)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs 및 GaP(InGaP)/AlGaP 중 어느 하나, 또는 그 이상의 페어 구조로 형성될 수 있으나, 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the active layer 135 may have any one or more pairs of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs and GaP But is not limited thereto. The well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.

이후, 활성층(135) 위에 제2 도전형 반도체층(137)을 형성한다. 제2 도전형 반도체층(137)은 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, IneAlfGa1 -e- fN (0 ≤ e ≤ 1, 0 ≤ f ≤ 1, 0 ≤ e+f ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(137)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다.Thereafter, the second conductive type semiconductor layer 137 is formed on the active layer 135. A second conductive semiconductor layer 137 may include a second conductive dopant is doped Ⅲ-Ⅴ compound semiconductor, In e Al f Ga 1 -e- f N (0 ≤ e ≤ 1, 0 ≤ f? 1, 0? e + f? 1). For example, when the second conductivity type semiconductor layer 137 is a p-type semiconductor layer, the second conductivity type dopant may be a p-type dopant including, but not limited to, Mg, Zn, Ca, Sr, Do not.

전술한 버퍼층(112), 질화물 반도체층(120) 및 소자부(130) 각각은 예를 들어 Ga, Al 및 N을 금속유기화학기상증착(MOCVD:Metal Organic Chemical Vapor Deposition)법, 유기금속기상성장(MOVPE:Metal Organic Vapor Phase Epitaxy)법, 분자선에피택시(MBE:Molecular Beam Epitaxy)법 또는 수소화기상증착에피택시(HVPE:Hydride Vapor Phase Epitaxy)법 등에 의해 성장시킬 수 있다. 예를 들어, 트리메틸 갈륨(TMG:Trimethyl Gallium), TMA 및 NH3를 포함하는 전구체 물질을 이용하여, MOCVD법으로 Ga, Al 및 N을 포함하는 제1 내지 제3 반도체층(140, 160C, 190)이 형성될 수 있다.Each of the buffer layer 112, the nitride semiconductor layer 120 and the element section 130 may be formed by a method such as metal organic chemical vapor deposition (MOCVD), metal organic vapor phase epitaxy A metal organic vapor phase epitaxy (MOVPE) method, a molecular beam epitaxy (MBE) method, or a hydride vapor phase epitaxy (HVPE) method. For example, trimethyl gallium (TMG: Trimethyl Gallium), TMA and using a precursor material comprising NH 3, MOCVD method with Ga, the first to third semiconductor layers (140, 160C, 190 containing Al and N May be formed.

이하, 실시 예에 의한 반도체 소자(100, 100A, 100B)의 휨 현상을 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, the bending phenomenon of the semiconductor devices 100, 100A, and 100B according to the embodiments will be described with reference to the accompanying drawings.

도 5a 및 도 5b는 실시 예에 의한 반도체 소자(100, 100A, 100B)의 휨 현상을 설명하기 위한 그래프이다. 여기서, 횡축은 반도체 소자(100, 100A, 100B)를 성장하는 두께(T)를 나타내고, 종축은 웨이퍼 휨(bowing 또는 warping)을 나타낸다. 두께(T)가 0인 지점은 도 1, 도 2 및 도 3에 예시된 질화물 반도체층(120)과 소자부(130) 간의 경계면에 해당하고, 두께(T)가 '0'인 지점을 기준으로 왼쪽 (-) 부분은 질화물 반도체층(120)에 해당하고, 오른쪽 (+) 부분은 소자부(130)에 해당한다. 또한, 웨이퍼가 볼록하게 휠 경우 종축의 웨이퍼의 휨 정도는 0보다 작고, 웨이퍼가 오목하게 휠 경우 종축의 웨이퍼의 휨 정도는 0보다 크게 된다.5A and 5B are graphs for explaining warping phenomena of the semiconductor devices 100, 100A and 100B according to the embodiment. Here, the abscissa axis represents the thickness (T) at which the semiconductor elements 100, 100A and 100B are grown, and the ordinate axis represents wafer bowing or warping. The point at which the thickness T is zero corresponds to the interface between the nitride semiconductor layer 120 and the element section 130 illustrated in FIGS. 1, 2, and 3, and a point at which the thickness T is '0' (-) portion corresponds to the nitride semiconductor layer 120, and the right (+) portion corresponds to the element portion 130. Further, when the wafer is convex, the degree of bending of the wafer on the vertical axis is smaller than zero, and when the wafer is concave, the degree of bending of the wafer on the vertical axis becomes larger than zero.

도 5a는 질화물 반도체층(120)이 제1 및 제2 초격자층부(122, 126)만을 포함하고, 삽입층(124)을 포함하지 않을 경우에 웨이퍼의 휨 정도를 나타낸다. 도 5a를 참조하면, 질화물 반도체층(120)의 두께가 1.7 ㎛일 때(▲)보다 2.0 ㎛ 일 때(●) 웨이퍼의 휨 정도가 더 크고, 두께가 2.0 ㎛ 일때(●)보다 2.3 ㎛일 때(■) 웨이퍼의 휨 정도가 더 큼을 알 수 있다. 이와 같이, 질화물 반도체층(120)의 두께가 커질수록 웨이퍼는 더 많이 오목하게 휘어진다. 또한, 소자부(130)를 성장시키는 초기에 웨이퍼의 휨 정도가 감소하지만 소자부(130)를 1 ㎛ 이상으로 두껍게 성장시킬수록 웨이퍼의 휨 정도가 증가함을 알 수 있다.5A shows the degree of warp of the wafer when the nitride semiconductor layer 120 includes only the first and second superlattice layer portions 122 and 126 and does not include the insert layer 124. FIG. Referring to FIG. 5A, when the thickness of the nitride semiconductor layer 120 is 1.7 μm, the degree of warpage is larger than 2.0 μm (▴), and the thickness of the wafer is 2.0 μm (2.3 μm) The degree of warpage of the wafer is greater. As described above, the greater the thickness of the nitride semiconductor layer 120, the more the wafer is bent concavely. In addition, it can be seen that as the degree of bending of the wafer decreases at the initial stage of growing the element portion 130, the degree of bending of the wafer increases as the element portion 130 is grown thicker than 1 탆.

도 5b는 질화물 반도체층(120)이 제1 및 제2 초격자층부(122, 126)뿐만 아니라 삽입층(124)을 포함하는 경우(●)의 웨이퍼 휨 정도와 삽입층(124)을 포함하지 않는 경우(■)의 웨이퍼의 휨 정도를 대비하여 나타낸다. 도 5b를 참조하면, 소자부(130)의 두께(T)를 2 ㎛ 이상으로 성장시킬 때, 실시 예에 의한 반도체 소자(100, 100A, 100B)는 삽입층(124)을 포함하기(●) 때문에, 삽입층(124)을 포함하지 않을 때(■)보다 웨이퍼의 휨 정도가 감소함을 알 수 있다.5B illustrates the degree of warpage of the wafer in the case where the nitride semiconductor layer 120 includes the first and second superlattice layer portions 122 and 126 as well as the insert layer 124, , The degree of warping of the wafer of (1) is shown in contrast. 5B, the semiconductor elements 100, 100A, and 100B according to the embodiment include the insertion layer 124 when the thickness T of the element portion 130 is increased to 2 mu m or more. Therefore, it can be seen that the degree of warpage of the wafer is smaller than that when the insertion layer 124 is not included ((1)).

전술한 바와 같이, 질화물 반도체층(120)에 삽입층(124)을 마련하지 않을 경우 소자부(130)의 두께가 2 ㎛ 이상으로 두껍게 성장하면 웨이퍼의 휨이 50 ㎛를 넘는 반면, 실시 예에 의하면 삽입층(124)을 마련함으로써 소자부(130)의 두께가 2 ㎛ 이상으로 두껍게 성장하는 경우에도 웨이퍼의 휨이 50 ㎛를 넘지 않을 수 있다.As described above, when the thickness of the element portion 130 is increased to 2 占 퐉 or more when the insert layer 124 is not provided in the nitride semiconductor layer 120, the warpage of the wafer exceeds 50 占 퐉. On the other hand, The warpage of the wafer may not exceed 50 占 퐉 even when the thickness of the element portion 130 is increased to 2 占 퐉 or more by providing the insertion layer 124. [

실시 예에 의한 반도체 소자는 삽입층(124)을 배치하여 웨이퍼의 휨 정도를 개선함으로써 두껍게 성장된 소자층(130)을 포함할 수 있다. 그러므로, 실시 예의 반도체 소자(100, 100B)는 소자부(130)의 두께가 증가하여 전력 반도체 소자의 항복 전압(BV)이 증가하므로 양호한 소자 특성을 가질 수 있다.A semiconductor device according to an embodiment may include a thickened device layer 130 by disposing an inserting layer 124 to improve the degree of warping of the wafer. Therefore, the semiconductor elements 100 and 100B of the embodiment can have good device characteristics because the thickness of the element portion 130 increases and the breakdown voltage BV of the power semiconductor element increases.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100, 100A, 100B: 반도체 소자 110: 버퍼층
120: 질화물 반도체층 122: 제1 초격자층부
124: 삽입층 126: 제2 초격자층부
130: 130A, 130B: 소자부 132: 채널층
133: 제1 도전형 반도체층 134: 전자 공급부
135: 활성층 136: 코팅부
137: 제2 도전형 반도체층 138: 전극부
138G: 게이트 전극 138S: 소스 콘택
138D: 드레인 콘택100, 100A, 100B: semiconductor device 110: buffer layer
120: a nitride semiconductor layer 122: a first superlattice layer
124: insertion layer 126: second superlattice layer
130: 130A, 130B: element part 132: channel layer
133: first conductivity type semiconductor layer 134:
135: active layer 136: coating part
137: second conductive type semiconductor layer 138: electrode part
138G: gate electrode 138S: source contact
138D: drain contact

Claims (10)

기판;
상기 기판 위에 배치된 질화물 반도체층; 및
상기 질화물 반도체층 위에 배치된 소자부를 포함하고,
상기 질화물 반도체층은
상기 기판 위에 배치되며, AlXGa1 -XN(0≤X＜0.3)/AlYGa1 -YN(0.8＜Y≤1) 초격자층 페어가 적어도 한 번 중첩된 구조를 갖는 제1 초격자층부;
상기 제1 초격차층부 위에 배치되며, GaN 또는 AlGaN을 포함하는 적어도 하나의 삽입층; 및
상기 삽입층 위에 배치되며, AlIGa1 -IN(0.8＜I≤1)/AlJGa1 -JN(0≤J＜0.3) 초격자층 페어가 적어도 한 번 중첩된 구조를 갖는 제2 초격자층부를 포함하는 반도체 소자.Board;
A nitride semiconductor layer disposed on the substrate; And
And an element portion disposed on the nitride semiconductor layer,
The nitride semiconductor layer
( 1 ) having a structure in which a super lattice layer pair of Al X Ga 1 -X N (0? X <0.3) / Al Y Ga 1 -Y N Superlattice layer;
At least one interleaved layer disposed over the first superabrasive layer and comprising GaN or AlGaN; And
And a superlattice layer pair disposed on the insertion layer and having a super lattice layer pair of Al 1 Ga 1 -I N (0.8 < I 1 ) / Al J Ga 1 -J N (0? J <0.3) And a second superlattice layer portion. 제1 항에 있어서, 상기 삽입층은 불순물에 의해 도핑된 반도체 소자.The semiconductor device according to claim 1, wherein the interlayer is doped with impurities. 제2 항에 있어서, 상기 불순물은 철(Fe), 탄소(carbon) 또는 아연(Zn) 중 적어도 하나를 포함하는 반도체 소자.The semiconductor device according to claim 2, wherein the impurity includes at least one of iron (Fe), carbon, and zinc (Zn). 제1 항에 있어서, 상기 삽입층의 두께는 100 ㎚ 내지 300 ㎚인 반도체 소자.The semiconductor device according to claim 1, wherein the thickness of the inserting layer is 100 nm to 300 nm. 제1 항에 있어서, 상기 삽입층은 상기 질화물 반도체층의 전체 길이(L)에서 0.2L 내지 0.8L 사이의 위치에 배치된 반도체 소자.2. The semiconductor device according to claim 1, wherein the insertion layer is disposed at a position between 0.2L and 0.8L in the entire length L of the nitride semiconductor layer. 제1 항에 있어서, 상기 삽입층에 포함된 AlGaN의 알루미늄(Al) 함량비는 0.1 이하인 반도체 소자.The semiconductor device according to claim 1, wherein the aluminum (Al) content ratio of AlGaN contained in the insertion layer is 0.1 or less. 제1 항에 있어서, 상기 I와 X는 서로 다른 반도체 소자.2. The semiconductor device according to claim 1, wherein I and X are different. 제1 항에 있어서, 상기 I와 X는 서로 동일한 반도체 소자.2. The semiconductor device according to claim 1, wherein I and X are equal to each other. 제1 항에 있어서, 상기 소자부는
상기 질화물 반도체층 위에 배치된 채널층;
상기 채널층 위에 배치된 전자 공급층;
상기 전자 공급층 위에 배치된 전극부를 포함하고,
상기 전극부는
게이트 전극;
상기 게이트 전극의 일측으로부터 이격되어 배치된 소스 콘택; 및
상기 게이트 전극의 타측으로부터 이격되어 배치된 드레인 콘택을 포함하는 반도체 소자.The device according to claim 1,
A channel layer disposed on the nitride semiconductor layer;
An electron supply layer disposed over the channel layer;
And an electrode portion disposed on the electron supply layer,
The electrode portion
A gate electrode;
A source contact spaced apart from one side of the gate electrode; And
And a drain contact spaced apart from the other side of the gate electrode. 제1 항에 있어서, 상기 소자부는
상기 질화물 반도체층 위에 배치된 제1 도전형 반도체층;
상기 제1 도전형 반도체층 위에 배치된 활성층; 및
상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 반도체 소자.The device according to claim 1,
A first conductive semiconductor layer disposed on the nitride semiconductor layer;
An active layer disposed on the first conductive semiconductor layer; And
And a second conductive semiconductor layer disposed on the active layer.
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