KR20150039090A - Multi-layered ceramic capacitor and board for mounting the same - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.
최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다. Background Art [0002] With the recent miniaturization and high capacity of electronic products, electronic components used in electronic products are also required to be smaller and have higher capacity.
이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.In the case of the multilayer ceramic capacitor, if the equivalent series inductance (hereinafter referred to as " ESL ") is increased, the performance of the electronic product may deteriorate. As the applied electronic component is miniaturized and the capacity is increased, the ESL of the multilayer ceramic capacitor is increased The influence on the performance degradation becomes relatively large.
특히, IC의 고성능화에 따라 디커플링 커패시터의 사용이 증가되고 있으며, 이에 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄일 수 있는 수직 적층형 3단자 구조의 MLCC인 소위 “LICC(Low Inductance Chip Capacitor)”의 수요가 증대되고 있다.
In particular, the use of decoupling capacitors has been increasing as the performance of ICs has increased, so there is a need for a so-called " MLCC " which is a vertically stacked three terminal MLCC capable of reducing the distance between external terminals, thereby reducing the current flow path and thereby reducing the inductance of the capacitor. LICC (Low Inductance Chip Capacitor) "
본 발명의 목적은, 저 ESL 특성을 극대화할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
It is an object of the present invention to provide a multilayer ceramic capacitor and its mounting substrate capable of maximizing low ESL characteristics.
본 발명의 일 측면은, 세라믹 본체의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 복수의 제1 및 제2 내부 전극을 포함하는 액티브층의 폭을 AT, 제1 내부 전극의 제1 또는 제2 리드부와 제2 내부 전극의 제3 리드부의 간격을 LG로 규정할 때, 0.00044 ≤ LG*log[1/AT] ≤ 0.00150를 만족하는 적층 세라믹 커패시터를 제공한다.
According to one aspect of the present invention, three external electrodes are disposed apart from each other on a mounting surface of a ceramic body, a width of an active layer including a plurality of first and second internal electrodes is AT, LG / log [1 / AT] < / = 0.00150, where LG is the distance between the first lead portion of the first internal electrode and the second lead portion of the second internal electrode or the third lead portion of the second internal electrode.
본 발명의 일 실시 형태에 따르면, 액티브층의 폭과, 제1 내부 전극의 제1 또는 제2 리드부와 제2 내부 전극의 제3 리드부의 간격을 조절하여 적층 세라믹 커패시터의 저ESL 특성을 극대화시킬 수 있다.According to one embodiment of the present invention, the width of the active layer and the gap between the first and second lead portions of the first internal electrode and the third lead portion of the second internal electrode are adjusted to maximize the low ESL characteristics of the multilayer ceramic capacitor .
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 본체를 뒤집어 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 본체를 나타낸 사시도이다.
도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a perspective view showing the ceramic body of the multilayer ceramic capacitor of FIG. 1 in an inverted state.
3 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 1, in which external electrodes are omitted.
4 is a cross-sectional view showing the multilayer ceramic capacitor of FIG.
5 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
FIG. 6 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 5, in which external electrodes are omitted.
7 is a cross-sectional view showing the multilayer ceramic capacitor of FIG.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
9 is a perspective view showing a ceramic body of the multilayer ceramic capacitor of FIG.
10 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 8, in which external electrodes are omitted.
11 is a cross-sectional view showing the multilayer ceramic capacitor of Fig.
12 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
13 is a cross-sectional view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clearly illustrate the embodiments of the present invention, when the directions of the hexahedron are defined, L, W and T shown in Fig. 1 indicate the longitudinal direction, the width direction and the thickness direction, respectively. Here, the width direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 본체를 뒤집어 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a perspective view showing a ceramic body of the multilayer ceramic capacitor shown in FIG. 1, FIG. 4 is a cross-sectional view showing the multilayer ceramic capacitor of FIG. 1. FIG.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층과, 제1 내지 제3 외부 전극(133, 134, 136)을 포함한다. 1 to 4, a multilayer
즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.
That is, the multilayer
세라믹 본체(110)는 서로 마주보는 두께 방향의 제1 주면(S1) 및 제2 주면(S2)과, 제1 주면(S1) 및 제2 주면(S2)을 연결하며 서로 마주보는 길이 방향의 제1 및 제2 측면(S3) 및 제2 측면(S4)과, 서로 마주보는 폭 방향의 제3 및 제4 측면(S5, S6)을 가질 수 있다. The
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제1 주면(S1)으로 정의하여 설명하기로 한다.
Hereinafter, the mounting surface of the multilayer
이러한 세라믹 본체(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다. 다만, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The plurality of
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서 내부 전극을 갖는 액티브층과, 폭 방향의 마진부로서 상기 액티브층의 폭 방향의 양 측면에 각각 형성된 커버층(112, 113)을 포함할 수 있다.
The
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active layer may be formed by repeatedly laminating a plurality of first and second
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.If necessary, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the
또한, 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어 400 nm 이하로 조절될 수 있다.
In addition, the average particle diameter of the ceramic powder used for forming the
커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The
또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 폭 방향의 양 측면에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
The
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 길이 방향의 제1 및 제2 측면(S3, S4)로부터 일정거리 이격되게 배치될 수 있다.The first and second
이러한 제1 및 제2 내부 전극(121, 122)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 세라믹 본체(110)의 외부로 인출되는 리드부를 포함한다.The first and second
이때, 상기 리드부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부 전극의 세라믹 본체(110)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다. At this time, although the lead portion is not particularly limited, for example, the length of the lead portion may be shorter than the length in the longitudinal direction of the
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.The material for forming the first and second
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
본 실시 형태에서, 제1 및 제2 리드부(121b, 121b')는 세라믹 본체(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 본체(110)의 실장 면인 제1 주면(S1)을 통해 노출되도록 연장되게 형성된다.The first and
제3 리드부(122b)는 제1 및 제2 리드부(121b, 121b') 사이에 배치되며, 제2 내부 전극(122)에서 세라믹 본체(110)의 제1 주면(S1)을 통해 노출되도록 연장되게 형성된다.
The
제1 및 제2 외부 전극(133, 134)은 서로 같은 극성을 갖는 전극으로서, 세라믹 본체(110)의 제1 주면(S1)에 세라믹 본체(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 본체(110)의 제1 주면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 121b')와 각각 접촉되어 전기적으로 접속된다.The first and second
이러한 제1 및 제2 외부 전극(133, 134)은 세라믹 본체(110)의 제1 주면(S1)에서 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
The first and second
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다. The third
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134) 사이에 배치되며, 세라믹 본체(110)의 제1 주면(S1)을 통해 노출된 제3 리드부(122b)와 접촉되어 전기적으로 접속된다.The third
이러한 제3 외부 전극(136)은 세라믹 본체(110)의 제1 주면(S1)에서 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
The third
이때, 제1 내지 제3 외부 전극의 두께는 10 내지 40 ㎛이 될 수 있다. 이때, 적층 세라믹 커패시터(100)의 ESL은 50 pH 이하의 값을 가지게 될 수 있다.
At this time, the thickness of the first to third external electrodes may be 10 to 40 탆. At this time, the ESL of the multilayer
또한, 이 경우 제1 및 제2 외부 전극(133, 134)과 제3 외부 전극(136)의 간격이 작기 때문에 이로 인해 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
In this case, since the distance between the first and second
이러한 제1 내지 제3 외부 전극(133, 134, 136)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제1 내지 제3 도전층(133a, 134a, 136a)과, 제1 내지 제3 도전층(133a, 134a, 136a)을 덮도록 형성된 제1 내지 제3 니켈(Ni) 도금층(133b, 134b, 136b)과, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)을 덮도록 형성된 제1 내지 제3 주석(Sn) 도금층(133c, 134c, 136c)을 포함한다.
Each of the first to third
제1 내지 제3 도전층(133a, 134a, 136a)은 제1 및 제2 내부 전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지는 않으며, 예를 들어 구리(Cu), 은(Ag) 및 니켈(Ni) 등의 금속 분말로 형성될 수 있으며, 이러한 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
The first to third
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 신뢰성 확보 여부 및 ESL에 대한 관계를 설명한다.
Hereinafter, the dimensions of the components included in the multilayer ceramic capacitor according to the present embodiment, whether or not reliability is secured, and the relationship with the ESL will be described.
도 3을 참조하면 세라믹 본체(110)의 액티브층의 폭을 AT, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격을 LG로 규정할 때, 칩의 용량 형성 영역 두께와 내부 전극 리드부 간의 거리의 비는, 0.00044 ≤ LG*log[1/AT] ≤ 0.00150를 만족할 수 있다. 이 경우, 적층 세라믹 커패시터(100)의 ESL이 50 pH 이하의 값을 가지게 된다.Referring to FIG. 3, when the width of the active layer of the
여기서, 세라믹 본체(110)의 액티브층의 폭(AT)은 전류 폭과 관련되며 그 값이 클수록 자기속(magnetic flux)가 서로 상쇄되어 ESL 값이 작아지게 된다. 전류 폭은 이상적인 경우 도선 단면적의 지름과 유사하므로, log[1/AT]와 비례하는 것이다.Here, the width (AT) of the active layer of the
또한, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격(LG)는 전류 길이와 관련되며 그 값이 작아질수록 전류루프의 면적이 작아져 ESL 값이 작아지는 것이다.
The gap LG between the
또한, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격 LG는 100 ㎛를 초과하는 것이 바람직하다.The gap LG between the
이때, 제1 리드부(121b) 또는 제2 리드부(121b')와 제3 리드부(122b)의 간격 LG가 100 ㎛ 이하인 경우 리드부 간 간격이 너무 좁아져 실장 불량이 나타날 수 있다.
At this time, if the gap LG between the
도 4를 참조하여 제1 내지 제3 도전층(133a, 134a, 136a)의 두께를 CT, 제1 내지 제3 니켈 도금층의 두께(133b, 134b, 136b)를 NT, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께를 ST, 니켈 도금층과 주석 도금층의 두께의 합을 PT로 규정한다.The thicknesses of the first to third
여기서, 제1 내지 제3 도전층(133a, 134a, 136a)의 두께 CT는 5 내지 25 ㎛일 수 있다.Here, the thickness CT of the first to third
또한, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)의 두께 NT는 2 ㎛ 이상일 수 있다.Also, the thickness NT of the first to third
또한, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께 ST는 3 ㎛ 이상일 수 있다.Also, the thickness ST of the first to third
또한, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있다.The total thickness PT of the nickel plating layer and the tin plating layer may be 15 占 퐉 or less.
위와 같은 제1 내지 제3 외부 전극의 두께 설정에 의해 도금액 침투에 의한 신뢰성 저하 또한 방지할 수 있다. 이에 대한 자세한 내용은 아래 실험 예에서 설명하기로 한다.
By setting the thicknesses of the first to third external electrodes, reliability deterioration due to penetration of the plating liquid can also be prevented. Details thereof will be described in the following experimental examples.
실험 예Experimental Example
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.The multilayer ceramic capacitor according to the embodiment and the comparative example of the present invention was produced as follows.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
A slurry containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to prepare a plurality of ceramic green sheets having a thickness of 1.8 탆.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 제1 주면으로 노출되는 제1 및 제2 리드부를 갖는 제1 내부 전극 및 상기 제1 및 제2 리드부와 이격되어 상기 세라믹 그린 시트의 제1 주면으로 노출되는 제3 리드부를 갖는 제2 내부 전극을 형성한다.
Next, a first internal electrode having first and second lead portions exposed on a first main surface of the ceramic green sheet by applying a conductive paste for a nickel internal electrode on the ceramic green sheet using a screen, and first and second internal electrodes, A second internal electrode having a third lead portion spaced apart from the second lead portion and exposed to a first major surface of the ceramic green sheet is formed.
다음으로, 상기 세라믹 그린 시트를 약 200 층으로 적층하되, 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 양 측면에 더 적층하여 적층체를 제조하고, 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
Next, a ceramic green sheet having no first and second internal electrodes formed thereon was laminated to about 200 layers, and a laminate was prepared by further laminating the ceramic green sheets on both sides. kgf / cm 2 under isostatic pressing.
다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
Next, the pressed ceramic laminate was cut into individual chips, and the cut chips were maintained at about 230 DEG C for 60 hours in an atmospheric environment to proceed the binder removal.
다음으로, 약 1,200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하여 세라믹 본체를 마련하였다.Next, the ceramic body was fired in a reducing atmosphere at an oxygen partial pressure of 10 -11 to 10 -10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the internal electrodes were not oxidized at about 1,200 ° C.
소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였다.
The chip size of the multilayer chip capacitor after firing had a length × width (L × W) of about 1.0 mm × 0.5 mm (L × W, 1005 size). Here, the manufacturing tolerance was set within the range of 占 0.1 mm in length × width (L 占 W).
다음으로, 세라믹 본체의 제1 주면에 제1 및 제2 내부 전극의 제1 내지 제3리드부와 각각 대응되게 제1 내지 제3 외부 전극을 형성하는 공정을 거쳐 적층 세라믹 커패시터를 완성하고, 고온부하 발생여부, 신뢰성 접합 여부, 납땜 불량 여부 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 표 1 내지 표 6에 나타내었다.Next, the first to third external electrodes corresponding to the first to third lead portions of the first and second internal electrodes are formed on the first main surface of the ceramic body to complete the multilayer ceramic capacitor, The results are shown in Tables 1 to 6, where load generation, reliability bonding, poor solderability, and equivalent series inductance (ESL) were measured.
각 시험은 샘플 시료 100 개에 대하여 수행되었다. 이때, 상기 제1 또는 제2 리드부와 상기 제3 또는 제4 리드부의 간격 LG는 400 ㎛로 설정하였다.Each test was performed on 100 sample samples. At this time, the gap LG between the first or second lead part and the third or fourth lead part was set to 400 탆.
여기서, 불량율이 0.01% 미만인 경우를 아주 양호 ◎, 불량율이 0.01~1% 미만인 경우를 양호 ○, 불량율이 1~50% 미만인 경우를 불량 △, 불량율이 50% 이상인 경우를 아주불량 ×로 판단하였으며, 등가 직렬 인덕턴스(ESL) 값은 50 pH 이하인 경우를 양호로 판단하였다.
In this case, it was judged that the case where the defective ratio was less than 0.01% was very good, the case where the defective ratio was less than 0.01 to 1% was good, the case where the defective ratio was less than 1 to 50% was evaluated as defective and the case where the defective ratio was more than 50% , And the equivalent series inductance (ESL) value was 50 pH or less.
두께
(CT,um)Conductive layer
thickness
(CT, um)
두께
(NT,um)Ni plating layer
thickness
(NT, um)
두께
(ST,um)Sn plating layer
thickness
(ST, um)
(NT+ST)PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
불량soldering
Bad
(pH) ESL
(pH)
상기 표 1을 참조하면, 외부 전극의 도전층의 두께가 3 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으나, 니켈 도금층 및 주석 도금층의 두께에 관계없이 모든 시료에서 고온 부하 불량이 나타남을 알 수 있다.
Referring to Table 1, when the thickness of the conductive layer of the external electrode is 3 탆, ESL is low in all the samples, but high temperature load defects are observed in all the samples regardless of the thickness of the nickel plating layer and the tin plating layer have.
두께
(CT,um)Conductive layer
thickness
(CT, um)
두께
(NT, um)Ni plating layer
thickness
(NT, um)
두께
(ST, um) Sn plating layer
thickness
(ST, um)
(NT+ST) PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
(pH) ESL
(pH)
상기 표 2를 참조하면, 외부 전극의 도전층의 두께가 5 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 양호하게 나타남을 알 수 있다.Referring to Table 2, when the thickness of the conductive layer of the external electrode was 5 탆, the ESL was low in all the samples, and the high temperature load defects were also good.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
However, reliability was poor in all samples having a thickness of 1 탆 of the nickel plated layer, and even when the thickness of the nickel plated layer was 2 탆 or more, defective soldering occurred when the thickness of the tin plating layer was 2 탆.
두께
(CT,um) Conductive layer
thickness
(CT, um)
두께
(NT, um) Ni plating layer
thickness
(NT, um)
두께
(ST, um) Sn plating layer
thickness
(ST, um)
(NT+ST) PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
(pH) ESL
(pH)
상기 표 3을 참조하면, 외부 전극의 도전층의 두께가 7 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 매우 양호하게 나타남을 알 수 있다.Referring to Table 3, when the thickness of the conductive layer of the external electrode is 7 탆, the ESL is low in all the samples and the high temperature load defects are also very good.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
However, reliability was poor in all samples having a thickness of 1 탆 of the nickel plated layer, and even when the thickness of the nickel plated layer was 2 탆 or more, defective soldering occurred when the thickness of the tin plating layer was 2 탆.
두께
(CT,um)Conductive layer
thickness
(CT, um)
두께
(NT,um)Ni plating layer
thickness
(NT, um)
두께
(ST,um)Sn plating layer
thickness
(ST, um)
(NT+ST)PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
불량soldering
Bad
(pH) ESL
(pH)
상기 표 4를 참조하면, 외부 전극의 도전층의 두께가 12 ㎛ 인 경우 모든 시료에서 ESL이 낮게 나타났으며, 고온 부하 불량도 매우 양호하게 나타남을 알 수 있다.Referring to Table 4, when the thickness of the conductive layer of the external electrode is 12 탆, the ESL is low in all the samples, and the high temperature load defects are also very good.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.In particular, when the thickness of the nickel plated layer was 3 m or more, the reliability was also excellent.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.
However, reliability was poor in all samples having a thickness of 1 탆 of the nickel plated layer, and even when the thickness of the nickel plated layer was 2 탆 or more, defective soldering occurred when the thickness of the tin plating layer was 2 탆.
두께
(CT,um)Conductive layer
thickness
(CT, um)
두께
(NT,um)Ni plating layer
thickness
(NT, um)
두께
(ST,um)Sn plating layer
thickness
(ST, um)
(NT+ST)PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
불량soldering
Bad
(pH) ESL
(pH)
상기 표 5를 참조하면, 외부 전극의 도전층의 두께가 25 ㎛ 인 경우 ESL이 40에서 대략 50 정도로 나타났으며, 고온 부하 불량은 매우 양호하게 나타남을 알 수 있다.Referring to Table 5, it can be seen that when the thickness of the conductive layer of the external electrode is 25 μm, the ESL is about 40 at about 40, and the high temperature load failure is very good.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.In particular, when the thickness of the nickel plated layer was 3 m or more, the reliability was also excellent.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.However, reliability was poor in all samples having a thickness of 1 탆 of the nickel plated layer, and even when the thickness of the nickel plated layer was 2 탆 or more, defective soldering occurred when the thickness of the tin plating layer was 2 탆.
또한, 니켈 도금층의 두께가 9 ㎛이고, 주석 도금층의 두께가 9 ㎛인 경우, 전체 외부 전극의 두께가 40 ㎛을 초과하면서 ESL이 52 pH로 50을 초과함을 알 수 있다.
When the thickness of the nickel plating layer is 9 占 퐉 and the thickness of the tin plating layer is 9 占 퐉, it can be seen that the total external electrode thickness exceeds 40 占 퐉 and the ESL exceeds 50 at 52 pH.
두께
(CT,um)Conductive layer
thickness
(CT, um)
두께
(NT,um)Ni plating layer
thickness
(NT, um)
두께
(ST,um)Sn plating layer
thickness
(ST, um)
(NT+ST)PT
(NT + ST)
(CT+NT+ST) TS
(CT + NT + ST)
(105도 2Vr) High temperature load
(105 degrees 2Vr)
불량soldering
Bad
(pH) ESL
(pH)
상기 표 6을 참조하면, 외부 전극의 도전층의 두께가 34 ㎛ 인 경우 ESL이 40 후반에서 최고 60 pH를 초과하는 것으로 나타났으며, 고온 부하 불량은 매우 양호하게 나타남을 알 수 있다.Referring to Table 6, when the thickness of the conductive layer of the external electrode was 34 탆, the ESL exceeded 60 pH at the end of 40, and the high temperature load defects were very good.
특히, 니켈 도금층의 두께가 3 ㎛ 이상인 경우에는 신뢰성 또한 매우 양호하게 나타났다.In particular, when the thickness of the nickel plated layer was 3 m or more, the reliability was also excellent.
그러나, 니켈 도금층의 두께가 1 ㎛인 모든 시료에서 신뢰성 불량이 나타났으며, 니켈 도금층의 두께가 2 ㎛ 이상인 경우에도 주석 도금층의 두께가 2 ㎛인 경우에는 납땜 불량이 나타남을 알 수 있다.However, reliability was poor in all samples having a thickness of 1 탆 of the nickel plated layer, and even when the thickness of the nickel plated layer was 2 탆 or more, defective soldering occurred when the thickness of the tin plating layer was 2 탆.
한편, 전체 외부 전극의 두께가 40 ㎛을 초과하는 모든 시료에서 ESL이 50 pH를 초과함을 알 수 있다.
On the other hand, it can be seen that the ESL exceeds 50 pH in all samples in which the thickness of the entire outer electrode exceeds 40 탆.
상기 표 1 내지 표 6을 참조하면, 외부 전극의 전체 두께를 낮추면 전류 패스(Current Path)의 길이를 저감시켜 ESL을 낮출 수 있으나, 반대로 도금액 침투에 의한 신뢰성 저하가 나타날 수 있음을 알 수 있다.Referring to Tables 1 to 6, when the total thickness of the external electrode is reduced, the length of the current path can be reduced to lower the ESL, but the reliability can be lowered due to penetration of the plating liquid.
또한, 니켈 도금층의 두께를 낮추면 주석 도금층과 도전층이 만나 솔더링시 도전층의 용융 온도가 낮아지면서 발생하는 신뢰성 불량의 문제가 나타날 수 있음을 알 수 있다.Further, when the thickness of the nickel plating layer is lowered, the tin plating layer and the conductive layer meet, and the reliability of the conductive layer may be lowered due to the lowering of the melting temperature of the conductive layer during soldering.
또한, 주석 도금층의 두께를 낮출 경우 납땜 불량 발생의 위험이 있음을 알 수 있다.Further, when the thickness of the tin plating layer is lowered, it is found that there is a risk of failure in soldering.
따라서, 바람직한 제1 내지 제3 도전층(133a, 134a, 136a)의 두께 CT는 5 내지 25 ㎛일 수 있으며, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)의 두께 NT는 2 ㎛ 이상일 수 있으며, 제1 내지 제3 주석 도금층(133c, 134c, 136c)의 두께 ST는 3 ㎛ 이상일 수 있으며, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있음을 알 수 있다.
Therefore, the thickness CT of the first through third
하기 표 7은 적층 세라믹 커패시터의 액티브층의 폭 AT와 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격 LG에 대한, 고온부하 발생여부, 신뢰성 접합 여부, 납땜 불량 여부, 실장 불량 여부 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 나타낸 것이다.
Table 7 below shows the relationship between the width AT of the active layer of the multilayer ceramic capacitor and the gap LG between the first or second lead portion and the third lead portion, whether or not a high temperature load is generated, reliability bonding, And an equivalent series inductance (ESL) measurement test.
(um)Active Floor Width [AT]
(um)
(um)Spacing between inner electrode lead-outs [LG]
(um)
(pH)ESL
(pH)
상기 표 7을 참조하면, 상기 액티브층의 폭을 AT, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격을 LG로 규정할 때, LG*log[1/AT]가 0.00150을 초과하는 경우 ESL이 50 pH를 초과하는 것으로 나타났다.Referring to Table 7, when LG * log [1 / AT] is greater than 0.00150 when the width of the active layer is defined as AT and the gap between the first or second lead portion and the third lead portion is defined as LG, The ESL was found to exceed 50 pH.
또한, LG*log[1/AT]이 0.00044 미만인 경우 실장 불량이 나타남을 알 수 있다.In addition, when LG * log [1 / AT] is less than 0.00044, it can be understood that the mounting defect appears.
이와 같이 상기 LG가 작을수록 전류 패스의 길이를 저감시켜 ESL을 낮출 수 있으나, 반대로 외부 전극 간의 간격이 줄어들게 되면서 실장 안정성이 떨어지는 문제점이 발생할 수 있다. As the LG is smaller, the length of the current path can be reduced to lower the ESL. However, the distance between the external electrodes may be reduced and the mounting stability may be degraded.
본 실시 형태에서는, 상기 액티브층의 폭을 AT, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격을 LG로 규정할 때, 0.00044 ≤ LG*log[1/AT]를 만족하도록 하여 실장 안정성과 ESL 50 pH 이하를 모두 달성할 수 있음을 알 수 있다.
In this embodiment, when the width of the active layer is defined as AT, and the gap between the first and second lead portions and the third lead portion is LG, 0.00044 LG LG log [1 / AT] Stability and ESL 50 pH or lower can be achieved.
변형 예Variation example
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
FIG. 5 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, FIG. 6 is an exploded perspective view showing the multilayer ceramic capacitor of FIG. 5 with external electrodes omitted, FIG. 7 is a cross- Fig.
여기서, 세라믹 본체(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121, 122)과 절연층(150)에 대해 구체적으로 설명한다.
Since the structure of the
도 5 내지 도 7을 참조하면, 세라믹 본체(110)의 실장 면과 대향되는 제2 주면(S2)에는 절연층(150)이 배치될 수 있다.5 to 7, the insulating
제1 내부 전극(121)은 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 세라믹 본체(110)의 제2 주면(S2)에 형성된 절연층(150)과 접촉하는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.The first
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제6 리드부(122a)를 가질 수 있다.
The second
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 본체를 나타낸 사시도이고, 도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, FIG. 9 is a perspective view showing a ceramic body of the multilayer ceramic capacitor of FIG. 8, FIG. 10 is a perspective view of the multilayer ceramic capacitor of FIG. FIG. 11 is a cross-sectional view showing the multilayer ceramic capacitor of FIG. 8. FIG.
여기서, 세라믹 본체(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제4 내지 제6 외부 전극(131, 132, 135)과 제1 및 제2 내부 전극(121, 122)에 대해 구체적으로 설명한다.
Here, since the structure of the
도 8 내지 도 11을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(131, 132, 135)이 세라믹 본체(110)의 제2 주면(S2)에 제1 내지 제3 외부 전극(133, 134, 136)과 마주보게 배치된다. 8 to 11, the multilayer
이때, 제4 내지 제6 외부 전극(131, 132, 135)은 필요시 세라믹 본체(110)의 폭 방향의 제3 및 제4 측면(S5, S6)의 일부까지 연장되게 형성될 수 있다.At this time, the fourth to sixth
이러한 제4 내지 제6 외부 전극(131, 132, 135)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제4 내지 제6 도전층(131a, 132a, 135a)과, 제4 내지 제6 도전층(131a, 132a, 135a)을 덮도록 형성된 제4 내지 제6 니켈(Ni) 도금층(131b, 132b, 135b)과, 제4 내지 제6 니켈 도금층(131b, 132b, 135b)을 덮도록 형성된 제4 내지 제6 주석(Sn) 도금층(131c, 132c, 135c)을 포함한다.
The fourth to sixth
제1 내부 전극(121)은 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 세라믹 본체(110)의 제2 주면(S2)에 형성된 제4 및 제 5 외부 전극(131, 132)과 각각 접속되는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.The first
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 본체(110)의 제2 주면(S2)을 통해 노출되어 제6 외부 전극(135)과 접속하는 제6 리드부(122a)를 가질 수 있다.
The second
위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.As described above, when the internal and external structures of the multilayer
따라서, 적층 세라믹 커패시터(100')의 제1 및 제2 주면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, since any one of the first and second main surfaces S1 and S2 of the multilayer ceramic capacitor 100 'can be provided as a mounting surface, the direction of the mounting surface is considered when the multilayer ceramic capacitor 100' There is an advantage to not have.
이때, 세라믹 본체(110)의 액티브층의 폭을 AT, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격을 LG로 규정할 때, 칩의 용량 형성 영역 두께와 내부 전극 리드부 간의 거리의 비 LG/AT는, 0.00044 ≤ LG*log[1/AT] ≤ 0.00150 를 만족할 수 있다. 이 경우, 적층 세라믹 커패시터(100")의 ESL이 50 pH 이하의 값을 가지게 된다.At this time, when the width of the active layer of the
또한, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격 LG는 100 ㎛를 초과하는 것이 바람직하다.It is preferable that the interval LG between the
이때, 제4 리드부(121a) 또는 제5 리드부(121a')와 제6 리드부(122a)의 간격 LG가 100 ㎛ 이하인 경우 실장 불량이 나타날 수 있다.At this time, if the gap LG between the
또한, 제4 내지 제6 도전층(131a, 132a, 135a)의 두께를 CT, 제4 내지 제6 니켈 도금층의 두께(131b, 132b, 135b)를 NT, 제4 내지 제6 주석 도금층(131c, 132c, 135c)의 두께를 ST, 니켈 도금층과 주석 도금층의 두께의 합을 PT로 규정한다.The thicknesses of the fourth to sixth
여기서, 제4 내지 제6 도전층(131a, 132a, 135a)의 두께 CT는 5 내지 25 ㎛일 수 있다.Here, the thickness CT of the fourth to sixth
또한, 제4 내지 제6 니켈 도금층(131b, 132b, 135b)의 두께 NT는 2 ㎛ 이상일 수 있다.In addition, the thickness NT of the fourth to sixth
또한, 제4 내지 제6 주석 도금층(131c, 132c, 135c)의 두께 ST는 3 ㎛ 이상일 수 있다.The thickness ST of the fourth to sixth
또한, 니켈 도금층과 주석 도금층의 두께의 합 PT는 15 ㎛ 이하일 수 있다.The total thickness PT of the nickel plating layer and the tin plating layer may be 15 占 퐉 or less.
한편, 상기 표 1 내지 표 6에 나타난 제1 내지 제3 외부 전극의 도전층 및 도금층의 두께와 고온부하 발생여부, 신뢰성 접합 여부, 납땜불량 여부 및 ESL 수치는 상기 제4 내지 제6 외부 전극에도 동일하게 적용될 수 있다.
On the other hand, whether the thicknesses of the conductive layers and the plating layers of the first to third external electrodes shown in Tables 1 to 6, occurrence of a high temperature load, reliability bonding, solder failure, and ESL value are measured on the fourth to sixth outer electrodes The same can be applied.
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
FIG. 12 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate, and FIG. 13 is a sectional view showing a multilayer ceramic capacitor of FIG. 8 mounted on a substrate.
도 12 및 도 13을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.12 and 13, a mounting
이때, 상기 적층 세라믹 커패시터는 제1 내지 제3 외부 전극(133, 134, 136)이 제1 내지 제3 전극 패드(221, 222, 223) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.At this time, the multilayer ceramic capacitor is formed by the
도 13에서 도면 부호 224는 접지 단자를, 도면 부호 225는 전원 단자를 나타낸다.13,
한편, 본 실시 형태는 도 8의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 1 및 도 5에 도시된 적층 세라믹 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
8, but the present invention is not limited thereto. For example, the multilayer ceramic capacitor shown in FIG. 1 and FIG. 5 may have a structure similar to the multilayer ceramic capacitor shown in FIGS. So that the mounting board can be constructed.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
100, 100' 100” ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121b, 121b' ; 제1 및 제2 리드부
122b ; 제3 리드부
121a, 121a' ; 제4 및 제5 리드부
122a ; 제6 리드부
133 ; 제1 외부 전극
134 ; 제2 외부 전극
136 ; 제3 외부 전극
131 ; 제4 외부 전극
132 ; 제5 외부 전극
135 ; 제6 외부 전극
200 ; 실장 기판
210 ; 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더100, 100 ' 100 "; Multilayer Ceramic Capacitors
110; Ceramic body
111; Dielectric layer
112, 113; Cover layer
121, 122; The first and second internal electrodes
121b, 121b '; The first and second lead portions
122b; The third lead portion
121a, 121a '; The fourth and fifth lead portions
122a; The sixth lead portion
133; The first outer electrode
134; The second outer electrode
136; The third outer electrode
131; The fourth external electrode
132; The fifth outer electrode
135; The sixth outer electrode
200; Mounting substrate
210; Board
221, 222, 223; The first to third electrode pads
230; Solder
Claims (20)
상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
상기 세라믹 본체의 실장 면에 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 세라믹 본체의 실장 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 접속되는 제3 외부 전극; 을 포함하며,
상기 액티브층의 폭을 AT, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격을 LG로 규정할 때, 0.00044 ≤ LG*log[1/AT] ≤ 0.00150 를 만족하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a width direction;
An active layer including a plurality of first and second internal electrodes arranged alternately with the dielectric layer interposed therebetween;
First and second lead portions extending from the first internal electrode to be exposed through a mounting surface of the ceramic body, the first and second lead portions being spaced apart from each other along a longitudinal direction of the ceramic body;
A third lead portion extending from the second internal electrode to be exposed through a mounting surface of the ceramic body, the third lead portion being disposed between the first and second lead portions;
First and second external electrodes disposed on the mounting surface of the ceramic body so as to be spaced apart from each other along the longitudinal direction of the ceramic body and connected to the first and second lead portions, respectively; And
A third external electrode disposed between the first and second external electrodes and extending from a mounting surface of the ceramic body to a portion of both widthwise sides of the ceramic body and connected to the third lead portion; / RTI >
LG * log [1 / AT]? 0.00150 when the width of the active layer is defined as AT, and the distance between the first or second lead portion and the third lead portion is defined as LG.
상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 길이 방향의 양 측면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second internal electrodes are spaced apart from both longitudinal sides of the ceramic body.
상기 제1 또는 제2 리드부와 상기 제3 리드부의 간격(LG)이 100 ㎛를 초과하는 적층 세라믹 커패시터.
The method according to claim 1,
And the gap (LG) between the first or second lead portion and the third lead portion exceeds 100 mu m.
상기 액티브층의 폭 방향의 양 측면에 형성된 커버층을 더 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
And a cover layer formed on both sides in the width direction of the active layer.
상기 제1 내지 제3 외부 전극의 두께는 10 내지 40 ㎛인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the thickness of the first to third external electrodes is 10 to 40 占 퐉.
상기 제1 내지 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 도전층의 두께는 5 내지 25 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
The first to third external electrodes may include a conductive layer in contact with the corresponding lead portions, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer. ≪ / RTI &
Wherein the conductive layer has a thickness of 5 to 25 占 퐉.
상기 제1 내지 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 니켈 도금층의 두께는 2 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
The first to third external electrodes may include a conductive layer in contact with the corresponding lead portions, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer. ≪ / RTI &
Wherein the thickness of the nickel plated layer is 2 占 퐉 or more.
상기 제1 내지 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 주석 도금층의 두께는 3 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
The first to third external electrodes may include a conductive layer in contact with the corresponding lead portions, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer. ≪ / RTI &
Wherein the thickness of the tin plating layer is 3 占 퐉 or more.
상기 제1 내지 제3 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 니켈 도금층과 상기 주석 도금층의 두께의 합은 15 ㎛ 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
The first to third external electrodes may include a conductive layer in contact with the corresponding lead portions, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer. ≪ / RTI &
Wherein the sum of the thicknesses of the nickel plating layer and the tin plating layer is 15 占 퐉 or less.
상기 제1 내지 제3 외부 전극은 상기 세라믹 본체의 실장 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first to third external electrodes are formed to extend from a mounting surface of the ceramic body to a part of both sides in a width direction of the ceramic body.
상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부; 및
상기 세라믹 본체의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Fourth and fifth lead portions extending from the first internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fourth and fifth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
A sixth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the sixth lead portion being disposed between the fourth and fifth lead portions; And
An insulating layer disposed on a surface facing the mounting surface of the ceramic body; And a capacitor.
상기 제1 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 본체의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부;
상기 세라믹 본체의 실장 면과 대향되는 면에 상기 세라믹 본체의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제4 및 제5 리드부와 각각 접속되는 제4 및 제5 외부 전극; 및
상기 제4 및 제5 외부 전극 사이에 배치되며, 상기 세라믹 본체의 실장 면과 대향되는 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되며, 상기 제6 리드부와 접속되는 제6 외부 전극; 을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Fourth and fifth lead portions extending from the first internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fourth and fifth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
A sixth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the sixth lead portion being disposed between the fourth and fifth lead portions;
Fourth and fifth external electrodes disposed on the surface of the ceramic body facing the mounting surface and spaced apart from each other along the longitudinal direction of the ceramic body and connected to the fourth and fifth lead portions, respectively; And
And a second lead portion connected to the sixth lead portion, the second lead portion being formed to extend to a portion of both sides of the ceramic body in the width direction on a surface facing the mounting surface of the ceramic body, 6 external electrodes; And a capacitor.
상기 제4 또는 제5 리드부와 상기 제3 리드부의 간격(LG)이 100 ㎛를 초과하는 적층 세라믹 커패시터.
13. The method of claim 12,
And the gap (LG) between the fourth or fifth lead portion and the third lead portion exceeds 100 mu m.
상기 제4 내지 제6 외부 전극의 두께는 10 내지 40 ㎛인 적층 세라믹 커패시터.
13. The method of claim 12,
And the fourth to sixth external electrodes have a thickness of 10 to 40 占 퐉.
상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 도전층의 두께는 5 내지 25 ㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
The fourth to sixth external electrodes may include a conductive layer which is in contact with and connected to each corresponding lead portion, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer ≪ / RTI &
Wherein the conductive layer has a thickness of 5 to 25 占 퐉.
상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 니켈 도금층의 두께는 2 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
The fourth to sixth external electrodes may include a conductive layer which is in contact with and connected to each corresponding lead portion, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer ≪ / RTI &
Wherein the thickness of the nickel plated layer is 2 占 퐉 or more.
상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 주석 도금층의 두께는 3 ㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
The fourth to sixth external electrodes may include a conductive layer which is in contact with and connected to each corresponding lead portion, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer ≪ / RTI &
Wherein the thickness of the tin plating layer is 3 占 퐉 or more.
상기 제4 내지 제6 외부 전극은, 각각의 대응되는 리드부와 접촉되어 연결되는 도전층, 상기 도전층을 덮도록 형성된 니켈(Ni) 도금층 및 상기 니켈 도금층을 덮도록 형성된 주석(Sn) 도금층을 포함하며,
상기 니켈 도금층과 상기 주석 도금층의 두께의 합은 15 ㎛ 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
The fourth to sixth external electrodes may include a conductive layer which is in contact with and connected to each corresponding lead portion, a nickel (Ni) plating layer covering the conductive layer, and a tin (Sn) plating layer covering the nickel plating layer ≪ / RTI &
Wherein the sum of the thicknesses of the nickel plating layer and the tin plating layer is 15 占 퐉 or less.
상기 제4 내지 제6 외부 전극은 상기 세라믹 본체의 실장 면과 대향되는 면에서 상기 세라믹 본체의 폭 방향의 양 측면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
13. The method of claim 12,
And the fourth to sixth external electrodes are formed to extend to a part of both sides of the ceramic body in the width direction on a surface facing the mounting surface of the ceramic body.
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항 내지 제19항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
A substrate having first to third electrode pads on an upper surface thereof; And
The multilayer ceramic capacitor according to any one of claims 1 to 19, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. And a capacitor connected to the capacitor.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Cited By (8)
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US10079101B2 (en) | 2015-08-26 | 2018-09-18 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor and board having the same |
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