KR101598289B1 - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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Abstract

본 발명은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 세라믹 바디의 길이를 L로, 폭 방향으로 배치된 복수의 내부 전극을 포함하는 액티브층의 폭을 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.The present invention is characterized in that three external electrodes are arranged on a mounting surface of a ceramic body so as to be spaced apart from each other and the length of the ceramic body is defined as L and the width of the active layer including a plurality of internal electrodes arranged in the width direction is defined as A A / L < / = 1.14.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.
최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다. Background Art [0002] With the recent miniaturization and high capacity of electronic products, electronic components used in electronic products are also required to be smaller and have higher capacity.
이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.In the case of the multilayer ceramic capacitor, if the equivalent series inductance (hereinafter referred to as " ESL ") is increased, the performance of the electronic product may deteriorate. As the applied electronic component is miniaturized and the capacity is increased, the ESL of the multilayer ceramic capacitor is increased The influence on the performance degradation becomes relatively large.
특히, IC의 고성능화에 따라 디커플링 커패시터의 사용이 증가되고 있으며, 이에 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄일 수 있는 수직 적층형 3단자 구조의 MLCC인 소위 “LICC(Low Inductance Chip Capacitor)”의 수요가 증대되고 있다.
In particular, the use of decoupling capacitors has been increasing as the performance of ICs has increased, so there is a need for a so-called " MLCC " which is a vertically stacked three terminal MLCC capable of reducing the distance between external terminals, thereby reducing the current flow path and thereby reducing the inductance of the capacitor. LICC (Low Inductance Chip Capacitor) "
한국공개특허 제2008-0073193호Korean Patent Publication No. 2008-0073193 미국특허 제6,950,300호U.S. Patent No. 6,950,300
본 발명의 목적은, 저 ESL 특성을 극대화할 수 있는 적층 세라믹 커패시터 및 그 실장기판을 제공하는 것이다.
It is an object of the present invention to provide a multilayer ceramic capacitor and its mounting substrate capable of maximizing low ESL characteristics.
본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 세라믹 바디의 길이를 L로, 복수의 배치된 복수의 내부 전극을 포함하는 액티브층의 폭을 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
According to one aspect of the present invention, three external electrodes are arranged on a mounting surface of a ceramic body so as to be spaced apart from each other, and the length of the ceramic body is L and the width of the active layer including a plurality of internal electrodes , A multilayer ceramic capacitor satisfying a range of 0.64? A / L? 1.14 is provided.
본 발명의 일 실시 형태에 따르면, 수직 적층형 3단자 구조의 적층 세라믹 커패시터를 소형화시키되, 세라믹 바디의 사이즈를 길이 방향으로만 소형화시켜 전류 패스(current path)의 폭은 유지되도록 함으로써, 소형화에 따른 적층 세라믹 커패시터의 ESL 증가를 방지하여 적층 세라믹 커패시터의 저ESL 특성을 극대화시킬 수 있는 효과가 있다.According to one embodiment of the present invention, a multilayer ceramic capacitor having a vertical stacked three-terminal structure is miniaturized, but the width of the current path is maintained by downsizing the ceramic body only in the longitudinal direction, It is possible to maximize the low ESL characteristics of the multilayer ceramic capacitor by preventing the increase of the ESL of the ceramic capacitor.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이다.
도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 14는 적층 세라믹 커패시터의 사이즈에 따른 ESL 특성을 비교하여 나타낸 그래프이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a perspective view showing the ceramic body of the multilayer ceramic capacitor of FIG. 1 in an inverted state.
3 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 1, in which external electrodes are omitted.
4 is a cross-sectional view showing the multilayer ceramic capacitor of FIG.
5 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
FIG. 6 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 5, in which external electrodes are omitted.
7 is a cross-sectional view showing the multilayer ceramic capacitor of FIG.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
FIG. 9 is a perspective view showing a ceramic body of the multilayer ceramic capacitor of FIG. 8. FIG.
10 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 8, in which external electrodes are omitted.
11 is a cross-sectional view showing the multilayer ceramic capacitor of Fig.
12 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
13 is a cross-sectional view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
FIG. 14 is a graph comparing ESL characteristics according to the size of the multilayer ceramic capacitor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clearly illustrate the embodiments of the present invention, when the directions of the hexahedron are defined, L, W and T shown in Fig. 1 indicate the longitudinal direction, the width direction and the thickness direction, respectively. Here, the width direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a perspective view showing a ceramic body of the multilayer ceramic capacitor shown in FIG. 1, and FIG. 3 is a cross- FIG. 4 is a cross-sectional view showing the multilayer ceramic capacitor of FIG. 1. FIG.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 바디(110)와, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브층과, 제1 내지 제3 외부 전극(133, 134, 136)을 포함한다. 1 to 4, a multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110 in which a plurality of dielectric layers 111 are stacked in a width direction, a plurality of first and second internal electrodes 121, and 122, and first to third external electrodes 133, 134, and 136, respectively.
즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.That is, the multilayer ceramic capacitor 100 of the present embodiment can be regarded as a three-terminal capacitor having three external terminals in total.
본 실시 형태에서는 세라믹 바디(110)의 길이를 L로, 상기 액티브층의 폭을 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족할 수 있다.
In the present embodiment, when the length of the ceramic body 110 is defined as L and the width of the active layer is defined as A, the range of 0.64? A / L? 1.14 can be satisfied.
세라믹 바디(110)는 서로 마주보는 두께 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 길이 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 폭 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다. The ceramic body 110 has a first surface S1 and a second surface S2 facing each other in the thickness direction and a first surface S1 and a second surface S2, The third surface S3 and the fourth surface S4, and the fifth and sixth surfaces S5 and S6 facing each other in the width direction.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 주면(S1)으로 정의하여 설명하기로 한다.
Hereinafter, the mounting surface of the multilayer ceramic capacitor 100 will be described as the first main surface S1 of the ceramic body 110 in the present embodiment.
이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 in the width direction and then firing, and the shape is not particularly limited, but may be a hexahedron shape as shown in the figure.
본 실시 형태에서는 이러한 세라믹 바디(110)의 길이를 L, 세라믹 바디(110)의 폭을 W로 규정할 때, 0.7 ≤ W/L ≤ 1.2의 범위를 만족할 수 있다.In the present embodiment, when the length of the ceramic body 110 is L and the width of the ceramic body 110 is W, the range of 0.7? W / L? 1.2 can be satisfied.
도 14는 칩 사이즈에 따른 ESL 특성을 비교하여 나타낸 그래프이다.14 is a graph showing ESL characteristics according to chip sizes.
여기서, 비교 예 1의 경우 길이×폭이 1.6×0.8(mm)인 칩이고, 비교 예 2의 경우 길이×폭이 1.0×0.5(mm)인 칩이며, 실시 예의 경우 비교 예 1에서 길이만을 1.0 mm로 줄여 길이×폭을 1.0×0.8(mm)로 제작한 칩이다.In the case of Comparative Example 1, the chip has a length x width of 1.6 x 0.8 (mm). In Comparative Example 2, the chip has a length x width of 1.0 x 0.5 (mm) mm and a length × width of 1.0 × 0.8 (mm).
도 14를 참조하면, 비교 예 1의 ESL은 35 pH로, 비교예 2의 ESL은 45 pH로 비교 예 1에 비해 더 높게 나타났으나, 비교 예 1에서 길이만을 감소시켜 W/L이 0.8인 실시 예의 경우 ESL이 31 pH 로 비교 예 1 및 2에 비해 저감됨을 알 수 있다.Referring to FIG. 14, the ESL of Comparative Example 1 was 35 pH and the ESL of Comparative Example 2 was 45 pH higher than Comparative Example 1. However, in Comparative Example 1, only the length was decreased, and W / L was 0.8 It can be seen that the ESL was reduced at 31 pH as compared with Comparative Examples 1 and 2.
이때, 상기 W/L이 0.7 미만인 경우 저ESL을 구현하기 어려우며, 상기 W/L이 1.2를 초과하는 경우 즉 세라믹 바디(110)의 폭이 세라믹 바디(110)의 길이에 비해 지나치게 커지는 경우 적층 세라믹 커패시터 제조 공정 상에서 절단 불량이 심하게 발생할 수 있는 문제점이 있다. 상기 W/L은 바람직하게는 제조 공정 상의 절단 불량이 발생되지 않도록 1.0 이하로 설정될 수 있다.
When the W / L is less than 0.7, it is difficult to realize a low ESL. When the W / L exceeds 1.2, that is, when the width of the ceramic body 110 is excessively larger than the length of the ceramic body 110, There is a problem that a cutting failure may occur severely in a capacitor manufacturing process. The W / L may preferably be set to 1.0 or less so as not to cause a cutting failure in the manufacturing process.
또한, 세라믹 바디(110)의 길이는 0.8 mm 이상일 수 있다. 세라믹 바디(110)의 길이가 0.8 mm 미만인 경우 후술하는 제1 및 제2 내부 전극의 리드부의 L-방향의 길이가 작아져 ESR(등가직렬저항; Equivalent Series Resistance)이 증가될 수 있기 때문이다.In addition, the length of the ceramic body 110 may be 0.8 mm or more. When the length of the ceramic body 110 is less than 0.8 mm, the length of the lead portions of the first and second internal electrodes, which will be described later, decreases in the L-direction and ESR (Equivalent Series Resistance) can be increased.
이러한 ESR의 증가는 칩의 발열을 높이고 효율을 저하시키는 원인이 될 수 있다.Such an increase in ESR may cause heat generation of the chip and deteriorate efficiency.
또한, 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state and the boundaries between the adjacent dielectric layers 111 are such that it is difficult to confirm without using a scanning electron microscope (SEM) Can be integrated.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부 전극을 갖는 액티브층과, 폭 방향의 마진부로서 상기 액티브층의 양 측으로 각각 형성되는 커버층(112, 113)으로 구성될 수 있다.
The ceramic body 110 includes an active layer having a plurality of internal electrodes as a portion contributing to capacity formation of the capacitor and cover layers 112 and 113 formed on both sides of the active layer as margin portions in the width direction .
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 반복적으로 적층하여 형성될 수 있다.The active layer may be formed by repeatedly laminating a plurality of first and second internal electrodes 121 and 122 in the width direction with the dielectric layer 111 interposed therebetween.
본 실시 형태에서는 세라믹 바디(110)의 길이를 L로, 상기 액티브층의 폭을 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족할 수 있다. 상기 A/L은 더 바람직하게 적층 세라믹 커패시터 제조 공정 상의 절단 불량이 발생되지 안도록 하기 위해서는 0.94 이하일 수 있다.
In the present embodiment, when the length of the ceramic body 110 is defined as L and the width of the active layer is defined as A, the range of 0.64? A / L? 1.14 can be satisfied. The A / L may more preferably be 0.94 or less so as not to cause cutting failure in the multilayer ceramic capacitor manufacturing process.
본 실시 형태에서와 같이, 세라믹 바디(110)의 길이와 상기 액티브층의 폭을 수치 한정하면 유전체층(111)의 폭을 최대한 활용하여 액티브층, 즉 용량부로 사용할 수 있어, 저ESL을 구현하면서도 커패시터의 최대 용량을 일정 수준으로 확보할 수 있게 된다.As in the present embodiment, when the length of the ceramic body 110 and the width of the active layer are numerically limited, the width of the dielectric layer 111 can be utilized as full as the active layer, that is, the capacitor can be used, It is possible to secure a maximum capacity of a certain level.
한편, 본 실시 형태에서, ESL을 낮게 유지하면서 커패시터의 용량을 다양하게 구현하기 위해서도 커버층(112, 113)의 두께는 최소한으로 유지되어야 한다.In the present embodiment, on the other hand, the thicknesses of the cover layers 112 and 113 must be kept to a minimum in order to realize various capacities of the capacitors while keeping the ESL low.
또한, 본 실시 형태와 같은 수직형 캐패시터에서는 액티브층의 폭이 감소하면 전류 패스의 폭이 줄어들어 ESL이 증가될 수 있다. In the vertical capacitor according to the present embodiment, when the width of the active layer is reduced, the width of the current path is reduced and the ESL can be increased.
본 실시 형태에서는 세라믹 바디(110)의 길이에 대해 액티브층의 폭을 일정 수준 이상으로 확보할 수 있도록 하여 일정 수준 이하의 저 ESL을 구현하고 있다.
In this embodiment, the width of the active layer with respect to the length of the ceramic body 110 can be ensured to a certain level or more, thereby realizing a low ESL of a certain level or less.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 100. The thickness of one layer may be 0.01 to 1.00 m after firing. However, It is not.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, a barium titanate (BaTiO 3 ) -based or a strontium titanate (SrTiO 3 ) -based powder, and as long as a sufficient electrostatic capacity can be obtained, But is not limited thereto.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.If necessary, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the dielectric layer 111 together with the ceramic powder.
또한, 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어 400 nm 이하로 조절될 수 있다.
In addition, the average particle diameter of the ceramic powder used for forming the dielectric layer 111 is not particularly limited and may be adjusted for achieving the object of the present invention, but may be adjusted to, for example, 400 nm or less.
커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The cover layers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.
또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 폭 방향의 양 측에 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
The cover layers 112 and 113 may be formed by laminating a single dielectric layer or two or more dielectric layers on both sides of the active layer in the width direction. Basically, the first and second internal electrodes Thereby preventing damage to the first and second electrodes 121 and 122.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 바디(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities and are formed inside the ceramic body 110 and arranged so as to face each other with the dielectric layer 111 interposed therebetween. At this time, the first and second internal electrodes 121 and 122 may be electrically insulated from each other by a dielectric layer 111 disposed in the middle.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 길이 방향의 제1 및 제2 측면(S3, S4)로부터 일정거리 이격되게 배치될 수 있다.The first and second internal electrodes 121 and 122 may be spaced apart from the first and second side surfaces S3 and S4 of the ceramic body 110 in the longitudinal direction.
이러한 제1 및 제2 내부 전극(121, 122)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 세라믹 바디(110)의 외부로 인출되는 리드부를 포함한다.The first and second internal electrodes 121 and 122 include a capacitor portion that overlaps the neighboring internal electrode and contributes to formation of a capacitor and a lead portion that extends a portion of the capacitor portion and is drawn out to the outside of the ceramic body 110 .
이때, 상기 리드부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부 전극의 세라믹 바디(110)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다. At this time, although the lead portion is not particularly limited, for example, the length of the lead portion may be shorter than the length of the ceramic body 110 of the internal electrode forming the capacitor.
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second internal electrodes 121 and 122 may be determined depending on the application. For example, the thickness of the first and second internal electrodes 121 and 122 may be determined to fall within a range of 0.2 to 1.0 탆 in consideration of the size of the ceramic body 110, The invention is not limited thereto.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.The material for forming the first and second internal electrodes 121 and 122 is not particularly limited and may be selected from a noble metal material such as palladium (Pd), a palladium-silver (Pd-Ag) alloy, And copper (Cu) may be used as the conductive paste.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
본 실시 형태에서, 제1 및 제2 리드부(121b, 121b')는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.The first and second lead portions 121b and 121b 'are disposed to be spaced apart from each other along the longitudinal direction of the ceramic body 110. The first and second lead portions 121b and 121b' And is formed so as to be exposed through the first surface S1 which is a surface.
제3 리드부(122b)는 제1 및 제2 리드부(121b, 121b') 사이에 배치되며, 제2 내부 전극(122)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
The third lead portion 122b is disposed between the first and second lead portions 121b and 121b 'so that the third lead portion 122b is exposed through the first surface S1 of the ceramic body 110 from the second internal electrode 122 .
제1 및 제2 외부 전극(133, 134)은 서로 같은 극성을 갖는 전극으로서, 세라믹 바디(110)의 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 121b')와 각각 접촉되어 전기적으로 접속된다.The first and second external electrodes 133 and 134 are electrodes having the same polarity and are disposed on the first surface S1 of the ceramic body 110 so as to be spaced apart from each other along the longitudinal direction of the ceramic body 110, And are electrically connected to the first and second lead portions 121b and 121b 'exposed through the first surface S1 of the ceramic body 110, respectively.
이러한 제1 및 제2 외부 전극(133, 134)은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
The first and second external electrodes 133 and 134 extend from the first surface S1 of the ceramic body 110 to a portion of the fifth and sixth surfaces S5 and S6 in the width direction of the ceramic body 110 Can be formed to be elongated.
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다. The third external electrode 136 is an electrode having a polarity different from that of the first and second external electrodes 133 and 134, and can be utilized as a ground terminal in the present embodiment.
제3 외부 전극(136)은 제1 및 제2 외부 전극(133, 134) 사이에 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제3 리드부(122b)와 접촉되어 전기적으로 접속된다.The third outer electrode 136 is disposed between the first and second outer electrodes 133 and 134 and contacts the third lead portion 122b exposed through the first surface S1 of the ceramic body 110 And are electrically connected.
이러한 제3 외부 전극(136)은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
The third external electrode 136 may extend from the first surface S1 of the ceramic body 110 to a portion of the fifth and sixth surfaces S5 and S6 in the width direction of the ceramic body 110 have.
일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다. In general laminated ceramic electronic parts, external electrodes may be disposed on the cross section of the ceramic body facing each other in the longitudinal direction.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, when AC is applied to the external electrode, the current path is long, so that the current loop can be formed larger, and the size of the induced magnetic field is increased, and the inductance can be increased.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시 형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 바디(110)의 제1 면(S1)에 제1 및 제2 외부 전극(133, 134) 사이에 제3 외부 전극(136)이 배치된다.
In order to solve the above problem, according to one embodiment of the present invention, in order to reduce the current path, the first surface S1 of the ceramic body 110 is provided between the first and second outer electrodes 133 and 134 A third external electrode 136 is disposed.
이러한 제1 내지 제3 외부 전극(133, 134, 136)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제1 내지 제3 도전층(133a, 134a, 136a)과, 제1 내지 제3 도전층(133a, 134a, 136a)을 덮도록 형성된 제1 내지 제3 니켈(Ni) 도금층(133b, 134b, 136b)과, 제1 내지 제3 니켈 도금층(133b, 134b, 136b)을 덮도록 형성된 제1 내지 제3 주석(Sn) 도금층(133c, 134c, 136c)을 포함한다.
Each of the first to third external electrodes 133, 134, and 136 has a triple-layer structure. The first to third conductive layers 133a, 134a, and 136a are in contact with the corresponding lead portions of the corresponding internal electrodes, First to third nickel (Ni) plating layers 133b, 134b, 136b formed to cover the first to third conductive layers 133a, 134a, 136a, and first to third nickel plating layers 133b, 134b (Sn) plated layers 133c, 134c, and 136c formed to cover the first, second and third tin (Sn) layers 136a and 136b.
제1 내지 제3 도전층(133a, 134a, 136a)은 제1 및 제2 내부 전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지는 않으며, 예를 들어 구리(Cu), 은(Ag) 및 니켈(Ni) 등의 금속 분말로 형성될 수 있으며, 이러한 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
The first to third conductive layers 133a, 134a and 136a may be formed of a conductive material having the same material as that of the first and second internal electrodes 121 and 122. However, the present invention is not limited thereto. For example, the metal paste may be formed of metal powder such as copper (Cu), silver (Ag) and nickel (Ni), and a conductive paste And then firing it.
실험 예Experimental Example
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.The multilayer ceramic capacitor according to the embodiment and the comparative example of the present invention was produced as follows.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
A slurry containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to prepare a plurality of ceramic green sheets having a thickness of 1.8 탆.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 제1 및 제2 면으로 노출되는 제1 및 제2 리드부를 갖는 제1 내부 전극 및 상기 제1 및 제2 리드부와 이격되어 상기 세라믹 그린 시트의 제1 면으로 노출되는 제3 리드부를 갖는 제2 내부 전극을 형성한다.
Next, a first internal electrode having first and second lead portions exposed on first and second surfaces of the ceramic green sheet by applying a conductive paste for a nickel internal electrode on the ceramic green sheet using a screen, A second internal electrode having a third lead portion which is spaced apart from the first and second lead portions and exposed to the first surface of the ceramic green sheet is formed.
다음으로, 상기 세라믹 그린 시트를 약 150에서 400 층으로 다양화하여 적층하되, 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 양 측에 더 적층하여 적층체를 제조하고, 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
Next, the ceramic green sheets are stacked in a range of about 150 to 400 layers, and a ceramic green sheet on which the first and second internal electrodes are not formed is further laminated on both sides to produce a laminate, Was isostatically pressed at 85 DEG C under a pressure of 1000 kgf / cm < 2 >.
다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
Next, the pressed ceramic laminate was cut into individual chips, and the cut chips were maintained at about 230 DEG C for 60 hours in an atmospheric environment to proceed the binder removal.
다음으로, 약 1,200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하여 세라믹 바디를 마련하였다.Next, the ceramic body was fired in a reducing atmosphere at an oxygen partial pressure of 10 -11 to 10 -10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the internal electrode was not oxidized at about 1,200 ° C.
소성 후 적층 칩 커패시터의 칩 사이즈는 그 길이를 약 1.0 mm 로 하고, 폭은 0.5에서 1.3 mm까지 다양화하였다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였다.
The chip size of the multilayer chip capacitor after firing varied from about 1.0 mm in length to 0.5 to 1.3 mm in width. Here, the manufacturing tolerance was set within the range of 占 0.1 mm in length × width (L 占 W).
다음으로, 세라믹 바디의 제1 면에 제1 및 제2 내부 전극의 리드부와 각각 대응되게 제1 내지 제3 외부 전극을 형성하는 공정을 거쳐 적층 세라믹 커패시터를 완성하고, 절단 불량률(%) 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 표 1에 나타내었다. 각 시험은 샘플 시료 100 개에 대하여 수행되었다.
Next, the first to third external electrodes are formed on the first surface of the ceramic body so as to correspond to the lead portions of the first and second internal electrodes, respectively. Thus, the multilayer ceramic capacitor is completed. An equivalent series inductance (ESL) measurement test was conducted and is shown in Table 1. Each test was performed on 100 sample samples.
번호number 세라믹 바디의
폭(W)
Of ceramic body
Width (W)
액티브층의
폭(A)
Of the active layer
Width (A)
내부 전극
적층수
Inner electrode
Number of layers
ESL (pH)ESL (pH) 절단 불량률(%)Cutting defect rate (%)
1One 0.5mm0.5mm 0.34mm0.34mm 150150 60.160.1 00
22 0.5mm0.5mm 0.44mm0.44mm 150150 48.448.4 00
33 0.5mm0.5mm 0.44mm0.44mm 250250 49.249.2 00
44 0.6mm0.6mm 0.44mm0.44mm 250250 48.748.7 00
55 0.6mm0.6mm 0.54mm0.54mm 250250 40.640.6 00
66 0.6mm0.6mm 0.54mm0.54mm 400400 40.140.1 00
77 0.7mm0.7mm 0.64mm0.64mm 400400 31.131.1 00
88 0.8mm0.8mm 0.74mm0.74 mm 400400 27.427.4 00
99 0.9mm0.9mm 0.84mm0.84mm 400400 24.124.1 00
1010 1.0mm1.0 mm 0.94mm0.94mm 400400 21.221.2 00
1111 1.1mm1.1mm 1.04mm1.04mm 400400 19.619.6 4%4%
1212 1.2mm1.2 mm 1.14mm1.14mm 400400 18.518.5 6%6%
1313 1.3mm1.3 mm 1.24mm1.24mm 400400 17.417.4 22%22%
* 세라믹 바디의 길이(L) = 1.0 mm
* Length of ceramic body (L) = 1.0 mm
상기 표 1 및 도 14를 참조하면, 시료 (1, 2), (4, 5)에서와 같이, 세라믹 바디의 폭이 동일할 때 액티브층의 폭이 커지면 이에 대해 ESL이 감소한다. 즉, ESL을 감소시키기 위해서는 액티브층의 폭을 크게 해야 함을 알 수 있다.Referring to Table 1 and FIG. 14, when the width of the ceramic body is equal to the width of the active layer, as in the samples 1, 2, 4, and 5, the ESL decreases as the width of the active layer increases. That is, it can be seen that the width of the active layer must be increased in order to reduce the ESL.
또한, 시료 (2, 3), (5, 6)에서와 같이, 액티브층의 폭이 동일한 경우 내부 전극의 적층 수에 차이가 나더라도, 즉, 용량이 서로 다르더라도, 이러한 용량 차이에 따른 ESL의 차이가 크지 않음을 알 수 있다.Even if the number of stacked internal electrodes is different in the case where the widths of the active layers are the same as those in the samples (2, 3) and (5, 6), that is, Is not large.
또한, 시료 (3, 4)에서와 같이, 세라믹 바디의 폭이 커지더라도 액티브층의 폭이 동일하면 ESL의 차이는 크지 않음을 알 수 있다.It can also be seen that, even in the case of the samples 3 and 4, even when the width of the ceramic body is large, the ESL difference is not large when the widths of the active layers are the same.
따라서, ESL에 가장 큰 영향을 주는 인자는 액티브층의 폭이며, 커패시터의 용량을 최대화하면서, 저ESL을 구현하기 위해서는 세라믹 바디의 폭을 최대한 액티브층으로 사용해야 한다.Therefore, the most important factor affecting the ESL is the width of the active layer. In order to realize a low ESL while maximizing the capacity of the capacitor, the width of the ceramic body should be maximally used as the active layer.
상기 세라믹 바디의 길이를 L로, 상기 액티브층의 길이를 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족하는 시료 7 내지 12에서, ESL이 32 pH이하로 준수하면서, 절단 불량은 10% 이하로 양호하게 나타났다.In the samples 7 to 12 satisfying the range of 0.64? A / L? 1.14 when the length of the ceramic body was defined as L and the length of the active layer was defined as A, while the ESL was kept at 32 pH or less, Was less than 10%.
또한, 상기 A/L이 1.14를 초과하는 시료 13에서는 절단 불량이 22%로 심하게 나타났다. In addition, in sample 13 in which the A / L exceeded 1.14, the cutting defect was severe at 22%.
또한, 상기 A/L이 0.94 이하인 시료 1 내지 11에서는 절단 불량이 전혀 발생되지 않았다.
In addition, in Samples 1 to 11 in which the A / L was 0.94 or less, no cutting failure occurred at all.
변형 예Variation example
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
FIG. 5 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, FIG. 6 is an exploded perspective view showing the multilayer ceramic capacitor of FIG. 5 with external electrodes omitted, FIG. 7 is a cross- Fig.
여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(121, 122)과 절연층(150)에 대해 구체적으로 설명한다.
Here, since the structure of the ceramic body 110 is the same as that of the first embodiment described above, a detailed description thereof will be omitted in order to avoid duplication, and the first and second internal electrodes 121 and 122 And the insulating layer 150 will be described in detail.
도 5 내지 도 7을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100')의 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에는 절연층(150)이 배치될 수 있다.5 to 7, an insulating layer 150 may be disposed on a second surface S2 of the multilayer ceramic capacitor 100 'of the present embodiment, which is opposed to the mounting surface of the ceramic body 110. FIG.
제1 내부 전극(121)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접촉하는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.The first internal electrode 121 is exposed through the second surface S2 of the ceramic body 110 and contacts the insulating layer 150 formed on the second surface S2 of the ceramic body 110. [ 5 lead portions 121a and 121a '.
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제6 리드부(122a)를 가질 수 있다.
The second internal electrode 122 is disposed between the third and fourth lead portions 121a and 121a 'and is exposed through the second surface S2 of the ceramic body 110 to be in contact with the insulating layer 150 6 lead portions 122a.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이고, 도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, FIG. 9 is a perspective view showing a ceramic body of the multilayer ceramic capacitor of FIG. 8, FIG. 10 is a cross- FIG. 11 is a cross-sectional view showing the multilayer ceramic capacitor of FIG. 8. FIG.
여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제4 내지 제6 외부 전극(131, 132, 135)과 제1 및 제2 내부 전극(121, 122)에 대해 구체적으로 설명한다.
Here, since the structure of the ceramic body 110 is the same as that of the embodiment described above, a detailed description thereof will be omitted in order to avoid duplication, and the fourth to sixth external electrodes 131 and 132 having a structure different from the above- And 135 and the first and second internal electrodes 121 and 122 will be described in detail.
도 8 내지 도 11을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(131, 132, 135)이 세라믹 바디(110)의 제2 면(S2)에 제1 내지 제3 외부 전극(133, 134, 136)과 마주보게 배치된다. 8 to 11, the multilayer ceramic capacitor 100 "of the present embodiment has a structure in which the fourth to sixth external electrodes 131, 132, and 135 are formed on the second surface S2 of the ceramic body 110 And are disposed to face the first to third external electrodes 133, 134 and 136.
이때, 제4 내지 제6 외부 전극(131, 132, 135)은 필요시 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.At this time, the fourth to sixth external electrodes 131, 132, and 135 may extend to a portion of the fifth and sixth surfaces S5 and S6 of the ceramic body 110 in the width direction, if necessary.
이러한 제4 내지 제6 외부 전극(131, 132, 135)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제4 내지 제6 도전층(131a, 132a, 135a)과, 제4 내지 제6 도전층(131a, 132a, 135a)을 덮도록 형성된 제4 내지 제6 니켈(Ni) 도금층(131b, 132b, 135b)과, 제4 내지 제6 니켈 도금층(131b, 132b, 135b)을 덮도록 형성된 제4 내지 제6 주석(Sn) 도금층(131c, 132c, 135c)을 포함한다.
The fourth to sixth external electrodes 131, 132, and 135 have a triple layer structure, and the fourth to sixth conductive layers 131a, 132a, and 135a, which are in contact with and connected to the lead portions of the corresponding internal electrodes, Fourth to sixth nickel (Ni) plating layers 131b, 132b and 135b formed to cover the fourth to sixth conductive layers 131a, 132a and 135a and fourth to sixth nickel plating layers 131b and 132b (Sn) plating layers 131c, 132c, and 135c formed to cover the first to sixth tin (Sn) layers 135a and 135b.
제1 내부 전극(121)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 제4 및 제 5 외부 전극(131, 132)과 각각 접속되는 제4 및 제5 리드부(121a, 121a')를 가질 수 있다.The first internal electrode 121 is exposed through the second surface S2 of the ceramic body 110 to form fourth and fifth external electrodes 131 and 132 formed on the second surface S2 of the ceramic body 110, And the fourth and fifth lead portions 121a and 121a ', respectively.
제2 내부 전극(122)은 제3 및 제4 리드부(121a, 121a') 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 제6 외부 전극(135)과 접속하는 제6 리드부(122a)를 가질 수 있다.
The second internal electrode 122 is disposed between the third and fourth lead portions 121a and 121a 'and is exposed through the second surface S2 of the ceramic body 110 to be connected to the sixth external electrode 135 And a second lead portion 122a.
위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.As described above, when the internal and external structures of the multilayer ceramic capacitor 100 "are formed in a vertically symmetrical structure, the directionality of the capacitor can be eliminated.
따라서, 적층 세라믹 커패시터(100")의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, since any one of the first and second surfaces S1 and S2 of the multilayer ceramic capacitor 100 "can be provided as the mounting surface, the direction of the mounting surface is considered when the multilayer ceramic capacitor 100 " There is an advantage to not have.
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 12는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 13은 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
FIG. 12 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate, and FIG. 13 is a sectional view showing a multilayer ceramic capacitor of FIG. 8 mounted on a substrate.
도 12 및 도 13을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터가 수평하도록 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.12 and 13, the mounting substrate 200 of the multilayer ceramic capacitor according to the present embodiment includes a substrate 210 mounted so that the multilayer ceramic capacitor is horizontally mounted, a substrate 210 formed on the upper surface of the substrate 210, And third electrode pads 221, 222, and 223, respectively.
이때, 상기 적층 세라믹 커패시터는 제1 내지 제3 외부 전극(133, 134, 136)이 제1 내지 제3 전극 패드(221, 222, 223) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.At this time, the multilayer ceramic capacitor is formed by the solder 230 in a state where the first to third external electrodes 133, 134 and 136 are in contact with the first to third electrode pads 221, 222 and 223, (Not shown).
도 13에서 도면 부호 224는 접지 단자를, 도면 부호 225는 전원 단자를 나타낸다.13, reference numeral 224 denotes a ground terminal, and reference numeral 225 denotes a power supply terminal.
한편, 본 실시 형태는 도 8의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 1 및 도 5에 도시된 적층 세라믹 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
8, but the present invention is not limited thereto. For example, the multilayer ceramic capacitor shown in FIG. 1 and FIG. 5 may have a structure similar to the multilayer ceramic capacitor shown in FIGS. So that the mounting board can be constructed.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
100, 100', 100” ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121b, 121b' ; 제1 및 제2 리드부
122b ; 제3 리드부
121a, 121a' ; 제4 및 제5 리드부
122a ; 제6 리드부
133 ; 제1 외부 전극
134 ; 제2 외부 전극
136 ; 제3 외부 전극
131 ; 제4 외부 전극
132 ; 제5 외부 전극
135 ; 제6 외부 전극
200 ; 실장 기판
210 ; 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더
100, 100 ', 100 "; Multilayer Ceramic Capacitors
110; Ceramic body
111; Dielectric layer
112, 113; Cover layer
121, 122; The first and second internal electrodes
121b, 121b '; The first and second lead portions
122b; The third lead portion
121a, 121a '; The fourth and fifth lead portions
122a; The sixth lead portion
133; The first outer electrode
134; The second outer electrode
136; The third outer electrode
131; The fourth external electrode
132; The fifth outer electrode
135; The sixth outer electrode
200; Mounting substrate
210; Board
221, 222, 223; The first to third electrode pads
230; Solder

Claims (13)

  1. 복수의 유전체층이 폭 방향으로 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층을 포함하는 세라믹 바디;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 길이방향으로 볼 때 상기 제1 및 제2 리드부 사이에 위치하는 제3 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되는 제3 외부 전극; 을 포함하며,
    상기 세라믹 바디의 길이를 L로, 상기 액티브층의 폭을 A로 규정할 때, 0.64 ≤ A/L ≤ 1.14의 범위를 만족하는 적층 세라믹 커패시터.
    A ceramic body including a plurality of dielectric layers stacked in a width direction and including an active layer including a plurality of first and second internal electrodes arranged alternately with the dielectric layer interposed therebetween;
    First and second lead portions extending from the first internal electrode to be exposed through a mounting surface of the ceramic body, the first and second lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
    A third lead portion extending from the second internal electrode to be exposed through a mounting surface of the ceramic body and positioned between the first and second lead portions when viewed in the longitudinal direction;
    First and second external electrodes disposed on the mounting surface of the ceramic body so as to be spaced apart from each other along the longitudinal direction of the ceramic body and respectively connected to the first and second lead portions; And
    A third external electrode disposed between the first and second external electrodes on a mounting surface of the ceramic body and connected to the third lead portion; / RTI >
    A multilayer ceramic capacitor satisfying a relation of 0.64 ≤ A / L ≤ 1.14 where L is a length of the ceramic body and A is a width of the active layer.
  2. 제1항에 있어서,
    상기 A/L이 0.94 이하인 적층 세라믹 커패시터.
    The method according to claim 1,
    Wherein said A / L is 0.94 or less.
  3. 제1항에 있어서,
    상기 세라믹 바디의 길이를 L, 상기 세라믹 바디의 폭을 W로 규정할 때, 0.7 ≤ W/L ≤ 1.2의 범위를 만족하는 적층 세라믹 커패시터.
    The method according to claim 1,
    Wherein L is a length of the ceramic body, and W is a width of the ceramic body, the multilayer ceramic capacitor satisfies a relation of 0.7? W / L? 1.2.
  4. 제3항에 있어서,
    상기 W/L이 1.0 이하인 적층 세라믹 커패시터.
    The method of claim 3,
    Wherein the W / L is 1.0 or less.
  5. 제1항에 있어서,
    상기 세라믹 바디의 길이가 0.8 mm 를 초과하는 적층 세라믹 커패시터.
    The method according to claim 1,
    Wherein the length of the ceramic body is greater than 0.8 mm.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
    The method according to claim 1,
    Wherein the first and second internal electrodes are spaced apart from both longitudinal sides of the ceramic body.
  7. 제1항에 있어서,
    상기 액티브층의 폭 방향의 양 측에 각각 배치된 커버층을 더 포함하는 적층 세라믹 커패시터.
    The method according to claim 1,
    And a cover layer disposed on both sides in the width direction of the active layer.
  8. 제1항에 있어서,
    상기 제1 내지 제3 외부 전극은 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
    The method according to claim 1,
    Wherein the first to third external electrodes are formed to extend from a mounting surface of the ceramic body to a portion of both sides in a width direction of the ceramic body.
  9. 제1항에 있어서,
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 길이방향으로 볼 때 상기 제4 및 제5 리드부 사이에 위치하는 제6 리드부; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
    The method according to claim 1,
    Fourth and fifth lead portions extending from the first internal electrode to be exposed through a surface opposite to the mounting surface of the ceramic body, the fourth and fifth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
    A sixth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body and positioned between the fourth and fifth lead portions when viewed in the longitudinal direction; And
    An insulating layer disposed on a surface facing the mounting surface of the ceramic body; And a capacitor.
  10. 제9항에 있어서,
    상기 제4 내지 제6 외부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
    10. The method of claim 9,
    And the fourth to sixth external electrodes are formed to extend to a portion of both sides of the ceramic body in the width direction on a surface facing the mounting surface of the ceramic body.
  11. 제1항에 있어서,
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 길이방향으로 볼 때 상기 제4 및 제5 리드부 사이에 위치하는 제6 리드부;
    상기 세라믹 바디의 실장 면과 대향되는 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제4 및 제5 리드부와 각각 접속되는 제4 및 제5 외부 전극; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 상기 제4 및 제5 외부 전극 사이에 배치되며, 상기 제6 리드부와 접속되는 제6 외부 전극; 을 포함하는 적층 세라믹 커패시터.
    The method according to claim 1,
    Fourth and fifth lead portions extending from the first internal electrode to be exposed through a surface opposite to the mounting surface of the ceramic body, the fourth and fifth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
    A sixth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body and positioned between the fourth and fifth lead portions when viewed in the longitudinal direction;
    Fourth and fifth external electrodes disposed on the surface of the ceramic body opposite to the ceramic body in the longitudinal direction of the ceramic body and connected to the fourth and fifth lead portions, respectively; And
    A sixth external electrode disposed between the fourth and fifth external electrodes on a surface facing the mounting surface of the ceramic body and connected to the sixth lead portion; And a capacitor.
  12. 제11항에 있어서,
    상기 제4 내지 제6 외부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
    12. The method of claim 11,
    And the fourth to sixth external electrodes are formed to extend to a portion of both sides of the ceramic body in the width direction on a surface facing the mounting surface of the ceramic body.
  13. 상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
    상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항 내지 제12항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
    A substrate having first to third electrode pads on an upper surface thereof; And
    The multilayer ceramic capacitor of any one of claims 1 to 12, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. And a capacitor connected to the capacitor.
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