KR20130061260A - Multi-layer ceramic electronic part and method for manufacturing the same - Google Patents

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KR20130061260A
KR20130061260A KR1020110127479A KR20110127479A KR20130061260A KR 20130061260 A KR20130061260 A KR 20130061260A KR 1020110127479 A KR1020110127479 A KR 1020110127479A KR 20110127479 A KR20110127479 A KR 20110127479A KR 20130061260 A KR20130061260 A KR 20130061260A
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김해인
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Abstract

PURPOSE: A laminated ceramic electronic component and a manufacturing method thereof are provided to reduce the size, thereby preventing the defect of tomstone. CONSTITUTION: A ceramic body laminates a dielectric layer(1) and first and second internal electrodes(20,25) by turns. First and second external electrodes(30,35) are electrically connected with the first and second internal electrodes. The ceramic body includes an effective layer and a protective layer. The first external electrode and the second external electrode are formed on the side surface of the protective layer. The length of the protective layer is formed shorter than the length of the effective layer.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}Multilayer Ceramic Electronic Component and Manufacturing Method Thereof {MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 기판에 실장 시 톰스톤(tomestone) 불량을 개선하고, 저 ESL을 구현할 수 있는 적층 세라믹 전자부품에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic electronic component capable of improving tomstone defects and realizing low ESL when mounted on a substrate.

적층 세라믹 전자부품은 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.The multilayer ceramic electronic component includes a plurality of stacked dielectric layers, internal electrodes disposed to face each other with one dielectric layer interposed therebetween, and external electrodes electrically connected to the internal electrodes.

적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.Multilayer ceramic electronic components have been widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and easy mounting.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
Recently, as electronic products are miniaturized and multifunctional, chip parts are also miniaturized and highly functionalized, and thus, multilayer ceramic electronic parts are required to have high capacity and high capacity.

일반적으로, 적층 세라믹 전자부품의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다. In general, a method of manufacturing a multilayer ceramic electronic component manufactures a ceramic green sheet, and forms an internal electrode film by printing a conductive paste on the ceramic green sheet. Stacking up to tens to hundreds of layers of ceramic green sheets on which internal electrode films are formed makes a green ceramic laminate. Thereafter, the green ceramic laminate is pressed at high temperature and high pressure to form a rigid green ceramic laminate, and a green chip is manufactured through a cutting process. After that, the green chip is calcined, fired and polished, and external electrodes are formed to complete the multilayer ceramic capacitor.

이러한 공정에 의해 제조된 적층 세라믹 전자부품을 리플로우 솔더 등에 의해 회로기판에 실장할 경우, 외부전극과 기판의 접촉 면적이 작아 솔더 페이스트의 용융 속도의 차이가 생기면 톰스톤 불량이 발생하게 된다.
When the multilayer ceramic electronic component manufactured by such a process is mounted on a circuit board by reflow solder or the like, a tomstone defect occurs when the contact area between the external electrode and the substrate is small and a difference in the melting rate of the solder paste occurs.

본 발명은 상기 문제점을 해결하기 위한 것으로, 본 발명의 일 실시예에 따르면 제품의 소형화가 가능하고 ESL의 값을 낮춰 신뢰성이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
The present invention is to solve the above problems, according to an embodiment of the present invention it is possible to provide a multilayer ceramic electronic component excellent in reliability by reducing the size of the product and lowering the value of ESL.

본 발명의 일 실시형태는 유전체층과 제1 내부전극 및 제2 내부전극이 교대로 적층된 세라믹 본체; 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극;을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 보호층의 측면에 형성되며, 상기 보호층의 길이가 상기 유효층의 길이보다 짧은 적층 세라믹 전자부품을 제공한다.
One embodiment of the present invention includes a ceramic body in which a dielectric layer, a first internal electrode and a second internal electrode are alternately stacked; And a first external electrode and a second external electrode electrically connected to the first internal electrode and the second internal electrode, wherein the ceramic body includes at least one surface of an effective layer contributing to the formation of capacitance and an upper and lower surfaces of the effective layer. The first external electrode and the second external electrode is provided on the side of the protective layer, the protective layer provides a laminated ceramic electronic component shorter than the length of the effective layer.

상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 두께는 상기 보호층 전체 두께의 10 내지 60% 일 수 있다.The thickness of the protective layer on which the first external electrode and the second external electrode are formed may be 10 to 60% of the total thickness of the protective layer.

상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 길이가 상기 유효층의 길이의 0.1 내지 49.9% 일 수 있다.
The length of the protective layer on which the first external electrode and the second external electrode are formed may be 0.1 to 49.9% of the length of the effective layer.

상기 제1 내부전극 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있다.
The first internal electrode and the second internal electrode may be formed of at least one selected from the group consisting of nickel (Ni), copper (Cu), palladium (Pd), and palladium-silver (Pd-Ag) alloys.

본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 보호층의 측면에 형성되며, 상기 보호층의 길이가 상기 유효층의 길이보다 짧은 적층 세라믹 전자부품의 제조 방법을 제공한다.
Another embodiment of the present invention comprises the steps of preparing a ceramic green sheet; Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste; Stacking the ceramic green sheets to form a ceramic body including a dielectric layer, a first internal electrode, and a second internal electrode; And forming a first external electrode and a second external electrode electrically connected to the first internal electrode and the second internal electrode, wherein the ceramic body includes an effective layer and the effective layer contributing to the formation of capacitance. A protective layer provided on at least one of upper and lower surfaces of the upper and lower surfaces, wherein the first external electrode and the second external electrode are formed on a side surface of the protective layer, and the length of the protective layer is shorter than that of the effective layer. Provided is a method for manufacturing a part.

상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 두께는 상기 보호층 전체 두께의 10 내지 60% 일 수 있다.The thickness of the protective layer on which the first external electrode and the second external electrode are formed may be 10 to 60% of the total thickness of the protective layer.

상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 길이가 상기 유효층의 길이의 0.1 내지 49.9% 일 수 있다.
The length of the protective layer on which the first external electrode and the second external electrode are formed may be 0.1 to 49.9% of the length of the effective layer.

상기 제1 내부전극 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있다.The first internal electrode and the second internal electrode may be formed of at least one selected from the group consisting of nickel (Ni), copper (Cu), palladium (Pd), and palladium-silver (Pd-Ag) alloys.

상기 제1 외부전극 및 제2 외부전극은 디핑(dipping)하여 형성될 수 있다.
The first external electrode and the second external electrode may be formed by dipping.

본 발명에 따르면 세라믹 본체의 유효층과 보호층의 길이를 다르게 함으로써 세라믹 본체에 형성되는 외부전극의 크기를 줄여 제품의 소형화를 구현하고, 기판에 실장시 발생하는 톰스톤 불량을 개선하고 ESR 값을 낮춰 신뢰성이 우수한 적층 세라믹 커패시터의 구현이 가능하다.
According to the present invention, by reducing the length of the effective layer and the protective layer of the ceramic body, the size of the external electrode formed on the ceramic body can be reduced, thereby miniaturizing the product, improving the tomstone defect generated when mounting on the substrate, and reducing the ESR value. It is possible to realize a highly reliable multilayer ceramic capacitor by lowering.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA ′ of FIG. 1 for describing an embodiment of the present invention.
3 is a manufacturing process diagram of a multilayer ceramic capacitor according to another embodiment of the present invention.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shape and size of the elements in the drawings may be exaggerated for clearer explanation, elements represented by the same reference numerals in the drawings are the same element.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 본 발명의 일 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
2 is a cross-sectional view taken along line AA ′ of FIG. 1 for describing an embodiment of the present invention.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)과 제1 내부전극(20) 및 제2 내부전극(25)이 교대로 적층된 세라믹 본체(10); 상기 제1 내부전극(20) 및 제2 내부전극(25)과 전기적으로 연결되는 제1 외부전극(30) 및 제2 외부전극(35);을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층(S) 및 상기 유효층(S)의 상하면 중 적어도 일면에 제공되는 보호층(C1,C2)을 포함하며, 상기 보호층 중 상기 보호층의 측면에 형성된 상기 제1 외부전극 및 제2 외부전극의 두께만큼의 보호층(C1',C2')의 길이(Lc)가 상기 유효층(S)의 길이(L)보다 짧을 수 있다.
1 and 2, a multilayer ceramic electronic component according to an exemplary embodiment may include a ceramic body in which a dielectric layer 1, a first internal electrode 20, and a second internal electrode 25 are alternately stacked. 10); And a first external electrode 30 and a second external electrode 35 electrically connected to the first internal electrode 20 and the second internal electrode 25, wherein the ceramic body contributes to the formation of capacitance. The first external electrode and the first and second protective layers C1 and C2 provided on at least one surface of the upper and lower surfaces of the effective layer S, and formed on the side surfaces of the protective layer. 2, the length Lc of the protective layers C1 ′ and C2 ′ corresponding to the thickness of the external electrode may be shorter than the length L of the effective layer S.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.

본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이'는 도 1의 L 방향, 두께는 도 1의 T 방향으로 정의한다. 이때 두께는 유전체층을 쌓아 올리는 방향, 즉 적층 방향이고 길이는 제1 외부전극에서 제2 외부전극으로 향하는 방향이다.
In the multilayer ceramic capacitor according to the present embodiment, "length" is defined as the L direction in FIG. 1 and the thickness is defined as the T direction in FIG. At this time, the thickness is the direction in which the dielectric layers are stacked, that is, the stacking direction, and the length is the direction from the first external electrode to the second external electrode.

상기 제1 내부전극(20) 및 제2 내부전극(25)은 특별히 제한되지 않으며, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
The first internal electrode 20 and the second internal electrode 25 are not particularly limited, and precious metal materials such as palladium (Pd) and palladium-silver (Pd-Ag) alloys, and nickel (Ni) and copper (Cu) It may be formed using a conductive paste made of one or more of the materials.

정전 용량 형성을 위해 제1 외부전극(30) 및 제2 외부전극(35)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 내부전극(20) 및 제2 내부전극(25)과 전기적으로 연결될 수 있다.The first external electrode 30 and the second external electrode 35 may be formed outside the ceramic body 10 to form the capacitance, and the first internal electrode 20 and the second internal electrode 25 may be formed. ) Can be electrically connected.

상기 제1 외부전극(30) 및 제2 외부전극(35)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 니켈(Ni), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
The first external electrode 30 and the second external electrode 35 may be formed of a conductive material of the same material as the internal electrode, but are not limited thereto. Nickel (Ni), copper (Cu), silver (Ag) Or the like.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)는 정전 용량 형성에 기여하는 유효층(S) 및 상기 용량 형성부의 상하면 중 적어도 일면에 제공되는 보호층(C1,C2)을 포함할 수 있다.According to an embodiment of the present invention, the ceramic body 10 may include an effective layer S contributing to the formation of capacitance and protective layers C1 and C2 provided on at least one surface of the upper and lower surfaces of the capacitance forming portion. have.

상기 보호층(C1,C2)은 상기 세라믹 본체(10)를 이루는 유전체층(1)과 동일한 유전체층을 적층하여 형성할 수 있다.The protective layers C1 and C2 may be formed by stacking the same dielectric layer as the dielectric layer 1 constituting the ceramic body 10.

상기 보호층의 길이를 유효층의 길이보다 짧게 함으로써, 적층 세라믹 커패시터의 제1 외부전극 및 제2 외부전극이 형성된 부분의 두께가 얇아져 적층 세라믹 커패시터의 크기를 소형화할 수 있다.
By shortening the length of the protective layer to the length of the effective layer, the thickness of the portion in which the first external electrode and the second external electrode of the multilayer ceramic capacitor are formed may be reduced, thereby miniaturizing the size of the multilayer ceramic capacitor.

또한, 상기 적층 세라믹 커패시터를 기판 위에 실장하는 경우, 외부전극의 두께가 얇아짐에 따라 적층 세라믹 커패시터의 제1 내부전극(20)과 제2 내부전극(25) 간 전류 흐름의 길이가 짧아져 낮은 ESL 값을 구현할 수 있다.
In addition, when the multilayer ceramic capacitor is mounted on a substrate, as the thickness of the external electrode becomes thin, the length of the current flow between the first internal electrode 20 and the second internal electrode 25 of the multilayer ceramic capacitor is shortened and thus low. You can implement ESL values.

본 발명의 일 실시형태에 따르면, 상기 보호층의 측면에 형성된 상기 제1 외부전극(30) 및 제2 외부전극(35)의 두께만큼의 보호층(C1',C2')이 상기 보호층 두께(C1,C2)의 10 내지 60% 일 수 있다.According to one embodiment of the invention, the protective layer (C1 ', C2') of the same thickness as the thickness of the first external electrode 30 and the second external electrode 35 formed on the side of the protective layer is the protective layer thickness It may be 10 to 60% of (C1, C2).

C1' 및 C2'의 두께가 C1 및 C2의 두께의 10% 미만이면 외부전극과 내부전극의 간격이 가까워 전기적 연결을 가했을 경우 쇼트 현상이 발생할 수 있으며, 도금 공정시 도금액이 세라믹 본체에 침투될 수 있다. If the thickness of C1 'and C2' is less than 10% of the thickness of C1 and C2, a short phenomenon may occur when the electrical connection is applied because the distance between the external electrode and the internal electrode is close, and plating solution may penetrate into the ceramic body during the plating process. have.

또한, C1' 및 C2'의 두께가 C1 및 C2의 두께의 60% 이상이면, 본 발명의 실시예에 따른 외부전극을 형성할 수 없다.
In addition, when the thickness of C1 'and C2' is 60% or more of the thickness of C1 and C2, the external electrode according to the embodiment of the present invention cannot be formed.

상기 보호층 중 상기 보호층의 측면에 형성된 상기 제1 외부전극 및 제2 외부전극의 두께만큼의 보호층의 길이(Lc)가 상기 유효층의 길이(L)의 10 내지 49.9% 일 수 있다.The length Lc of the protective layer corresponding to the thickness of the first external electrode and the second external electrode formed on side surfaces of the protective layer among the protective layers may be 10 to 49.9% of the length L of the effective layer.

Lc/L < 0.1 이면 외부전극의 두께를 얇게 하는 본 발명의 특징을 만족할 수 없고, Lc/L > 0.499 이면 제1 외부전극과 제2 외부전극 사이의 간격이 좁아져 전기적 연결을 가했을 경우 쇼트 현상이 발생할 수 있다.
If Lc / L <0.1, the thickness of the external electrode may not be satisfied. If Lc / L> 0.499, the gap between the first external electrode and the second external electrode is narrowed, and a short circuit occurs when an electrical connection is applied. This can happen.

적층 세라믹 커패시터는 리플로우 솔더링(reflow soldering) 방식에 의해 기판에 실장될 수 있다. 리플로우 솔더링 방식은 솔더 페이스트 등의 재료를 필요한 부위에 도포한 후 가열, 용융시켜 납땜이 되도록 하는 공정이다.
The multilayer ceramic capacitor may be mounted on a substrate by a reflow soldering method. The reflow soldering method is a process of applying a material such as solder paste to a required portion, and then heating and melting to solder.

리플로우 솔더링에 의해 적층 세라믹 커패시터를 기판에 실장할 경우 외부전극과 기판의 접촉 면적이 좁으면, 솔더 페이스트가 가열, 용융되는 과정에서 제1 외부전극에 도포된 솔더 페이스트와 제2 외부전극에 도포된 솔더 페이스트의 용융 속도 차이에 의해 적층 세라믹 커패시터의 한 쪽이 들리는 톰스톤(tomestone)불량이 발생할 수 있다.
When the multilayer ceramic capacitor is mounted on the substrate by reflow soldering, if the contact area between the external electrode and the substrate is narrow, the solder paste is applied to the first external electrode and the second external electrode while the solder paste is heated and melted. Due to the difference in melting rate of the solder paste, a tomestone defect in which one side of the multilayer ceramic capacitor is lifted may occur.

본 발명의 실시예에 따르면, 보호층의 길이가 유효층의 길이 보다 짧아 외부전극이 세라믹 본체의 표면을 따라 형성되므로, 기판 위에 실장 시 외부전극과 기판의 접촉 면적을 넓힐 수 있다. 이에 따라, 톰스톤 불량을 개선할 수 있다.
According to an embodiment of the present invention, since the length of the protective layer is shorter than the length of the effective layer, the external electrode is formed along the surface of the ceramic body, and thus the contact area between the external electrode and the substrate can be widened when mounted on the substrate. As a result, the defective Tomstone can be improved.

도 3은 본 발명의 다른 실시형태를 설명하기 위한 적층 세라믹 커패시터의 제조 공정도이다. 도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 보호층 중 상기 보호층의 측면에 형성된 상기 제1 외부전극 및 제2 외부전극의 두께만큼의 보호층이 상기 유효층의 길이보다 짧을 수 있다.
3 is a manufacturing process chart of a multilayer ceramic capacitor for explaining another embodiment of the present invention. 3, a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention may include preparing a ceramic green sheet; Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste; Stacking the ceramic green sheets to form a ceramic body including a dielectric layer, a first internal electrode, and a second internal electrode; And forming a first external electrode and a second external electrode electrically connected to the first internal electrode and the second internal electrode, wherein the ceramic body includes an effective layer and the effective layer contributing to the formation of capacitance. And a protective layer provided on at least one surface of upper and lower surfaces of the protective layer, wherein the protective layer having a thickness equal to the thickness of the first external electrode and the second external electrode formed on side surfaces of the protective layer among the protective layers may be shorter than a length of the effective layer. have.

본 발명의 일 실시형태에 따르면, 상기 보호층의 측면에 형성된 상기 제1 외부전극(30) 및 제2 외부전극(35)의 두께만큼의 보호층(C1',C2')이 상기 보호층 두께(C1,C2)의 10 내지 60% 일 수 있다.
According to one embodiment of the invention, the protective layer (C1 ', C2') of the same thickness as the thickness of the first external electrode 30 and the second external electrode 35 formed on the side of the protective layer is the protective layer thickness It may be 10 to 60% of (C1, C2).

상기 보호층 중 상기 보호층의 측면에 형성된 상기 제1 외부전극 및 제2 외부전극의 두께만큼의 보호층의 길이(Lc)가 상기 유효층의 길이(L)의 10 내지 49.9% 일 수 있다.
The length Lc of the protective layer corresponding to the thickness of the first external electrode and the second external electrode formed on side surfaces of the protective layer among the protective layers may be 10 to 49.9% of the length L of the effective layer.

상기 도전성 금속 페이스트는 특별히 제한되지 않으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal paste is not particularly limited, and the metal may be at least one selected from the group consisting of nickel (Ni), copper (Cu), palladium (Pd), and palladium-silver (Pd-Ag) alloys.

제1 외부전극 및 제2 외부전극은 세라믹 본체에 도전성 물질을 도금하거나, 도전성 물질에 세라믹 본체를 디핑(dipping)하여 형성할 수 있으나, 이에 제한되지 않는다.
The first external electrode and the second external electrode may be formed by plating a conductive material on the ceramic body or by dipping the ceramic body on the conductive material, but are not limited thereto.

세라믹 본체를 도전성 물질에 디핑하여 외부전극을 형성하는 경우,보호층과 유효층의 길이가 같으면 외부전극이 형성된 부분의 두께가 세라믹 본체보다 두껍게 되나, 보호층이 유효층의 길이보다 짧으면 외부전극이 형성된 부분과 세라믹 본체의 두께가 거의 유사하게 된다.
In the case of forming the external electrode by dipping the ceramic body in a conductive material, if the protective layer and the effective layer have the same length, the thickness of the portion where the external electrode is formed is thicker than the ceramic body, but if the protective layer is shorter than the effective layer, the external electrode is The formed portion and the thickness of the ceramic body become almost similar.

따라서, 두께가 얇은 적층 세라믹 커패시터를 제조할 수 있으며, 기판 위에 실장 시 발생하는 톰스톤 불량을 개선하여 공정의 효율을 높일 수 있다. Therefore, a thin multilayer ceramic capacitor may be manufactured and the process efficiency may be improved by improving the defects of tomstones generated when mounting on the substrate.

또한, 얇은 적층 세라믹 커패시터를 제공함으로써 제1 내부전극과 제2 내부전극 간 전류 흐름 길이를 짧게 하고, 이에 따라 ESL 값이 낮고 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
In addition, by providing a thin multilayer ceramic capacitor, the current flow length between the first internal electrode and the second internal electrode is shortened, and thus, a multilayer ceramic capacitor having low ESL value and high reliability can be implemented.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described by specific embodiments such as specific components and the like, but the embodiments and the drawings are provided to assist in a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations can be made from these descriptions.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
Therefore, the spirit of the present invention should not be construed as being limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the following claims, I will say.

10: 세라믹 본체
1: 유전체층
20,25: 내부전극
30,35: 외부전극
S: 유효층
C1,C2: 보호층10: Ceramic body
1: dielectric layer
20,25: internal electrode
30,35: external electrode
S: effective layer
C1, C2: protective layer

Claims (9)

유전체층과 제1 내부전극 및 제2 내부전극이 교대로 적층된 세라믹 본체;
상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극;을 포함하며,
상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 보호층의 측면에 형성되며, 상기 보호층의 길이가 상기 유효층의 길이보다 짧은 적층 세라믹 전자부품.A ceramic body in which a dielectric layer, a first internal electrode, and a second internal electrode are alternately stacked;
And a first external electrode and a second external electrode electrically connected to the first internal electrode and the second internal electrode.
The ceramic body includes an effective layer contributing to the formation of a capacitance and a protective layer provided on at least one surface of the upper and lower surfaces of the effective layer, wherein the first external electrode and the second external electrode are formed on the side of the protective layer, A multilayer ceramic electronic component having a length of the protective layer shorter than a length of the effective layer. 제1항에 있어서,
상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 두께는 상기 보호층 전체 두께의 10 내지 60% 인 세라믹 전자부품.The method of claim 1,
The protective layer on which the first external electrode and the second external electrode are formed has a thickness of 10 to 60% of the total thickness of the protective layer. 제1항에 있어서,
상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 길이가 상기 유효층의 길이의 0.1 내지 49.9% 인 적층 세라믹 전자부품.The method of claim 1,
The protective layer on which the first and second external electrodes are formed has a length of 0.1 to 49.9% of the length of the effective layer. 제1항에 있어서,
상기 제1 내부전극 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상으로 형성되는 적층 세라믹 전자부품.The method of claim 1,
The first and second internal electrodes are formed of at least one selected from the group consisting of nickel (Ni), copper (Cu), palladium (Pd), and palladium-silver (Pd-Ag) alloys. 세라믹 그린시트를 마련하는 단계;
도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
상기 세라믹 그린시트를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및
상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계;를 포함하며,
상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 외부전극 및 제2 외부전극은 상기 보호층의 측면에 형성되며, 상기 보호층의 길이가 상기 유효층의 길이보다 짧은 적층 세라믹 전자부품의 제조 방법.Preparing a ceramic green sheet;
Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste;
Stacking the ceramic green sheets to form a ceramic body including a dielectric layer, a first internal electrode, and a second internal electrode; And
And forming a first external electrode and a second external electrode electrically connected to the first internal electrode and the second internal electrode.
The ceramic body includes an effective layer contributing to the formation of a capacitance and a protective layer provided on at least one surface of the upper and lower surfaces of the effective layer, wherein the first external electrode and the second external electrode are formed on the side of the protective layer, The method of manufacturing a multilayer ceramic electronic component having a length of the protective layer shorter than a length of the effective layer. 제5항에 있어서,
상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 두께는 상기 보호층 전체 두께의 10 내지 60% 인 세라믹 전자부품의 제조 방법.The method of claim 5,
The protective layer on which the first external electrode and the second external electrode is formed has a thickness of 10 to 60% of the total thickness of the protective layer. 제5항에 있어서,
상기 제1 외부전극 및 제2 외부전극이 형성된 상기 보호층의 길이가 상기 유효층의 길이의 0.1 내지 49.9% 인 적층 세라믹 전자부품의 제조 방법.The method of claim 5,
The method of manufacturing a multilayer ceramic electronic component having a length of the protective layer on which the first external electrode and the second external electrode are formed is 0.1 to 49.9% of the length of the effective layer. 제5항에 있어서,
상기 제1 내부전극 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상으로 형성되는 적층 세라믹 전자부품의 제조 방법.The method of claim 5,
The first internal electrode and the second internal electrode of the multilayer ceramic electronic component formed of at least one selected from the group consisting of nickel (Ni), copper (Cu), palladium (Pd) and palladium-silver (Pd-Ag) alloy Manufacturing method. 제5항에 있어서,
상기 제1 외부전극 및 제2 외부전극은 디핑(dipping)하여 형성되는 적층 세라믹 전자부품의 제조 방법.The method of claim 5,
The first external electrode and the second external electrode is a manufacturing method of a multilayer ceramic electronic component formed by dipping (dipping).
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