KR20150030541A - Liquid crystal display device incuding gate driver - Google Patents

Liquid crystal display device incuding gate driver Download PDF

Info

Publication number
KR20150030541A
KR20150030541A KR20130109949A KR20130109949A KR20150030541A KR 20150030541 A KR20150030541 A KR 20150030541A KR 20130109949 A KR20130109949 A KR 20130109949A KR 20130109949 A KR20130109949 A KR 20130109949A KR 20150030541 A KR20150030541 A KR 20150030541A
Authority
KR
South Korea
Prior art keywords
gate
transistor
voltage
liquid crystal
signal
Prior art date
Application number
KR20130109949A
Other languages
Korean (ko)
Other versions
KR102108784B1 (en
Inventor
김학수
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130109949A priority Critical patent/KR102108784B1/en
Publication of KR20150030541A publication Critical patent/KR20150030541A/en
Application granted granted Critical
Publication of KR102108784B1 publication Critical patent/KR102108784B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages

Abstract

A liquid crystal display device is disclosed. More specifically, the present invention relates to a liquid crystal display device including a gate driver, which is capable of discharging the residual charge when a low-temperature polysilicon (LTPS) liquid crystal display device is abnormally powered off while maintaining a narrow bezel by minimizing the number of elements. According to an embodiment of the present invention, a liquid crystal display device drops a common voltage among signals applied to a liquid crystal panel to AVEE voltage potential to discharge the residual charge through a common voltage terminal, when the liquid crystal display device is abnormally powered off, to remove an APO circuit provided in a conventional gate driver to reduce the number of elements of the gate driver, thereby easily implementing a narrow bezel structure.

Description

게이트 구동부를 포함하는 액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE INCUDING GATE DRIVER}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 액정표시장치에 관한 것으로, 특히 소자의 개수를 최소화하여 네로우 베젤(narrow bezel)을 유지하면서도 저온폴리실리콘(LTPS) 액정표시장치의 비정상 전원오프(abnormal power off) 발생시 잔류 전하(charge)를 방전할 수 있는 게이트 구동부를 포함하는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display (LCD), and more particularly, to a liquid crystal display device which minimizes the number of elements and maintains a narrow bezel while maintaining a residual charge when an abnormal power off of a low temperature polysilicon (LTPS) And a gate driver for discharging the liquid crystal display panel.

최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다. 2. Description of the Related Art [0002] With the development of information devices such as potable devices such as mobile phones and notebook computers and high-resolution and high-quality images such as HDTVs, flat panel displays Display Device) is increasing. As such flat panel display devices, a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), and an organic light emitting diode (OLED) have been actively studied. However, And realization of a large area screen, a liquid crystal display (LCD) is in the spotlight at present.

특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다. 이러한 스위칭 소자를 제어하기 위해, 액정표시장치에는 게이트 구동부가 구비되며, 최근에는 게이트 구동부를 액정패널과는 별도의 구동IC가 아닌, 액정패널상의 박막트랜지스터의 형태로 구비하는 추세이다.In particular, an active matrix type liquid crystal display device in which a thin film transistor (TFT) is used as a switching element is suitable for displaying dynamic images. In order to control such a switching device, a liquid crystal display device is provided with a gate driver, and in recent years, the gate driver is provided not in a driving IC separate from the liquid crystal panel but in the form of a thin film transistor on a liquid crystal panel.

도 1은 종래 액정표시장치에 구비되는 게이트 구동부의 일 스테이지를 개략적인 등가 회로로 나타낸 도면이다.FIG. 1 is a diagram showing a schematic equivalent circuit of one stage of a gate driver provided in a conventional liquid crystal display device.

도 1을 참조하면, 종래의 게이트 구동부(1)는 두 논리합 게이트(A1,A2)가 제1 입력단(S) 및 제2 입력단(R)에 연결되고, 풀업 및 풀다운 트랜지스터(TPU, TPD)와 제1 및 제2 보조트랜지스터(TCU, TCD)가 제1 출력단(Q) 및 제2 출력단(Q)에 연결되는 RS 플립플롭(5)으로 표현될 수 있다.Referring to FIG. 1, a conventional gate driving unit 1 includes two OR gates A1 and A2 connected to a first input S and a second input R, and pull-up and pull-down transistors TPU and TPD The first and second auxiliary transistors TCU and TCD may be represented by an RS flip flop 5 connected to the first output terminal Q and the second output terminal Q.

또한 종래의 게이트 구동부(1)에는 액정표시장치의 구동시 비정상 전원 오프(abnormal power off)가 발생되면, 액정패널 내부에 잔류하는 전하를 방전시키는 APO 회로(abnormal power off circuit)(7)가 더 구비된다. Further, in the conventional gate driver 1, when an abnormal power off occurs in driving the liquid crystal display device, there is an abnormal power off circuit 7 for discharging the electric charge remaining in the liquid crystal panel Respectively.

비정상 전원 오프란, 액정표시장치가 실장된 모바일 기기 등에서 구동중에 배터리가 기기에서 분리되는 등의 예상치 못한 상황의 발생으로 전원이 갑작스럽게 오프되는 상황을 가리키는 것으로, 비정상 전원 오프가 되면 액정패널에 충전된 전하가 정상적으로 방전되지 못하게 되며, 이는 화면상의 잔상 또는 플리커(flicker)와 같은 화질저하의 원인이 된다. 이러한 문제를 해결하기 위해, 게이트 구동부(1)의 게이트 구동신호(Gout(n))의 출력단과, 제1 출력단(Q) 및 제2 출력단(QB)에는 APO 신호(APO)에 대응하여 모든 게이트 구동신호(Gout(n))를 고전위로 천이시키고, 제1 출력단(Q) 및 제2 출력단(QB)을 저전위로 천이시키는 제1 내지 제3 APO 트랜지스터(TA1 ~ TA3)가 연결된다.The abnormal power off indicates a situation in which the power suddenly turns off due to an unexpected occurrence of a battery being disconnected from the device while the mobile device is mounted on the liquid crystal display device. When the abnormal power is turned off, The discharged electric charge is not normally discharged, which causes a deterioration in image quality such as a residual image on the screen or a flicker. In order to solve this problem, an output terminal of the gate driving signal Gout (n) of the gate driving unit 1, and a first output terminal Q and a second output terminal QB are connected to all the gates The first to third APO transistors TA1 to TA3 for transiting the drive signal Gout (n) to a high potential and for shifting the first output terminal Q and the second output terminal QB to the low potential side are connected.

도 2는 종래 비정상 전원 오프시 액정표시장치에 입출력되는 신호파형을 나타내는 도면이고, 도 3은 도 2의 신호에 따라 액정패널의 일 화소가 방전되는 형태를 나타내는 도면이다. FIG. 2 is a view showing signal waveforms inputted / outputted to / from a liquid crystal display device when the abnormal power is off, and FIG. 3 is a view showing a mode in which one pixel of the liquid crystal panel is discharged according to the signal of FIG.

도 2 및 도 3을 참조하면, 종래의 액정표시장치는 비정상 전원 오프시, VDD전압(VDD)의 전위가 GND전압(GND) 전위로 하강함에 따라 비정상 전원 오프상태임을 검출하고, 비정상 전원 오프 검출시점(Detecting Abnormal Power-Off)에서 데이터 배선들의 전압(S1~S2400)은 GND 전압으로 연결하고, 액정패널(10)에 형성된 먹스 구동부(MUXs)의 전위를 게이트 고전압(VGH)으로 상승하여 전체 먹스들을 턴-온 상태로 만들고, 픽셀 내의 데이터 라인들을 이미 GND 전압으로 만들어 둔 데이터 배선들과 연결시켜 패널 내부에 충전되어 있는 전하들을 방전시키는 구조로 되어 있다. 또한, 게이트 시작신호(Vst) 및 클록신호들(CLKs) 등은 게이트 저전압(VGL) 전위가 하강하다 게이트 저전압(VGL)이 GND전압(GND)으로 천이함에 따라 동일전위로 천이하며, 공통전압(Vcom) 또한 GND전압(GND)으로 천이하게 된다.Referring to FIGS. 2 and 3, when the abnormal power supply is turned off, the conventional liquid crystal display detects that the abnormal power supply is off as the potential of the VDD voltage VDD falls to the GND voltage (GND) The voltages S1 to S2400 of the data lines are connected to the GND voltage at the time of detecting the Abnormal Power-Off and the potential of the MUXs formed in the liquid crystal panel 10 is raised to the gate high voltage VGH, The data lines in the pixels are connected to the data lines already made to have the GND voltage, thereby discharging the charges charged in the panel. The gate start signal Vst and the clock signals CLKs and the like transition to the same potential as the gate low voltage VGL falls and the gate low voltage VGL transits to the GND voltage GND, Vcom) also changes to the GND voltage (GND).

이에 따라, 액정패널(10)의 모든 게이트 배선(GL)에는 게이트 고전압(VGH)이 인가되어 각 화소(PX)의 스위칭 소자(T)와, 먹스 트랜지스터(TMUX)는 턴-온 상태가 되고, 액정캐패시터(lc)에 충전된 전하(Vchg)는 데이터 배선(DL)을 통해 GND전압(GND)으로 방전되게 된다. The gate high voltage VGH is applied to all the gate lines GL of the liquid crystal panel 10 so that the switching element T and the mux transistor TMUX of each pixel PX are turned on, The electric charge Vchg charged in the liquid crystal capacitor lc is discharged to the GND voltage GND through the data line DL.

그러나, 전술한 바와 같이 종래 게이트 구동부의 일 스테이지는 도 1에 도시된 바와 같이 풀업 및 풀다운 트랜지스터(TPU, TPD)와 제1 및 제2 보조트랜지스터(TCU, TCD)을 포함하고, 통상적으로 논리곱 게이트(A1,A2) 및 플립플롭(5)은 10개의 박막트랜지스터로 구성됨에 따라 14개의 박막트랜지스터를 포함하게 된다. 또한 APO 회로(7)에 의해 3개의 박막트랜지스터가 더 포함됨에 따라 게이트 구동부의 각 스테이지는 총 17개의 박막트랜지스터로 구성되게 된다.However, as described above, one stage of the conventional gate driver includes the pull-up and pull-down transistors TPU and TPD and the first and second auxiliary transistors TCU and TCD as shown in FIG. 1, The gates A1 and A2 and the flip-flop 5 are composed of ten thin film transistors, and therefore, they include fourteen thin film transistors. Further, since three thin film transistors are further included in the APO circuit 7, each stage of the gate driver is composed of 17 thin film transistors in total.

따라서, 게이트 구동부가 다수의 박막트랜지스터를 구비함에 따라 현재 액정표시장치의 추세에 따른 액정패널의 비표시영역을 최소화하는 네로우 베젤(narrow bezel)을 구현하기 어렵게 되는 문제가 있다. 또한, APO 회로에 포함되는 박막트랜지스터들의 동작에 있어서도 신뢰성을 확보하기 어려울 뿐만 아니라, 정확한 동작 타이밍을 설정하는 것도 용이하지 않다는 단점이 있다.Accordingly, since the gate driver includes a plurality of thin film transistors, it is difficult to realize a narrow bezel that minimizes the non-display area of the liquid crystal panel according to the current trend of the liquid crystal display device. In addition, it is difficult to secure reliability in the operation of the thin film transistors included in the APO circuit, and it is also difficult to set an accurate operation timing.

또한, 상기의 APO 회로를 구동시키기 위한 게이트 고전압(VGH)은 게이트 구동부의 모든 스테이지에 공급됨에 따라 많은 전력을 소모하게 되는데, 외부로부터 전원이 끊긴 상태에서 비정상 전원오프 제어회로에 내장된 임시전원저장수단(ex. 캐패시터)의 용량에는 한계가 있어, 비정상 전원오프 검출시점에서부터 그 게이트 고전압(VGH)을 유지하는 시간이 짧아 방전동작이 제대로 수행되지 않는 경우가 발생할 수 있다.The gate high voltage (VGH) for driving the APO circuit consumes a large amount of power as it is supplied to all the stages of the gate driving unit. In the state where the power is disconnected from the outside, the temporary high- The capacity of the means (e.g., capacitor) is limited and the time for maintaining the gate high voltage (VGH) from the abnormal power-off detection point is short, so that the discharge operation may not be performed properly.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 비정상 전원 오프시 액정패널에 잔류하는 전하를 방전하기 위해 게이트 구동부에 구비되는 APO 회로를 생략하면서도 효율적으로 액정패널의 방전구동을 수행할 수 있는 게이트 구동부를 포함하는 액정표시장치를 제공하는 데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a liquid crystal display device capable of efficiently performing discharge driving of a liquid crystal panel while omitting an APO circuit provided in a gate driver for discharging a charge remaining on a liquid crystal panel And to provide a liquid crystal display device including a gate driver.

전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치는, 복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소가 정의된 액정패널; 상기 게이트 배선에 게이트 구동신호를 인가하는 게이트 구동부; 상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부; 외부전압에 대응하여 복수의 구동전압을 생성하 상기 액정패널에 공통전압을 공급하는 공통전압 공급부를 포함하는 전원공급부; 및 상기 게이트 구동부 및 데이터 구동부에 제어신호를 인가하고, 비정상 전원-오프 발생시 상기 공통전압을 일정치 이하로 낮추도록 상기 공통 전원공급부를 제어하여 상기 화소에 잔류된 전하를 방전시키는 비정상 전원-오프 검출회로를 포함하는 타이밍 제어부로 이루어진다.In order to achieve the above object, a liquid crystal display device according to a preferred embodiment of the present invention includes: a liquid crystal panel in which a plurality of gate wirings and data wirings are crossed and pixels are defined at intersections; A gate driver for applying a gate driving signal to the gate line; A data driver for applying a data signal to the data line; A power supply unit including a common voltage supply unit for generating a plurality of driving voltages corresponding to an external voltage and supplying a common voltage to the liquid crystal panel; And an abnormal power-off detection unit for applying a control signal to the gate driver and the data driver and controlling the common power supply unit to lower the common voltage to a predetermined value or less when an abnormal power- And a timing control section including a circuit.

또한, 전술한 목적을 달성하기 위해, 본 발명의 다른 형태의 실시예에 따른 액정표시장치는, 상기 게이트 구동부에 초기화 트랜지스터를 더 포함하며, 상기 초기화 트랜지스터는 게이트에 초기화 신호가 인가되고, 드레인이 상기 Q노드와 연결되며, 소스에 상기 게이트 저전압이 인가되는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a liquid crystal display device, wherein the gate driver further includes an initialization transistor, wherein the initialization signal is applied to the gate of the initialization transistor, And the gate low voltage is applied to the source.

본 발명의 실시예에 따르면, 비정상 전원 오프시, 액정패널(10)에 형성된 먹스 구동부(MUXs)의 전위를 게이트 고전압(VGH)으로 상승하여 전체 먹스들을 턴-온 상태로 만들고, 모든 게이트 배선(GL)에 GND 전압을 인가하여 각 화소(PX)의 스위칭 소자에는 GND 전압이 인가되고, 액정패널에 인가되는 신호 중 공통전압을 AVEE전압 전위로 하강시켜 각 화소(PX)의 스위칭 소자가 턴-온되는 상태를 만들어 주고, 이로 인하여 데이터 배선을 통하여 잔류 전하를 방전시킴으로서 종래 게이트 구동부에 구비되는 APO 회로 중 트랜지스터 1개를 제외하고 다른 트랜지스터를 생략할 수 있다. 이에 따라, 게이트 구동부의 소자 개수를 저감하여 네로우 베젤(norrow bezel) 구조를 용이하게 구현할 수 있는 효과가 있다. According to the embodiment of the present invention, when the abnormal power is turned off, the potential of the muxes MUXs formed on the liquid crystal panel 10 is raised to the gate high voltage VGH to turn the entire muxes into a turn-on state, GL to apply the GND voltage to the switching elements of each pixel PX and to lower the common voltage among the signals applied to the liquid crystal panel to the AVEE voltage potential so that the switching elements of each pixel PX turn- Thereby discharging the remaining charge through the data line. Thus, other transistors except for one of the APO circuits provided in the conventional gate driver can be omitted. Accordingly, the number of elements of the gate driver can be reduced, and a norrow bezel structure can be easily implemented.

또한, 방전구동에 있어서 종래보다 적은 전력을 사용함으로서, 잔류 전하의 방전시간이 보다 연장되는 효과가 있다.Further, by using less electric power in the discharge driving than in the prior art, there is an effect that the discharge time of the residual electric charge is further extended.

도 1은 종래 액정표시장치에 구비되는 게이트 구동부의 일 스테이지를 개략적인 등가 회로로 나타낸 도면이다.
도 2는 종래 비정상 전원 오프시 액정표시장치에 입출력되는 신호파형을 나타내는 도면이다.
도 3은 도 2의 신호에 따라 액정패널의 일 화소가 방전되는 형태를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 비정상 전원 오프시 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다.
도 7은 게이트 구동부의 동작에 따른 액정패널의 일 화소에 대한 구동형태를 나타낸 도면이다.
도 8은 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.
도 9는 비정상 전원 오프시 도 8의 게이트 구동부를 포함하는 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다.FIG. 1 is a diagram showing a schematic equivalent circuit of one stage of a gate driver provided in a conventional liquid crystal display device.
FIG. 2 is a diagram showing signal waveforms input / output to / from a liquid crystal display device when the abnormal power is off. FIG.
FIG. 3 is a view illustrating a state in which one pixel of the liquid crystal panel is discharged according to the signal of FIG. 2. FIG.
4 is a diagram showing the entire structure of a liquid crystal display device including a gate driver according to an embodiment of the present invention.
5 is an equivalent circuit diagram of one stage of the gate driver according to the embodiment of the present invention.
FIG. 6 is a diagram showing waveforms of a part of signals applied to the liquid crystal display device when the abnormal power is off according to the embodiment of the present invention.
7 is a diagram illustrating a driving mode for one pixel of the liquid crystal panel according to the operation of the gate driver.
8 is an equivalent circuit diagram of one stage of a gate driver of a liquid crystal display according to another embodiment of the present invention.
FIG. 9 is a diagram showing waveforms of some of the signals applied to the liquid crystal display including the gate driver of FIG. 8 when the abnormal power is off.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 게이트 구동부를 포함하는 액정표시장치를 설명한다.Hereinafter, a liquid crystal display device including a gate driver according to a preferred embodiment of the present invention will be described with reference to the drawings.

도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.4 is a diagram showing the entire structure of a liquid crystal display device including a gate driver according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 액정표시장치는 복수의 화소(PX)가 형성되어 화상을 표시하는 표시영역 및 그 외곽부인 비표시영역이 정의되는 액정패널(100)과, 액정패널(100)과 연결되어 각 구동부 및 먹스 구동부(120, 130, 140)을 제어하되, 비정상 전원-오프 발생시, 액정패널(100)에 공급되는 특정전압의 전위를 제어하여 잔류 전하를 방전시키는 기능이 추가된 타이밍 제어부(110)와, 액정패널(100)내에 실장되며 화소(PX)에 게이트 구동신호를 공급하는 게이트 구동부(120)와, 화소(PX)에 데이터 신호를 공급하는 데이터 구동부(130)와, 데이터 구동부(130)의 출력단에 연결되어 채널수를 저감하는 먹스 구동부(140)를 포함한다. 4, the liquid crystal display device of the present invention includes a liquid crystal panel 100 in which a plurality of pixels PX are formed to define a display area for displaying an image and a non-display area, And a function of controlling the potentials of the specific voltages supplied to the liquid crystal panel 100 to discharge the remaining charges when the abnormal power-off occurs, in addition to the timing at which the respective drivers and the mux drivers 120, 130, and 140 are controlled, A data driver 130 for supplying a data signal to the pixel PX, and a data driver 130 for supplying a data signal to the pixel PX. The data driver 130 includes a control unit 110, a gate driving unit 120 mounted in the liquid crystal panel 100 and supplying a gate driving signal to the pixel PX, And a mux driver 140 connected to an output terminal of the driver 130 to reduce the number of channels.

액정패널(100)은 유리 또는 플라스틱 재질의 두 투명기판이 소정거리 이격되어 합착되고, 그 사이에 액정층이 개재된다. 상기 두 기판 중, 일 기판상에는 게이트배선(GL), 그리고 게이트배선(GL)과 수직하는 방향으로 다수의 데이터배선(DL)이 매트릭스 형태로 교차 배치되고, 그 교차지점에 화소(PX)가 정의된다. 화소(PX)은 다수개가 표시영역을 이루게 되며, 각 화소(PX)에는 스위칭 소자의 역할을 하는 적어도 하나의 박막트랜지스터(T)가 형성되어 있다. 박막트랜지스터(T)의 게이트는 게이트 배선(GL)과 연결되어 게이트 구동신호에 의해 턴-온/오프 구동하며, 드레인은 데이터 배선(DL)과 연결되어 소스는 화소전극과 연결되어 있다. 또한 화소전극은 대향하는 공통전극과 액정캐패시터(lc)를 이루게 되며, 데이터 배선(DL)을 통해 인가되는 데이터 신호에 대응하는 전하가 액정캐패시터(lc)에 충전됨에 따라 액정층의 광 투과율이 변화하여 영상을 표시하게 된다. 도시되어 있진 않지만, 액정캐패시터(lc)은 충전된 데이터신호가 다음 프레임까지 충전된 전압레벨을 안정적으로 유지하기 위해 저장캐패시터(미도시)와 더 연결될 수 있다.In the liquid crystal panel 100, two transparent substrates made of glass or plastic are adhered to each other with a predetermined distance therebetween, and a liquid crystal layer is interposed therebetween. A gate line GL and a plurality of data lines DL are arranged in a matrix in a direction perpendicular to the gate line GL on one substrate of the two substrates and a pixel PX is defined do. A plurality of pixels PX constitute a display region, and at least one thin film transistor T serving as a switching element is formed in each pixel PX. The gate of the thin film transistor T is connected to the gate line GL and is turned on / off by a gate driving signal. The drain is connected to the data line DL and the source is connected to the pixel electrode. In addition, the pixel electrode forms a common electrode and a liquid crystal capacitor (lc) facing each other, and the electric charge corresponding to the data signal applied through the data line DL is charged in the liquid crystal capacitor lc, And displays an image. Although not shown, the liquid crystal capacitor lc may further be connected to a storage capacitor (not shown) to stably maintain the charged voltage level until the next frame of the charged data signal.

또한, 액정패널(100)의 표시영역 외측부로는 화상이 표시되지 않고 게이트 구동부(120), 먹스 구동부(140) 및 각종 배선(미도시)이 연장되어 형성되는 비표시영역이 정의된다.A non-display region is defined at the outside of the display region of the liquid crystal panel 100 in which an image is not displayed and the gate driver 120, the mux driver 140, and various wirings (not shown) are extended.

타이밍 제어부(110)는 외부로부터 인가되는 영상신호와, 소정의 타이밍 신호를 인가받아, 정렬된 영상신호(RGB)와, 게이트 제어신호(GCS), 데이터 제어신호(DCS) 및 먹스제어신호(MCS)등을 생성하여 각 구동부(120, 130)에 공급한다.The timing controller 110 receives an externally applied video signal and a predetermined timing signal and outputs an aligned video signal RGB and a gate control signal GCS, a data control signal DCS, and a mux control signal MCS And supplies them to the driving units 120 and 130, respectively.

또한, 타이밍 제어부(110)는 게이트 구동부(120)의 제어를 위한 게이트 제어신호(GCS)뿐만 아니라, 게이트 구동부(120)의 구동을 위한 하나이상의 클록신호(CLK)를 공급한다. The timing controller 110 supplies not only the gate control signal GCS for controlling the gate driver 120 but also one or more clock signals CLK for driving the gate driver 120.

한편, 도시되어 있지 않지만 타이밍 제어부(110)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상관련 신호와 타이밍신호를 잡음없이 고속으로 수신하도록 설계되어 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 있다. Although not shown, the timing controller 110 is designed to receive image-related signals and timing signals output from the external system via a predetermined interface, without noise, at a high speed. Such interfaces include a low voltage differential signal (LVDS) method or a transistor-transistor logic (TTL) interface method.

액정패널(100)의 적어도 하나의 측단의 비표시영역상에는 복수의 박막트랜지스터로 이루어지는 게이트 구동부(120)가 형성되며, 그 출력단은 표시영역(A/A)에 형성된 복수의 게이트배선(GL)과 전기적으로 연결되어 있다.A gate driver 120 including a plurality of thin film transistors is formed on a non-display region of at least one side of the liquid crystal panel 100. An output end of the gate driver 120 is connected to a plurality of gate lines GL formed in the display region A / And are electrically connected.

게이트 구동부(120)는 타이밍 제어부(110)로부터 인가되는 게이트 제어신호(GCS)에 대응하여 액정패널(100)상에 배열된 게이트 배선(GL)에 게이트 구동신호를 인가하여 박막트랜지스터(T)을 턴-온(turn-on) 또는 턴-오프(turn-off)하며, 이에 따라 데이터 구동부(130)로부터 공급되는 아날로그 파형의 데이터신호가 각 박막트랜지스터(T)에 접속된 액정캐패시터(LC)에 인가되도록 한다. The gate driver 120 applies a gate driving signal to the gate line GL arranged on the liquid crystal panel 100 in response to the gate control signal GCS applied from the timing controller 110, The data signal of the analog waveform supplied from the data driver 130 is supplied to the liquid crystal capacitor LC connected to each thin film transistor T .

여기서, 전술한 게이트 제어신호(GCS)로는 게이트 개시신호(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 및 게이트 출력 인에이블(Gate Output Enable)등이 있다.The gate control signal GCS includes a gate start pulse, a gate shift clock, and a gate output enable signal.

또한, 게이트 구동부(120)는 전원공급부(150)로부터 게이트 구동신호의 고전위와 저전위를 각각 정의하는 게이트 고전압(VGH) 및 게이트 저전압(VGL)을 입력받아 구동하며, 하나의 프레임(1 frame)동안 1 수평기간(1H)마다 순차적으로 게이트 고전압(VGH)에 준하는 전압을 게이트 배선(GL)을 통해 출력하고, 나머지 기간동안 게이트 저전압(VGL)을 출력하게 된다. 일반적으로는 게이트 배선(GL)간 게이트 고전압(VGH)이 중첩되지 않도록 설정되나, 액정패널(100)이 고해상도의 화상을 구현하고 대면적으로 형성되는 추세에 따라 게이트 배선(GL)의 충전시간의 부족으로 인하여 오작동되는 것을 방지하기 위해 각 게이트 고전압(VGH)의 공급시간을 조절하여 서로 중첩시키는 형태로 설정될 수도 있다.The gate driver 120 receives the gate high voltage VGH and the gate low voltage VGL that define the high potential and the low potential of the gate driving signal from the power supply unit 150, A voltage corresponding to the gate high voltage VGH sequentially through the gate wiring GL for each one horizontal period 1H and outputs the gate low voltage VGL for the remaining period. The gate high voltage VGH between the gate lines GL is set so as not to overlap with each other. However, according to the trend that the liquid crystal panel 100 realizes a high resolution image and is formed in a large area, The supply time of each gate high voltage VGH may be adjusted so as to prevent malfunction due to a shortage of the gate high voltage VGH.

데이터 구동부(130)는 타이밍 제어부(110)로부터 입력되는 데이터 제어신호(DCS)에 따라 입력되는 정렬된 영상신호(RGB)를 기준전압을 이용하여 아날로그 형태의 데이터 신호로 변환한다. 데이터신호는 하나의 수평선상의 화소씩 래치되고, 게이트 구동신호에 대응하여 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)으로 출력된다. 이때, 데이터 구동부(130)는 1 수평기간(1H) 동안 하나의 채널에 대하여 2~3 개의 데이터 배선(DL)분의 데이터 신호를 나누어 출력하게 되며, 이는 후술하는 먹스 구동부(140)에 의해 중복 없이 분배된다.The data driver 130 converts the aligned image signal RGB input according to the data control signal DCS input from the timing controller 110 into an analog data signal using the reference voltage. The data signals are latched by pixels on one horizontal line, and are simultaneously output to the liquid crystal panel 100 through all the data lines DL corresponding to the gate driving signals. At this time, the data driver 130 divides data signals of two to three data lines (DL) for one channel during one horizontal period (1H), and outputs the data signals by overlapping .

상기의 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE), 극성반전신호(Polarity, POL) 등이 있다.The data control signal DCS includes a source start pulse SSP, a source shift clock SSC and a source output enable SOE, a polarity reversal signal POL ).

먹스 구동부(140)는 먹스 제어신호(MCS)에 따라, 데이터 구동부(130)의 하나의 채널(CH)에 대해 표시패널(100)의 이웃한 두 개 또는 세 개의 데이터 배선(DL)을 교번으로 연결하는 기능을 수행한다. 이를 위해, 먹스 구동부(140)는 하나의 채널(CH)에 분산 연결된 복수의 박막트랜지스터(미도시)로 구성될 수 있다. 이러한 먹스 구동부(140) 또한 게이트 구동부(120)와 같이 액정패널(100)의 비표시영역에 형성될 수 있다.The mux driver 140 may alternately apply two or three data lines DL of the display panel 100 to one channel CH of the data driver 130 according to the mux control signal MCS And performs a connection function. For this, the mux driver 140 may be formed of a plurality of thin film transistors (not shown) distributed in one channel CH. The mux driver 140 may be formed in the non-display region of the liquid crystal panel 100, such as the gate driver 120.

또한, 도시되어 있지는 않지만, 상기 타이밍 제어부(110)는 후술하는 먹스 구동부(140)에 구비된 박막트랜지스터들을 선택적으로 턴-온/오프하기 위한 제어회로(미도시)를 내장하고 있으며, 이러한 제어회로는 2개 또는 3개의 데이터 배선(DL)간에 데이터 신호가 중첩되지 않도록 출력하는 1×2 디멀티플렉서(1×2 Demultiplexer) 또는 1×3 디멀티플렉서로 구현될 수 있다.Although not shown, the timing controller 110 includes a control circuit (not shown) for selectively turning on / off the thin film transistors included in the mux driver 140, which will be described later. May be implemented as a 1x2 demultiplexer (1x2 demultiplexer) or a 1x3 demultiplexer that outputs data signals between two or three data lines DL so as not to overlap each other.

전원공급부(150)는 외부 전원공급장치(미도시)로부터 입력되는 전원전압들을 이용하여 액정표시장치의 구동을 위한 복수의 전압을 생성하는 기능을 수행한다. 기본적으로 전원공급부(150)는 VDD전압(VDD), AVDD전압(AVDD) 및 AVEE전압(AVEE)을 입력받아 이를 기준으로 하여 복수의 전압을 생성하는 데, 특히 게이트 구동신호의 최고전압 및 최저전압의 전위를 정의하는 게이트 고전압(VGH) 및 게이트 저전압(VGL)과, 액정패널(100)의 공통전극에 인가되는 공통전압(Vcom)을 생성한다. 또한, 전원공급부(150)는 디지털 영상신호를 아날로그 형태로 변환하기 위한 감마전압(Vgamma)을 생성하여 데이터 구동부(140)에 공급한다. 여기서, 감마전압(Vgamma)의 최고전위 및 최저전위는 각각 AVDD전압(AVDD) 및 AVEE전압(AVEE)으로 결정될 수 있다.The power supply unit 150 generates a plurality of voltages for driving the liquid crystal display device using power supply voltages input from an external power supply (not shown). Basically, the power supply unit 150 receives the VDD voltage (VDD), the AVDD voltage (AVDD), and the AVEE voltage (AVEE) and generates a plurality of voltages based on the received voltages. The gate high voltage VGH and the gate low voltage VGL defining the potential of the liquid crystal panel 100 and the common voltage Vcom applied to the common electrode of the liquid crystal panel 100 are generated. The power supply unit 150 generates a gamma voltage Vgamma for converting the digital image signal into an analog form and supplies the gamma voltage Vgamma to the data driver 140. Here, the highest potential and the lowest potential of the gamma voltage Vgamma can be determined as AVDD voltage AVDD and AVEE voltage AVEE, respectively.

여기서, VDD 전압은 공통전압(Vcom)을 생성하는 데 기준이 되며, AVDD 전압(AVDD)은 게이트 고전압(VGH) 및 감마전압(Vgamma)의 최고 전위를 결정하는 데 기준이 된다. 또한, AVEE전압(AVEE)은 게이트 저전압(VGL) 및 감마전압의 최저 전위를 결정하는 기준이 된다. Here, the VDD voltage is a reference for generating the common voltage Vcom, and the AVDD voltage AVDD is a reference for determining the highest potential of the gate high voltage VGH and the gamma voltage Vgamma. The AVEE voltage AVEE is a reference for determining the gate low voltage VGL and the lowest potential of the gamma voltage.

이러한 전원공급부(150)는 별도의 전원회로가 아닌 타이밍 제어부(110) 또는 데이터 구동부(130)내에 실장되는 형태로 구현될 수 있으며, 또한 공통전압(Vcom)을 생성하는 공통 전원공급부(미도시)를 포함하고 있다.The power supply unit 150 may be implemented not in a separate power supply circuit but in a timing controller 110 or a data driver 130. The common power supply unit may include a common power supply unit (not shown) .

특히, 본 발명의 실시예에 따른 전원 공급부(150)는 비정상 전원오프가 발생하면, 타이밍 제어부(110)로부터 비정상 전원오프에 대한 검출신호(apo_det)을 수신하고, 이에 대응하여 공통 전압공급부를 통해 공통전압(Vcom)을 소정전위 이하로 낮춤으로서 액정패널(100)의 각 스위칭 소자(T)에 전원 오프에 따른 게이트 고전압(VGH)이 인가되지 않더라도 스위칭 소자(T)가 도통될 수 있는 게이트-소스전압(Vgs)이 확보 되도록 한다.In particular, the power supply unit 150 according to the embodiment of the present invention receives the detection signal apo_det for the abnormal power-off from the timing control unit 110 when the abnormal power-off occurs, The switching element T can be turned on even if the gate high voltage VGH is not applied to each switching element T of the liquid crystal panel 100 by lowering the common voltage Vcom to a predetermined potential or lower, So that the source voltage Vgs is secured.

여기서, 공통전압(Vcom)은 적어도 AVEE전압(AVEE)과 같거나 낮은 전위로 천이되도록 제어하게 된다.Here, the common voltage Vcom is controlled to be at least equal to or lower than the AVEE voltage AVEE.

즉, 본 발명의 실시예에 따른 액정표시장치는 비정상 전원오프 시, 스위칭 소자(T)의 게이트에 접지전압이 인가되도록 설정하고, , 소스와 연결된 화소전극에 대향하는 공통전극에 적어도 AVEE전압과 같거나 낮은 전압을 인가함으로써, 스위칭 소자(T)의 턴-온상태를 유지하는 게이트-소스 전압(Vgs)이 인가됨에 따라 데이터 배선(DL)을 통해 잔류 전하를 방전할 수 있다.That is, in the liquid crystal display according to the embodiment of the present invention, when the abnormal power is off, the ground voltage is applied to the gate of the switching element T, and at least the AVEE voltage By applying the same or lower voltage, the residual charge can be discharged through the data line DL as the gate-source voltage Vgs that maintains the turn-on state of the switching element T is applied.

따라서, 종래 비정상 전원오프시 모든 스위칭 소자(T)를 턴-온 하기 위해 게이트 구동부(120)에 구비되는 복수의 박막트랜지스터(도 1의 TA1, TA2, TA3)가 생략됨에 따라, 게이트 구동부(120)의 소자 개수를 줄여 네로우 베젤(narrow bezel)을 구현하는 데 용이한 효과가 있다.Therefore, when a plurality of thin film transistors (TA1, TA2, and TA3 in FIG. 1) provided in the gate driver 120 are omitted to turn on all the switching elements T when the abnormal power is turned off, the gate driver 120 ) Is reduced and the narrow bezel can be realized easily.

이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치에 포함되는 게이트 구동부를 설명한다. 이하의 설명에서 n은 현재 스테이지에 대응되는 신호를 가리키며, n-1, n+1은 각각 이전단 스테이지 및 다음단 스테이지에 대응되는 신호를 가리킨다.Hereinafter, a gate driver included in a liquid crystal display according to an embodiment of the present invention will be described with reference to the drawings. In the following description, n indicates a signal corresponding to the current stage, and n-1 and n + 1 indicate signals corresponding to the previous single stage and the next single stage, respectively.

도 5는 본 발명의 실시예에 따른 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이다.5 is an equivalent circuit diagram of one stage of the gate driver according to the embodiment of the present invention.

도 5를 참조하면, 본 발명의 게이트 구동부는 복수의 스테이지로 구성되며, 각 스테이지는, 게이트 구동신호(Gout(n))의 출력방향을 결정하는 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제n 클록신호(CLK(n)) 및 다음단 스테이지의 출력신호(NEXT(n+1))에 따라 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)의 턴-온/오프를 제어하는 복수의 제1 내지 제7 트랜지스터(T1 ~ T7)와, 캐패시터(CF, CQ, CQB)와, 게이트 구동신호(Gout(n))의 전위를 결정하는 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)와, 이전단 스테이지의 출력을 결정하는 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)를 포함한다.5, the gate driver of the present invention includes a plurality of stages, and each stage includes a forward transistor Tf and a reverse transistor Tr that determine the output direction of the gate driving signal Gout (n) Up transistor TPU and the pull-down transistor TPD in accordance with the n-th clock signal CLK (n) and the next stage output signal NEXT (n + 1) Up transistors TPU and TPU for determining the potentials of the capacitors CF, CQ and CQB and the gate driving signal Gout (n), and a plurality of first to seventh transistors T1 to T7 for controlling the capacitors CF, A down transistor TPD, and a first output transistor TO1 and a second output transistor TO2 that determine the output of the previous single stage.

포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)는 각각 이전단 스테이지 출력신호(NEXT(n-1)) 및 다음단 스테이지 출력신호(NEXT(n+1))를 인가받으며, 포워드 신호(FWD) 및 리버스 신호(REV)에 대응하여 ST신호(ST)를 제1 및 제2 트랜지스터(T1, T2)에 인가함으로서 Q노드(Q)를 고전위로 충전한다. The forward transistor Tf and the reverse transistor Tr are respectively supplied with the previous single stage output signal NEXT (n-1) and the next stage output signal NEXT (n + 1) The Q node Q is charged to a high potential by applying the ST signal ST to the first and second transistors T1 and T2 corresponding to the reverse signal REV.

따라서, 순방향 즉, 액정패널의 상부에서 하부방향으로 게이트 구동부가 구동되도록 설정될 경우 고전위의 포워드 신호(FWD)가 인가되고, 역방향인 액정패널의 하부에서 상부방향으로 게이트 구동부가 구동되도록 설정될 경우 고전위의 리버스 신호(REV)가 인가되게 된다.Accordingly, when the gate driver is set to be driven in the forward direction, that is, in the downward direction of the liquid crystal panel, the forward signal FWD of high potential is applied and the gate driver is driven in the upward direction from the bottom of the liquid crystal panel in the reverse direction The high-level reverse signal REV is applied.

제1 트랜지스터(T1)는 게이트에 ST신호(ST)가 인가되고, 드레인에 게이트 고전압(VGH)이 인가되며, 소스가 제5 트랜지스터(T5)의 드레인에 연결된다. 이에 따라, 고전위의 ST신호(ST)가 인가될 때, 제5 트랜지스터(T5)를 통해 Q노드(Q)를 고전위로 충전한다.The first transistor T1 is supplied with the ST signal ST at its gate, the gate high voltage VGH at its drain, and its source connected to the drain of the fifth transistor T5. Thus, when the ST signal ST of high potential is applied, the Q node Q is charged to a high potential through the fifth transistor T5.

제2 트랜지스터(T2)는 게이트에 ST신호(ST)가 인가되고, 드레인이 제6 트랜지스터(T6)의 게이트에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 고전위의 ST신호(ST)가 인가될 때, 제6 트랜지스터(T6)를 턴-오프한다. The second transistor T2 has a gate to which the ST signal ST is applied, a drain connected to the gate of the sixth transistor T6 and a gate low voltage VGL to the source thereof. Thus, when the high-potential ST signal ST is applied, the sixth transistor T6 is turned off.

제3 트랜지스터(T3)는 게이트에 ST신호(ST)가 인가되고, 드레인이 QB노드(QB)에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 가 고전위의 ST신호(ST)가 인가될 때 QB노드(QB)를 저전위로 방전한다.The third transistor T3 is supplied with the ST signal ST at its gate, the drain connected to the QB node QB and the gate low voltage VGL at its source. Thus, the QB node QB discharges low when the high-potential ST signal ST is applied.

제4 트랜지스터(T4)는 게이트와 드레인에 동일한 제n 클록신호(CLK(n))가 인가됨에 따라 다이오드 커넥션(diode connection)구조를 가지며, 소스가 제6 트랜지스터(T6)의 게이트 및 제2 트랜지스터(T2)의 드레인에 연결되어 있다. 이에 따라, 해당 스테이지에 대한 고전위의 제n 클록신호(CLK(n))가 인가될 때 제6 트랜지스터를 턴-온시키되, 제2 트랜지스터(T2)가 턴-온되는 시점까지 제6 트랜지스터(T6)의 턴-온상태가 유지되도록 한다. 여기서, 고전위의 제n 클록신호(CLK(n))는 전위가 게이트 고전압(VGH)과 동일하게 설정될 수 있다. The fourth transistor T4 has a diode connection structure when the same nth clock signal CLK (n) is applied to the gate and the drain thereof. The source thereof is connected to the gate of the sixth transistor T6, (T2). Accordingly, when the high-level n-th clock signal CLK (n) is applied to the corresponding stage, the sixth transistor is turned on until the second transistor T2 is turned on, T6 are maintained in the turn-on state. Here, the potential of the n th clock signal CLK (n) at the high potential can be set equal to the gate high voltage VGH.

제5 트랜지스터(T5)는 게이트에 게이트 고전압(VGH)이 인가되고, 드레인이 제1 트랜지스터(T1)의 소스와 연결되며, 소스에 Q노드(Q)가 연결된다. 이에 따라, 제5 트랜지스터(T5)는 항상 턴-온 상태를 유지하게 되며, 제1 트랜지스터(T1)를 통해 인가되는 전압을 Q노드(Q)에 충전하는 기능을 수행한다.The gate of the fifth transistor T5 is supplied with a gate high voltage VGH, the drain thereof is connected to the source of the first transistor T1, and the source of the Q transistor Q is connected to the source thereof. Accordingly, the fifth transistor T5 is always turned on, and charges the Q node Q with a voltage applied through the first transistor T1.

제6 트랜지스터(T6)는 게이트가 제2 트랜지스터(T2)의 드레인 및 제4 트랜지스터(T4)의 소스사이에 연결되고, 드레인에 제n+1 클록신호(CLK(n+1))가 인가되며, 소스가 제8 트랜지스터(T8)와 연결된다. 이에 따라, 제6 트랜지스터(T6)는 제2 트랜지스터(T2)가 턴-오프인 상태에서 도통되며, 제8 트랜지스터(T8)에 고전위의 제n+1 클록신호(CLK(n+1))을 인가한다.The sixth transistor T6 has a gate connected between the drain of the second transistor T2 and the source of the fourth transistor T4 and an n + 1-th clock signal CLK (n + 1) is applied to the drain thereof And the source is connected to the eighth transistor T8. The sixth transistor T6 is turned on when the second transistor T2 is turned off and the n + 1 th clock signal CLK (n + 1) is applied to the eighth transistor T8. .

제7 트랜지스터(T7)는 게이트가 QB노드(QB)에 연결되고, 드레인이 제1 트랜지스터(T1)의 소스에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 제7 트랜지스터(T7)는 QB노드(QB)가 고전위로 충전될 때, Q노드(Q)를 방전시키는 기능을 수행한다.The seventh transistor T7 has a gate connected to the QB node QB, a drain connected to the source of the first transistor T1, and a gate low voltage VGL applied to the source. Thus, the seventh transistor T7 functions to discharge the Q node Q when the QB node QB is charged to a high potential.

제8 트랜지스터(T8)는 게이트에 제n+1 클록신호(CLK(n+1))가 인가되고, 드레인이 제6 트랜지스터(T6)의 소스에 연결되며, 소스가 QB노드(QB)에 연결된다. 이에 따라, 고전위의 제n+1 클록신호(CLK(n+1))가 인가되면, 제6 트랜지스터(T6)를 통해 인가되는 전압을 QB노드(QB)에 충전한다. 이때, 제6 트랜지스터(T6)로부터 인가되는 전압은 제n+1 클록신호(CLK(n+1))에 문턱전압(Vth)을 감한 전압이므로, 제8 트랜지스터(T8)는 실질적으로 다이오드와 같이 동작하게 된다.The eighth transistor T8 is connected to the gate of the sixth transistor T6 and the source of the eighth transistor T8 is connected to the QB node QB. do. Accordingly, when the n + 1th clock signal CLK (n + 1) of high potential is applied, the QB node QB is charged with the voltage applied through the sixth transistor T6. Since the voltage applied from the sixth transistor T6 is a voltage obtained by subtracting the threshold voltage Vth from the (n + 1) th clock signal CLK (n + 1), the eighth transistor T8 is substantially the same as the diode .

제1 출력 트랜지스터(TO1)는 게이트가 Q노드(Q)에 연결되고, 드레인에 제n 클록신호(CLK(n))가 인가되며, 소스가 다음 스테이지의 출력신호(NEXT(n))단에 연결된다. 또한, 제2 출력 트랜지스터(T02)는 게이트가 QB노드(QB)에 연결되고, 드레인이 다음단 스테이지의 출력신호(NEXT(n))단에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 여기서, 제n 클록신호(CLK(n))의 전위는 게이트 고전압(VGH)과 동일하므로, 이에 따라 제1 및 제2 출력 트랜지스터(TO1, TO2)는 Q노드(Q) 및 QB노드(QB)의 전위에 따라 교번으로 게이트 고전압(VGH) 및 게이트 저전압(VGL)에 대응하는 출력신호(NEXT(n))를 출력하게 된다. 이러한 출력신호(NEXT(n))는 다음단 스테이지의 개시신호로 이용된다. The first output transistor TO1 has a gate connected to the Q node Q and an nth clock signal CLK (n) applied to the drain and a source connected to the output signal NEXT (n) . Further, the second output transistor T02 has a gate connected to the QB node QB, a drain connected to the output stage NEXT (n) of the next stage, and a gate low voltage VGL applied to the source . Thus, the first and second output transistors TO1 and TO2 are connected to the Q node Q and the QB node QB, respectively, because the potential of the n th clock signal CLK (n) is equal to the gate high voltage VGH. (NEXT (n)) corresponding to the gate high voltage (VGH) and the gate low voltage (VGL) alternately in accordance with the potential of the gate signal line This output signal NEXT (n) is used as the start signal of the next stage.

풀-업 트랜지스터(TPU)는 게이트가 Q노드(Q)에 연결되고, 드레인에 제n 클록신호(CLK(n))가 인가되며, 소스가 게이트 구동신호(Gout(n))단에 연결된다. 또한, 풀-다운 출력 트랜지스터(TPD)는 게이트가 QB노드(QB)에 연결되고, 드레인이 게이트 구동신호(Gout(n))단에 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 이에 따라, 풀-업 트랜지스터 및 풀-다운 트랜지스터(TPU, TPD)는 Q노드(Q) 및 QB노드(QB)의 전위에 따라 교번으로 게이트 고전압(VGH) 및 게이트 전(VGL)에 대응하는 게이트 구동신호(Gout(n))를 출력하게 된다.The pull-up transistor TPU has a gate connected to the Q node Q, a drain connected to the n th clock signal CLK (n), and a source connected to the gate driving signal Gout (n) . The pull-down output transistor TPD has a gate connected to the QB node QB, a drain connected to the gate driving signal Gout (n), and a gate low voltage VGL applied to the source. Thus, the pull-up transistor TPD and the pull-down transistor TPD are alternately turned on and off according to the potentials of the Q node QB and the QB node QB, And outputs the driving signal Gout (n).

이하, 도면을 참조하여 비정상 전원오프시, 본원발명의 게이트 구동부의 구동방법 및 이에 따른 액정패널에서의 잔류 전하 방전형태를 설명한다.Hereinafter, the method of driving the gate driver of the present invention and the residual charge discharge pattern in the liquid crystal panel accordingly when the abnormal power is off will be described with reference to the drawings.

도 6은 본 발명의 실시예에 따른 비정상 전원 오프시 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이고, 도 7은 게이트 구동부의 동작에 따른 액정패널의 일 화소에 대한 구동형태를 나타낸 도면이다.FIG. 6 is a view showing a waveform of a part of a signal applied to the liquid crystal display device when the abnormal power is off according to the embodiment of the present invention, and FIG. 7 is a diagram illustrating a driving mode for one pixel of the liquid crystal panel according to the operation of the gate driver FIG.

도 6 및 도 7을 참조하면, 정상 구동시 액정표시장치는 0V ~ 5.0V 혹은 -0V ~ -5.0V 정도의 VDD 전압(VDD)이 인가되며, 이를 통해 0 V ~ -0.5 V 정도의 공통전압(VCOM)이 일정하게 액정패널에 인가된다. Referring to FIGS. 6 and 7, the VDD voltage VDD of about 0 V to 5.0 V or about -0 V to -5.0 V is applied to the liquid crystal display device during normal driving, and a common voltage of about 0 V to about -0.5 V (VCOM) is constantly applied to the liquid crystal panel.

그리고, 각 데이터 배선으로는 양전압 및 음전압의 데이터 신호(S1~S2400)가 해당 배선의 극성에 맞추어 출력되며(800 채널의 경우), 먹스 구동부의 제어신호(MUXs)도 채널과 각 데이터 배선이 적절하게 매칭되도록 고전압 및 저전압이 스윙하도록 출력된다. 또한, 게이트 배선의 시작시점에서 게이트 구동부의 개시신호(VST)도 1 프레임마다 한번씩 고전압으로 출력되며, 클록신호(CLK) 또한 게이트 구동부의 각 스테이지마다 적절하게 스윙하는 형태로 출력된다. The data signals S1 to S2400 of positive and negative voltages are output in accordance with the polarities of the corresponding wirings (in the case of 800 channels), and the control signals MUXs of the mux driver are also supplied to the respective data wirings So that the high voltage and the low voltage swing. Also, the start signal (VST) of the gate driver is also output at a high voltage once per frame at the start time of the gate wiring, and the clock signal (CLK) is also output in the form of swinging appropriately for each stage of the gate driver.

정상 구동 중, 배터리의 분리 등 임의로 액정표시장치가 전원공급장치와 분리되면, 그 시점으로부터 VDD전압(VDD)의 전위가 접지전압(GND) 전위로 떨어지게 되며, 이에 근거하여 타이밍 제어부에 내장된 비정상 전원 오프 제어회로는 VDD전압(VDD)의 전위가 떨어지는 것을 검출함으로서 현재 비정상 전원 오프 상태임을 감지(Detecting Abnormal Power-off)하게 된다.When the liquid crystal display device is disconnected from the power supply device arbitrarily during normal driving or when the battery is disconnected, the potential of the VDD voltage (VDD) falls to the ground voltage (GND) potential from that point of time. The power-off control circuit detects that the potential of the VDD voltage (VDD) falls, and detects that the abnormal power is off (Detecting Abnormal Power-off).

비정상 전원오프 상태가 되면, 데이터 배선으로부터 인가되는 신호는 접지전압(GND)으로 전위가 변하고, 먹스 구동부의 제어신호(MUXs)는 모든 데이터 배선이 채널과 연결되어야 하므로 게이트 고전압(VGH)으로 출력되도록 제어하여 모든 먹스 트랜지스터(TMUX)를 턴-온시킨다. 이후, 서서히 접지전압(GND)으로 방전되게 된다. 또한, 게이트 구동부의 개시신호(VST) 및 클록신호(CLK)는 게이트 저전압(VGL)으로 낮아졌다 서서히 접지전압(GND)으로 방전되게 된다. When the abnormal power supply is turned off, the potential of the signal applied from the data wiring changes to the ground voltage (GND), and the control signal (MUXs) of the mux driver is outputted to the gate high voltage (VGH) To turn on all the mux transistors (TMUX). Then, it is gradually discharged to the ground voltage (GND). In addition, the start signal VST and the clock signal CLK of the gate driver are lowered to the gate low voltage VGL and are gradually discharged to the ground voltage GND.

이때, 비정상 전원 오프 제어회로는 검출 시점에서 공통전압(VCOM)의 전위를 AVEE전압(AVEE)의 전위로 제어하고, 게이트 저전압(VGL)은 접지전압(GND) 전위로 제어하게 된다. At this time, the abnormal power-off control circuit controls the potential of the common voltage VCOM to the potential of the AVEE voltage AVEE at the time of detection and controls the gate low voltage VGL to the ground voltage (GND) potential.

즉, 액정패널의 각 화소(PX)의 스위칭 소자(T)의 게이트에 인가되는 전압을 0 V로 제어하고, 공통전극에 인가되는 전압을 - 5 V 로 제어함으로서 액정캐패시터(lc) 전위가 낮아짐에 따라 스위칭 소자(T)를 턴-온 상태로 만들어서 소스방향으로 잔류 전하를 방전시키게 된다. That is, the voltage applied to the gate of the switching element T of each pixel PX of the liquid crystal panel is controlled to 0 V, and the voltage applied to the common electrode is controlled to -5 V to lower the potential of the liquid crystal capacitor lc Turns on the switching element T to discharge the residual charge in the source direction.

이에 따라, 본 발명의 액정표시장치는 게이트 구동부에 별도의 APO 회로를 구비하지 않고, 액정패널의 공통전압 전위를 낮춤으로서 잔류 전하를 방전할 수 있다.Accordingly, the liquid crystal display device of the present invention does not have a separate APO circuit in the gate driver and can discharge the residual charge by lowering the common voltage potential of the liquid crystal panel.

한편, 전술한 실시예에 따른 액정표시장치의 게이트 구동부는 현재 고전위 게이트 구동신호를 출력중인 스테이지는 Q노드(Q)가 고전위로 충전되어 있어 게이트 구동신호의 전위가 접지전압(GND)으로 천이되지 않아 오작동이 발생할 수 있다. 이하, 도면을 참조하여 상기의 문제점을 개선한 본 발명의 다른 형태의 실시예를 설명한다. Meanwhile, in the gate driver of the liquid crystal display according to the above-described embodiment, the stage during which the high-potential gate driving signal is currently being output is shifted to the ground voltage (GND) because the Q- Malfunction may occur. Hereinafter, another embodiment of the present invention in which the above problems are solved will be described with reference to the drawings.

도 8은 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 게이트 구동부의 일 스테이지에 대한 등가 회로도를 나타낸 도면이고, 도 9는 비정상 전원 오프시 도 8의 게이트 구동부를 포함하는 액정표시장치에 인가되는 신호 중 일부의 파형을 나타내는 도면이다. 이하의 설명에서는 상기 설명된 실시예와 동일한 부분에 대해서는 개략적으로 설명한다.8 is a diagram showing an equivalent circuit diagram of one stage of a gate driver of a liquid crystal display according to another embodiment of the present invention, and FIG. 9 is a circuit diagram of a liquid crystal display device including the gate driver of FIG. Fig. 8 is a diagram showing a waveform of a part of an applied signal. Fig. In the following description, the same parts as the above-described embodiments will be schematically described.

도 8 및 도 9를 참조하면, 본 발명의 다른 형태의 실시예에 따른 게이트 구동부는, 게이트 구동신호(Gout(n))의 출력방향을 결정하는 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제n 클록신호(CLK(n)) 및 다음단 스테이지의 출력신호(NEXT(n+1))에 따라 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)의 턴-온/오프를 제어하는 복수의 제1 내지 제7 트랜지스터(T1 ~ T7)와, 캐패시터(CF, CQ, CQB)와, 초기화신호(Init)에 따라 Q노드(Q)를 방전시키는 초기화 트랜지스터(Tinit)와, 게이트 구동신호(Gout(n))의 전위를 결정하는 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD)와, 이전단 스테이지의 출력을 결정하는 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)를 포함한다.8 and 9, the gate driver according to another embodiment of the present invention includes a forward transistor Tf and a reverse transistor Tr for determining the output direction of the gate driving signal Gout (n) Up transistor TPU and the pull-down transistor TPD in accordance with the n-th clock signal CLK (n) and the next stage output signal NEXT (n + 1) An initialization transistor Tinit for discharging the Q node Q in accordance with the initialization signal Init and a gate for resetting the gate of the Q transistor Q according to the initialization signal Init, A pull-up transistor TPU and a pull-down transistor TPD for determining the potential of the driving signal Gout (n), a first output transistor TO1 for determining the output of the previous single stage, (TO2).

여기서, 포워드 트랜지스터(Tf) 및 리버스 트랜지스터(Tr)와, 제1 내지 제8 박막트랜지스터(T1 ~ T8)와, 풀-업 트랜지스터(TPU) 및 풀-다운 트랜지스터(TPD), 그리고, 제1 출력 트랜지스터(TO1) 및 제2 출력 트랜지스터(TO2)의 연결구조 및 기능은 상기의 실시예와 동일하다. 다만, Q노드(Q) 및 게이트 저전압(VGL) 사이에 구비되어 비정상 전원오프 시 Q노드(Q)의 전위를 낮추는 초기화 트랜지스터(Tinit)가 더 구비되는 차이점이 있다.Here, the first transistor Tf and the reverse transistor Tr, the first through eighth thin film transistors T1 through T8, the pull-up transistor TPU and the pull-down transistor TPD, The connection structure and function of the transistor TO1 and the second output transistor TO2 are the same as those in the above embodiment. However, there is a difference in that an initialization transistor Tinit is provided between the Q node Q and the gate low voltage VGL to lower the potential of the Q node Q when the abnormal power is off.

상기 초기화 트랜지스터(Tinit)는 게이트에 초기화 신호(Init)가 인가되고 드레인이 Q노드(Q)가 연결되며, 소스에 게이트 저전압(VGL)이 인가된다. 여기서, 초기화 신호(Init)는 비정상 전원 오프 제어회로가 비정상 전원 오프 상태임을 감지(Detecting Abnormal Power-off)하면, 일정 시간동안만 (하나의 게이트 배선(1 LINE) 또는 몇 개의 게이트 배선(2~10 LINE)이 출력되는 기간) 게이트 고전압(VGH)의 전위로 출력되는 신호이다. 이에 따라 초기화 트랜지스터(Tinit)는 초기화 신호(Init)에 의해 턴-온되어 게이트 구동부의 각 스테이지에 대하여 현재 고전위의 게이트 구동신호를 출력하는 스테이지의 Q노드(Q)의 전위를 게이트 저전압(VGL)으로 방전하는 역할을 하게 된다. In the initialization transistor Tinit, an initialization signal Init is applied to a gate, a drain is connected to a Q node Q, and a gate low voltage VGL is applied to a source. Here, the initializing signal (Init) may be applied only for a certain period of time (one gate line (1 LINE) or several gate lines (2 to 4 Lines)) when the abnormal power-off control circuit detects that the abnormal power- 10 LINE) is output) to the potential of the gate high voltage (VGH). The initialization transistor Tinit is turned on by the initialization signal Init to turn the potential of the Q node Q of the stage outputting the gate drive signal of the current high potential to each stage of the gate driver to the gate low voltage VGL ) To discharge.

따라서, 본 발명의 다른 실시예에 따른 액정표시장치의 게이트 구동부는 비정상 전원-오프 상태에서 모든 스테이지의 Q노드(Q)가 방전상태이므로 보다 안정적으로 구동되는 장점이 있다. Therefore, the gate driver of the liquid crystal display according to another embodiment of the present invention has an advantage that it is driven more stably because the Q-node Q of all the stages is discharged in the abnormal power-off state.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Accordingly, the invention is not to be determined by the embodiments described, but should be determined by equivalents to the claims and the appended claims.

100 : 액정패널 110 : 타이밍 제어부
120 : 게이트 구동부 130 : 데이터 구동부
140 : 먹스 구동부 150 : 전압 구동부
GL : 게이트 배선 DL : 데이터 배선
CH : 채널 GCS : 게이트 제어신호
DCS : 데이터 제어신호 MCS : 먹스 제어신호
RGB : 영상신호 Vgamma : 감마전압
Vcom : 공통전압 T : 박막트랜지스터100: liquid crystal panel 110: timing controller
120: Gate driver 130: Data driver
140: MUX driving unit 150: Voltage driving unit
GL: gate wiring DL: data wiring
CH: Channel GCS: Gate control signal
DCS: Data control signal MCS: Mux control signal
RGB: video signal Vgamma: gamma voltage
Vcom: common voltage T: thin film transistor

Claims (13)

복수의 게이트 배선 및 데이터 배선이 교차 형성되고, 교차지점에 화소가 정의된 액정패널;
상기 게이트 배선에 게이트 구동신호를 인가하는 게이트 구동부;
상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부;
외부전압에 대응하여 복수의 구동전압을 생성하 상기 액정패널에 공통전압을 공급하는 공통전압 공급부를 포함하는 전원공급부; 및
상기 게이트 구동부 및 데이터 구동부에 제어신호를 인가하고, 비정상 전원-오프 발생시 상기 공통전압을 일정치 이하로 낮추도록 상기 공통 전원공급부를 제어하여 상기 화소에 잔류된 전하를 방전시키는 비정상 전원-오프 검출회로를 포함하는 타이밍 제어부
로 이루어지는 액정표시장치.A liquid crystal panel in which a plurality of gate wirings and data wirings are cross-formed and pixels are defined at intersections;
A gate driver for applying a gate driving signal to the gate line;
A data driver for applying a data signal to the data line;
A power supply unit including a common voltage supply unit for generating a plurality of driving voltages corresponding to an external voltage and supplying a common voltage to the liquid crystal panel; And
An abnormal power-off detection circuit for applying a control signal to the gate driver and the data driver and controlling the common power supply to lower the common voltage to a predetermined value or less when an abnormal power- And a timing controller
And the liquid crystal display device. 제 1 항에 있어서,
상기 구동전압은,
상기 공통전압의 생성기준이 되는 VDD전압;
상기 감마전압의 포지티브 전위의 생성기준이 되는 AVDD 전압 및;
상기 감마전압의 네가티브 전위의 생성 기준이 되는 AVEE 전압
을 포함하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The driving voltage may be,
A VDD voltage as a reference for generating the common voltage;
An AVDD voltage serving as a reference for generating a positive potential of the gamma voltage;
The AVEE voltage which is a reference for generating the negative potential of the gamma voltage
And the liquid crystal display device. 제 2 항에 있어서,
상기 비정상 전원-오프 검출회로는,
비정상 전원-오프시, 상기 공통전압을 상기 AVEE 전압 전위로 천이시키는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
Wherein the abnormal power-on detection circuit comprises:
And turns the common voltage to the AVEE voltage potential when the abnormal power source is turned off. 제 2 항에 있어서,
상기 비정상 전원-오프 검출회로는,
상기 VDD 전압의 전위 변동에 대응하여 비정상 전원-오프 발생을 판단하는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
Wherein the abnormal power-on detection circuit comprises:
Off state in response to a potential variation of the VDD voltage. 제 2 항에 있어서,
상기 게이트 구동부는,
각각 Q노드 및 QB노드를 포함하는 복수의 스테이지를 포함하고,
어느 하나의 스테이지는,
게이트에 ST신호가 인가되고, 드레인에 게이트 고전압이 인가되는 제1 트랜지스터;
게이트에 상기 ST신호가 인가되고, 소스에 게이트 저전압이 인가되는 제2 트랜지스터;
게이트에 상기 ST신호가 인가되고, 드레인이 상기 QB노드에 연결되며, 소스에 게이트 저전압이 인가되는 제3 트랜지스터;
게이트와 드레인에 제n(n은 자연수) 클록신호가 인가되고, 소스가 상기 제2 트랜지스터의 드레인에 연결되는 제4 트랜지스터;
게이트에 게이트 고전압이 인가되고, 드레인이 상기 제1 트랜지스터의 소스와 연결되며, 소스에 상기 Q노드가 연결되는 제5 트랜지스터;
게이트가 상기 제2 트랜지스터의 드레인 및 제4 트랜지스터의 소스사이에 연결되고, 드레인에 제n+1 클록신호가 인가되는 제6 트랜지스터;
게이트가 상기 QB노드에 연결되고, 드레인이 상기 제1 트랜지스터의 소스에 연결되며, 소스에 게이트 저전압이 인가되는 제7 트랜지스터;
게이트에 상기 제n+1 클록신호가 인가되고, 드레인이 상기 제6 트랜지스터의 소스에 연결되며, 소스가 QB노드에 연결되는 제8 트랜지스터;
게이트가 상기 Q노드에 연결되고, 드레인에 상기 제n 클록신호가 인가되며, 소스가 다음단 스테이지에 연결되는 제1 출력 트랜지스터;
게이트가 상기 QB노드에 연결되고, 드레인이 다음단 스테이지에 연결되며, 소스에 게이트 저전압이 인가되는 제2 출력 트랜지스터;
게이트가 상기 Q노드에 연결되고, 드레인에 상기 제n 클록신호가 인가되며, 소스를 통해 게이트 구동신호를 출력하는 풀-업 트랜지스터; 및
게이트가 상기 QB노드에 연결되고, 드레인을 통해 게이트 구동신호를 출력하며, 소스에 게이트 저전압이 인가되는 풀-다운 트랜지스터
를 포함하는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
Wherein the gate driver comprises:
A plurality of stages each including a Q node and a QB node,
In either stage,
A first transistor having a gate to which an ST signal is applied and a gate to which a gate high voltage is applied;
A second transistor to which the ST signal is applied to a gate and a gate low voltage is applied to a source;
A third transistor to which the ST signal is applied to the gate, a drain is connected to the QB node, and a gate low voltage is applied to the source;
A fourth transistor having an nth (n is a natural number) clock signal applied to a gate and a drain, and a source connected to a drain of the second transistor;
A fifth transistor having a gate to which a high voltage is applied, a drain to which the source of the first transistor is connected, and a source to which the Q node is connected;
A sixth transistor having a gate connected between a drain of the second transistor and a source of the fourth transistor, and a drain of which is supplied with an (n + 1) th clock signal;
A seventh transistor having a gate connected to the QB node, a drain connected to the source of the first transistor, and a gate low voltage applied to the source;
An eighth transistor having a gate to which the (n + 1) th clock signal is applied, a drain connected to the source of the sixth transistor, and a source connected to the QB node;
A first output transistor having a gate connected to the Q node, a drain connected to the n th clock signal, and a source connected to the next stage;
A second output transistor having a gate connected to the QB node, a drain connected to the next stage, and a gate low voltage applied to the source;
A pull-up transistor having a gate connected to the Q node, a drain connected to the n th clock signal, and a gate driving signal output through a source; And
A gate connected to the QB node, a gate driving signal output through a drain, and a gate low voltage applied to a source,
And the liquid crystal display device. 제 5 항에 있어서,
상기 게이트 구동부는,
이전단 스테이지의 출력신호를 인가받고, 포워드 신호에 대응하여 상기 ST신호를 출력함으로서, 각 스테이지를 순방향으로 구동시키는 포워드 트랜지스터; 및
다음단 스테이지의 출력신호를 인가받고, 리버스 신호에 대응하여 상기 ST신호를 출력함으로서, 각 스테이지를 역방향으로 구동시키는 리버스 트랜지스터
를 더 포함하는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
Wherein the gate driver comprises:
A forward transistor which receives the output signal of the previous single stage and outputs the ST signal in response to the forward signal to drive each stage in the forward direction; And
A second stage stage in which the output signal of the next stage is applied and the ST signal is output in response to the reverse signal,
The liquid crystal display device further comprising: 제 5 항에 있어서,
게이트에 초기화 신호가 인가되고, 드레인이 상기 Q노드와 연결되며, 소스에 상기 게이트 저전압이 인가되는 초기화 트랜지스터
를 더 포함하는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
An initialization signal is applied to the gate, a drain is connected to the Q node, and an initialization transistor
The liquid crystal display device further comprising: 제 5 항 및 제 7 항 중, 선택되는 어느 하나의 항에 있어서,
상기 제n 클록신호는, 비정상 전원-오프시 게이트 저전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.8. The method according to any one of claims 5 and 7,
Wherein the nth clock signal is shifted to a gate low voltage potential when an abnormal power source is turned off. 제 5 항 및 제 7 항 중, 선택되는 어느 하나의 항에 있어서,
상기 게이트 저전압은, 비정상 전원-오프시 접지전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.8. The method according to any one of claims 5 and 7,
Wherein the gate low voltage is shifted to a ground voltage potential when an abnormal power supply is turned off. 제 5 항 및 제 7 항 중, 선택되는 어느 하나의 항에 있어서,
상기 초기화 신호는 비정상 전원-오프시 1 또는 2 게이트 배선의 구동기간동안 상기 게이트 고전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.8. The method according to any one of claims 5 and 7,
Wherein the initialization signal is transitioned to the gate high voltage potential during the driving period of the one or two gate wirings when the abnormal power supply is off. 제 1 항에 있어서,
상기 데이터 배선은, 비정상 전원-오프시 전위가 접지전압 전위로 천이되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the data line is transited to a ground voltage potential at an abnormal power-off state. 제 1 항에 있어서,
상기 데이터 구동부는, 상기 데이터 배선보다 개수가 적은 복수의 채널을 구비하고,
상기 채널과 상기 데이터 배선 사이에 연결되어, 상기 채널을 교번으로 상기 모든 데이터 배선과 연결하는 먹스부
를 더 포함하는 하는 액정표시장치.The method according to claim 1,
Wherein the data driver includes a plurality of channels having a smaller number than the data lines,
A plurality of data lines, each of which is connected between the channel and the data line,
The liquid crystal display device further comprising: 제 12 항에 있어서,
상기 비정상 전원-오프 검출회로는,
비정상 전원 오프 발생시, 상기 먹스부의 제어신호를 게이트 고전압 전위로 천이시키는 것을 특징으로 하는 액정표시장치.13. The method of claim 12,
Wherein the abnormal power-on detection circuit comprises:
Wherein when the abnormal power-off occurs, the control signal of the mux portion is changed to the gate high voltage potential.
KR1020130109949A 2013-09-12 2013-09-12 Liquid crystal display device incuding gate driver KR102108784B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130109949A KR102108784B1 (en) 2013-09-12 2013-09-12 Liquid crystal display device incuding gate driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130109949A KR102108784B1 (en) 2013-09-12 2013-09-12 Liquid crystal display device incuding gate driver

Publications (2)

Publication Number Publication Date
KR20150030541A true KR20150030541A (en) 2015-03-20
KR102108784B1 KR102108784B1 (en) 2020-05-11

Family

ID=53024568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130109949A KR102108784B1 (en) 2013-09-12 2013-09-12 Liquid crystal display device incuding gate driver

Country Status (1)

Country Link
KR (1) KR102108784B1 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170079499A (en) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 Touch power driving circuit and display apparatus with integrated touch screen comprising the same
KR20180036892A (en) * 2016-09-30 2018-04-10 엘지디스플레이 주식회사 Liquid crystal display device and driving method thereof
CN108172184A (en) * 2018-01-02 2018-06-15 京东方科技集团股份有限公司 Shutdown discharge circuit and display module
CN109859665A (en) * 2017-11-17 2019-06-07 乐金显示有限公司 Shift register and display device including the shift register
CN111028807A (en) * 2019-12-24 2020-04-17 Tcl华星光电技术有限公司 Driving circuit and driving method of liquid crystal display panel
US11443681B2 (en) 2016-02-29 2022-09-13 Samsung Display Co., Ltd. Gate driver and display apparatus including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008158338A (en) * 2006-12-25 2008-07-10 Toshiba Matsushita Display Technology Co Ltd Liquid crystal display device
KR20090015404A (en) * 2007-08-08 2009-02-12 엘지디스플레이 주식회사 Liquid crystal display device
KR20110001902A (en) * 2009-06-30 2011-01-06 엘지디스플레이 주식회사 Display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008158338A (en) * 2006-12-25 2008-07-10 Toshiba Matsushita Display Technology Co Ltd Liquid crystal display device
KR20090015404A (en) * 2007-08-08 2009-02-12 엘지디스플레이 주식회사 Liquid crystal display device
KR20110001902A (en) * 2009-06-30 2011-01-06 엘지디스플레이 주식회사 Display device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170079499A (en) * 2015-12-30 2017-07-10 엘지디스플레이 주식회사 Touch power driving circuit and display apparatus with integrated touch screen comprising the same
US11443681B2 (en) 2016-02-29 2022-09-13 Samsung Display Co., Ltd. Gate driver and display apparatus including the same
KR20180036892A (en) * 2016-09-30 2018-04-10 엘지디스플레이 주식회사 Liquid crystal display device and driving method thereof
CN109859665A (en) * 2017-11-17 2019-06-07 乐金显示有限公司 Shift register and display device including the shift register
CN108172184A (en) * 2018-01-02 2018-06-15 京东方科技集团股份有限公司 Shutdown discharge circuit and display module
CN111028807A (en) * 2019-12-24 2020-04-17 Tcl华星光电技术有限公司 Driving circuit and driving method of liquid crystal display panel

Also Published As

Publication number Publication date
KR102108784B1 (en) 2020-05-11

Similar Documents

Publication Publication Date Title
CN110262696B (en) Gate driver circuit and touch screen integrated type display device
US9997112B2 (en) Display device
KR101966381B1 (en) Shift register and flat panel display device thereof
US8878765B2 (en) Gate shift register and display device using the same
US9595219B2 (en) Scan driver and display device using the same
KR102120070B1 (en) Display device and method of driving the same
KR101352289B1 (en) Display Device
KR102108784B1 (en) Liquid crystal display device incuding gate driver
US20150015558A1 (en) Display device
KR101366877B1 (en) Display Device
US8754838B2 (en) Discharge circuit and display device with the same
KR20190079855A (en) Shift register and display device including thereof
KR20160077315A (en) Scan driver and display device using thereof
KR20180066375A (en) Shift Register and Display Device Using the same
US20140253531A1 (en) Gate driver and display driver circuit
KR102015848B1 (en) Liquid crystal display device
KR101589752B1 (en) Liquid crystal display
KR102029395B1 (en) Gate driver and liquid crystal display device inculding thereof
KR20060129881A (en) Shift register and liquid crystal display using the same
KR102050317B1 (en) Gate draving circuit and liquiud crystal display device inculding the same
KR102507332B1 (en) Gate driver and display device having the same
KR20140075962A (en) Display device and driving method thereof
KR20140131448A (en) Scan Driver and Display Device Using the same
KR20170038304A (en) Gate driver and display apparatus using the same
KR20200061121A (en) Discharging circuit and display device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant