KR20150024283A - Mems 디바이스 - Google Patents

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KR20150024283A KR20140110795A KR20140110795A KR20150024283A KR 20150024283 A KR20150024283 A KR 20150024283A KR 20140110795 A KR20140110795 A KR 20140110795A KR 20140110795 A KR20140110795 A KR 20140110795A KR 20150024283 A KR20150024283 A KR 20150024283A
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인피니언 테크놀로지스 아게
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Abstract

MEMS 디바이스는 백플레이트 전극 및 백플레이트 전극으로부터 이격하여 배치된 멤브레인을 포함한다. 멤브레인은 이동부와 고정부를 포함한다. 백플레이트 전극과 멤브레인은, 백플레이트 전극과 멤브레인의 고정부의 중첩 영역이 최대 중첩보다 작게 되도록 배치된다.

Description

MEMS 디바이스{MEMS DEVICE}
본 출원은, 2013년 8월 26일 출원되고, 그 전체가 참조로서 통합되는 미국 가출원 번호 61/870,112를 우선권 주장한다.
본 발명의 실시예는 MEMS 디바이스, 정전 변환기, 및 MEMS 디바이스를 제조하는 방법을 참조한다.
MEMS 디바이스 기술에서의 이중 백플레이트 마이크로폰은 서로 평행하게 배치된 상부 백플레이트 전극 및 하부 백플레이트 전극과, 평행한 상부 백플레이트 전극과 하부 백플레이트 전극 사이에 배치된 멤브레인을 포함한다. 상부 백플레이트 전극, 하부 백플레이트 전극 및 멤브레인은 지지 구조체에 의해 지지된다. 이 배치는 기판에 의해 지지된다.
음압파, 예를 들면, 음성을 상부 백플레이트 전극과 하부 백플레이트 전극 사이에 개재된 멤브레인으로 전송하기 위해, 이들 전극은 관통될 수 있다. 음압파는 멤브레인으로 하여금 멤브레인의 양 평면들에 걸친 압력 차이에 기인하여 진동할 수 있게 한다. 이에 따라, 멤브레인과 각각의 백플레이트 전극 사이의 에어 갭이 가변한다. 백플레이트 전극들과 멤브레인은 전기적 도전성의 재료(들)을 포함할 수 있다. 백플레이트 전극들에 대한 멤브레인의 변동은 멤브레인과 하부 백플레이트 전극 사이뿐만 아니라 멤브레인과 상부 백플레이트 전극 사이에서의 커패시턴스의 변동을 야기시킨다. 커패시턴스에서의 이러한 변동은 멤브레인의 이동에 응답하는 출력 신호로 변환된다. 멤브레인은 하부 백플레이트 전극과 상부 백플레이트 전극에 대한 바이어스 전압에 의해 바이어싱될 수 있다.
개략적으로 전술한 이중 백플레이트 마이크로폰은 지지 구조체 내부에 생성된 기생 커패시턴스 때문에 시달린다. 멤브레인과 상부 백플레이트 전극 사이의 지지 구조체 내부에 제1 기생 커패시턴스가 생성될 수 있다. 멤브레인과 하부 백플레이트 전극 사이의 지지 구조체 내부에 제2 기생 커패시턴스가 생성될 수 있다. 하부 백플레이트 전극과 기판 사이의 지지 구조체 내부에 제3 기생 커패시턴스가 생성될 수 있다. 기판은 접지될 수 있다. 환언하면, 기생 커패시턴스들은 상부 백플레이트 전극, 멤브레인 및 하부 백플레이트 전극 사이에 결합하여 지지 구조체 내부에, 즉, 멤브레인과 상부 백플레이트 전극 사이의 에어 갭 및 멤브레인과 하부 백플레이트 전극 사이의 에어 갭을 제외한 MEMS 디바이스의 부분에 생성되는 경향이 있다.
기생 커패시턴스는 일반적으로 멤브레인과 상부 백플레이트 전극 사이뿐만 아니라 멤브레인과 하부 백플레이트 전극 사이의 커패시턴스와 간섭하는 원치않는 커패시턴스이다. 이에 따라, 멤브레인의 이동에 응답하여 전기 신호로 변환되도록 의도된 커패시턴스 값들이 간섭을 받는다. MEMS 디바이스가 이중 백플레이트 마이크로폰으로서 구체화되는 경우에, 예를 들면, 기생 커패시턴스들은 (전기적) 출력이 (가청) 입력의 올바른 재생에 대응하지 않도록 MEMS 디바이스에 영향을 미칠 수 있다. 언급되지는 않았지만, 추가의 기생 커패시턴스들의 소스들이 인식될 수 있다.
본 발명의 실시예는 백플레이트 전극을 포함하는 MEMS 디바이스를 제공한다. 멤브레인은 백플레이트 전극으로부터 이격되어 배치된다. 멤브레인은 이동부와 고정부를 포함한다. 백플레이트 전극과 멤브레인은, 백플레이트 전극과 멤브레인의 고정부의 중첩 영역이 최대의 중첩보다 작게 되도록 배치된다.
추가의 실시예는 백플레이트 전극을 포함하는 정전 변환기(electrostatic transducer)를 제공한다. 멤브레인은 백플레이트 전극으로부터 이격되어 배치된다. 멤브레인은 이동부와 고정부를 포함한다. 백플레이트 전극과 멤브레인은, 백플레이트 전극과 멤브레인의 고정부의 중첩 영역이 최대의 중첩보다 작게 되도록 배치된다. 정전 변환기는 백플레이트 전극에 대한 멤브레인의 이동에 응답하여 출력 신호를 생성하도록 구성된다.
추가의 실시예는 백플레이트를 포함하는 MEMS 디바이스를 제조하는 방법을 제공한다. 멤브레인은 백플레이트 전극으로부터 이격되어 배치되고, 멤브레인은 이동부와 고정부를 포함한다. 이 방법은 백플레이트 전극과 멤브레인의 고정부의 중첩 영역이 최대의 중첩보다 작게 되도록 백플레이트 전극과 멤브레인을 제공하는 단계를 포함한다.
본 발명의 실시예는 도면들에 대하여 다음에 설명된다.
도 1a는 개략적인 MEMS 디바이스를 단면으로 도시한다.
도 1b는 도 1a에 도시된 MEMS 디바이스의 개략적인 회로도를 도시한다.
도 2a는 추가의 개략적인 MEMS 디바이스을 단면으로 도시한다.
도 2b는 도 2a에 도시된 MEMS 디바이스의 개략적인 회로도를 도시한다.
도 3a는 MEMS 디바이스의 평면도를 도시한다.
도 3b는 도 3a에 도시된 MEMS 디바이스의 개략적인 단면도를 도시한다.
도 4a는 MEMS 디바이스의 추가의 평면도를 도시한다.
도 4b는 도 4a에 도시된 MEMS 디바이스의 개략적인 단면도를 도시한다.
도 5a는 MEMS 디바이스의 추가의 평면도를 도시한다.
도 5b는 도 5a에 도시된 MEMS 디바이스의 개략적인 단면도를 도시한다.
도 6은 MEMS 디바이스의 개략적인 단면도를 도시한다.
도 7은 MEMS 디바이스의 백플레이트 전극의 개략적인 평면도를 도시한다.
도 8a는 MEMS 디바이스의 추가의 평면도를 도시한다.
도 8b는 도 8a에 도시된 MEMS 디바이스의 개략적인 단면도를 도시한다.
도 8c는 상부 백플레이트 전극, 멤브레인 및 하부 백플레이트 전극의 서로에 대한 배열의 평면도를 개략적인 도면으로 도시한다.
도 9a는 가드 링을 포함하는 MEMS 디바이스의 개략적인 도면을 단면도로 도시한다.
도 9b는 상부 백플레이트, 멤브레인, 하부 백플레이트 전극 및 연관된 가드 링들(guard rings)의 서로에 대한 배치의 평면도를 개략적인 도면으로 도시한다.
도 10a 내지 도 10p는 MEMS 디바이스를 제조하기 위한 방법의 프로세스 플로우를 개략적으로 도시한다.
여기에 개시된 교시의 상이한 실시예들을 도 1 내지 도 10p를 참조하여 후속하여 논의될 것이다. 도면에서, 동일한 참조 번호들은 상이한 실시예들 내의 동일한 참조 번호로 지칭되는 물체들이 상호교환가능하고 설명이 상호 적용가능하도록 동일하거나 유사한 기능을 갖는 물체에 제공된다.
도 1a를 참조하면, MEMS 디바이스(10)는 서로 평행하게 배열된 백플레이트 전극(12) 및 제2 백플레이트 전극(14)을 포함한다. 일부 구현예(예를 들면, 소위 단일 백플레이트 마이크로폰)는 제2 백플레이트 전극(14)을 포함하지 않을 수 있는데, 즉, 제2 백플레이트 전극(14)은 선택적일 수 있다. 백 플레이트 전극(12)은 또한 상부 백플레이트 전극으로서 지칭될 수 있다. 제2 백 플레이트 전극(14)은 또한 하부 백플레이트 전극으로서 지칭될 수 있다. 속성 "상부" 및 "하부"는 주로 도 1a 및 추가의 도면에서의 그래픽적 표현에 관해 두 개의 백 플레이트 전극(12 및 14)을 구별하는 역할을 하고, 제한적인 것으로 해석되어서는 안된다. 다음의 설명 및 도면에서, 인덱스 "T"는 전형적으로 상부 백플레이트 전극(12)을 지칭하고, 인덱스 "B"는 전형적으로 하부 백플레이트 전극(14)을 지칭하며, 인덱스 "M"은 전형적으로 멤브레인(16)을 지칭하고, 인덱스 "S"는 전형적으로 기판(20_1, 20_2)을 지칭한다. MEMS 디바이스(10)는 또한 멤브레인(16)을 포함한다. 멤브레인(16)은 평행한 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이에 배치된다. 멤브레인(16)은 이동부(displaceable portion)와 고정부(fixed portion)를 포함할 수 있다. 이동부는 입사되는 음파에 응답하여 이동할 수 있다. 예를 들면, 이동부는 편향되거나 변형될 수 있다. 대안으로, 이동부는 변환에 의해 이동될 수 있다. 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)은 전기적 도전성 재료를 포함할 수 있다.
백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)은 지지 구조체(18_1, 18_2)에 의해 지지될 수 있다. 지지 구조체(18_1, 18_2)의 재료는 산화물로 이루어질 수 있다. 지지 구조체(18_1, 18_2) 자체는 기판(20_1, 20_2) 상에 지지될 수 있다.
백플레이트 전극(12)은 음압이 백플레이트 전극(112)을 통과하여 멤브레인(16)에 도달하게 할 수 있는 관통구멍(perforation)들을 포함할 수 있다. 제2 백플레이트 전극(14)은 멤브레인(16)의 측면 상에 음압 도착 방향과는 떨어져서 대면하게 배치될 수 있다. 멤브레인(16)과 제2 백플레이트(14) 사이의 갭에 있는 에어(air)의 일부가, 음압 도달의 결과로서 이동될 때, 멤브레인(16)에 의해 푸시(push)될 수 있다. 멤브레인(16)과 제2 백플레이트 전극(14) 사이의 볼륨이 새어나가도록 하기 위해, 제2 백플레이트 전극(14)에는 또한 관통구멍이 제공될 수 있다. 멤브레인(16)에 의해 푸시되는 에어 볼륨이 확장될 수 있게 후면 공동(22)이 제공될 수 있다.
MEMS 디바이스(10)는 지지 구조체(18_1, 18_2) 내부에 생성된 기생 커패시턴스 때문에 고생할 수 있다. 도 1a에 도시된 바와 같이, 제1 기생 커패시턴스(CTM)는 백플레이트 전극(12)과 멤브레인(16) 사이의 지지 구조체(18_1, 18_2)의 적어도 일 부분에서 관찰될 수 있다. 제2 기생 커패시턴스(CMB)는 멤브레인(16)과 제2 백플레이트 전극(14) 사이의 지지 구조체(18_1, 18_2)의 적어도 일 부분에서 관찰될 수 있다. 추가의 기생 커패시턴스(CBS)는 백플레이트 전극(14)과 기판(20_1, 20_2) 사이의 지지 구조체(18_1, 18_2)의 적어도 일 부분에서 관찰될 수 있다. 전술되지는 않았지만, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14) 사이의 지지 구조체(18_1, 18_2)의 특정 부분들에서 추가의 기생 커패시턴스가 관찰될 수 있다.
도 1b는 도 1a에 도시된 MEMS 디바이스의 개략적인 회로도를 도시한다. 기판은 접지될 수 있다. 멤브레인은 바이어스 전압(Vbias)에 의해 바이어싱될 수 있다. 전기적 도전성의 상부 플레이트 전극(12)의 전압 레벨(Vp)이 출력될 수 있다. 또한, 전기적 도전성의 (하부) 제2 백플레이트 전극(14)의 전압 레벨(Vm)이 출력될 수 있다. 전압 레벨 출력(Vp 및 Vm)은 전압 바이어싱된 멤브레인(16)의 이동과 관련하여 변경된다.
환언하면, MEMS 디바이스는 백플레이트 전극 및 제2 백플레이트 전극에 대한 멤브레인의 이동에 응답하여 출력 신호(Vp 및 Vm)을 생성할 수 있다(도 1a 참조). 이러한 특징은 활성 커패시턴스 CA 및 CB로도 지칭되는 가변 커패시터(CA 및 CB)로 개략적으로 표시된다. 활성 커패시턴스(CA 및 CB)는 백플레이트 전극 및 제2 백플레이트 전극 각각에 대한 멤브레인의 이동과 관련하여 가변된다.
도 1b에 도시된 회로도는 적어도 백플레이트 전극(12), 멤브레인(16), 제2 백플레이트 전극(14), 및 기판(20_1, 20_2) 중 상이한 것들 사이의 지지 구조체의 특정 부분들에서 관찰되는 기생 커패시턴스들(CTM, CMB, 및 CBS)를 도시한다.
도 2a는 MEMS 디바이스(10)의 개략도를 단면도로 도시한다. 이 개략도는 지지 구조체(18_1, 18_2) 내부에서 추가의 커패시턴스(C_MS 및 C_BT)가 관찰될 수 있다는 점에서 도 1a에 도시된 개략도와 상이하다. 기생 커패시턴스(C_MS)는 멤브레인(16)과 기판(20_1) 사이에 배치된 지지 구조체(18_1)의 부분들 내부에서 관찰될 수 있다. 기생 커패시턴스(C_BT)는 제2 백플레이트 전극(14)과 백플레이트 전극(12) 사이에 배치된 지지 구조체(18_2)의 부분들에서 제2 백플레이트 전극(14)과 백플레이트 전극(12) 사이에서 관찰될 수 있다. 멤브레인(16)과 백플레이트 전극(12)과 제2 백플레이트 전극(14) 각각의 사이에서 가변 활성 커패시턴스(CA 및 CB)가 관찰된다.
도 2b는 추가의 기생 커패시턴스(C_MS, C_BT)를 포함하는 MEMS 디바이스(10)의 개략적인 회로도를 도시한다. 이 회로도에서, 입력 바이어스 전압(Vbias)과 접지(gnd) 사이에서 기생 커패시턴스(C_MS)가 관찰될 수 있다. 또한, 전압 레벨 출력들(Vp 및 Vm) 사이에서 기생 커패시턴스(C_BT)가 관찰될 수 있다. 멤브레인과 백플레이트 전극과 제2 백플레이트 전극 각각의 사이에서 가변 활성 커패시턴스(CA 및 CB)가 관찰된다(도 2a 참조). 멤브레인은 백플레이트 전극과 제2 백플레이트 전극 모두에 대하여 이동가능하다. 이에 따라, 활성 커패시턴스(CA 및 CB)는, 예를 들면, 음압 도달에 의해 생성되는, 이러한 멤브레인 이동과 관련하여 가변한다.
도 2a를 다시 참조하고 도 1a와 비교하면, 지지 구조체(18_1)는 멤브레인(16)과 기판(20_1) 사이에 배치되고 제2 백플레이트 전극(14)이 개재되지 않은 부분을 포함할 수 있다. 이에 따라, 상기 부분에서, 멤브레인(16)과 기판(20_1) 사이에 직접 기생 커패시턴스(C_MS)가 제공될 수 있다. 또한, 지지 구조체(18_2)는 백플레이트 전극(12)와 제2 백플레이트 전극(14) 사이에 멤브레인(16)이 개재되지 않은 부분을 포함할 수 있다. 이에 따라, 상기 부분에서, 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이에 직접 기생 커패시턴스(C_BT)가 제공될 수 있다.
도 3a는 MEMS 디바이스(10)의 평면도를 도시하고, 도 3b는 MEMS 디바이스(10)를 개략적인 단면도로 도시한다. 도 2a에 도시된 개략적인 도면과는 대조적으로, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14)은 모두 실질적으로 동일한 치수를 가질 수 있고 실질적으로 임의의 오프셋없이 서로에 대해 적층될 수 있다. 환언하면, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14)은 최대의 중첩을 달성하도록 그와 같이 정렬될 수 있다. 이러한 배치는 도 1a 및 도 2a에 도시된 배치에 비해 기생 커패시턴스(C_TM, C_MB 및 C_BS)가 높을 수 있기 때문에 최악의 상황으로서 간주될 수 있다. 예를 들면, 기생 커패시턴스(C_TM)는 약 1.0 pF일 수 있고, 기생 커패시턴스(C_MB)는 약 1.0 pF일 수 있으며, 기생 커패시턴스(C_BS)는 약 4.1 pF일 수 있다. 멤브레인(16)이 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이에 완전히 배치되기 때문에, 기생 커패시턴스(C_BT)는 무시할 수 있는 것으로 간주될 수 있다. 또한, 제2 백플레이트 전극(14)이 멤브레인(16)과 기판(20_1, 20_2) 사이에 완전히 배치배치되기 때문에, 기생 커패시턴스(C_MS) 또한 무시할 수 있는 것으로 간주될 수 있다.
도 4a는 MEMS 디바이스(10)를 평면도로 도시하고, 도 4b는 도 4a에 도시된 MEMS 디바이스(10)의 개략도를 단면도로 도시한다. 이 배치에서, 도 4a에서 최상으로 볼 수 있는 바와 같이, 백플레이트 전극(12)의 원주는 리세스들(24)을 포함할 수 있다. 리세스들(24)은 백플레이트 전극(12)의 원주를 따라 등거리로 배치될 수 있다. 도 4a에 도시되지는 않았지만, 제2 백플레이트 전극 또한 리세스들이 제공된 원주를 포함할 수 있고, 여기서, 리세스들은 원주를 따라 등거리로(또는 균일하게) 또한 배열될 수 있다. 또한, 도 4a에는 도시되지 않았지만, 멤브레인(16)은 또한 리세스들이 제공된 원주를 포함할 수 있고, 여기서, 리세스들은 원주를 따라 등거리로 또한 배열될 수 있다. 전술한 리세스들은 서로 관련하여 중첩 영역을 감소시키도록 적응된다.
도 4b를 참조하면, 이러한 배치는 도 1a, 도 2a, 및 도 3b에 개략적으로 도시된 MEMS 디바이스의 지지 구조체에 생성된 기생 커패시턴스들에 비해, 감소된 기생 커패시턴스(C_TM, C_MB 및 C_BS)뿐만 아니라 감소된 기생 커패시턴스(C_BT 및 C_MS)를 달성할 수 있다. 예를 들면, 기생 커패시턴스(C_TM)는 0.12 pF이고, 기생 커패시턴스(C_MB)는 0.12 pF이며, 기생 커패시턴스(C_BS)는 0.82 pF이다.
도 3b에 도시된 배치에 비해, 이들 기생 커패시턴스는 모두 감소된다. 도 4b에 도시된 바와 같은 MEMS 디바이스(10)에서, 지지 구조체(18_2)에서, 백플레이트 전극(12)의 부분들과 제2 백플레이트 전극(14)이 멤브레인(16)을 개재하지 않고 중첩될 수 있다. 이에 따라, 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이의 지지 구조체(18_2)의 이 부분에서, 기생 커패시턴스(C_BT)가 생성된다. 그러나, 이 기생 커패시턴스(C_BT)는, 예를 들면, 도 3b에 도시된 배열에 비해 감소된다. 도 4b에 도시된 배열에서, 지지 구조체(18_1)에서, 멤브레인(16)의 일부가 백플레이트 전극(12) 및 제2 백플레이트 전극(14)을 넘어 돌출된다. 이 구성에서, 제2 백플레이트 전극(14)이 개재되지 않은 지지 구조체(18_1)의 그러한 부분에 기생 커패시턴스(C_MS)가 생성된다. 그러나, 이러한 기생 커패시턴스(C_MS)는 일부 구현예들에서 0.25% C_BS만큼 작을 수 있다.
도 5a는 MEMS 디바이스(10)를 평면도로 도시하고, 도 5b는 도 5a에 도시된 MEMS 디바이스(10)의 개략도를 단면도로 도시한다. 이 배열에서, 도 5a에서 최상으로 볼 수 있는 바와 같이, 백플레이트 전극(12)의 원주는 리세스들(24)을 포함할 수 있다. 리세스들(24)은 백플레이트 전극(12)의 원주를 따라 균일하게 또는 등거리로 배열될 수 있다. 도 4a에 도시된 배열에 비해, 리세스들(24)은 더 큰 곡률 반경을 포함하도록 구성될 수 있다. 도 5a에 도시되지는 않았지만, 또한, 제2 백플레이트 전극은 리세스들이 제공된 원주를 포함할 수 있고, 여기서, 리세스들은 원주를 따라 균일하게 또는 등거리로 배열될 수 있다. 또한, 도 5a에 도시되지는 않았지만, 또한, 멤브레인은 리세스들이 제공된 원주를 포함할 수 있고, 여기서, 리세스들은 원주를 따라 등거리로 배열될 수 있다.
도 5b를 참조하면, 이 배열은 도 1a, 도 2a, 도 3b, 및 도 4b에 개략적으로 도시된 MEMS 디바이스의 지지 구조체에서 생성되는 기생 커패시턴스에 비해 감소된 기생 커패시턴스(C_TM, C_MB, 및 C_BS)뿐만 아니라 감소된 기생 커패시턴스(C_BT 및 C_MS)를 제공할 수 있다. 예를 들면, 기생 커패시턴스(C_TM)은 약 0.05 pF일 수 있고, 기생 커패시턴스(C_MB)는 약 0.05 pF일 수 있으며, 기생 커패시턴스(C_BS)는 약 0.3 pF일 수 있다.
도 3b에 도시된 배열에 비해, 예를 들면, 이들 기생 커패시턴스는 감소될 수 있다. 도 5b에 도시된 바와 같은 MEMS 디바이스(10)에서, 지지 구조체(18_2)에서, 백플레이트 전극(12)의 부분들과 제2 백플레이트 전극(14)이 멤브레인(16) 개제없이 중첩할 수 있다. 이에 따라, 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이의 지지 구조체(18_2)의 이 부분에서, 기생 커패시턴스(C_BT)가 생성된다. 그러나, 이 기생 커패시턴스(C_BT)는 무시가능한 것으로 고려될 수 있다. 도 5b에 도시된 배열에서, 지지 구조체(18_1)에서, 멤브레인(16)의 일부가 백플레이트 전극(12)과 제2 백플레이트 전극(14)을 넘어 돌출할 수 있다. 이 구성에서, 제2 백플레이트 전극(14)이 개제되지 않은 지지 구조체(18_1)의 그러한 부분들에 기생 커패시턴스(C_MS)가 생성될 수 있다. 그러나, 이러한 기생 커패시턴스(C_MS)는 약 0.25% C_BS만큼 작을 수 있다.
도 6은 MEMS 디바이스(10)를 단면도로 도시한다. 일반적으로, 이 MEMS 디바이스(10)는 도 4b 및 도 5b에 도시된 MEMS 디바이스에 비해 실질적으로 동일한 배열을 갖는다. 그러나, 도 6에 도시된 MEMS 디바이스(10)는 세그멘테이션(segmentation; 12S 및 14S)을 포함하는 백플레이트 전극(12)과 제2 백플레이트 전극(14)을 포함한다. 특히, 백플레이트 전극(12)은 세그멘테이션(12S)을 포함할 수 있다. 또한, 제2 백플레이트 전극(14)은 세그멘테이션(14S)을 포함할 수 있다. MEMS 디바이스(10)는 또한 백플레이트 전극(12)과 제2 백플레이트 전극(14)으로부터 이격되어 배치된 멤브레인(16)을 포함할 수 있다. 멤브레인(16)은 이동부 및 고정부를 포함할 수 있다. 고정부는 지지 구조체(18_1, 18_2)에 의해 고정된 멤브레인(16)의 적어도 일부를 포함하는 것으로 정의될 수 있다. 이동부는 편향가능한 멤브레인(16)의 일부를 포함하는 것으로 정의될 수 있다.
백플레이트 전극(12)에서, 세그멘테이션(12S)은 활성 백플레이트 부분(12ABP)과 추가의 백플레이트 부분(12FBP) 사이에 전기적 분리를 제공하도록 배열될 수 있고, 활성 백플레이트 부분(12ABP)은 멤브레인(16)의 이동부와 대면한다. 제2 전극(14)에서, 세그멘테이션(14S)은 활성 백플레이트 부분(14ABP)과 추가의 백플레이트 부분(14FBP) 사이에 전기적 분리를 제공하도록 배열되고, 활성 백플레이트 부분(14ABP)은 멤브레인(16)의 이동부와 대면한다.
멤브레인(16)의 이동부와 백플레이트 전극(12)의 활성 백플레이트 부분(12ABP)의 사이, 그리고 멤브레인(16)의 이동부와 제2 백플레이트 전극(14)의 활성 백플레이트 부분(14ABP)의 사이에서 가변 활성 커패시턴스(CA 및 CB)가 관찰된다. 이에 따라, 활성 커패시턴스(CA 및 CB)는 백플레이트 전극(12)의 활성 백플레이트 부분(12ABP) 및 제2 백플레이트 전극(14)의 활성 백플레이트 부분(14ABP) 모두에 대한 멤브레인(16)의 이동부의 이동과 관련하여 각각 가변한다. 이러한 멤브레인(16) 이동은, 예를 들면, 음성 등에 기인한 음압 도달에 의해 생성된다.
MEMS 디바이스(10)가 백플레이트(12), 멤브레인(16), 원형의 제2 백플레이트 전극(14)을 포함하는 경우, 세그멘테이션(12S 및 14S) 또한 원형으로 형성될 수 있다. 세그멘테이션(12S 및 14S)은 백플레이트 전극(12) 및 제2 백플레이트 전극(14)을 활성 백플레이트 부분(12ABP, 14ABP) 및 추가의 백플레이트 부분(12FBP, 14FBP)으로 분할하기 위해 지지 구조체(18_1, 18_2) 인근까지 확장하도록 배열된다. 요약하면, 활성 백플레이트 부분(12ABP 및 14ABP)는 중앙 부분(중심 부분)일 수 있고, 추가의 백플레이트 부분(12FBP 및 14FBP)은 백플레이트 전극(12) 및 제2 백플레이트 전극(14) 각각의 주변 부분일 수 있다.
백플레이트 전극(12) 및 제2 백플레이트 전극(14)은 전기적 도전성 재료, 예를 들면, 폴리-실리콘으로 이루어지거나 포함할 수 있다. 세그멘테이션(12S, 14S)을 제공함으로써, 분리된 (분할된) 추가의 백플레이트 부분(12FBP, 14FBP)이 기생 커패시턴스의 생성에 기여하지 않기 때문에 기생 커패시턴스가 상당히 감소될 수 있다. 세그멘테이션(12S, 14S) 각각은 기생 커플링을 제한하는 주변 커패시턴스(C_F)로서 간주될 수 있다. 이에 따라, 전체적으로 MEMS 디바이스(10)의 커패시턴스는 백플레이트 전극(12)의 활성 백플레이트 부분(12ABP)과 멤브레인(16)의 이동부 사이에 생성된 활성 커패시턴스(CA)뿐만 아니라 제2 백플레이트 전극(14)의 활성 백플레이트 부분(14ABP)과 멤브레인(16)의 이동부 사이에 생성된 활성 커패시턴스(CB)를 포함할 수 있다.
백플레이트 전극(12)의 활성 백플레이트 부분(12ABP)뿐만 아니라 제2 백플레이트 전극(14)의 활성 백플레이트 부분(14ABP) 모두 전기적 도전성 리드-쓰루(도시 생략)를 통해 신호 출력부들에 각각 접속될 수 있다는 것을 유의하자. 백플레이트 전극(12)의 추가의 백플레이트 부분(12FBP)은 중심 부근에서 분리될 수 있다. 또한, 제2 백플레이트 전극(14)의 추가 백플레이트 부분(14FBP)도 중심 부근에서 분리될 수 있다. 이에 따라, 기생 커패시턴스(C_TM, C_MB 및 C_BS)가 실질적으로 제거될 수 있다. 또한, 기생 커패시턴스(C_MS 및 C_BT) 또한 실질적으로 제거될 수 있다.
백플레이트 전극(12)뿐만 아니라 제2 백플레이트 전극(14) 모두 접합층(12B, 14B)를 각각 포함할 수 있다. 접합층(12B, 14B)은 활성 백플레이트 부분(12ABP 및 14ABP) 내지 추가의 백플레이트 부분(12FBP 및 14FBP)을 지지하도록 배열될 수 있다. 접합층(12B, 14B)은 백플레이트 전극(12) 및 제2 백플레이트 전극(14)을 평평하게 당기도록 배열될 수 있다.
접합층(12B, 14B)의 재료는 유전체 재료를 포함할 수 있다. 예를 들면, 유전체 재료는 SiN을 포함할 수 있다. 접합층(12B, 14B)은 서로 대면하는 백플레이트 전극(12) 및 제2 백플레이트 전극(14)의 면들에 각각 접합될 수 있다. 이 특징은 대칭을 제공할 수 있다. 또 다른 예에서, 접합층(12B, 14B)은 반대 방향으로 대면하는 백플레이트 전극(12) 및 제2 백플레이트 전극(14)의 면들에 각각 접합될 수 있다. 이 특징 또한 대칭을 제공할 수 있다. 백플레이트 전극(12)이 접합층(12B)의 표면에 접합되고 제2 백플레이트 전극(14)이 접합층(14B)의 표면에 접합되는 것도 가능할 수 있다.
도 7은 백플레이트 전극(12 또는 14)(백플레이트 전극(12) 또는 제2 백플레이트 전극(14)의 평면도를 도시한다. 이러한 백플레이트 전극(12 또는 14)은 추가의 백플레이트 부분(12FBP 또는 14FBP)(주변 부분)에 의해 둘러싸인 활성 백플레인 부분(12ABP 또는 14ABP)(중심 부분)을 포함할 수 있다. 양쪽 부분들 모두 세그멘트이션(12S 또는 14S)를 통해 서로 분리(분할)될 수 있다. 활성 백플레이트 부분(12ABP 또는 14ABP)을, 지지 구조체(도시 생략)에 의해 환상으로 자체 지지될 수 있는 추가의 백플레이트 부분(12FBP 또는 14FBP)에 접합하기 위한 접합층(12B 또는 14B)이 제공될 수 있다. 활성 백플레이트 부분(12ABP 또는 14ABP)을 접촉 포인트로서 역할을 하는 패드(28)에 접속하는 리드-쓰루(26)가 제공될 수 있다. 세그멘테이션(12S 또는 14S)에 기인하여, 추가의 백플레이트 부분(12FBP 또는 14FBP)이 패드(28)와 완전리 분리될 수 있고, 그 역도 마찬가지이다. 백플레이트 전극(12 또는 14)은 백플레이트 전극이 상부 백플레이트 전극으로서 구체화되는 경우 멤브레인(도시 생략)으로 음압이 전송될 수 있도록 관통될 수 있다.
도 8a는 MEMS 디바이스(10)를 평면도로 도시하고, 도 8b는 MEMS 디바이스(10)를 단면도로 도시한다. 이 배열에서, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14)의 원주는 지지 구조체에 서로 연관된 중첩 영역을 감소시키도록 적응된 리세스들을 포함하도록 형성될 수 있다. 리세스들은 원주를 따라 등거리로 배열된다.
또한, 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)은 동일한 수의 리세스들을 포함할 수 있다. 더욱이, 상부 백플레이트 전극(12), 하부 백플레이트 전극(14) 및 멤브레인(16)의 리세스들 각각은 서로 각을 이루어 오프셋되도록 배열될 수 있다.
도 8b는 MEMS 디바이스(10)의 단면도를 도시한다. 이 구성에서, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14)은 리세스들을 포함할 수 있다. 이 구성은 감소된 기생 커패시턴스들을 가능하게 한다. 특히, 지지 구조체(18_1) 내부에 생성된 기생 커패시턴스(C_TM)(즉, 멤브레인(16)의 고정부와 상부 백플레이트 전극(12)의 대응 부분 사이의 커패시턴스)는 백플레이트 전극(12)과 멤브레인(16)이 지지 구조체(18_1) 내부에서 중첩하지 않기 때문에 약 0.0 pF과 동일하다. 또한, 지지 구조체(18_1) 내부에 생성된 기생 커패시턴스(C_MB)는 멤브레인(16)과 제2 백플레이트 전극(14)이 지지 구조체(18_1) 내부에서 또한 중첩하지 않기 때문에 약 0.0 pF과 동일하다. 환언하면, 멤브레인(16)의 고정부가 제2 백플레이트 전극(14)의 대응 부분과 중첩하지 않는다(또는 거의 중첩하지 않는다). 멤브레인(16)의 고정부에 대응하는 백플레이트 전극(12)의 부분 및 제2 백플레이트 전극(14)의 부분은, 멤브레인(16)의 이동부에 실질적으로 대응할 수 있는 노출된 부분과는 반대로, 백플레이트 전극(12, 14)의 클램핑된 부분으로서 간주될 수 있다. 또한, 제2 백플레이트 전극(14)과 기판(20_1) 사이에 생성된 기생 커패시턴스(C_BS)는 약 0.58 pF과 동일하다.
부가하여, 백플레이트 전극(12)과 제2 백플레이트 전극(14) 사이에 생성되는 기생 커패시턴스(C_BT)는 무시할 수 있다. 또한, 기생 커패시턴스(C_MS)는 C_BS의 약 25%와 동일할 수 있다. 더욱이, 지지 구조체(18_2) 내부에 백플레이트 전극(12)과 기판(20_2) 사이에 생성되는 기생 커패시턴스(C_TS)는 C_BS의 약 14%와 동일할 수 있다. 이에 따라, 기생 커패시턴스는 전형적으로 상당히 감소될 수 있다.
보다 양호한 개관을 위해, 도 8c는 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16) 사이의 각 오프셋 배열(angular offset arrangement)을 개략적으로 도시한다. 이 경우에, 제2 백플레이트 전극(14)은 백플레이트 전극(12)으로부터 30°의 각 오프셋만큼 오프셋된다. 또한, 멤브레인(16)은 제2 백플레이트 전극(14)으로부터 30°의 각 오프셋만큼 오프셋된다.
이러한 배열에 기인하여, 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)은 멤브레인(16)의 고정 부분에 대응하는 영역에(즉, 지지 구조체 내부에) 서로에 대해 중첩하는 영역이 실질적으로 최소의 중첩을 나타내게 되도록 배열될 수 있다. 또한, 멤브레인(16)은 고정 부분에서 백플레이트 전극(12) 및 제2 백플레이트 전극(14) 모두에 대해 중첩 영역이 최대 중첩보다 작게 될 수 있다. 더욱이, 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)의 리세스들의 각 오프셋들은 서로 최소의 중첩을 가져오는 값을 포함할 수 있다. 더욱이, 백플레이트 전극(12), 제2 백플레이트 전극(14) 및 멤브레인(16)은 멤브레인(16)의 이동부에 대응하는 영역(예를 들면, 멤브레인의 중앙 부분)에 서로에 대한 중첩 영역이 실질적으로 최대의 중첩을 나타내도록 정렬될 수 있다.
리세스들은 반원형, 활꼴형, 성상형 또는 다른 형상을 갖도록 형상화될 수 있다.
도 9a는 MEMS 디바이스(10)의 개략도를 단면도로 도시한다. 도 4b, 도 5b, 도 6, 및 도 8b에 도시된 배열과 유사하게, 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14)은 백플레이트 전극(12, 14)과 멤브레인(16)의 고정부의 중첩 영역이 최대 중첩보다 작게 되도록 배열될 수 있다. 도 9a에 도시된 배열에서의 MEMS 디바이스(10)에서, 기판(20_1, 20_2)과 지지 구조체(18_1, 18_2) 사이에 가드 링(guard ring; 30)이 개재될 수 있다. 가드 링(30)은 제2 백플레이트 전극(14)과 연관되고 지지 구조체(18_1, 18_2)(즉, 백플레이트 전극(12, 14)과 멤브레인(16)의 고정부)에서의 기생 커패시턴스를 감소시키도록 적응될 수 있다. 특히, 가드 링(30)은 제2 백플레이트 전극(14)과 가드 링(30) 사이의 기생 커패시턴스를 스스로 감소시키도록 적응될 수 있다. 가드 링(30)은 환형으로 개재될 수 있다.
또한, 9b에 도시된 바와 같이, 부가의 가드 링(30_1 내지 30_3)이 제공될 수 있고, 각각의 가드 링은 백플레이트 전극(12), 멤브레인(16), 및 제2 백플레이트 전극(14)과 각각 연관된다. 특히, 각각의 가드 링(30_1 내지 30_3)은 백플레이트 전극(12), 멤브레인(16), 또는 제2 백플레이트 전극(14)의 하나의 돌출 아암과 연관될 수 있고, 각각의 돌출 아암은 백플레이트 전극(12)의 대응하는 중앙 부분(예를 들면, 서스펜디드 부분(suspended portion)), 멤브레인(16), 및 제2 백플레이트 전극(14)을 각각 지지 구조체와 기계적으로 연결할 수 있다. 이 경우에, 각각의 가드 링(30_1 내지 30_3)은 백플레이트 전극(12), 멤브레인(16) 및 제2 백플레이트 전극(14) 중 각각의 것과 연관될 수 있다. 가드 링(30_1 내지 30_3)을 제공함으로써, 기생 커패시턴스에서의 더 큰 감소가 달성될 수 있다.
도 10a 내지 도 10p는 전술한 바와 같은 MEMS 디바이스의 예시적인 제조 프로세스의 다양한 스테이지 또는 단계 동안과 연관된 개략적인 단면을 도시한다.
도 10a는 실리콘 웨이퍼로 이루어질 수 있는 기판(100)을 도시한다.
도 10b에 도시된 바와 같이, 기판(100)의 상부 표면 상에 하부 에칭 정지층(102)이 증착된다. 하부 에칭 정지층(102)은 에칭 프로세스의 신뢰성있는 정지를 제공할 수 있다. 하부 에칭 정지층(102)은 전형적으로 정지 산화물 TEOS(tetraethyl orthosilicate)로부터 이루어질 수 있다. 하부 에칭 정지층(102)의 두께는 전형적으로 약 600 nm일 수 있다.
도 10c는 하부 에칭 정지층(102)의 표면상에 SiN층(104)을 증착하고 증착된 SiN층(104)의 표면상에 폴리-실리콘층(106)을 증착한 배열의 개략적인 단면도를 도시한다. SiN층(104)은 약 140 nm의 두께를 가질 수 있다. 폴리-실리콘(106)은 약 330nm의 전형적인 두께를 가질 수 있다.
도 10d는 기판(100) 상에 세 개의 층(102, 104, 및 106)을 포함하는 멀티층 배열이 증착되고 폴리-실리콘층(106) 세그멘테이션을 제공하도록, 예를 들면, 에칭에 의해 폴리-실리콘층(10)이 구조화된 후의 개략적인 단면도를 도시한다.
도 10e는 SiN층(104), 폴리-실리콘층(106) 및 추가의 SiN층(108)을 포함하는 멀티층 배열이 구조화된 후의 개략적인 단면도를 도시한다. 특히, 다층 배열에 개구 또는 트렌치가 형성될 수 있고, 상기 개구는 산화물층(102)까지 연장한다.
도 10f는, 예를 들면, 증착 프로세스에 의해 전체적인 기판(100) 표면을 TEOS 증착층(110)으로 채운 후의 개략적인 단면도를 도시한다. 특히, TEOS 증착층(110)은 개구들로 채워졌을 수 있다. 이후, TEOS층(110)은 어닐링되었을 수 있다. 후속하여, TEOS층(110)에 화학 기계적 연마(CMP) 프로세스가 적용되었을 수 있다.
도 10g는 연마된 TEOS층(110)의 상부에 추가의 TEOS층(112)이 도포된 후의 배열의 개략적인 단면도를 도시한다. 이후, 이 TEOS층(112)은 또한 어닐링되었을 수 있다.
도 10h는 추가의 TEOS층(112)에 리세스(114)를 형성하는 프로세스가 가해진 후의 배열의 개략적인 단면도를 도시한다. 리세스(114)는 후속의 점착 방지(anti-sticking) 범프의 형성을 위해 사용될 수 있다. 점착 방지 범프는 멤브레인 소자(도시 생략)가 부착력에 기인하여 하부 전극에 점착하는 위험을 줄이도록 배열될 수 있다. 점착 방지 범프(114)는, 예를 들면, 에칭에 의해 형성될 수 있다.
도 10i는 TEOS층(112) 상에 멤브레인층(116)이 증착된 후의 배열의 개략적인 단면도를 도시한다. 특히, 멤브레인층(116)은 TEOS층(112) 상에 증착되어 각각의 점착 방지 범프를 형성하도록 리세스들(114)을 채운다. 멤브레인층(116)은 약 330 nm의 두께를 가질 수 있고, 예를 들면, 폴리-실리콘을 포함할 수 있다.
도 10j는 TEOS층(112)의 상부뿐만 아니라 멤브레인층(116)의 상부에 TEOS층(118)이 증착된 후의 배열의 개략적인 단면도를 도시한다. TEOS층(118)의 증착후, 이 층은 (상부) 백플레이트 전극(12)에 점착 방지 범프의 후속 형성을 위해 사용될 리세스들(120)을 형성하도록 에칭된다.
도 10k는 TEOS층(118)의 상부에 접합층(122)이 증착된 후의 배열의 개략적인 단면도를 도시한다. 접합층(122)은 SiN을 포함할 수 있다. 접합층(122)은 각각의 점착 방지 범프를 얻기 위해 전체 표면뿐만 아니라 리세스(120)(도 10j 참조)를 채우도록 증착될 수 있다. 이 프로세스 후에, SiN층(122)의 상부에 폴리-실리콘층(124)이 증착될 수 있다. 후속하여, 폴리-실리콘층(124)은, 예를 들면, 에칭에 의해 세그먼트화될 수 있다.
도 10l은 도 10k에 도시된 배열의 상부에 SiN층(126)이 증착된 후의 배열의 개략적인 단면도를 도시한다. 특히, SiN층(126)은 폴리-실리콘층(124)의 상부에 증착될 수 있다. SiN층(126)의 증착 후, SiN층(122), 폴리-실리콘층(124) 및 SiN층(126)을 포함하는 이러한 층을 이룬 배열은 TEOS층(118)까지 연장하는 복수의 개구 또는 트렌치를 형성하도록 에칭될 수 있다.
도 10m은 전술한 바와 같이 SiN층(122), 폴리-실리콘층(124) 및 SiN층(126)을 포함하는 층을 이룬 배열의 상부에 TEOS층(128)을 증착한 후의 배열의 개략적인 단면도를 도시한다. TEOS층(128)은, 예를 들면, 100 nm의 두께를 갖는다.
이 프로세스에 후속하여, 포토리소그래피에 의해 콘택 홀(130)이 형성될 수 있다. 이 콘택 홀(130)은 SiN층(126)과 TEOS층(128)을 가로질러 폴리-실리콘층(124)에 도달할 때까지 연장되도록 형성될 수 있다. 또한, 도 10m의 우측편에 도시된 바와 같이, TEOS층(110, 112, 118)의 각각의 TEOS층을 가로질러 연장하도록 제1 내지 제3 트렌치(132, 134, 및 136)가 형성될 수 있다.
특히, 제1 트렌치(132)는 멤브레인층(116)(도 10i 참조)까지 도달하도록 TEOS층(118)을 가로질러 연장하도록 형성될 수 있다. 또한, 제2 트렌치(134)는 폴리-실리콘층(106)(도 10e 참조)까지 도달하도록 TEOS층(118 및 112)을 가로질러 연장하도록 형성될 수 있다. 또한, 제3 트렌치(136)는 기판(100)에 도달하도록 TEOS층(110, 112, 및 118)뿐만 아니라 하부 에칭 정지층(102)을 가로질러 연장하도록 형성될 수 있다.
도 10h는 콘택 홀(130) 및 제1 내지 제3 트렌치(132, 134, 및 136)fp 전기적 도전성 재료를 채운 후의 배열의 개략적인 단면도를 도시한다. 그와 같이 함으로써, 표면 장착 패드(146, 148, 150 및 152)에 각각 연결되는 콘택(138, 140, 142 및 144)이 생성될 수 있다.
특히, 콘택(138, 140, 142 및 144)은 각각의 콘택 패드(146, 148, 150 및 152)가 각각의 층, 즉, 폴리-실리콘층(124), 멤브레인층(116), 폴리-실리콘층(106) 및 기판(100)에 각각 전기적으로 연결될 수 있도록 형성될 수 있다. 일반적으로, 제2 백플레이트 전극, 멤브레인, 백플레이트 전극 및 기판 각각으로의 전기적 접속을 달성하도록 접속부들이 생성될 수 있다. 콘택(138, 140, 142 및 144)의 재료는, 예를 들면, 티타늄, 백금 또는 금일 수 있다. 물론, 양호한 전기적 도전성을 갖는 다른 재료들이 선택될 수도 있다.
도 10o는 후면 공동(154)의 후면 에칭 후의 MEMS 디바이스(10)의 개략적인 단면도를 도시한다. 이 에칭 단계에서, 하부 에칭 정지층(102)은 에칭 용액이 제2 백플레이트 전극까지 도달하는 것을 방지하는 에칭 정지 요소로서 동작할 수 있다.
도 10p는 백플레이트/멤브레인/백플레이트 배열의 동작 부분들 내부에서 TEOS층(110, 112 및 118)의 부분들을 제거한 후의 MEMS 디바이스(10)의 개략적인 단면도를 도시한다. 이 단계는 백플레이트 전극을 관통하는 전단측 보호 마스크 개구에 의해 지원될 수 있다.
몇몇 양상들이 장치의 맥락에서 설명되었지만, 이들 양상들은 또한 대응하는 방법의 설명을 나타낸다는 것이 명백하고, 여기서, 블록 또는 디바이스는 방법 단계 또는 방법 단계의 특징에 대응한다. 유사하게, 방법 단계의 맥락에서 설명된 양상들은 또한 대응하는 장치의 대응하는 블록 또는 항목 또는 특징의 설명을 나타낸다.
전술한 설명은 단지 예시적인 것이고, 여기서 설명된 배열 및 세부 사항의 수정 및 변경이 당업자에게는 자명할 것이라는 것이 이해된다. 따라서, 본 발명은 첨부된 청구범위의 범위에 의해서만 한정되며 전술한 설명 및 예시에 의해 표현된 특정 세부 사항에 의해서 한정되는 것은 아니라는 것을 의도로 하고 있다.

Claims (21)

  1. MEMS 디바이스로서,
    백플레이트 전극과,
    상기 백플레이트 전극으로부터 이격되고, 이동부와 고정부를 포함하는 멤브레인을 포함하고,
    상기 백플레이트 전극과 상기 멤브레인은, 상기 백플레이트 전극과 상기 멤브레인의 고정부의 중첩 영역이 최대 중첩보다 작도록 배치된
    MEMS 디바이스.
  2. 제1항에 있어서,
    상기 백플레이트 전극은 활성 백플레이트 부분과 추가의 백플레이트 부분 사이에 전기적 분리를 제공하는 세그멘테이션을 포함하고, 상기 활성 백플레이트 부분은 상기 멤브레인의 이동부와 대면하는
    MEMS 디바이스.
  3. 제2항에 있어서,
    상기 활성 백플레이트 부분은 중심 부분(medium portion)이고 상기 추가의 백플레이트 부분은 주변 부분(fringe portion)인
    MEMS 디바이스.
  4. 제1항에 있어서,
    상기 백플레이트 전극은 상기 백플레이트 전극을 평평하게 당기는 접합층을 포함하는
    MEMS 디바이스.
  5. 제4항에 있어서,
    상기 접합층은 유전체 재료를 포함하는
    MEMS 디바이스.
  6. 제4항에 있어서,
    상기 백플레이트 전극보다는 상기 멤브레인의 대향측에 제2 백플레이트 전극을 더 포함하고, 상기 제2 백플레이트 전극은 제2 접합층을 포함하고, 상기 접합층과 상기 제2 접합층은 상기 백플레이트 전극과 상기 제2 백플레이트 전극의 표면들에 각각 접합되고 서로 대면하거나 반대 방향으로 대면하는
    MEMS 디바이스.
  7. 제1항에 있어서,
    상기 백플레이트 전극보다는 상기 멤브레인의 대향측에 제2 백플레이트 전극을 더 포함하고,
    상기 백플레이트 전극과 상기 제2 백플레이트 전극은, 상기 멤브레인의 고정부에 대응하는 영역에서 서로 관련된 중첩 영역이 최대의 중첩을 포함하도록 배치되고,
    상기 멤브레인은 상기 고정부에서 상기 백플레이트 전극과 상기 제2 백플레이트 전극 모두에 관련된 중첩 영역이 최대의 중첩보다 작게 되도록 배치되는
    MEMS 디바이스.
  8. 제1항에 있어서,
    상기 백플레이트 전극 또는 상기 멤브레인의 원주는 서로 관련된 상기 중첩 영역을 감소시키도록 적응된 리세스들을 포함하는
    MEMS 디바이스.
  9. 제8항에 있어서,
    상기 리세스들은 반원형, 활꼴형(circle segment shape), 또는 성상형(castellation shape)을 갖는
    MEMS 디바이스.
  10. 제8항에 있어서,
    상기 리세스들은 상기 원주를 따라 등간격으로 배치되는
    MEMS 디바이스.
  11. 제10항에 있어서,
    상기 백플레이트 전극과 상기 멤브레인은 동일한 수의 리세스들을 포함하고 상기 리세스들이 서로 각을 이루어 오프셋되도록 배열되는
    MEMS 디바이스.
  12. 제11항에 있어서,
    상기 백플레이트 전극과 상기 멤브레인의 리세스들의 각 오프셋들(angular offsets)은 서로 최소의 중첩을 갖게 되는 값을 포함하는
    MEMS 디바이스.
  13. 제1항에 있어서,
    상기 백플레이트 전극보다는 상기 멤브레인의 대향측에서의 제2 백플레이트 전극, 지지 구조체를 지지하도록 적응된 기판, 및 상기 기판과 상기 지지 구조체 사이에 개재된 가드 링을 더 포함하고, 상기 가드 링은 상기 제2 백플레이트 전극과 연관되고 상기 지지 구조체의 기생 커패시턴스를 감소시키도록 적응된
    MEMS 디바이스.
  14. 제13항에 있어서,
    상기 가드 링은 환상으로 개재되고 상기 제2 백플레이트 전극과 상기 기판 사이의 기생 커패시턴스를 감소시키도록 적응된
    MEMS 디바이스.
  15. 제13항에 있어서,
    상기 지지 구조체에 배치된 추가의 가드 링들을 더 포함하고, 상기 추가의 가드 링들은 상기 백플레이트 전극과 멤브레인 각각과 연관되는
    MEMS 디바이스.
  16. 제1항에 있어서,
    상기 백플레이트 전극과 상기 멤브레인은 각각 전기적 도전 재료를 포함하는
    MEMS 디바이스.
  17. 정전 변환기로서,
    백플레이트 전극과,
    상기 백플레이트 전극으로부터 이격되고, 이동부와 고정부를 포함하는 멤브레인을 포함하고,
    상기 백플레이트 전극과 상기 멤브레인은, 상기 백플레이트 전극과 상기 멤브레인의 고정부의 중첩 영역이 최대 중첩보다 작도록 배치되고,
    상기 정전 변환기는 상기 백플레이트 전극에 대한 상기 멤브레인의 이동에 응답하여 출력 신호를 생성하도록 구성되는
    정전 변환기.
  18. 제17항에 있어서,
    상기 백플레이트 전극은 활성 백플레이트 부분과 추가의 백플레이트 부분 사이에 전기적 분리를 제공하는 세그멘테이션을 포함하고, 상기 활성 백플레이트 부분은 상기 멤브레인의 이동부와 대면하며,
    상기 활성 백플레이트 부분은 중심 부분이고 상기 추가의 백플레이트 부분은 주변 부분인
    정전 변환기.
  19. 백플레이트 전극, 및 상기 백플레이트 전극으로부터 이격되고 이동부와 고정부를 포함하는 멤브레인을 포함하는 MEMS 디바이스를 제조하는 방법으로서,
    상기 백플레이트 전극과 상기 멤브레인의 고정부의 중첩 영역이 최대 중첩보다 작게 되도록 상기 백플레이트 전극과 상기 멤브레인을 조립하는 단계를 포함하는
    MEMS 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 백플레이트 전극에는 활성 백플레이트 부분과 추가의 백플레이트 부분 사이에 전기적 분리를 제공하는 세그멘테이션이 제공되고, 상기 활성 백플레이트 부분은 상기 멤브레인의 이동부와 대면하는
    MEMS 디바이스 제조 방법.
  21. 제19항에 있어서,
    상기 백플레이트 전극보다는 상기 멤브레인의 대향측에 제2 백플레이트 전극을 제공하는 단계와,
    상기 멤브레인의 고정부에 대응하는 영역에서 서로 연관된 중첩 영역이 최대의 중첩을 포함하도록 상기 백플레이트 전극과 상기 제2 백플레이트 전극을 제공하는 단계와,
    상기 고정부에서 상기 백플레이트 전극과 상기 제2 백플레이트 전극 모두에 관련된 중첩 영역이 최대의 중첩보다 작게 되도록 상기 멤브레인을 제공하는 단계를 더 포함하는
    MEMS 디바이스 제조 방법.
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