KR20150017449A - 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템 - Google Patents

가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 가변 저항 메모리 시스템은 제 1 및 제 2 영역들을 포함하는 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치; 가변 저항 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고, 제 2 영역은 제 1 가변 저항 물질층의 금속 도핑 농도보다 높거나 또는 낮은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고, 메모리 컨트롤러는 제 1 가변 저항 메모리 셀들을 스토리지로 사용하고, 제 2 가변 저항 메모리 셀들을 버퍼 메모리로 사용한다.

Description

가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템{RESISTANCE VARIABLE MEMORY DEVICE AND RESISTANCE VARIABLE MEMORY INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템에 관한 것이다.
일반적으로, 반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다.
최근에는 기술이 발달함에 따라, 저장 매체의 속도 향상이 요구되고 있다. 이에 따라, 고속 및 고집적화에 유리한 플래시 메모리를 기반으로 하는 솔리드 스테이드 드라이브(SSD; Solid State Drive)가 제공되고 있다. 그러나, 플래시 메모리는 동적 랜덤 액세스 메모리(DRAM)보다 느린 동작 속도를 갖기 때문에, SSD는 DRAM을 버퍼 메모리로 사용한다. 또한, 플래시 메모리의 물리적 특징 및 고집적화에 따라 플래시 변환 계층, 에러 정정 코드 등의 동작을 수행하기 위하여 메모리 컨트롤러의 구조가 복잡해지고 있다.
상술된 플래시 메모리 또는 RAM을 대체하기 위하여 FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 가질 뿐만 아니라, 빠른 동작 속도가 보장된다.
특히, 상변화 물질을 사용하는 상변화 메모리 소자는 고집적화 또는 고성능화가 용이하다. 다만, 상변화 메모리 소자는 집적도를 향상시킬 경우 동작 성능이 저하되고, 동작 성능을 향상시킬 경우 집적화가 불리한 단점을 갖는다.
본 발명의 목적은 고성능 상변화 메모리 셀 및 고집적 상변화 메모리 셀을 포함하는 단일 메모리 칩 또는 멀티 메모리 칩을 사용하여 플래시 메모리 및 버퍼 메모리를 대체할 수 있는 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 가변 저항 메모리 시스템은 제 1 및 제 2 영역들을 포함하는 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치; 상기 가변 저항 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고, 상기 제 2 영역은 상기 제 1 가변 저항 물질층의 금속도핑 농도보다 높거나 또는 낮은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고, 상기 메모리 컨트롤러는 상기 제 1 가변 저항 메모리 셀들을 스토리지로 사용하고, 상기 제 2 가변 저항 메모리 셀들을 버퍼 메모리로 사용한다.
실시 예로서, 상기 제 1 가변 저항 메모리 셀들의 동작 속도는 상기 제 2 가변 저항 메모리 셀들의 동작 속도보다 빠르다.
실시 예로서, 상기 제 1 가변 저항 메모리 셀들의 리셋 전류는 상기 제 2 가변 저항 메모리 셀들의 리셋 전류보다 낮다.
실시 예로서, 상기 제 1 가변 저항 메모리 셀들의 저장 용량은 상기 제 2 가변 저항 메모리 셀들의 저장 용량보다 크다.
실시 예로서, 상기 제 1 가변 저항 메모리 셀들은 멀티 레이어 구조로 제공된다.
실시 예로서, 상기 제 1 및 제 2 가변 저항 물질층들은 GST, MTJ, MgO, NiO, TiO, SrO, SnO, SiN, TaO, HfO, ZrO, ZnO, CuO, SiO, 및 Al2O3 중 어느 하나의 물질군 또는 둘 이상의 복합 물질군으로 제공된다.
실시 예로서, 상기 메모리 컨트롤러는 외부 장치로부터 수신된 데이터의 속성을 판별하고, 상기 판별 결과에 따라 상기 제 1 및 제 2 영역들 중 어느 하나를 선택하고, 상기 수신된 데이터를 상기 선택된 영역의 가변 저항 메모리 셀들에 저장한다.
실시 예로서, 상기 수신된 데이터가 연속 데이터로 판별된 경우, 상기 메모리 컨트롤러는 상기 수신된 데이터를 상기 제 1 가변 저항 메모리 셀들에 저장하고, 상기 수신된 데이터가 랜덤 데이터로 판별된 경우, 상기 메모리 컨트롤러는 상기 수신된 데이터를 상기 제 2 가변 저항 메모리 셀들에 저장한다.
실시 예로서, 상기 메모리 장치 및 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브로 구현된다.
본 발명의 다른 실시 예에 따른 가변 저항 메모리 장치는 제 1 영역 및 제 2 영역을 포함하는 메모리 셀 어레이; 및 외부 장치의 제어에 따라 상기 제 1 및 제 2 영역 중 적어도 하나에 데이터를 기입하는 제어 로직을 포함하고, 상기 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고, 상기 제 2 영역은 상기 제 1 가변 저항 물질층의 금속 도핑 농도보다 높은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고, 상기 제 1 및 제 2 가변 저항 메모리 셀들 및 상기 제어 로직은 동일한 기판 상에 형성된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 도면이다.
도 3은 도 2에 도시된 제 1 상변화 메모리 셀의 구성을 예시적으로 보여주는 회로도이다.
도 4는 상변화 물질의 특성을 설명하기 위한 그래프이다.
도 5는 도 3에 도시된 제 1 상변화 메모리 셀의 단면도를 보여주는 도면이다.
도 6a 내지 도 7b는 제 1 및 제 2 상변화 메모리 셀들의 형성 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 실시 예에 따른 제 1 상변화 메모리 셀을 보여주는 단면도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 본 발명에 따른 메모리 시스템이 적용된 SSD 시스템을 예시적으로 보여주는 블록도이다.
도 13은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 상변화 메모리 시스템은 메모리 컨트롤러 및 상변화 메모리 장치를 포함한다. 상변화 메모리 장치는 스토리지 영역 및 버퍼 영역을 포함하는 메모리 셀 어레이를 포함한다. 스토리지 영역 및 버퍼 영역에 포함된 상변화 메모리 셀들은 서로 다른 조성 또는 서로 다른 구조를 갖는다. 예를 들어, 버퍼 영역에 포함된 상변화 메모리 셀들의 가변 저항 물질들은 스토리지 영역에 포함된 상변화 메모리 셀들의 가변 저항 물질들보다 높거나 또는 낮은 금속 도핑 농도를 갖도록 형성될 수 있다. 예시적으로, 버퍼 영역에 포함된 상변화 메모리 셀들은 가변 저항 물질(GST)에 금속 물질을 도핑함으로써 형성될 수 있다.
예시적으로, 스토리지 영역에 포함된 상변화 메모리 셀들의 리셋 전류는 버퍼 영역에 포함된 상변화 메모리 셀들의 리셋 전류보다 낮다. 또한, 스토리지 영역에 포함된 상변화 메모리 셀들은 버퍼 영역에 포함된 상변화 메모리 셀들보다 높은 집적도를 갖는다. 또한, 버퍼 영역에 포함된 상변화 메모리 셀들은 스토리지 영역에 포함된 메모리 셀들보다 빠른 동작 속도를 갖는다. 또한, 스토리지 영역에 포함된 상변화 메모리 셀들은 버퍼 영역에 포함된 상변화 메모리 셀들보다 높은 내구성(endurance)을 가질 수 있다. 스토리지 및 버퍼 메모리를 상변화 메모리로 사용함으로써 메모리 컨트롤러의 구조가 단순해진다. 이에 따라, 메모리 시스템(예를 들어, SSD, 메모리 카드 등)의 전력 소모, 열손상, 입출력 동작 속도 등이 향상될 수 있다. 또한, 본 발명에 따른 가변 저항 메모리 시스템은 스토리지 및 버퍼 메모리로서 불휘발성 메모리를 사용함으로써 서든 파워 오프(SPO)를 위한 회로 및 구성 요소들이 불필요하게 된다. 따라서, 향상된 성능을 갖는 상변화 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 메모리 장치(120)를 포함한다. 예시적으로 메모리 시스템(100)은 솔리드 스테이트 드라이브(SSD; Solid State Drive), 메모리 카드(Memory Card), USB 메모리 등과 같은 메모리 시스템 또는 서버향 메모리 시스템에 포함된 메모리 시스템들로 제공될 수 있다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, AP 등)로부터 명령(Command)를 수신하고, 수신된 명령을 기반으로 메모리 장치(120)를 제어할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 외부 장치와 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, IDE (Integrated Drive Electronics) 프로토콜, UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터를 교환할 수 있다.
메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 동작하도록 구성된다. 메모리 장치(120)는 상변화 메모리(PRAM; Phase-change Random Access Memory), 자기 저항 메모리(MRAM; Magnetic RAM), 저항 메모리(ReRAM; Resistive RAM), CBRAM(Conductive Bridge RAM) 등과 같은 가변 저항 메모리 소자로 구성될 수 있다. 이하에서 메모리 장치(120)는 상변화 메모리 소자로 구성되는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
메모리 장치(120)는 메모리 셀 어레이(121), 제어 로직(122), 어드레스 디코터(123), Y-패스 드라이버(124), 비트라인 선택 회로(125), 쓰기 드라이버 및 감지 증폭기(126), 및 입출력 버퍼(127)를 포함한다.
메모리 셀 어레이(121)는 복수의 상변화 메모리 셀들을 포함한다. 메모리 셀 어레이(121)는 스토리지 영역(121a) 및 버퍼 영역(121b)을 포함할 수 있다. 스토리지 영역(121a) 및 버퍼 영역(121b)은 각각 복수의 상변화 메모리 셀들을 포함할 수 있다. 예시적으로, 상변화 메모리 셀들은 다층 구조로 형성될 수 있다.
예시적으로, 버퍼 영역(121b)에 포함된 상변화 메모리 셀들은 스토리지 영역(121a)에 포함된 상변화 메모리 셀들보다 빠른 동작 속도를 가질 수 있다. 스토리지 영역(121a)에 포함된 상변화 메모리 셀들은 버퍼 영역(121b)에 포함된 메모리 셀들보다 낮은 리셋 전류에 의해 동작할 수 있다. 또는 스토리지 영역(121a)에 포함된 상변화 메모리 셀들은 버퍼 영역(121b)에 포함된 메모리 셀들보다 높은 집적도를 가질 수 있다. 스토리지 영역(121a)에 포함된 상변화 메모리 셀들은 버퍼 영역(121b)에 포함된 상변화 메모리 셀들보다 향상된 내구성(endurance)을 가질 수 있다. 즉, 메모리 장치(120)는 고성능의 상변화 메모리 셀들 및 저전력/고집적도의 상변화 메모리 셀들을 함께 포함할 수 있다.
예시적으로, 상술된 상변화 메모리 셀들의 특성은 스토리지 영역(121a)에 포함된 상변화 메모리 셀들 및 버퍼 영역(121b)에 포함된 상변화 메모리 셀들의 조성 및 구조를 공정적인 제조 방법의 복잡도의 증가없이 서로 다르게 하여 구현될 수 있다.
제어 로직(122)은 메모리 컨트롤러(110)로부터 수신된 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(121)에 저장된 데이터의 독출 동작 또는 쓰기 동작을 수행하도록 쓰기 드라이버 및 센스 앰프(126)를 제어할 수 있다.
어드레스 디코더(123)는 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인 중 어느 하나의 워드 라인을 선택하고, 선택된 워드 라인으로 워드 라인 전압을 공급한다. 또한, Y-패스 드라이버(124)는 비트 라인(BL)을 선택하기 위한 선택 신호(Yi)를 발생한다. 선택 신호(Yi)는 비트라인 선택 회로(125)에 제공된다.
쓰기 드라이버 및 센스 앰프(126)는 제어 로직(122)의 제어에 따라 입출력 버퍼(127)로부터 수신된 데이터(DATA)를 메모리 셀 어레이(121)에 기입하거나 또는 메모리 셀 어레이(121)에 저장된 데이터(DATA)를 독출하여 입출력 버퍼(127)로 전송할 수 있다. 예시적으로, 메모리 장치(120) 또는 메모리 장치(120)의 구성 요소들은 하나의 단일 칩으로 형성될 수 있다.
상술된 바와 같이 본 발명에 따른 메모리 시스템(100)은 서로 다른 조성 또는 서로 다른 구조를 갖는 상변화 메모리 셀들을 스토리지 및 버퍼 메모리로 사용한다. 즉, 상변화 메모리 장치를 스토리지 및 버퍼 메모리로 사용함으로써, 플래시 변환 계층(FTL; Flash Translation Layer), ECC(Error Correction Code) 등과 같은 구성이 불필요하므로 메모리 컨트롤러의 구성이 단순해진다. 또한, 스토리지 및 버퍼 메모리가 상변화 메모리로 구성되기 때문에, 스토리지 및 버퍼 메모리 간 DMA 동작 속도가 개선될 수 있다. 또한, 복수의 메모리 칩이나 공정의 복잡도의 증가없이 금속 도핑 등의 물질 변화를 통해 서로 다른 특성을 갖는 상변화 메모리 셀들의 구현될 수 있다. 따라서, 향상된 성능 및 감소된 면적을 갖는 메모리 시스템이 제공된다.
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 도면이다. 도 3은 도 2에 도시된 메모리 셀의 구성을 예시적으로 보여주는 회로도이다. 도 4는 상변화 물질의 특성을 설명하기 위한 그래프이다.
먼저, 도 3 및 도 4를 참조하면, 메모리 셀 어레이(121)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)과 연결된다. 메모리 셀 어레이(121)는 스토리지 영역(121a) 및 버퍼 영역(121b)을 포함한다. 스토리지 영역(121a)은 제 1 상변화 메모리 셀들(MC_a)을 포함하고, 버퍼 영역(121b)는 제 2 상변화 메모리 셀들(MC_b)을 포함한다. 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b)은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 지점에 배치된다.
예시적으로, 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b)은 서로 다른 조성 또는 서로 다른 구조를 가질 수 있다. 예를 들어, 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b) 각각은 도 4에 도시된 바와 같이 기억 소자(130a) 및 선택 소자(140a)로 구성된다. 기억 소자(130a)는 상변화 물질(GST)을 포함한다. 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b)에 포함된 상변화 물질(GST)은 서로 다른 조성을 가질 수 있다.
상변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 소자이다. 상변화 물질(GST)은 온도에 따라 2개의 안정된 상태(예를 들어, 결정 상태 및 비정질 상태) 중 어느 하나의 상태를 갖는다. 상변화 물질(GST)은 비트 라인(BL)에 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변할 수 있다. 상변화 메모리 장치는 상술된 상변화 물질(GST)의 특성을 이용하여 데이터를 프로그램할 수 있다.
선택 소자(140a)는 다이오드(Diode)로 구성될 수 있다. 다이오드의 애노드(Anode)는 기억 소자(130a)와 연결되며, 캐소드(Cathode)는 워드 라인(WL)과 연결된다. 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 높아지면, 다이오드는 턴 온(turn on) 된다. 다이오드가 턴 온 되면, 기억 소자(131)는 비트 라인(BL)을 통해 전류를 공급받는다. 비록 도면에 도시되지는 않았으나, 선택 소자(132)는 트랜지스터를 기반으로 제공될 수 있다.
도 4를 참조하면, 상변화 물질(GST)을 용융온도(Tm) 보다 높은 온도에서 일정 시간(T1) 가열한 후에 냉각시키면, 상변화 물질층은 비정질 상태로 변한다(Ⅰ). 상변화 물질을 상기 용융온도(Tm) 보다 낮고 결정화온도(Tc) 보다 높은 온도에서 일정 시간(T2) 동안 가열한 후에 냉각시키면, 상변화 물질은 결정 상태로 변한다(Ⅱ). 여기서 비정질 상태를 갖는 상변화 물질의 비저항은 결정 상태를 갖는 상변화 물질의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질을 통하여 흐르는 전류를 감지함으로써 상변화 물질에 저장된 정보가 논리"1"인지 또는 논리"0"인지를 판별할 수 있다. 비정질 상태로 가열하기 위한 전류를 리셋 전류라 한다.
예시적으로, 스토리지 영역(121a)에 포함된 상변화 메모리 셀들의 리셋 전류는 버퍼 영역(121b)에 포함된 상변화 메모리 셀들의 리셋 전류보다 작다. 또한, 버퍼 영역(121b)에 포함된 상변화 메모리 셀들의 동작 속도는 스토리지 영역(121a)에 포함된 상변화 메모리 셀들의 동작 속도보다 빠르다. 또한, 스토리지 영역(121a)에 포함된 상변화 메모리 셀들의 집적도는 버퍼 영역(121b)에 포함된 메모리 셀들의 집적도보다 높다.
예시적으로, 상술된 메모리 셀들의 특성(예를 들어, 동작 속도, 집적도, 리셋 전류의 크기 등)은 가변 저항 물질에 포함된 금속성 도핑(metallic doping)의 농도에 따라 결정될 수 있다. 또는, 상술된 메모리 셀들의 특성은 메모리 셀들의 구조(예를 들어, 멀티 레이어 구조)에 따라 결정될 수 있다.
도 5는 도 3에 도시된 상변화 메모리 셀의 단면도를 보여주는 도면이다. 예시적으로, 도 5를 참조하여 제 1 상변화 메모리 셀(MC_a)이 설명된다. 또한, 선택 소자(140a)는 다이오드인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제 2 상변화 메모리 셀(MC_b) 또한 도 5에 도시된 구조와 유사한 구조를 가질 수 있고, 선택 소자(140a)는 트랜지스터를 기반으로 제공될 수 있다.
도 5를 참조하면, 반도체 기판(101) 상에 워드 라인(WL) 및 워드 라인(WL)과 교차하는 비트 라인(BL)이 제공될 수 있다. 워드 라인(WL) 및 비트 라인(BL) 사이에 메모리 기능을 갖는 가변 저항 물질층이 제공될 수 있다. 가변 저항 물질층은 상변화 물질층(132a)일 수 있다. 상변화 물질층(132a)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 예시적으로 가변 저항 물질층(132a)은 MTJ, MgO, NiO, TiO, SrO, SnO, SiN, TaO, HfO, ZrO, ZnO, CuO, SiO, 및 Al2O3 등과 같이 MRAM, ReRAM 등에 적용되는 물질들 중 하나의 물질군 또는 두개 이상의 복합 물질군으로 제공될 수 있다.
상변화 물질층(132a) 및 워드 라인(WL) 사이에는 하부 전극(131a) 및 선택소자(140a)가 제공되고, 상변화 물질층(132a) 및 비트 라인(BL) 사이에는 상부 전극(133a)이 제공될 수 있다. 하부 전극, 상변화 물질층, 상부 전극(131a, 132a, 133a)는 기억 소자(130a)를 형성할 수 있다. 하부 전극(131a)은 선택 소자(140a)를 통해 워드 라인(WL)과 전기적으로 연결되고, 상부 전극(133a)은 비트 라인(BL)과 전기적으로 연결될 수 있다. 예시적으로, 하부 전극(131a)은 상변화 물질층(132a)을 가열하는 히터(heater)로 사용될 수 있다. 하부 전극(131a)과 상부 전극(133a)은 금속성 박막, 티타늄나이트라이드(TiN) 혹은 티타늄알루미늄나이트라이드(TiAlN) 등으로 형성될 수 있다.
선택 소자(140a)는 기판(101) 상에 적층된 N형 반도체층(141a) 및 P형 반도체층(142a)을 포함할 수 있다. P형 반도체층(142a)은 하부 전극(131a)에 인접하고 N형 반도체층(141a)은 워드 라인(WL)에 인접할 수 있다.
예시적으로, 제 1 및 제 2 상변화 메모리 셀들의 상변화 물질층은 서로 다른 조성을 가질 수 있다. 예를 들어, 버퍼 영역(121b, 도 1 참조)에 포함된 제 2 상변화 메모리 셀들(MC_b)의 상변화 물질층의 금속 도핑 농도는 스토리지 영역(121a, 도 1 참조)에 포함된 제 1 상변화 메모리 셀들(MC_a)의 상변화 물질층의 금속 도핑 농도보다 높을 수 있다. 상변화 물질층의 금속 도핑 농도가 높을수록 리셋 전류는 증가하고, 상변화 메모리 셀의 동작 속도는 빨라질 것이다. 즉, 제 2 상변화 메모리 셀들(MC_b)의 상변화 물질층에 금속 물질이 도핑된 경우, 제 1 상변화 메모리 셀들(MC_a)은 제 2 상변화 메모리 셀들(MC_b)보다 낮은 리셋 전류를 기반으로 동작할 수 있다. 제 2 상변화 메모리 셀들(MC_b)은 제 1 상변화 메모리 셀들(MC_a)보다 빠른 동작 속도를 가질 것이다.
예시적으로, 본 발명의 기술적 사상이 상술된 실시 예에 한정되지 않으며, 버퍼 영역(121b, 도 1 참조)에 포함된 제 2 상변화 메모리 셀들(MC_b)의 상변화 물질층의 금속 도핑 농도는 스토리지 영역(121a, 도 1 참조)에 포함된 제 1 상변화 메모리 셀들(MC_a)의 상변화 물질층의 금속 도핑 농도보다 높거나 또는 낮게 형성될 수 있다.
도 6a 내지 도 7b는 제 1 및 제 2 상변화 메모리 셀들의 형성 방법을 설명하기 위한 도면들이다. 예시적으로, 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b)은 동일한 반도체 기판(101) 상에 형성되고, 하나의 메모리 셀 어레이에 포함될 수 있다.
먼저, 도 6a를 참조하여 제 1 상변화 메모리 셀(MC_a)의 구조가 설명된다. k판(101)상에 워드 라인(WL)이 형성된다. 워드 라인(WL)의 일부 상에 P형 반도체층(141a)이 형성된다. P형 반도체층(141a) 상부에 N형 반도체층(142a)이 형성되고, N형 반도체층(142a) 상에 하부 전극(131a)이 형성된다. 하부 전극(131a) 상에 상변화 물질층(132a)이 형성된다.
도 6b에 도시된 바와 같이 제 2 상변화 메모리 셀(MC_b) 또한 상술된 구조와 동일하게 형성된다. 이 후, 제 2 상변화 메모리 셀들(MC_b)의 상변화 물질층(132b) 이외의 영역들 상에 마스크(150a, 150b)가 형성된다. 마스크(150a, 150b)는 금속성 물질이 상변화 물질층(132a)으로 도핑되는 것을 방지하는 기능을 갖는다.
이 후, 도 7a 및 도 7b에 도시된 바와 같이, 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b) 상부에 금속성 물질이 도핑될 수 있다. 이에 따라, 마스크(150a, 150b)가 형성되지 않은 영역의 상변화 물질층(132b)은 금속 물질로 도핑될 것이다. 이 때, 제 1 상변화 메모리 셀(MC_a)의 상부는 마스크가 형성되어 있으므로, 제 1 상변화 메모리 셀(MC_a)의 상변화 물질층(132a)은 금속 물질로 도핑되지 않을 것이다. 예시적으로, 제 2 상변화 메모리 셀들(MC_b)의 상변화 물질층(132b)은 스퍼터링(sputtering) 방법을 통해 금속 물질로 도핑될 수 있다.
상술된 본 발명의 실시 예에 따르면, 가변 저항 메모리 장치는 스토리지 영역 및 버퍼 영역을 포함하는 메모리 셀 어레이를 포함한다. 스토리지 영역에 포함된 상변화 메모리 셀들 및 버퍼 영역에 포함된 메모리 셀들의 상변화 물질층의 조성을 서로 다르게하여 스토리지 영역의 상변화 메모리 셀은 저전력 및 고집적도를 갖게 하고, 버퍼 영역에 포함된 상변화 메모리 셀들은 고성능을 갖도록 할 수 있다.
또한, 도 6a 내지 도 7b를 참조하여 설명된 바와 같이, 상변화 물질층 형성시, 스토리지 영역에 포함된 메모리 셀들의 상부에 마스크를 형성한 후 금속 물질을 도핑함으로써, 버퍼 영역에 포함된 상변화 메모리 셀들의 동작 성능을 향상시킬 수 있다.
메모리 컨트롤러(110)는 상술된 방법에 따라 형성된 제 1 및 제 2 상변화 메모리 셀들(MC_a, MC_b)을 각각 메모리 시스템(100)의 스토리지 및 버퍼 메모리로 사용함으로써 감소된 소비 전력, 향상된 성능 및 고용량을 갖는 상변화 메모리 시스템이 제공된다.
도 8은 본 발명의 다른 실시 예에 따른 제 1 상변화 메모리 셀을 보여주는 도면이다. 도 8을 참조하면, 제 1 상변화 메모리 셀(MC_a)은 도 6a 내지 도 7b를 참조하여 설명된 방법을 기반으로 형성될 수 있다. 그러나, 도 8의 제 1 상변화 메모리 셀(MC_a)은 도 5의 제 1 상변화 메모리 셀(MC_a)과 달리, 멀리 레이어 구조를 갖는다. 이하에서, 도 8의 제 1 상변화 메모리 셀(MC_a)은 도 5의 제 1 상변화 메모리 셀(MC_a)의 차이점이 중점적으로 설명된다.
제 1 상변화 메모리 셀(MC_a')은 메모리 시스템(100)의 스토리지로 사용될 것이다. 예시적으로, 메모리 시스템의 스토리지는 고용량, 저전력 등과 같은 특성이 요구된다. 제 1 상변화 메모리 셀(MC_a')의 집적도를 향상시키기 위하여, 도 8에 도시된 바와 같이 제 1 상변화 메모리 셀(MC_a')은 이중 레이어(double layer) 구조로 형성될 수 있다. 예를 들어, 제 1 상변화 메모리 셀(MC_a')은 도 5에 도시된 바와 같은 구조에 더하여 비트 라인(BL) 상부에 기억 소자(130a'), 선택 소자(140a'), 및 워드 라인(WL)이 적층된 구조를 더 포함할 수 있다.
예시적으로, 제 1 상변화 메모리 셀(MC_a')의 이중 레이어 형성 시, 제 2 상변화 메모리 셀(MC_b)의 상부에 마스크가 형성될 수 있다. 마스크는 제 2 상변화 메모리 셀(MC_b) 상부에 기억 소자, 선택 소자, 및 워드 라인이 적층되는 것을 방지할 수 있다. 비록 도면에 도시되지 않았으나, 제 1 상변화 메모리 셀(MC_a')은 멀티 레이어 구조를 가질 수 있다.
도 8을 참조하여 설명된 바와 같이 제 1 상변화 메모리 셀(MC_a')은 이중 레이어 구조를 가짐으로써 제 1 상변화 메모리 셀(MC_a')의 집적도가 향상된다. 따라서, 감소된 소비전력, 향상된 성능 및 고용량을 갖는 상변화 메모리 장치가 제공된다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이를 보여주는 도면이다. 도 9를 참조하면, 메모리 셀 어레이(221)는 복수의 서브 어레이들(221_1~221_n) 및 복수의 로직 회로들(LC_1~LC_m)을 포함한다. 복수의 서브 어레이들(221_1~221_n)은 복수의 상변화 메모리 셀들을 포함하고, 복수의 서브 워드 라인들과 연결된다. 복수의 로직 회로들(LC_1~LC_m)은 각각 복수의 서브 워드 라인들과 연결될 수 있다. 복수의 로직 회로들(221_1~221_n)은 활성화된 워드 라인과 대응되는 서브 워드 라인들을 활성화할 수 있다. 즉, 복수의 로직 회로들(221_1~221_n)은 서브 워드 라인 드라이버(SWD; Sub Word Line Driver)일 수 있다.
메모리 셀 어레이(221)는 스토리지 영역(221a) 및 버퍼 영역(221b)을 포함할 수 있다. 예를 들어, 복수의 서브 어레이들(221_1~221_n) 중 일부 서브 어레이들은 스토리지 영역(221a)에 포함되고, 나머지 서브 어레이들은 버퍼 영역(221b)에 포함될 것이다. 이 때, 스토리지 영역(221a)에 포함된 서브 어레이들 및 버퍼 영역(221b)에 포함된 서브 어레이들은 도 1 내지 도 8을 참조하여 설명된 동작 방법을 기반으로 동작하거나, 도 1 내지 도 8을 참조하여 설명된 형성 방법을 기반으로 형성될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310)는 프로세서(311), SRAM(312), 메모리 선택부(313), ROM(314), 호스트 인터페이스(315), 및 PRAM 인터페이스(316)를 포함한다.
프로세서(311)는 메모리 컨트롤러(310)의 제반 동작을 제어할 수 있다. 예를 들어, 프로세서(311)는 ROM(314)에 저장된 펌웨어를 구동하도록 구성될 수 있다. SRAM(312)은 프로세서(311)의 캐쉬 메모리로 사용될 수 있다.
메모리 선택부(313)는 호스트(HOST)로부터 수신된 데이터(DATA)의 속성을 판별할 수 있다. 예를 들어, 호스트(HOST)로부터 수신된 데이터(DATA)는 연속 데이터 또는 랜덤 데이터일 수 있다. 연속 데이터는 하나의 논리적 유닛 또는 물리적 유닛에 속하는 데이터가 서로 연관된 것을 의미한다. 즉, 연속 데이터는 대용량의 이미지 또는 동영상 파일 등과 같이 하나의 논리적 유닛 또는 물리적 유닛으로 구성될 수 있는 데이터를 가리킨다. 랜덤 데이터는 데이터베이스 혹은 파일의 메타 데이터 등과 같이 호스트(HOST)로부터의 읽기 요청이 잦은 데이터를 가리킨다.
판별된 결과에 따라 수신된 데이터(DATA)가 연속 데이터로 판별된 경우, 메모리 선택부(413)는 수신된 데이터(DATA)를 스토리지 영역(321a)에 저장하고, 수신된 데이터가 랜덤 데이터로 판별된 경우, 메모리 선택부(413)는 수신된 데이터(DATA)를 버퍼 영역(321b)에 저장할 수 있다. 즉, 입출력이 잦은 데이터를 동작 속도가 빠른 버퍼 영역에 저장함으로써 메모리 시스템(400)의 성능이 향상될 수 있다. 예시적으로, 메모리 선택부(313)는 펌웨어(firmware) 형태로 구현되어 ROM(314)에 저장되고, 프로세서(311)에 의해 구동될 수 있다.
메모리 컨트롤러(310)는 호스트 인터페이스(315)를 통해 호스트(HOST)와 데이터(DATA) 및 신호를 주고 받으며, PRAM 인터페이스(316)를 통해 메모리 장치(320)와 데이터 및 신호를 주고 받을 수 있다.
메모리 장치(320)는 메모리 컨트롤러(310)의 제어에 따라 동작할 수 있다. 메모리 장치(320)는 스토리지 영역(321a) 및 버퍼 영역(321b)을 포함하는 메모리 셀 어레이(321)를 포함한다. 스토리지 영역(321a) 및 버퍼 영역(321b)은 도 1 내지 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 메모리 장치(320)는 하나의 기판 상에 형성되고, 하나의 반도체 칩으로 구현될 수 있다.
예시적으로, 메모리 시스템(300)은 스토리지 영역(321a) 및 버퍼 영역(321b)의 직접 메모리 접근(DMA; Direct Memory Access)를 지원할 수 있다. 이 때, 스토리지 영역(321a) 및 버퍼 영역(321b)은 동종의 상변화 메모리(PRAM)를 기반으로 제공되므로, DRAM-to-Flash의 직접 메모리 접근보다 빠른 동작 속도가 보장된다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 시스템(300)은 상변화 메모리(PRAM)를 기반으로 제공된다. 이에 따라, 메모리 컨트롤러(310)는 FTL, ECC 등과 같이 플래시 메모리를 제어하기 위한 구성 요소들 및 버퍼 관리부와 같이 버퍼 메모리를 제어하기 위한 구성 요소들이 요구되지 않으므로, 메모리 컨트롤러(410)의 구성이 단순해진다.
또한, 메모리 시스템(300)의 스토리지 및 버퍼 메모리로서 동종의 상변화 메모리를 사용함으로써, 스토리지 및 버퍼 메모리 간 직접 메모리 접근 시간이 단축되므로, 메모리 시스템(300)의 성능이 향상된다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 메모리 시스템(400)은 메모리 컨트롤러(410) 및 복수의 메모리 장치들(421~42n)을 포함한다. 메모리 컨트롤러(410)는 외부 장치(예를 들어, 호스트, AP 등)로부터 명령을 수신하고, 수신된 명령을 기반으로 복수의 메모리 장치들(421~42n)을 제어할 수 있다.
복수의 메모리 장치들(421~42n)은 메모리 컨트롤러(510)의 제어에 따라 동작할 수 있다. 복수의 메모리 장치들(521~52n)은 도 1 내지 도 10을 참조하여 설명된 메모리 장치일 수 있다. 즉, 복수의 메모리 장치들(421~42n) 각각은 스토리지 영역 및 버퍼 영역을 포함하는 메모리 셀 어레이를 포함할 것이다.
또는 복수의 메모리 장치들(421~42n) 중 일부는 메모리 시스템(400)의 스토리지로 사용되고, 나머지는 버퍼 메모리로 사용될 수 있다. 즉, 복수의 메모리 장치들(421~42n) 중 메모리 시스템(500)의 스토리지로 사용되는 메모리 장치들은 도 6a 내지 도 7b를 참조하여 설명된 메모리 셀 형성 방법 중 제 1 상변화 메모리 셀의 형성 방법을 기반으로 제조될 수 있다. 복수의 메모리 장치들(421~42n) 중 메모리 시스템(500)의 버퍼 메모리로 사용되는 메모리 장치들은 도 6a 내지 도 7b을 참조하여 설명된 메모리 셀 형성 방법 중 제 2 상변화 메모리 셀의 형성 방법을 기반으로 제조될 수 있다.
예시적으로, 복수의 메모리 장치들(421~42n) 각각은 서로 다른 반도체칩들로 제공될 수 있다. 복수의 반도체 칩들은 멀티 칩 패키징(MCP, Multi Chip Packaging)을 통해 하나의 패키지로 제공될 수 있다.
상술된 본 발명의 또 다른 실시 예에 따르면, 메모리 시스템(400)은 스토리지 및 버퍼 메모리로서 상변화 메모리를 사용한다. 따라서, 메모리 컨트롤러(410)는 플래시 변환 계층, ECC 등과 같이 플래시 메모리를 관리하기 위한 구성 요소들 및 버퍼 관리부와 같이 버퍼 메모리를 관리하기 위한 구성 요소들을 포함하지 않으므로, 메모리 컨트롤러(410)의 구성이 단순해진다. 또한, 복수의 메모리 장치들(421~42n)이 종의 메모리(예를 들어, 상변화 메모리)를 기반으로 제공되므로, 메모리 시스템(400)의 성능이 향상된다.
도 12는 본 발명에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 12를 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(signal connector, 1211)를 통해 호스트(1100)와 신호를 주고 받는다. SSD(1200)는 복수의 메모리 장치(1201~120n) 및 SSD 컨트롤러(1210)를 포함한다. 여기에서, 복수의 메모리 장치(1201~120n) 또는 SSD 컨트롤러(5210)는 도 1 내지 도 12를 참조하여 설명된 메모리 장치 및 메모리 컨트롤러일 수 있다. 또는 복수의 메모리 장치(1201~120n)는 도 6a 내지 도 9를 참조하여 설명된 형성 방법을 기반으로 제조될 수 있다.
복수의 메모리 장치(1201~120n)는 SSD(1200)의 스토리지 및 버퍼 메모리로서 사용된다. SSD(1200)는 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 메모리 장치(1201~120n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 신호 커넥터(1211)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 플래시 메모리 장치에 데이터를 쓰거나 해당 플래시 메모리 장치로부터 데이터를 읽어낸다.
도 13은 본 발명에 따른 가변 저항 메모리 시스템이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 예시적으로 사용자 시스템(2000)은 퍼스널 컴퓨터(PC), UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
도 13을 참조하면, 사용자 시스템(2000)은 중앙 처리부(2100, CPU), DRAM(2200), 입출력 인터페이스(2300), 메모리 시스템(2400), 및 시스템 버스(2500)를 포함한다. 중앙 처리부(2100)는 사용자 시스템(2000)의 제반 동작을 제어할 수 있다. DRAM(2200)은 사용자 시스템(2000)의 주 기억 장치이며, 워킹 메모리(working memory) 또는 버퍼 메모리로 사용될 수 있다. 입출력 인터페이스(2300)는 키보드, 디스플레이, 터치 스크린, 마우스 등과 같이 데이터 및 제어 신호를 입출력하는 다양한 인터페이스를 포함한다.
메모리 시스템(2400)은 메모리 컨트롤러(2410) 및 메모리 장치(2420)를 포함한다. 메모리 시스템(2400)은 도 1 내지 도 12를 참조하여 설명된 장치들 또는 도 1 내지 도 12를 참조하여 설명된 형성된 방법을 기반으로 제작된 장치들을 포함할 수 있다. 시스템 버스(2500)는 사용자 시스템(2000)의 구성 요소들 간 데이터 및 신호를 주고 받을 수 있는 전송 채널을 제공한다.
상술된 본 발명에 따르면, 가변 저항 메모리 시스템은 상변화 메모리를 기반으로 제공된다. 가변 저항 메모리 시스템에 포함된 메모리 셀 어레이는 스토리지 영역 및 버퍼 영역을 포함한다. 스토리지 영역의 제 1 상변화 메모리 셀들은 가변 저항 메모리 시스템의 스토리지로 사용되고, 버퍼 영역의 제 2 상변화 메모리 셀들은 가변 저항 메모리 시스템의 버퍼 메모리로 사용된다. 이 때, 제 1 및 제 2 상변화 메모리 셀들은 서로 다른 조성 또는 서로 다른 구조를 갖게 함으로써, 제 2 상변화 메모리 셀들은 제 1 상변화 메모리 셀들보다 빠른 동작 속도를 갖게 된다. 또는 제 1 상변화 메모리 셀들은 제 2 상변화 메모리 셀들보다 낮은 동작 전류(예를 들어, 리셋 전류) 및 높은 집적도를 갖게 된다.
뿐만 아니라, 상변화 메모리를 스토리지 및 버퍼 메모리로 사용함으로써 플래시 변환 계층, ECC, 버퍼 관리부와 같은 구성 요소들이 불필요하므로, 메모리 컨트롤러의 구성이 단순화된다.
또한, 본 발명에 따른 가변 저항 메모리 시스템은 스토리지 및 버퍼 메모리로서 불휘발성 메모리를 사용함으로써 서든 파워 오프(SPO)를 위한 회로 및 구성 요소들이 불필요하게 된다. 따라서, 감소된 비용 및 향상된 성능을 갖는 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 메모리 시스템
110 : 메모리 컨트롤러
120 : 메모리 장치
121 : 메모리 셀 어레이
121a : 스토리지 영역
121b : 버퍼 영역
123 : 어드레스 디코더
124 : Y-패스 드라이버
125 : 비트라인 선택회로
126 : 쓰기 드라이버 및 센스 앰프
127 : 입출력 버퍼
MC_a, MC_b : 제 1 및 제 2 상변화 메모리 셀들
140a, 140b : 선택 소자들
130a, 130b : 기억 소자들

Claims (10)

  1. 제 1 및 제 2 영역들을 포함하는 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치;
    상기 가변 저항 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고, 상기 제 2 영역은 상기 제 1 가변 저항 물질층의 금속 도핑 농도보다 높거나 또는 낮은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고,
    상기 메모리 컨트롤러는 상기 제 1 가변 저항 메모리 셀들을 스토리지로 사용하고, 상기 제 2 가변 저항 메모리 셀들을 버퍼 메모리로 사용하는 가변 저항 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀들의 동작 속도는 상기 제 2 가변 저항 메모리 셀들의 동작 속도보다 빠른 가변 저항 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀들의 리셋 전류는 상기 제 2 가변 저항 메모리 셀들의 리셋 전류보다 낮은 가변 저항 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀들의 저장 용량은 상기 제 2 가변 저항 메모리 셀들의 저장 용량보다 큰 가변 저항 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀들은 멀티 레이어 구조로 제공되는 가변 저항 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 가변 저항 물질층들은 GST, MTJ, MgO, NiO, TiO, SrO, SnO, SiN, TaO, HfO, ZrO, ZnO, CuO, SiO 및 Al2O3 중 어느 하나의 물질군 또는 둘 이상의 복합 물질군으로 제공되는 가변 저항 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 외부 장치로부터 수신된 데이터의 속성을 판별하고, 상기 판별 결과에 따라 상기 제 1 및 제 2 영역들 중 어느 하나를 선택하고, 상기 수신된 데이터를 상기 선택된 영역의 가변 저항 메모리 셀들에 저장하는 가변 저항 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 수신된 데이터가 연속 데이터로 판별된 경우, 상기 메모리 컨트롤러는 상기 수신된 데이터를 상기 제 1 가변 저항 메모리 셀들에 저장하고,
    상기 수신된 데이터가 랜덤 데이터로 판별된 경우, 상기 메모리 컨트롤러는 상기 수신된 데이터를 상기 제 2 가변 저항 메모리 셀들에 저장하는 가변 저항 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 메모리 장치 및 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브로 구현되는 메모리 시스템.
  10. 제 1 영역 및 제 2 영역을 포함하는 메모리 셀 어레이; 및
    외부 장치의 제어에 따라 상기 제 1 및 제 2 영역 중 적어도 하나에 데이터를 기입하는 제어 로직을 포함하고,
    상기 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고,
    상기 제 2 영역은 상기 제 1 가변 저항 물질층의 금속 도핑 농도보다 높은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고,
    상기 제 1 및 제 2 가변 저항 메모리 셀들 및 상기 제어 로직은 동일한 기판 상에 형성되는 가변 저항 메모리 장치.
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