KR20150017157A - Embedded Printed Circuit Board of Semiconductor and Method of Manufacturing the same - Google Patents

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KR20150017157A
KR20150017157A KR1020130093088A KR20130093088A KR20150017157A KR 20150017157 A KR20150017157 A KR 20150017157A KR 1020130093088 A KR1020130093088 A KR 1020130093088A KR 20130093088 A KR20130093088 A KR 20130093088A KR 20150017157 A KR20150017157 A KR 20150017157A
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Abstract

The present invention relates to a substrate with an embedded semiconductor and a manufacturing method thereof. The substrate with the embedded semiconductor according to one embodiment of the present invention includes a substrate which includes a cavity, a semiconductor device which is embedded in the cavity and has a connection terminal, a connection terminal which is formed on the upper side of the semiconductor device, a protection pattern which is formed on the upper side of the connection terminal, an insulation layer which is formed on the substrate to cover the semiconductor device, a circuit layer which is formed on the insulation layer, and a via which is formed on the protection pattern to electrically connect the semiconductor device to the circuit layer.

Description

반도체 내장기판 및 그 제조 방법{Embedded Printed Circuit Board of Semiconductor and Method of Manufacturing the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor embedded substrate,

본 발명은 반도체 내장기판 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor embedded substrate and a manufacturing method thereof.

최근 휴대폰과 같은 휴대용 전자 제품은 매우 빠른 속도로 그 크기가 소형화, 경량화 되어가고 있고, 신호처리 속도는 급격하게 커지고 있다. 그리고 이러한 최신 추세에 맞춰 기판 내부에 패시브 소자 또는 액티브 소자를 임베딩 함으로써 제품의 두께를 줄이고, 모듈을 소형화할 수 있는 다양한 패키지 기술이 개발되고 있다.Recently, portable electronic products such as mobile phones have become smaller and lighter in size at a very high speed, and signal processing speed is rapidly increasing. Various package technologies have been developed to reduce the thickness of a product and downsize a module by embedding a passive element or an active element in the substrate in accordance with the latest trends.

이처럼 기판 내부에 패시브 소자 또는 액티브 소자를 임베딩 하게 되면, 추가적인 기능 구현이 가능하게 할 뿐 아니라, 신호 패스(path)가 짧아지고, 잡음을 줄이게 된다는 여러 가지 이점이 있다.Embedding the passive element or the active element in the substrate as described above not only makes it possible to implement additional functions, but also has various advantages that the signal path is shortened and the noise is reduced.

내장기판 제조공정은 기판에 캐비티를 가공한 후 그 캐비티에 반도체 소자를 내장하여, 절연층을 적층하여 층을 형성하고, 그 이후에 반도체 소자와 회로를 연결하기 위한 비아를 가공하는 공정이다. 이때 기판 회로와 반도체 칩과의 연결을 위해서는 비아홀을 가공하게 되는데, RFIC(Radio Frequency integrated Circuit) 중 고주파 대역에서 고성능을 요구하는 능동소자는 GaAs 기판 계열의 반도체로 만들어지기 때문에 기판 내부 상기 GaAs 기판 계열의 반도체 소자 내장시 반도체의 불안정한 물질특성으로 인해 레이저 비아 공정 중 반도체에 손상을 주면서 크랙을 발생시키는 문제점이 발생한다.
In the built-in board manufacturing process, a cavity is formed in a substrate, a semiconductor element is embedded in the cavity, a layer is formed by laminating the insulating layer, and then a via is formed to connect the semiconductor device and the circuit. In this case, a via hole is required for connection between the substrate circuit and the semiconductor chip. Since an active element that requires high performance in a high frequency band among RFICs (Radio Frequency Integrated Circuits) is made of a GaAs substrate type semiconductor, There is a problem that cracks are generated while damaging the semiconductor during the laser via process due to the unstable material characteristics of the semiconductor when the semiconductor device is embedded.

대한민국 공개특허공보 제 2008-0060902호Korean Patent Publication No. 2008-0060902

본 발명의 일 측면은 레이저 비아 공정으로 인해 내장된 반도체에 손상을 방지하기 위한 반도체 내장기판 및 그 제조 방법을 제공하기 위한 것이다.
One aspect of the present invention is to provide a semiconductor embedded substrate and a method of manufacturing the same to prevent damage to the embedded semiconductor due to the laser via process.

본 발명의 일 실시 예에 따른 반도체 내장기판은 캐비티를 구비하는 기판, 상기 캐비티에 내장되며, 접속단자를 갖는 반도체 소자, 상기 접속단자 상부에 형성된 보호패턴, 상기 반도체 소자를 덮도록 기판상에 형성된 절연층, 상기 절연층에 형성된 회로층 및 상기 반도체 소자와 회로층을 전기적으로 연결하도록 상기 보호패턴 상에 형성된 비아를 포함한다.A semiconductor embedded substrate according to an embodiment of the present invention includes a substrate having a cavity, a semiconductor element embedded in the cavity, the semiconductor element having a connection terminal, a protective pattern formed on the connection terminal, An insulating layer, a circuit layer formed on the insulating layer, and vias formed on the protection pattern to electrically connect the semiconductor element and the circuit layer.

상기 보호패턴은 비아의 하단부보다 큰 평면적을 가지며, 상기 접속단자보다는 작은 평면적을 가질 수 있다.The protection pattern has a larger planar area than the lower end of the via, and may have a smaller planar area than the connection terminal.

상기 보호패턴은 전도성 물질로 구성될 수 있다.The protection pattern may be formed of a conductive material.

상기 반도체 소자는 능동소자일 수 있다.
The semiconductor device may be an active device.

본 발명의 다른 실시 예에 따른 반도체 내장기판 제조 방법은 캐비티를 갖는 기판을 준비하는 단계, 접속단자 및 접속단자 상에 형성된 감광성 막을 갖는 반도체 소자를 준비하는 단계, 상기 캐비티에 상기 반도체 소자를 내장하는 단계, 상기 반도체 소자를 덮도록 상기 기판상에 절연층을 형성하는 단계 및 상기 절연층에 비아를 포함하는 회로층을 형성하는 단계를 포함한다.According to another embodiment of the present invention, there is provided a method of manufacturing a semiconductor embedded substrate, comprising: preparing a substrate having a cavity; preparing a semiconductor element having a photosensitive film formed on the connection terminal and the connection terminal; Forming an insulating layer on the substrate to cover the semiconductor device, and forming a circuit layer including the via in the insulating layer.

상기 회로층을 형성하는 단계는 상기 감광성 막에 대응되는 위치에 상기 절연층이 관통하도록 비아홀을 가공하는 단계, 상기 감광성 막을 제거하여 보호패턴용 개구부를 형성하는 단계 및 도금 공정을 통해서 보호패턴 및 비아를 포함하는 회로층을 형성하는 단계를 포함할 수 있다.The forming of the circuit layer includes: machining a via hole such that the insulating layer penetrates the photosensitive film at a position corresponding to the photosensitive film; forming an opening for a protective pattern by removing the photosensitive film; And forming a circuit layer including the first conductive layer and the second conductive layer.

상기 비아홀을 가공하는 단계는 레이저를 이용하여 수행할 수 있다.The step of processing the via hole may be performed using a laser.

상기 감광성 막을 제거하는 단계는 노광 및 현상으로 수행할 수 있다.The step of removing the photosensitive film may be performed by exposure and development.

상기 보호패턴은 비아의 하단부보다 큰 평면적을 가지며, 상기 접속단자보다는 작은 평면적을 갖도록 형성할 수 있다.The protection pattern may have a larger planar area than the lower end of the via and may have a smaller planar area than the connection terminal.

상기 반도체 소자는 능동소자일 수 있다.
The semiconductor device may be an active device.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 실시 예에 의한 반도체 내장기판 및 그 제조 방법은 반도체 접속단자 상부에 광에 반응하는 감광막을 도포하여, 이 감광막이 레이저로부터 반도체 소자를 보호하는 보호패턴 역할을 수행하여, 레이저 비아 가공 시 반도체의 손상을 방지해 주는 효과를 기대할 수 있다.A built-in semiconductor substrate and a method of manufacturing the same according to an embodiment of the present invention apply a photoresist film responsive to light to the upper portion of the semiconductor connection terminal and serve as a protective pattern for protecting the semiconductor element from the laser, The effect of preventing the damage of the semiconductor can be expected.

또한, 접속단자와 비아 간의 접촉면이 보호패턴에 의해 증가되기 때문에 밀착력을 개선할 수 있는 있다.
In addition, since the contact surface between the connection terminal and the via is increased by the protection pattern, adhesion can be improved.

도 1은 본 발명의 일 실시 예에 따른 반도체 내장기판의 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 내장기판의 확대부분의 평면도이다.
도 3 내지 도 11은 본 발명의 다른 실시 예에 따른 반도체 내장기판 제조방법의 공정흐름도이다.1 is a cross-sectional view of a semiconductor embedded substrate according to an embodiment of the present invention.
2 is a plan view of an enlarged portion of a semiconductor embedded substrate according to an embodiment of the present invention.
3 to 11 are process flow diagrams of a method of manufacturing a semiconductor embedded substrate according to another embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. It will be further understood that terms such as " first, ""second,"" one side, ""other," and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, detailed description of related arts which may unnecessarily obscure the gist of the present invention will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 내장기판Semiconductor embedded substrate

도 1은 본 발명의 일 실시 예에 따른 반도체 내장기판의 구조를 나타내는 단면도이다.
1 is a cross-sectional view illustrating a structure of a semiconductor embedded substrate according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 반도체 내장기판(1000)은 캐비티(101)를 구비하는 기판(100), 상기 캐비티(101)에 내장되며, 접속단자(111)를 갖는 반도체 소자(110), 상기 접속단자(111) 상부에 형성된 보호패턴(400), 상기 반도체 소자(110)를 덮도록 기판상에 형성된 절연층(120), 상기 절연층(120)에 형성된 회로층(300) 및 상기 반도체 소자(110)와 회로층(300)을 전기적으로 연결하도록 상기 보호패턴(400) 상에 형성된 비아(250)를 포함한다.
1, a semiconductor embedded substrate 1000 includes a substrate 100 having a cavity 101, a semiconductor device 110 embedded in the cavity 101 and having a connection terminal 111, A protective pattern 400 formed on the connection terminal 111, an insulating layer 120 formed on the substrate to cover the semiconductor element 110, a circuit layer 300 formed on the insulating layer 120, (250) formed on the protection pattern (400) to electrically connect the protection layer (110) and the circuit layer (300).

상기 기판(100)은 바람직하게는 인쇄회로기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 기판으로서 절연층에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
The substrate 100 may preferably be a printed circuit board. Although the specific inner layer circuit structure is omitted for the sake of convenience, those skilled in the art will appreciate that a conventional circuit board having a circuit of at least one layer formed on the insulating layer may be used as the substrate.

상기 반도체 소자(110)는 인쇄회로기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 수 있는 반도체 소자를 말한다.
The semiconductor device 110 is a component that is electrically connected to a printed circuit board and can perform a certain function. For example, the semiconductor device 110 refers to a semiconductor device such as a direct circuit chip (IC) that can be mounted on a printed circuit board.

상기 도면에서는 반도체 소자(110)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었다. 그러나 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않고 본 발명의 반도체 소자 내장형 인쇄회로기판에 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
In the figure, other detailed components of the semiconductor device 110 are omitted and schematically shown. However, it will be appreciated by those skilled in the art that a semiconductor device of any structure known in the art is not particularly limited and can be applied to a semiconductor device-embedded printed circuit board of the present invention.

본 발명에서는 고주파 대역에서 고성능을 요구하는 능동소자로서, GaAs 기판 계열의 반도체를 내장하였으나, 비아홀 가공 시 레이저에 의한 손상을 입을 수 있는 어떠한 능동소자도 내장될 수 있다.
In the present invention, a GaAs substrate-based semiconductor is incorporated as an active element that requires high performance in a high frequency band, but any active element that can be damaged by a laser during via hole processing can be embedded.

상기 회로층(300)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리(Cu)를 사용하는 것이 전형적이다.
The circuit layer 300 is not limited as long as it is used as a conductive metal for a circuit, and copper (Cu) is typically used for a printed circuit board.

도 2는 본 발명의 일 실시 예에 따른 반도체 내장기판의 확대부분에 대한 평면도이다.
2 is a plan view of an enlarged portion of a semiconductor embedded substrate according to an embodiment of the present invention.

도 1 및 도 2에 도시된 바와 같이, 상기 보호패턴(b)은 상기 비아(c)의 하단부보다 큰 평면적을 가지며, 상기 접속단자(a)보다는 작은 평면적을 가질 수 있다.
As shown in Figs. 1 and 2, the protective pattern b has a larger planar area than the lower end of the via c, and may have a smaller planar area than the connection terminal a.

여기서, 상기 비아(250)는 테이퍼진 형상 일 수 있으며, 폭이 좁은 부분을 상기 비아(250)의 하단부로 정의할 수 있다.
Here, the vias 250 may have a tapered shape, and a narrow portion may be defined as a lower end of the vias 250.

또한, 본 발명에서 상기 보호패턴(b)은 평면이 원형인 모양을 가질 수 있다.
Also, in the present invention, the protective pattern (b) may have a circular shape in plan view.

여기서, 상기 보호패턴(400)은 전도성 물질로 구성될 수 있으며, 본 발명에서는 상기 비아(250)와 같은 물질인 구리(Cu)로 형성하였으나, 특별히 이에 한정되지 않는다.Here, the protection pattern 400 may be formed of a conductive material. In the present invention, the protection pattern 400 is formed of copper (Cu), which is the same material as the vias 250, but is not limited thereto.

이때, 접속단자(111)와 비아(250) 간의 접촉면이 상기 비아(250)의 하단부보다 큰 평면적을 갖는 보호패턴(400)에 의해 증가되기 때문에 밀착력을 개선할 수 있는 효과를 얻을 수 있다.
At this time, since the contact surface between the connection terminal 111 and the via 250 is increased by the protective pattern 400 having a larger planar area than the lower end of the via 250, the adhesion can be improved.

반도체 내장기판 제조 방법Method of manufacturing semiconductor embedded substrate

도 3 내지 도 11은 본 발명의 다른 실시 예에 따른 반도체 내장기판 제조 방법의 공정흐름도이다.
3 to 11 are process flow diagrams of a method of manufacturing a semiconductor embedded substrate according to another embodiment of the present invention.

도 3에 도시된 바와 같이, 반도체 소자가 내장될 수 있는 크기의 캐비티(101)를 갖는 기판(100)을 준비한다.
As shown in FIG. 3, a substrate 100 having a cavity 101 having a size such that a semiconductor device can be embedded therein is prepared.

상기 기판(100)은 바람직하게는 인쇄회로기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 기판으로서 절연층에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
The substrate 100 may preferably be a printed circuit board. Although the specific inner layer circuit structure is omitted for the sake of convenience, those skilled in the art will appreciate that a conventional circuit board having a circuit of at least one layer formed on the insulating layer may be used as the substrate.

그 다음으로, 도 4에 도시된 바와 같이, 접속단자(111)를 갖는 반도체 소자(110)를 준비한다.
Next, as shown in Fig. 4, a semiconductor element 110 having a connection terminal 111 is prepared.

상기 반도체 소자(110)는 인쇄 회로 기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 수 있는 반도체 소자를 말한다.
The semiconductor device 110 is a component that is electrically connected to a printed circuit board and can perform a certain function. For example, the semiconductor device 110 refers to a semiconductor device such as a direct circuit chip (IC) that can be mounted on a printed circuit board.

상기 도면에서는 반도체 소자(110)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않고 본 발명의 반도체 소자 내장형 인쇄 회로 기판에 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
Although the other detailed components of the semiconductor device 110 are omitted in the drawings, semiconductor devices of all structures known in the art are not particularly limited and can be applied to the semiconductor device-embedded printed circuit board of the present invention Those skilled in the art will appreciate that.

본 발명에서는 고주파 대역에서 고성능을 요구하는 능동소자로서, GaAs 기판 계열의 반도체를 내장하였으나, 비아홀 가공 시 레이저에 의한 손상을 입을 수 있는 어떠한 능동소자도 내장될 수 있다.
In the present invention, a GaAs substrate-based semiconductor is incorporated as an active element that requires high performance in a high frequency band, but any active element that can be damaged by a laser during via hole processing can be embedded.

도 5에 도시된 바와 같이, 상기 접속단자(111)의 상부에 감광성 막(112)을 형성할 수 있다.As shown in FIG. 5, a photosensitive film 112 may be formed on the connection terminal 111.

여기서 상기 감광성 막(112)은 상기 접속단자(111)의 평면적 보다 작도록 형성할 수 있으며, 그 형태는 다음에 설명할 노광 및 현상 공법에 적합한 등방 모양인 원형으로 형성하는 것이 바람직할 수 있다.
Here, the photosensitive film 112 may be formed to be smaller than the plane of the connection terminal 111, and may be formed in a circular shape having an isotropic shape suitable for the exposure and development techniques to be described later.

도 6에 도시된 바와 같이, 상기 접속단자(111) 및 접속단자(111) 상에 형성된 감광성 막(112)을 갖는 반도체 소자(110)를 상기 캐비티(101)에 내장한다.
The semiconductor device 110 having the photosensitive film 112 formed on the connection terminal 111 and the connection terminal 111 is embedded in the cavity 101 as shown in FIG.

도 7에 도시된 바와 같이, 상기 캐비티(101) 내부와 상기 반도체 소자(110), 상기 접속단자(111) 및 상기 감광성 막(112)을 덮도록 절연층(120)을 형성한다.The insulating layer 120 is formed to cover the inside of the cavity 101 and the semiconductor element 110, the connection terminal 111, and the photosensitive film 112, as shown in FIG.

상기 절연층(120)은 수지 절연층일 수 있으나 특별히 이에 한정하는 것은 아니다.
The insulating layer 120 may be a resin insulating layer, but is not limited thereto.

도 8에 도시된 바와 같이, 상기 형성된 절연층(120) 상부에 동박층(130)을 형성한 후 라미네이션 공정을 진행한다.
As shown in FIG. 8, a copper foil layer 130 is formed on the insulating layer 120, and a lamination process is performed.

도 9에 도시된 바와 같이, 상기 감광성 막(112)에 대응되는 위치에 상기 절연층(120)이 관통되도록 비아홀(114)을 가공한다.
The via hole 114 is processed so that the insulating layer 120 penetrates the photosensitive film 112 at a position corresponding to the photosensitive film 112, as shown in FIG.

여기서, 상기 비아홀(114)은 레이저 드릴을 사용하여 가공할 수 있으며, 상기 레이저 드릴로는 CO2 레이저 또는 YAG 레이저 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the via hole 114 can be processed using a laser drill, and the laser drill may be a CO2 laser or a YAG laser, but is not limited thereto.

도 10에 도시된 바와 같이, 상기 감광성 막(112)을 제거하여, 보호패턴용 개구부(113)를 형성한다.
As shown in FIG. 10, the photosensitive film 112 is removed to form the opening 113 for the protective pattern.

상기 감광성 막(112)을 제거하여 보호패턴용 개구부(113)를 형성하는 공정은 노광 및 현상 공정을 포함하는 포토리소그라피(Photolithography) 공법을 사용할 수 있다.
The step of removing the photosensitive film 112 and forming the opening 113 for the protective pattern may use a photolithography process including an exposure and a development process.

도 11에 도시된 바와 같이, 도금 공정을 통해서 보호패턴(400), 및 비아(250)를 포함하는 회로층(300)을 형성한다.
As shown in FIG. 11, a circuit layer 300 including a protection pattern 400 and a via 250 is formed through a plating process.

본 발명의 도면상에 도시되지는 않았으나, 당업계에 공지된 공정으로, 상기 동박층(130) 상부, 상기 비아홀(114) 내벽 및 상기 보호패턴용 개구부(113) 내벽에 무전해 동도금법을 수행하여 시드층을 형성할 수 있다.
An electroless copper plating process is performed on the copper foil layer 130, the inner wall of the via hole 114, and the inner wall of the opening 113 for the protective pattern, though not shown in the drawings of the present invention Thereby forming a seed layer.

무전해 동도금은 절연체에 대한 도금이므로, 석출반응에 의해 이루어지며, 석출반응은 촉매에 의해 촉진된다. 도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해 동도금이 많은 전처리를 필요로 함을 나타낸다.
Since the electroless copper plating is plating on the insulator, it is formed by the precipitation reaction, and the precipitation reaction is accelerated by the catalyst. In order for copper to precipitate from the plating solution, the catalyst should be attached to the surface of the material to be plated. This indicates that electroless copper plating requires a lot of preprocessing.

일 실시 예로, 무전해 동도금 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함한다.In one embodiment, the electroless copper plating process may include a cleanet process, a soft etch process, a pre-catalyst process, a catalytic process, an accelerator process, an electroless copper plating process, Process.

탈지 과정에서, 상하 동박 표면에 존재하는 산화물이나 이물질, 특히 유지분 등을 산 또는 알칼리 계면활성제가 포함된 약품으로 제거한 후, 계면활성제를 완전히 수세한다. 소프트 부식 과정에서, 상하 동박 표면에 미세한 거칠기(예를 들면, 약 1㎛∼2㎛)를 만들어 도금단계에서 동입자가 균일하게 밀착되도록 하며, 탈지 과정에서 처리되지 않은 오염물을 제거한다. 예비 촉매처리 과정에서, 낮은 농도의 촉매약품에 베이스 기판(100)을 담금으로써, 촉매처리 단계에서 사용되는 약품이 오염되거나 농도가 변화하는 것을 방지한다. 더욱이, 같은 성분의 약품조에 베이스 기판(100)을 미리 담그는 것이므로 촉매처리가 보다 활성화되는 효과가 있다. 이러한 예비 촉매처리 과정은 1%∼3%로 희석된 촉매약품을 사용하는 것이 바람직하다.
In the degreasing process, oxides or foreign substances present on the surfaces of the upper and lower copper foils, especially, fat and the like are removed with a chemical containing an acid or an alkaline surfactant, and then the surfactant is completely washed with water. In the soft corrosion process, fine roughness (for example, about 1 탆 to 2 탆) is formed on the surfaces of the upper and lower copper foils to uniformly adhere the copper particles in the plating step and remove unprocessed contaminants in the degreasing process. In the preliminary catalyst treatment process, the base substrate 100 is immersed in a low concentration of the catalyst agent, thereby preventing the chemicals used in the catalyst treatment step from being contaminated or changing the concentration. Further, since the base substrate 100 is pre-immersed in the chemical tank of the same component, the catalytic treatment is more effective. Such pre-catalytic treatment is preferably carried out using catalyst chemicals diluted to 1% to 3%.

촉매처리 과정에서, 베이스 기판(100)의 동박과, 절연수지층(120) 면에(즉, 비아 홀의 측벽에) 촉매입자를 입혀준다. 촉매입자는 Pd-Sn 화합물을 사용하는 것이 바람직하며, 이 Pd-Sn 화합물은 도금되는 입자인 Cu2+와 Pd2-가 결합하여In the catalytic treatment process, catalyst particles are coated on the copper foil of the base substrate 100 and the insulating resin layer 120 (that is, on the side wall of the via hole). It is preferable to use a Pd-Sn compound as the catalyst particle, and this Pd-Sn compound is formed by binding Cu2 + and Pd2-

도금을 촉진하는 역할을 한다. 무전해 동도금 과정에서, 도금액은 CuSO4, HCHO, NaOH 및 기타 안정제로 이루어지는 것이 바람직하다. 도금반응이 지속되기 위해서는 화학 반응이 균형을 이루어야 하며, 이를 위해 도금액의 조성을 제어하는 것이 중요하다. 조성을 유지하기 위해서는 부족한 성분의 적절한 공급, 기계 교반, 도금액의 순화 시스템 등이 잘 운영되어야 한다. 반응의 결과로 발생되는 부산물을 위한 여과장치가 필요하며, 이를 활용함으로써 도금액의 사용시간이 연장될 수 있다.It plays a role in promoting plating. In the electroless copper plating process, the plating solution preferably comprises CuSO4, HCHO, NaOH and other stabilizers. In order for the plating reaction to continue, the chemical reaction must be balanced and it is important to control the composition of the plating liquid. In order to maintain the composition, adequate supply of deficient components, mechanical stirring, and plating solution purification system should be operated well. A filtration apparatus for the byproducts generated as a result of the reaction is required, and the use time of the plating liquid can be prolonged by utilizing the filtration apparatus.

산화방지 처리 과정에서, 무전해 동도금 후에 잔존하는 알칼리 성분으로 인해 도금막이 산화되는 것을 방지하기 위해 산화 방지막을 전면에 코팅한다.In the oxidation prevention treatment process, the oxidation prevention film is coated on the entire surface in order to prevent the plating film from being oxidized by the alkali component remaining after electroless copper plating.

그러나 상술한 무전해 동도금 공정은 일반적으로 전해 동도금에 비하여 물리적 특성이 떨어지므로 얇게 형성한다.However, the electroless copper plating process described above generally forms a thin film because its physical properties are lower than that of electrolytic copper plating.

상기 동박층(130)에 형성된 시드층 상부에 회로가 형성될 부분을 제외한 나머지 부분에 도금레지스트를 형성할 수 있다.A plating resist may be formed on the remaining portion of the seed layer formed on the copper foil layer 130 except for a portion where a circuit is to be formed.

도금레지스트 부분을 제외하고 비아홀(114) 및 보호패턴용 개구부(113) 내부에 도금층을 형성한 후, 상기 도금레지스트를 제거하고, 회로가 될 부분을 제외한 나머지 부분을 플레시 에칭하여 상기 보호패턴(400), 및 상기 비아(250)를 포함하는 회로층(300)을 형성한다.
A plating layer is formed inside the via hole 114 and the opening 113 for the protection pattern except for the plating resist portion and then the plating resist is removed and the remaining portion except the portion to be a circuit is subjected to flash etching to form the protective pattern 400 ), And the vias (250).

이때, 상기 보호패턴(400)은 상기 비아(250)의 하단부보다 큰 평면적을 가지며, 상기 접속단자(111)보다는 작은 평면적을 가질 수 있다.At this time, the protection pattern 400 has a larger planar area than the lower end of the via 250, and may have a smaller planar area than the connection terminal 111.

이때, 접속단자(111)와 비아(250) 간의 접촉면이 상기 비아(250)의 하단부보다 큰 평면적을 갖는 보호패턴(400)에 의해 증가되기 때문에 밀착력을 개선할 수 있는 효과를 얻을 수 있다.
At this time, since the contact surface between the connection terminal 111 and the via 250 is increased by the protective pattern 400 having a larger planar area than the lower end of the via 250, the adhesion can be improved.

본 발명의 실시 예에 의한 반도체 내장기판 및 그 제조 방법은 반도체 접속단자 상부에 광에 반응하는 감광막을 도포하여, 이 감광막이 레이저로부터 반도체 소자를 보호하는 보호패턴 역할을 수행하여, 레이저 비아 가공 시 반도체의 손상을 방지해 주는 효과를 기대할 수 있다.A built-in semiconductor substrate and a method of manufacturing the same according to an embodiment of the present invention apply a photoresist film responsive to light to the upper portion of the semiconductor connection terminal and serve as a protective pattern for protecting the semiconductor element from the laser, The effect of preventing the damage of the semiconductor can be expected.

또한, 접속단자와 비아 간의 접촉면이 보호패턴에 의해 증가되기 때문에 밀착력을 개선할 수 있다.
Further, since the contact surface between the connection terminal and the via is increased by the protection pattern, the adhesion can be improved.

이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

1000 : 반도체 내장기판
100 : 기판
101 : 캐비티
110 : 반도체 소자
111 : 접속단자
112 : 감광성 막
113 : 보호패턴용 개구부
114 : 비아홀
120 : 절연층
130 : 동박층
250 : 비아
300 : 회로층
400 : 보호패턴1000: semiconductor embedded substrate
100: substrate
101: cavity
110: Semiconductor device
111: connection terminal
112: photosensitive film
113: opening for protection pattern
114:
120: insulating layer
130: copper foil layer
250: Via
300: Circuit layer
400: Protection pattern

Claims (10)

캐비티를 구비하는 기판;
상기 캐비티에 내장되며, 접속단자를 갖는 반도체 소자;
상기 접속단자 상부에 형성된 보호패턴;
상기 반도체 소자를 덮도록 기판상에 형성된 절연층;
상기 절연층에 형성된 회로층; 및
상기 반도체 소자와 회로층을 전기적으로 연결하도록 상기 보호패턴 상에 형성된 비아;
를 포함하는 반도체 소자 내장기판.
A substrate having a cavity;
A semiconductor element embedded in the cavity, the semiconductor element having a connection terminal;
A protection pattern formed on the connection terminal;
An insulating layer formed on the substrate to cover the semiconductor element;
A circuit layer formed on the insulating layer; And
A via formed on the protection pattern to electrically connect the semiconductor element and the circuit layer;
And a semiconductor substrate.
청구항 1에 있어서,
상기 보호패턴은 비아의 하단부보다 큰 평면적을 가지며, 상기 접속단자보다는 작은 평면적을 갖는 반도체 소자 내장기판.
The method according to claim 1,
Wherein the protection pattern has a larger planar area than the lower end of the via and has a smaller planar area than the connection terminal.
청구항 2에 있어서,
상기 보호패턴은 전도성 물질로 구성되는 반도체 소자 내장기판.
The method of claim 2,
Wherein the protection pattern is formed of a conductive material.
청구항 1에 있어서,
상기 반도체 소자는 능동소자인 반도체 소자 내장기판.
The method according to claim 1,
Wherein the semiconductor element is an active element.
캐비티를 갖는 기판을 준비하는 단계;
접속단자 및 접속단자 상에 형성된 감광성 막을 갖는 반도체 소자를 준비하는 단계;
상기 캐비티에 상기 반도체 소자를 내장하는 단계;
상기 반도체 소자를 덮도록 상기 기판상에 절연층을 형성하는 단계; 및
상기 절연층에 비아를 포함하는 회로층을 형성하는 단계;
를 포함하는 반도체 소자 내장기판 제조 방법.
Preparing a substrate having a cavity;
Preparing a semiconductor element having a photosensitive film formed on a connection terminal and a connection terminal;
Embedding the semiconductor device in the cavity;
Forming an insulating layer on the substrate to cover the semiconductor device; And
Forming a circuit layer including a via in the insulating layer;
Wherein the step of forming the semiconductor device comprises the steps of:
청구항 5에 있어서,
상기 회로층을 형성하는 단계는,
상기 감광성 막에 대응되는 위치에 상기 절연층이 관통하도록 비아홀을 가공하는 단계;
상기 감광성 막을 제거하여 보호패턴용 개구부를 형성하는 단계; 및
도금 공정을 통해서 보호패턴 및 비아를 포함하는 회로층을 형성하는 단계;
를 포함하는 반도체 소장 내장기판 제조 방법.
The method of claim 5,
Wherein forming the circuit layer comprises:
Processing a via hole such that the insulating layer penetrates the photosensitive film at a position corresponding to the photosensitive film;
Removing the photosensitive film to form an opening for a protective pattern; And
Forming a circuit layer including a protection pattern and a via through a plating process;
The method comprising the steps of:
청구항 6에 있어서,
상기 비아홀을 가공하는 단계는 레이저를 이용하여 수행하는 반도체 소자 내장기판 제조 방법.
The method of claim 6,
Wherein the step of fabricating the via hole is performed using a laser.
청구항 6에 있어서,
상기 감광성 막을 제거하는 단계는 노광 및 현상으로 수행하는 반도체 소자 내장기판 제조 방법.
The method of claim 6,
Wherein the step of removing the photosensitive film is performed by exposure and development.
청구항 5에 있어서,
상기 보호패턴은 비아의 하단부보다 큰 평면적을 가지며, 상기 접속단자보다는 작은 평면적을 갖도록 형성하는 반도체 소자 내장기판 제조 방법.
The method of claim 5,
Wherein the protection pattern has a larger planar area than the lower end of the via and has a smaller planar area than the connection terminal.
청구항 5에 있어서,
상기 반도체 소자는 능동소자인 반도체 소자 내장기판 제조 방법.The method of claim 5,
Wherein the semiconductor element is an active element.
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