KR20150006677A - 적층 인덕터 소자 - Google Patents

Abstract

본 발명은, 인출전극의 형성 위치가 어긋나더라도 절단 불량을 방지할 수 있는 구조의 적층 인덕터 소자에 관한 것으로, 세라믹 시트와 도체패턴이 교대로 적층되어 이루어진 세라믹 본체; 및 상기 세라믹 본체의 최상층 또는 최하층에 위치한 세라믹 시트에 형성된 절단기준패턴;을 포함할 수 있다.

Description

적층 인덕터 소자{MULTILAYER INDUCTOR ELEMENT}

본 발명은 적층 인덕터 소자에 관한 것으로, 보다 상세하게는, 절단 공정 시 절단 불량을 방지할 수 있는 적층 인덕터 소자에 관한 것이다.

인덕터 소자는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 주로 전자기기 내 DC-DC 컨버터와 같은 전원회로에 사용되며, 또는 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 폭넓게 사용되고 있다. 한편, IT 기술의 발전과 더불어 전자기기의 소형화 및 박막화가 가속화되어 가고 있으며, 이와 함께 소형, 박형 소자에 대한 시장 요구도 증가하고 있다. 이에 따라, 인덕터 소자에 대해서도 박막 구조를 가지는 제품들이 개발되고 있으며, 그 중 하나로서 적층형의 인덕터 소자가 제시되고 있다.

이러한 적층 인덕터 소자는, 도체패턴과 세라믹 시트의 교번 적층으로 이루어진 세라믹 본체에 외부단자가 구비된 것을 기본 구조로 한다. 여기서, 각층의 도체패턴은 비아를 통해 상호 연결되어 하나의 코일을 이루고, 이 코일의 단부는 인출전극을 통해 외부단자와 연결되어 외부의 전원을 인가받게 된다.

특허문헌(일본 공개특허공보 제 2008-166385호)을 참조하여 이러한 적층 인덕터 소자의 일반적인 제조방법을 살펴보면, 먼저, 세라믹 시트에 도체패턴을 형성하고, 이를 다수 매 적층한 적층체를 적당한 온도, 압력하에서 압착한 후, 절단선에 따라 하나의 소자 본체에 상당하는 크기로 절단하는 공정을 거친다.

여기서, 절단 공정은 최상층의 세라믹 시트에 표시된 절단선을 보고 절단하게 되는데, 최상층의 세라믹 시트의 위치 정밀도가 좋지 않은 경우 절단시 도체패턴이 외부로 노출되는 불량이 발생할 수 있다.

도 1은 수직형 인덕터 소자의 단면도이고, 도 2는 절단 불량이 발생한 수직형 인덕터 소자의 단면도로서, 도 1과 같이, 세라믹 시트(2)의 적층면과 수직하는 방향으로 인출전극(4)이 형성된 소위 수직형 인덕터 소자의 경우, 세라믹 본체(1) 외부로 드러난 인출전극(4)을 기준으로 절단 공정을 진행하게 된다.

구체적으로, 인출전극(4)을 중심으로 표시된 절단선, 즉, 인출전극(4)으로부터 일정 간격 이격된 상하좌우의 절단선에 따라 절단하게 되는데, 만약 인출전극(4)의 형성 위치가 예컨대 도 2와 같이 왼쪽으로 틀어지는 얼라인먼트 에러(alignment error)가 발생한 경우, 인출전극(4)을 중심으로 일정 간격 이격된 상하좌우의 절단선에 따라 절단하게 되면, 도 2와 같이 우측의 도체패턴(3)이 세라믹 본체(1) 외부로 노출되는 불량이 발생하게 된다.

특허문헌 : 일본 공개특허공보 제 2008-166385호

본 발명은, 얼라인먼트 에러(alignment error)에 의한 인출전극의 형성 위치가 어긋나게 되더라도, 절단 공정 시 도체패턴의 외부 노출을 방지할 수 있는 구조의 적층 인덕터 소자를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 세라믹 시트와 도체패턴이 교대로 적층되어 이루어진 세라믹 본체; 및 상기 세라믹 본체의 최상층 또는 최하층에 위치한 세라믹 시트에 형성된 절단기준패턴;을 포함하되, 상기 절단기준패턴은 상기 도체패턴과 대응하는 위치에 형성된, 적층 인덕터 소자를 제공한다.

또한, 상기 절단기준패턴은 상기 도체패턴과 동일한 형상을 갖는, 적층 인덕터 소자를 제공한다.

또한, 상기 절단기준패턴이 형성된 세라믹 시트에 인출전극의 구성이 되는 비아전극이 형성된, 적층 인덕터 소자를 제공한다.

또한, 상기 절단기준패턴이 형성된 세라믹 시트와 도체패턴이 형성된 세라믹 시트 사이에 인출전극의 구성이 되는 비아전극이 형성된 세라믹 시트가 적어도 한 층 이상 적층된, 적층 인덕터 소자를 제공한다.

또한, 상기 복수 개의 비아전극은 동일한 위치에 연속으로 적층되어 인출전극을 구성하는, 적층 인덕터 소자를 제공한다.

또한, 상기 세라믹 본체의 상,하단부에 상기 도체패턴과 전기적으로 접속하는 외부단자가 더 형성된, 적층 인덕터 소자를 제공한다.

본 발명의 적층 인덕터 소자에 따르면, 인출전극의 형성 위치가 어긋나더라도 절단 불량이 발생하지 않고, 또한, 별도의 추가 공정 없이 기존의 공정 라인을 그대로 이용하여 제조할 수 있으므로. 생산 비용의 증가없이 제품의 불량률을 줄일 수 있는 효과가 있다.

도 1은 수직형 인덕터 소자의 단면도
도 2는 절단 불량이 발생한 수직형 인덕터 소자의 단면도
도 3은 본 발명에 따른 적층 인덕터 소자의 단면도
도 4는 얼라인먼트 에러(alignment error)가 발생한 본 발명의 적층 인덕터 소자의 단면도

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 또한, 본 명세서에서 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 3은 본 발명에 따른 적층 인덕터 소자의 단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 한편, 각 도면에 걸쳐 표시된 동일 참조 부호는 동일 구성 요소를 지칭하며, 도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다.

도 3을 참조하면, 본 발명에 따른 적층 인덕터 소자(100)는 코일이 내설된 세라믹 본체(110)를 기본 구조로 한다.

상기 세라믹 본체(110)는 다수 매의 세라믹 시트(111)가 두께 방향으로 적층된 후 가압·소결 공정을 거쳐 완성될 수 있고, 따라서, 인접하는 세라믹 시트(111) 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 상기 세라믹 본체(110)를 형성한다.

상기 각 층의 세라믹 시트(111)는, 닥터 블레이드(Doctor blade) 공법 등을 통해 예를 들어 Cu-Zn계 페라이트 분말 또는 Ni-Cu-Zn-Mg계 페라이트 분말 등의 자성체 분말을 주원료로 한 세라믹 슬러리(Slurry)를 소정 두께로 성형한 시트로서, 그 위에 도체패턴(120)이 인쇄될 수 있다. 즉, 상기 세라믹 본체(110)는 세라믹 시트(111)와 도체패턴(120)의 교번 적층으로 형성될 수 있다.

상기 도체패턴(120)은 세라믹 시트(111) 위에 금속 페이스트, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물을 스크린 인쇄 기법 등으로 형성될 수 있다.

이러한 상기 각 층의 도체패턴(120)은, 세라믹 시트(111)의 소정 위치에 형성된 비아(도면 미도시)를 통해 상호 연결되어 나선상(螺旋狀)으로 주회하는 하나의 코일을 형성한다. 즉, 상기 각 층의 도체패턴(120)은 하나의 코일을 분할 도금한 형태로 각각의 세라믹 시트(111)에 인쇄될 수 있다.

구체적으로, 상기 도체패턴(120)은 사각형이나 원형의 형상으로 인쇄될 수 있다. 상기 도체패턴(120)이 상기 세라믹 시트(111)의 가장자리에 따라 사각형의 형상으로 인쇄되는 경우, 자속이 통과하는 코일의 단면적을 넓게 할 수 있어 고용량의 인덕턴스 구현이 가능해진다. 이와 달리, 상기 도체패턴(120)을 원형의 형상으로 인쇄되는 경우 전류의 흐름성이 좋아져 직류저항특성(Rdc)을 높일 수 있다.

이처럼 상기 도체패턴(120)의 상호 연결로 형성된 코일은 인출전극(130)을 통해 상기 세라믹 본체(110)의 양단부에 구비된 외부단자(도면 미도시)와 전기적으로 접속하여 외부의 전원을 인가받는다. 이때, 본 발명에서 적용되는 인덕터 소자(100)는 수직형 인덕터 소자로서, 상기 외부단자는 세라믹 시트(111)의 적층면과 평행하도록 상기 세라믹 본체(110)의 상단면 및 하단면에 구비될 수 있고, 이에 따라, 코일의 단부, 즉 최상층 및 최하층의 도체패턴(120)과 외부단자 사이를 연결하는 상기 인출전극(130)은 세라믹 시트(111)의 적층면에 수직하는 방향으로 구비될 수 있다.

여기서, 상기 인출전극(130)은, 동일한 위치에 비아전극(131)이 형성된 세라믹 시트(111)가 적어도 한 층 이상 적층됨으로써 형성될 수 있다. 즉, 상기 인출전극(130)은 수직방향으로 연속으로 적층되어 연결된 적어도 하나 이상의 비아전극(131)을 그 구성으로 하며, 일단은 최상층(또는 최하층)의 도체패턴(120)과 접합하고 타단은 외부단자와 접합한다.

본 발명은, 이처럼 상기 비아전극(131)이 형성된 세라믹 시트(111)에 절단 기준이 되는 절단기준패턴(140)이 형성된 것을 특징으로 한다. 다만, 상기 비아전극(131)이 형성된 세라믹 시트(111)가 복수의 층으로 구성된 경우, 상기 절단기준패턴(140)은 상기 세라믹 본체(110)의 최상층 또는 최상층에 해당하는 세라믹 시트(111)에 형성될 수 있다.

상기 절단기준패턴(140)은 세라믹 시트(111)가 다수 매 적층된 적층체에 대해 칩 개별화를 위한 절단 공정 진행 과정에서 절단 기준이 되는 패턴으로서, 상기 도체패턴(120)과 대응하는 위치에 형성될 수 있다. 즉, 도 3에 도시된 것처럼, 상기 절단기준패턴(140)과 각층의 도체패턴(120)의 위치는 수직방향으로 정합될 수 있다.

이러한 상기 절단기준패턴(140)이 형성된 세라믹 시트(111)는, 상기 도체패턴(120)이 형성된 세라믹 시트(111) 제조 시 함께 제공될 수 있다. 구체적으로, 상기 도체패턴(120)이 인쇄된 세라믹 시트(111)에 인출전극(130)을 위한 비아전극(131)을 형성하면 이것이 절단기준패턴(140)이 형성된 세라믹 시트(111)가 된다. 즉, 절단기준패턴(140)이 형성된 세라믹 시트(111)에서 도체패턴(120)이 절단기준패턴(140)이 되는 것으로, 상기 절단기준패턴(140)은 상기 도체패턴(120)과 동일한 형상으로 형성되며, 그 결과, 적층 후 상기 절단기준패턴(140)은 세라믹 본체(110) 내부의 도체패턴(120)과 수직 방향으로 동일한 위치에 정합될 수 있는 것이다.

이와 같은 구조에 따라, 상기 인출전극(130), 즉 비아전극(131)의 형성 위치가 어긋나 있더라도 상기 절단기준패턴(140)을 기준으로 절단하면, 도 2와 같은 도체패턴(120)의 외부 노출 불량을 피할 수 있다. 즉, 전술한대로, 상기 절단기준패턴(140)이 형성된 세라믹 시트(111)는 도체패턴(120)이 형성된 세라믹 시트(111)에 상기 비아전극(131)을 형성함으로써 제조되는데, 이때, 얼라인먼트 에러(alignment error)에 의해 상기 비아전극(131)의 형성 위치가 어긋나게 되더라도 적층 후에는 상기 절단기준패턴(140)과 상기 도체패턴(120)은 수직 방향으로 정합되므로, 도 4와 같이, 상기 절단기준패턴(140)을 기준으로 절단하면 도체패턴(120)의 양 옆으로 일정한 마진부를 갖는 양품의 적층 인덕터 소자를 얻을 수 있다.

이처럼, 본 발명의 적층 인덕터 소자를 사용하면, 수직형 인덕터 소자에서 인출전극의 형성 위치가 어긋나더라도 절단 불량이 발생하지 않고, 또한, 별도의 추가 공정 없이 기존의 공정 라인을 그대로 이용할 수 있으므로. 생산 비용의 증가없이 제품의 불량률을 줄일 수 있는 장점이 있다.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

100: 본 발명의 적층형 인덕터 110: 세라믹 본체
111: 세라믹 시트 120: 도체패턴
130: 인출전극 131: 비아전극
140: 절단기준패턴

Claims (6)

1. 세라믹 시트와 도체패턴이 교대로 적층되어 이루어진 세라믹 본체; 및
   상기 세라믹 본체의 최상층 또는 최하층에 위치한 세라믹 시트에 형성된 절단기준패턴;을 포함하되, 상기 절단기준패턴은 상기 도체패턴과 대응하는 위치에 형성된, 적층 인덕터 소자.
   
2. 제 1 항에 있어서,
   상기 절단기준패턴은 상기 도체패턴과 동일한 형상을 갖는, 적층 인덕터 소자.
   
3. 제 1 항에 있어서,
   상기 절단기준패턴이 형성된 세라믹 시트에 인출전극의 구성이 되는 비아전극이 형성된, 적층 인덕터 소자.
   
4. 제 3 항에 있어서,
   상기 절단기준패턴이 형성된 세라믹 시트와 도체패턴이 형성된 세라믹 시트 사이에 인출전극의 구성이 되는 비아전극이 형성된 세라믹 시트가 적어도 한 층 이상 적층된, 적층 인덕터 소자.
   
5. 제 4 항에 있어서,
   상기 복수 개의 비아전극은 동일한 위치에 연속으로 적층되어 인출전극을 구성하는, 적층 인덕터 소자.
   
6. 제 1 항에 있어서,
   상기 세라믹 본체의 상,하단부에 상기 도체패턴과 전기적으로 접속하는 외부단자가 더 형성된, 적층 인덕터 소자.

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