KR20150002344A - 협 베젤 구조를 갖는 평판 표시 패널 - Google Patents

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Abstract

본 발명은 모든 구동 IC를 패널의 상변 및/또는 하변에 배치하여, 좌/우 베젤 영역의 폭을 줄여 표시 영역을 극대화한 평판 표시 장치용 표시 패널에 관한 것이다. 본 발명에 의한 평판 표시 패널은, 기판; 상기 기판에서 상변 및 하변 중 적어도 어느 하나에 배치된 게이트 구동부; 상기 게이트 구동부에서 분기하여 상기 기판에서 좌변 및 우변 중 적어도 어느 한쪽을 따라 배열되며, 서로 다른 층에서 서로 중첩되도록 배치된 게이트 링크 배선을 포함한다.

Description

협 베젤 구조를 갖는 평판 표시 패널{Flat Display Panel Having Narrow Bezel}
본 발명은 모든 구동 IC(Integrated Circuit)를 패널의 상변 및/또는 하변에 배치하여, 좌/우 베젤(Bezel) 영역의 폭을 줄여 표시 영역을 극대화한 평판 표시 장치용 표시 패널에 관한 것이다. 특히, 본 발명은 게이트 구동 IC를 패널의 상변 및/또는 하변에 배치하고, 게이트 구동 IC에서 패널로 연결되는 배선들을 적어도 2개 이상의 층들에서 중첩하도록 배치하여 좌/우 베젤(Bezel) 영역의 폭을 줄인 협 베젤 구조를 갖는 평판 표시 패널에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 예를 들어, 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식으로 형성된다.
도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 1을 참조하면, 표시패널(DPL)의 상단부 일측변에는 TAB 방식으로 표시패널(DPL)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 즉, 테이프 캐리어 패키지(혹은, TCP: Tape Carrier Package)(TP)에 데이터 구동부(DIC)가 실장되고, TCP(TP)의 일측변이 표시패널(DPL)의 상단부 일측변에 배치된 패드부와 연결된다. 또한, 표시패널(DPL)의 좌측 일측변에는 게이트 배선에 연결되는 게이트 구동부(GIP)가 기판 상에 직접 배치된다. 데이터 구동부(DIC)와 게이트 구동부(GIP)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다.
이와 같은 구조를 갖는 평판표시장치를 구성하는 표시패널(DPL)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)의 경우, 애노드 전극과 캐소드 전극 사이에 개재된 유기발광층에서 발현하는 빛의 양을 조절함으로써 화상을 표시한다.
도 1에서 게이트 구동부(GIP)가 형성된 측변의 비 표시 영역(NA)이 베젤 영역에 해당한다. 도 1에서는 좌측에만 게이트 구동부(GIP)가 배치된 경우를 도시하였지만, 보통은 우측에도 게이트 구동부(GIP)가 배치되어, 좌측 및 우측의 베젤 영역이 거의 동일한 면적을 갖는다.
도 2를 참조하여, 도 1에서 게이트 구동부(GIP)가 배치된 베젤 영역을 좀 더 상세히 살펴보면 다음과 같다. 도 2는 도 1에서 절취선 I-I'으로 자른, 베젤 영역의 구조를 상세히 보여주는 단면도이다. 편의상 도 2에서는 액정표시패널의 경우를 도시하였다.
하부 기판(SD) 위에는 표시 영역(AA) 내에는 박막 트랜지스터 및 화소 전극이 매트릭스 방식으로 배치된다. 즉, 하부 기판(SD)의 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들이 배치된다. 도면으로 나타내지 않았지만, 게이트 배선(GL)과 직교하는 복수 개의 데이터 배선들도, 게이트 배선(GL)들을 덮는 게이트 절연막(GI) 위에 배치될 수 있다. 표시 소자들 위에는 보호막(PAS)이 더 형성될 수 있다.
하부 기판(SD)의 비 표시 영역(NA)에는 게이트 구동부(GIP)가 배치된다. 게이트 구동부(GIP)는 표시 영역(AA) 내에 배치된 게이트 배선(GL)들과 연결되어 스캔 신호를 공급한다.
하부 기판(SD)과 액정 층(LC)을 사이에 두고 상부 기판(SU)이 합착된다. 상부 기판(SU)과 하부 기판(SD)은 실재(SEAL)에 의해 합착되고, 액정 층(LC)을 밀봉한다. 상부 기판(SU)의 최 외각부에는 블랙 매트릭스(BM)가 표시 영역(AA)을 둘러싸도록 배치된다. 그리고, 실재(SEAL)는 블랙 매트릭스(BM) 영역 내에 도포될 수 있다. 이와 같은 구조에서, 하부 기판(SD)의 좌측 측변에서 상부 기판(SU)에 형성된 블랙 매트릭스(BM)의 내측 경계선까지의 영역이 비 표시 영역(NA)이 된다. 그리고, 이 비 표시 영역(NA)은 베젤 영역(BEZEL)에 상응하는 크기가 된다.
도 1 및 2에서 도시한 구조에서도, 초창기 평판 표시장치에 비해서 좌측 및 우측의 베젤 영역이 좁은 구조를 가질 수 있다. 하지만, 게이트 구동(GIP)의 존재로 인해 궁극적인 협 베젤 구조를 구현하기에는 한계가 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 협 베젤 구조를 갖는 평판 표시장치용 표시 패널을 제공하는 데 있다. 본 발명의 다른 목적은, 게이트 구동부를 기판의 상변 및/또는 하변에 배치함으로써 기판의 좌측변 및/또는 우측변의 베젤 영역을 최소화한 협 베젤 구조를 갖는 평판 표시장치용 표시 패널을 제공하는 데 있다. 본 발명의 또 다른 목적은, 게이트 구동부가 기판의 상변 및/또는 하변에 배치한 구조에서, 게이트 구동부에서 기판의 좌측 및/또는 우측변을 따라 배치되는 배선들을 중첩 구조로 형성하여 기판의 좌/우 베젤 영역을 극소화한 협 베젤 구조를 갖는 평판 표시장치용 표시 패널을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 평판 표시 패널은, 기판; 상기 기판에서 상변 및 하변 중 적어도 어느 하나에 배치된 게이트 구동부; 상기 게이트 구동부에서 분기하여 상기 기판에서 좌변 및 우변 중 적어도 어느 한쪽을 따라 배열되며, 서로 다른 층에서 서로 중첩되도록 배치된 게이트 링크 배선을 포함한다.
상기 게이트 링크 배선은, 제1 층에 배치되는 제1 그룹; 제2 층에 배치되는 제2 그룹; 제3 층에 배치되는 제3 그룹; 그리고 제4 층에 배치되는 제4 그룹을 포함하는 것을 특징으로 한다.
상기 제1 층은 게이트 배선이 형성되는 층이며; 상기 제2 층은 상기 게이트 배선을 덮는 게이트 절연막 위에서 데이터 배선이 형성되는 층이며; 상기 제3 층은 상기 데이터 배선을 덮는 평탄화 막 위에서 공통 전극이 형성되는 층이며; 그리고 상기 제4 층은 상기 공통 전극을 덮는 보호막 위에서 화소 전극이 형성되는 층인 것을 특징으로 한다.
상기 게이트 링크 배선은 선 폭 대비 3배수의 피치로 이격되어 배열되는 것을 특징으로 한다.
상기 제2 그룹의 게이트 링크 배선 각각은 상기 제1 그룹의 게이트 링크 배선들 사이에 하나씩 배치되고, 상기 제4 그룹의 게이트 링크 배선 각각은 상기 제3 그룹의 게이트 링크 배선들 사이에 하나씩 배치되는 것을 특징으로 한다.
상기 제3 그룹의 게이트 링크 배선 각각은, 상기 제1 그룹의 게이트 링크 배선의 우측변 일부 및 상기 제2 그룹의 게이트 링크 배선의 좌측변 일부와 중첩하고, 상기 제4 그룹의 게이트 링크 배선 각각은, 상기 제1 그룹의 게이트 링크 배선의 좌측변 일부 및 상기 제2 그룹의 게이트 링크 배선의 우측변 일부와 중첩하는 것을 특징으로 한다.
상기 게이트 링크 배선의 상기 선 폭은 2㎛이고, 상기 피치는 6㎛이며, 상기 제3 그룹 및 상기 제4 그룹의 게이트 링크 배선 각각은 상기 제1 그룹 및 상기 제2 그룹과 0.5㎛ 중첩하는 것을 특징으로 한다.
상기 기판에서 상기 상변 및 상기 하변 중 적어도 어느 하나에 배치된 데이터 구동부를 더 포함하는 것을 특징으로 한다.
상기 게이트 링크 배선이 배치된 영역에 의해 베젤 영역의 크기가 정의되는 것을 특징으로 한다.
본 발명은 게이트 구동부를 표시 패널의 상변 및/또는 하변에 배치함으로써, 표시 패널의 좌, 우측의 베젤 영역을 최소화한 평판 표시장치를 구현할 수 있다. 또한, 본 발명은 표시 패널의 상변 및/또는 하변에 배치된 게이트 구동부에서, 표시 패널의 좌측변 및/또는 우측변을 따라, 표시 영역으로 연결되는 각종 배선들을 중첩된 구조로 형성한다. 따라서, 표시 패널의 좌, 우측의 베젤 영역을 극소화한 평판 표시장치를 구현할 수 있다.
도 1은 종래 기술에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른, 베젤 영역의 구조를 상세히 보여주는 단면도.
도 3은 본 발명에 의한 협 베젤 구조를 갖는 평판 표시장치를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 평판 표시 패널의 구조를 나타내는 단면도.
도 5는 도 3에서 원형 'A'로 표시한 부분을 확대한 평면도.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
먼저, 도 3을 참조하여, 본 발명에 의한 평판 표시장치의 개략적인 구조를 설명한다. 도 3은 본 발명에 의한 협 베젤 구조를 갖는 평판 표시장치를 나타내는 평면도이다.
도 3을 참조하면, 표시패널(DPL)의 상단부의 중심부에는 복수 개의 데이터 구동부들(DIC)이 배치될 수 있다. 그리고, 데이터 구동부들(DIC)의 좌측 및/또는 우측에는 게이트 구동부(GIP)가 하나씩 배치될 수 있다. 더 필요하다면, 표시패널(DPL)의 하단부 좌측 및/또는 우측에도 게이트 구동부(GIP)가 하나씩 배치될 수 있다.
데이터 구동부(DIC)와 게이트 구동부(GIP)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다. 즉, 테이프 캐리어 패키지(TP)를 이용하여, 인쇄회로기판(PCB)와 표시패널(DPL)을 연결하는 구조를 가질 수 있다.
표시 패널(DPL)의 상변 및/또는 하변에 배치된 데이터 구동부(DIC)에서 분기되는 배선들은 주로 표시 영역(AA)으로 직접 연결된다. 하지만, 게이트 구동부(GIP)에서 분기하는 배선들은 표시 패널(DPL)의 좌, 우 측변을 따라 표시 영역(AA)으로 연결되는 구조를 갖는다. 예를 들어, 게이트 배선들은 표시 패널(DPL)의 가로 방향으로 배치되는데, 게이트 구동부(GIP)와 게이트 배선들을 연결하기 위한 게이트 링크 배선들은 표시 패널(DPL)의 좌, 우측 공간에 배치되는 구조를 가질 수 있다.
즉, 게이트 구동부(GIP)를 표시 패널(DPL)의 상변 및/또는 하변으로 이동하더라도, 게이트 링크 배선들을 여전히 표시 패널(DPL)의 좌측변 및/또는 우측변에 배치된다. 따라서, 이 게이트 링크 배선들을 배치하기 위한 비 표시 영역(NA)이 표시 영역(AA)의 좌측 및/또는 우측에 할당된다.
본 발명에서는, 이와 같이 불가결하게 형성되는 게이트 링크 배선을 배치하기 위한 비 표시 영역(NA)의 폭을 극소화하기 위해 게이트 링크 배선들이 수직적으로 서로 중첩하여 배치되는 구조를 제안한다. 도 4는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 평판 표시 패널의 구조를 나타내는 단면도이다. 도 5는 도 3에서 원형 'A'로 표시한 부분을 확대한 평면도이다.
도 4를 참조하면, 게이트 링크 배선들을 네 개의 그룹(GA, GB, GC, GD)으로 나눈다. 기판(SUB) 위에 게이트 링크 배선의 제1 그룹(GA)을 배치한다. 제1 그룹(GA)은 게이트 전극 및 게이트 배선과 동일한 층에서 동일한 물질로 형성할 수 있다. 제1 그룹(GA) 위에는 게이트 절연막(GI)이 도포된다.
게이트 절연막(GI) 위에는 게이트 링크 배선의 제2 그룹(GB)을 배치한다. 제2 그룹(GB)은 데이터 배선 및 소스-드레인 전극과 동일한 층에서 동일한 물질로 형성할 수 있다. 제1 그룹(GA)과 제2 그룹(GB) 사이에는 게이트 절연막(GI)이 개재하고 있어, 서로 절연된다. 특히, 제1 그룹(GA)과 제2 그룹(GB)의 각 배선들은 수직 구조 상으로도 중첩되지 않도록 배치하는 것이 바람직하다. 즉,게이트 절연막(GI)이 개재하고 있지만, 제1 그룹(GA)과 제2 그룹(GB)이 중첩할 경우, 그 중첩된 영역에서 기생 용량이 형성될 수 있기 때문이다.
제2 그룹(GB) 위에는 보호막(PAS) 및/또는 평탄화 막(PAC)이 도포된다. 평탄화 막(PAC)은 공통 전극과 화소 전극을 박막 트랜지스터가 형성된 기판의 표면 위에서 평탄한 상태로 형성하기 위해서 기판 전체에 도포하는 절연물질이다. 따라서, 평탄화 막은 그 하부에 위치한 소자들과 그 상부에 위치한 소자들 사이에 전기적 간섭이 발생하지 않도록 두껍게 형성하는 것이 바람직하다.
평탄화 막(PAC) 위에는 게이트 링크 배선의 제3 그룹(GC)을 배치한다. 제3 그룹(GC)은 제1 그룹(GA) 및 제2 그룹(GB)와 서로 중첩하도록 형성할 수 있다. 즉, 앞에서 설명했듯이, 두꺼운 평탄화 막(PAC)을 사이에 두고 중첩되더라도, 기생용량이 발생하지 않기 때문에, 중첩하여 형성하는 것이 비 표시 영역(NA)의 폭을 극소화하는 데 바람직하다. 제3 그룹(GC)은 공통 전극과 동일한 층에 형성한다.
액정표시장치의 경우, 공통 전극은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)과 같은 투명 도전 물질로 형성한다. 투명 도전 물질은 비 저항이 높기 때문에, 게이트 링크 배선의 재료로 적합하지 않을 수 있다. 따라서, 제3 그룹(GC)은 투명 도전 물질과 금속물질이 연속으로 적층된 구조로 형성할 수 있다. 이 경우, 공통 전극 위에 도포된 금속 물질은 하프-톤 마스크 공정에서 선택적으로 제거할 수 있다.
제3 그룹(GC) 위에는 보호막(PAS)이 도포된다. 보호막(PAS) 위에는 제4 그룹(GD)을 배치한다. 제4 그룹(GD)은 제3 그룹(GC)과는 중첩하지 않도록 배치하는 것이 바람직하다. 보호막(PAS)에 의해 제4 그룹(GD)과 제3 그룹(GC)이 서로 절연된다. 하지만, 보호막(PAS)은 공통 전극과 화소 전극 사이에 개재되는 것으로, 두전극들 사이에 전계가 형성되도록 얇은 두께를 갖는다. 따라서, 제3 그룹(GC)과 제4 그룹(GD)가 서로 중첩될 경우, 그 사이에서 기생 용량이 발생할 수 있다.
하지만, 제4 그룹(GD)은 제2 그룹(GB) 및 제1 그룹(GA)와는 중첩되도록 형성할 수 있다. 앞에서도 설명했듯이, 두꺼운 평탄화 막(PAC)을 사이에 두고 중첩되더라도, 기생용량이 발생하지 않기 때문에, 중첩하여 형성하는 것이 비 표시 영역(NA)의 폭을 극소화하는 데 바람직하다.
예를 들어, 제3 그룹(GC)은 제1 그룹(GA)의 오른쪽 일부와 제2 그룹(GB)의 왼쪽 일부와 중첩하도록 배치할 수 있다. 반면에, 제4 그룹(GD)은 제1 그룹(GA)의 왼쪽 일부와 제2 그룹(GB)의 오른쪽 일부와 중첩하도록 배치할 수 있다. 그러면, 제3 그룹(GC)과 제4 그룹(GD)은 서로 중첩하지 않으면서도, 제1 그룹(GA) 및 제2 그룹(GB)과는 중첩된 구조를 가질 수 있다.
제4 그룹(GD)은 화소 전극과 동일한 층에 형성한다. 액정표시장치의 경우, 화소 전극은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)과 같은 투명 도전 물질로 형성한다. 투명 도전 물질은 비 저항이 높기 때문에, 게이트 링크 배선의 재료로 적합하지 않을 수 있다. 따라서, 제4 그룹(GD)도 투명 도전 물질과 금속물질이 연속으로 적층된 구조로 형성할 수 있다. 이 경우, 화소 전극 위에 도포된 금속 물질은 하프-톤 마스크 공정에서 선택적으로 제거할 수 있다.
이상의 설명에서, 제3 그룹(GC)은 공통 전극과 동일한 층에, 제4 그룹(GD)은 화소 전극과 동일한 층에 형성하는 것으로 설명하였다. 이는, 화소 전극이 최상위층에 형성되는 경우에 적용되는 것이다. 반면에, 공통 전극이 최상위 층에 형성되는 경우, 즉, 화소 전극을 먼저 형성하는 경우에는, 제3 그룹(GC)은 화소 전극과 동일한 층에, 제4 그룹(GD)은 공통 전극과 동일한 층에 형성할 수 있다.
도 5를 더 참조하여, 게이트 링크 배선들의 제1 그룹(GA), 제2 그룹(GB), 제3 그룹(GC) 및 제4 그룹(GD)의 배치 관계 및 중첩 구조에 대한 구체적인 예를 설명한다. 도 5에서 제1 그룹(GA)은 45도 실선 해치로, 제2 그룹(GB)은 135도 실선 해치로, 제3 그룹(GC)은 45도 점선 해치로, 그리고 제4 그룹(GD)은 135도 점선 해치로 표시하였다.
게이트 링크 배선들의 선 폭은 약 2㎛인 경우를 예로 하였다. 제1 그룹(GA)은 6㎛의 피치를 갖고 배치된다. 즉, 제1 그룹(GA)의 게이트 링크 배선들은 4㎛ 간격을 두고 이격되어 배치된다. 제2 그룹(GB)은 제1 그룹(GA)의 게이트 링크 배선들 사이에 하나씩 배치된다. 즉, 제1 그룹(GA)과 동일한 6㎛의 피치로 배치된다. 따라서, 제1 그룹(GA)과 제2 그룹(GB)는 서로 다른 층에 배치되지만, 수평면상에서 서로 1㎛의 간격을 두고 배치된다.
평탄화 막(PAC) 위에 배치되는 제3 그룹(GC)과 제4 그룹(GD)들도 동일한 선 폭과 동일한 피치를 갖고 배치된다. 특히, 제3 그룹(GC)은 제1 그룹(GA)의 우측변과 0.5㎛, 그리고 제2 그룹(GB)의 좌측변과 0.5㎛ 중첩하도록 배치될 수 있다. 한편, 제4 그룹(GD)은 제1 그룹(GA)의 좌측변과 0.5㎛, 그리고 제2 그룹(GB)의 우측변과 0.5㎛ 중첩하도록 배치될 수 있다.
여기서, 선 폭 및 이격 간격의 단위를 ㎛로 한 수치로 제시하였지만, 이를 비율 관계로 이해할 수도 있다. 즉, 배선들의 피치는 선폭 대비 3배로 하고, 중첩되는 정도는 선폭의 0.5배로 할 수 있다.
또한, 이들 수치 및 비율이 반드시 실시 예에 제시된 값에 국한되지 않는다. 본 실시 예에서 제시한 값은, 현재 주로 사용하는 절연막 및 평탄화 막의 유전율을 고려하여 선택한 것이다. 따라서, 절연성질이나 유전율이 낮은 물질을 사용할 경우, 배선들이 이격 간격을 더 좁힐 수도 있고, 중첩 영역을 더 크게 할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 PAS: 보호막
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 ES: 에치 스토퍼
AA: 표시 영역 NA: 비 표시 영역
DPL: 표시 패널 SEAL: 실
GA: 제1 그룹 (게이트 링크 배선) GB: 제2 그룹 (게이트 링크 배선)
GC: 제3 그룹 (게이트 링크 배선) GD: 제4 그룹 (게이트 링크 배선)

Claims (9)

  1. 기판;
    상기 기판에서 상변 및 하변 중 적어도 어느 하나에 배치된 게이트 구동부;
    상기 게이트 구동부에서 분기하여 상기 기판에서 좌변 및 우변 중 적어도 어느 한쪽을 따라 배열되며, 서로 다른 층에서 서로 중첩되도록 배치된 게이트 링크 배선을 포함하는 것을 특징으로 하는 평판 표시 패널.
  2. 제 1 항에 있어서,
    상기 게이트 링크 배선은,
    제1 층에 배치되는 제1 그룹;
    제2 층에 배치되는 제2 그룹;
    제3 층에 배치되는 제3 그룹; 그리고
    제4 층에 배치되는 제4 그룹을 포함하는 것을 특징으로 하는 평판 표시 패널.
  3. 제 2 항에 있어서,
    상기 제1 층은 게이트 배선이 형성되는 층이며;
    상기 제2 층은 상기 게이트 배선을 덮는 게이트 절연막 위에서 데이터 배선이 형성되는 층이며;
    상기 제3 층은 상기 데이터 배선을 덮는 평탄화 막 위에서 공통 전극이 형성되는 층이며; 그리고
    상기 제4 층은 상기 공통 전극을 덮는 보호막 위에서 화소 전극이 형성되는 층인 것을 특징으로 하는 평판 표시 패널.
  4. 제 2 항에 있어서,
    상기 게이트 링크 배선은 선 폭 대비 3배수의 피치로 이격되어 배열되는 것을 특징으로 하는 평판 표시 패널
  5. 제 4 항에 있어서,
    상기 제2 그룹의 게이트 링크 배선 각각은 상기 제1 그룹의 게이트 링크 배선들 사이에 하나씩 배치되고,
    상기 제4 그룹의 게이트 링크 배선 각각은 상기 제3 그룹의 게이트 링크 배선들 사이에 하나씩 배치되는 것을 특징으로 하는 평판 표시 패널.
  6. 제 5 항에 있어서,
    상기 제3 그룹의 게이트 링크 배선 각각은, 상기 제1 그룹의 게이트 링크 배선의 우측변 일부 및 상기 제2 그룹의 게이트 링크 배선의 좌측변 일부와 중첩하고,
    상기 제4 그룹의 게이트 링크 배선 각각은, 상기 제1 그룹의 게이트 링크 배선의 좌측변 일부 및 상기 제2 그룹의 게이트 링크 배선의 우측변 일부와 중첩하는 것을 특징으로 하는 평판 표시 패널.
  7. 제 6 항에 있어서,
    상기 게이트 링크 배선의 상기 선 폭은 2㎛이고, 상기 피치는 6㎛이며,
    상기 제3 그룹 및 상기 제4 그룹의 게이트 링크 배선 각각은 상기 제1 그룹 및 상기 제2 그룹과 0.5㎛ 중첩하는 것을 특징으로 하는 평판 표시 패널.
  8. 제 1 항에 있어서,
    상기 기판에서 상기 상변 및 상기 하변 중 적어도 어느 하나에 배치된 데이터 구동부를 더 포함하는 것을 특징으로 하는 평판 표시 패널.
  9. 제 1 항에 있어서,
    상기 게이트 링크 배선이 배치된 영역에 의해 베젤 영역의 크기가 정의되는 것을 특징으로 하는 평판 표시 패널.
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