KR20140147732A - 안테나 튜닝 회로, 안테나 튜닝 방법, 안테나 장치 및 그 동작 방법 - Google Patents

안테나 튜닝 회로, 안테나 튜닝 방법, 안테나 장치 및 그 동작 방법 Download PDF

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Abstract

안테나 튜닝 회로가 제공된다. 안테나 튜닝 회로는 안테나, 인덕터, 및 가변 캐패시턴스를 포함한다. 안테나는 급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 포함한다. 인덕터 및 가변 캐패시턴스는 안테나를 튜닝하기 위해 제 2 단자에 결합되어 있다.

Description

안테나 튜닝 회로, 안테나 튜닝 방법, 안테나 장치 및 그 동작 방법{ANTENNA TUNING CIRCUIT, METHOD FOR TUNING AN ANTENNA, ANTENNA ARRANGEMENT AND METHOD FOR OPERATING THE SAME}
본 발명은 안테나 튜닝 회로, 안테나 튜닝 방법, 안테나 장치(arrangement), 및 안테나 장치의 동작 방법에 관한 것이다.
휴대전화 안테나에 대한 일반적인 문제점은 전화기를 터치하는 사용자에 의해 안테나가 디튜닝된다는 점이다(강한 VSWR(Voltage Standing Wave Ratio)).
휴대전화 안테나에 대한 다른 일반적인 문제점은 높은 안테나 효율성을 유지하면서 모든 주파수를 처리하는 점이다.
그 결과, 안테나의 입력 임피던스는 일반적으로 50옴이 아니고, 사용량에 대해 꽤 심하게 변한다.
안테나 튜닝 회로가 제공된다. 안테나 튜닝 회로는 안테나, 인덕터, 및 가변 캐패시턴스를 포함한다. 안테나는 급전 단자(a feed terminal)로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격된 제 2 단자를 포함한다. 인덕터 및 가변 캐패시턴스는 안테나를 튜닝하기 위해 제 2 단자에 결합된다.
안테나 튜닝 회로가 제공된다. 안테나 튜닝 회로는 안테나, 인덕터, 가변 캐패시턴스, 및 튜닝 스위치를 포함한다. 안테나는 급전 단자로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격된 제 2 단자를 포함한다. 인덕터 및 가변 캐패시턴스는 제 2 단자에 직렬 회로로 결합된다. 따라서, 튜닝 스위치를 이용하여 전기적으로 변화할 수 있는 가변 캐패시턴스에 의해 안테나는 그 전기 길이(electrical length)로 튜닝 가능하다.
안테나 튜닝 방법이 제공된다. 안테나는 급전 단자로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격된 제 2 단자를 포함한다. 인덕터 및 가변 캐패시턴스는 제 2 단자에 결합된다. 상기 방법은 캐패시턴스를 변화시켜 안테나를 튜닝하는 단계를 포함한다.
안테나 장치가 제공된다. 안테나 장치는 급전 단자로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격된 제 2 단자를 포함한다. 안테나 장치는 제 2 단자에서 트리밍 전압(a trimming voltage)을 감지하고, 그 감지된 트리밍 전압으로부터 안테나의 튜닝에 대한 정보를 도출하도록 구성된다.
안테나 장치가 제공된다. 안테나 장치는 안테나, 인덕터, 및 가변 캐패시턴스를 포함한다. 안테나는 급전 단자로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격되어 있으며 안테나의 전기 길이의 절반(또는 1/4)에 그 위치가 대응하도록 배치되는 제 2 단자를 포함한다. 인덕터 및 가변 캐패시턴스는 제 2 단자에 직렬 회로로 결합된다. 안테나 장치는 제 2 단자에서 트리밍 전압을 감지하고, 그 감지된 트리밍 전압으로부터 안테나의 튜닝에 대한 정보를 도출하며, 캐패시턴스를 변경(또는 조정)함으로써 또는 인덕터의 인덕턴스를 변경(또는 조정)함으로써 제 2 단자에 존재하는 트리밍 전압에 영향을 주도록 구성된다.
안테나 장치의 동작 방법이 제공된다. 안테나 장치는 급전 단자로서 기능하는 제 1 단자, 및 제 1 단자로부터 이격된 제 2 단자를 포함한다. 상기 방법은 제 2 단자에서 전압을 감지하는 단계와, 감지된 전압으로부터 안테나의 튜닝에 대한 정보를 도출하는 단계를 포함한다.
본 발명의 실시예는 첨부되는 도면을 참조하여 본 명세서에서 설명된다.
도 1은 안테나 튜닝 회로의 개략적인 블록도를 도시한다.
도 2는 인덕터 및 가변 캐패시턴스의 개략적인 회로도를 도시한다.
도 3은 15nH의 인덕턴스를 갖는 예시적인 인덕터, 및 직렬 회로의 실효 인덕턴스에 따라 플롯화되는 이상적인 가변 캐패시터를 포함하는 직렬 회로의 Q-팩터(factor)를 도면으로 나타낸다.
도 4는 안테나 튜닝 회로의 개략적인 블록도를 도시한다.
도 5는 안테나 튜닝 회로의 개략적인 블록도를 도시한다.
도 6은 안테나 장치의 개략적인 블록도를 도시한다.
도 7은 안테나 장치의 개략적인 블록도를 도시한다.
도 8은 인덕턴스를 튜닝하는 튜닝가능 캐패시턴스의 개략적인 회로도, 및 VSWR12 원형 부하 내부의 임의의 100개의 임피던스 포인트들 사이의 상호작용에 대한 스케치 및 모든 동작 모드에 걸쳐 LC-회로를 적용할 때에 그에 따른 입력 임피던스를 갖는 스미스 차트를 나타낸다.
도 9는 34dBm의 RF 파워 레벨에 대해 도 2의 구성에서의 제 3 캐패시터의 캐패시턴스에 따라 플롯화되는 튜닝가능 캐패시터 상의 최대 전압에 대한 시뮬레이션 결과를 도면으로 나타낸다.
도 10(a) 내지 도 10(d)는 도 2의 구성에서의 인덕터의 4개의 상이한 인덕턴스 값에 대한 제 3 캐패시터의 캐패시턴스에 따라 플롯화되는 튜닝가능 캐패시터 상의 최대 전압에 대한 시뮬레이션 결과를 도면으로 나타낸다.
도 11(a) 내지 도 11(d)는 높은 동작 주파수에 대해 인덕터의 4개의 상이한 인덕턴스 값의 캐패시턴스에 따라 플롯화되는 튜닝가능 캐패시터 상의 최대 전압에 대한 시뮬레이션 결과를 도면으로 나타낸다.
도 12(a) 내지 도 12(d)는 700MHz에서 인덕터의 4개의 상이한 인덕턴스 값에 대한 가변 캐패시턴스 및 인덕터를 포함하는 직렬 회로의 실효 인덕턴스에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다.
도 13(a) 내지 도 13(d)는 1700MHz에서 인덕터의 4개의 상이한 인덕턴스 값에 대한 가변 캐패시턴스 및 인덕터를 포함하는 직렬 회로의 실효 인덕턴스에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다.
도 14(a) 및 도 14(b)는 2600MHz에서 인덕터의 2개의 상이한 인덕턴스 값에 대한 가변 캐패시턴스 및 인덕터를 포함하는 직렬 회로의 실효 인덕턴스에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다.
도 15는 인덕터, 가변 캐패시턴스, 및 안테나를 포함하는 안테나 튜닝 회로의 개략적인 회로도를 도시한다.
도 16은 직렬 회로의 실효 인덕턴스에 따라 플롯화되는 도 15에 도시된 가변 캐패시턴스 및 인덕터를 포함하는 직렬 회로의 Q-팩터에 대한 시뮬레이션 결과를 도면으로 나타낸다.
도 17은 안테나 튜닝 방법에 대한 흐름도를 나타낸다.
도 18은 안테나 장치의 동작 방법에 대한 흐름도를 나타낸다.
동일하거나 동등한 요소들, 혹은 동일하거나 동등한 기능성을 갖는 요소들은 이하의 설명에서 동일하거나 동등한 참조 번호들로 표시된다.
이하의 설명에서, 본 발명의 실시예들에 대한 보다 완벽한 설명을 제공하기 위해 복수의 세부 사항이 제시된다. 그러나, 이러한 특정 세부 사항 없이도 본 발명의 실시예들이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 실례에서, 본 발명의 실시예들을 모호하게 하는 것을 피하기 위해, 잘 알려진 구조 및 디바이스는 상세히 도시되는 것이 아니라 블록도 형태로 도시된다. 또한, 특별히 다르게 공지되지 않는 한, 이후에 설명되는 상이한 실시예들의 특징들은 서로 결합될 수 있다.
도 1은 안테나 튜닝 회로(100)의 개략적인 블록도를 도시한다. 안테나 튜닝 회로(100)는 안테나(102), 인덕터(104), 및 가변 캐패시턴스(106)를 포함한다.
안테나(102)는 급전 단자로서 기능하는 제 1 단자(108), 및 제 1 단자(108)로부터 이격된 제 2 단자(110)를 포함한다. 인덕터(104) 및 가변 캐패시턴스(106)는 안테나(102)를 튜닝하기 위해 제 2 단자(110)에 결합된다.
도 1에 도시된 바와 같이, 안테나(102)는 제 1 단자(108) 및 제 2 단자(110)를 포함하는 PIF(Planar Inverted F-Shaped) 안테나일 수 있다. 제 1 단자(108)는 급전 단자로서 사용될 수 있다. 제 2 단자(110)는 안테나(102)의 전기 길이를 조정하기 위해 사용될 수 있다. 따라서, 제 2 단자(110)는 제 1 단자(108)로부터 이격될 수 있으며, 안테나(102)의 전기 길이의 절반(또는 1/4)에 그 위치가 대응하도록 배치될 수 있다.
이미 언급한 바와 같이, 안테나 튜닝 회로(100)는 안테나(102)를 튜닝하기 위해, 즉 안테나(102)의 전기 길이를 조정하기 위해 안테나(102)의 제 2 단자(110)에 결합되는 가변 캐패시턴스(106) 및 인덕터(104)를 포함한다.
따라서, 안테나(102)는 자신의 전기 길이를 가변 캐패시턴스(106)에 의해 튜닝받을 수 있다. 또한, 인덕터(104)는 가변 인덕터일 수 있고, 안테나(102)는 자신의 전기 길이를 가변 인덕터(104)에 의해 튜닝받을 수 있다. 물론, 안테나(102)가 자신의 전기 길이를 가변 캐패시턴스(106) 및 가변 인덕터(104)의 양쪽에 의해 튜닝받을 수 있는 것도 가능하다.
도 2는 인덕터(104) 및 가변 캐패시턴스(106)의 개략적인 회로도를 도시한다.
도 2에 표시된 바와 같이, 가변 캐패시턴스(106)는 가변(또는 조정가능한) 캐패시터에 의해 구현될 수 있다.
인덕터(104) 및 가변 캐패시턴스(106)는 직렬로 연결될 수 있고, 환언하면 직렬 회로를 형성한다.
인덕터(104) 및 가변 캐패시턴스(106)를 포함하는 직렬 회로는, 예컨대 가변 캐패시턴스(106)가 안테나(102)의 제 2 단자(110)에 직접 연결되도록, 안테나(102)의 제 2 단자(110)에 연결될 수 있다.
또한, 인덕터(104) 및 가변 캐패시턴스(106)는 안테나(102)의 제 2 단자(110)와 기준 전위를 제공하도록 구성된 기준 단자, 예를 들어 접지 전위를 제공하는 접지 단자와의 사이에서 직렬로 연결될 수 있다.
SPxT(Single Pole x Throw) 스위치를 통해 가변 캐패시턴스(106)에 연결될 수 있는 복수의 인덕터를 안테나 튜닝 회로(100)가 포함할 수 있음을 유의한다. 복수의 인덕터는 상이한 인덕턴스 값을 포함할 수 있으며, 상기 복수의 인덕터 중 하나의 인덕터는 선택된 안테나 대역에 따라 SPxT 스위치를 통해 가변 캐패시턴스(106)에 연결될 수 있다. 따라서, 가변 캐패시턴스(106)는 복수의 인덕터 중 선택된 인덕터의 미세한 튜닝을 위해 사용될 수 있다.
따라서, SPxT 스위치를 통해 안테나(102)의 제 2 단자(110)에 직접 연결되는 복수의 인덕터를 사용하는 일반적인 해결책과는 달리, 안테나 튜닝 회로(100)는 선택된 인덕터를 적어도 미세하게 튜닝하기 위해 용량성 구성요소(또는 캐패시턴스)(106)를 포함한다. 즉, 실시예에서, 선택된 인덕터를 적어도 미세하게 튜닝하기 위해 용량성 구성요소(또는 캐패시턴스)(106)가 추가된다. 손실 때문에, SMD(Surface Mounted Device) 하이-Q 인덕터가 사용될 수 있다. 대형의 직렬 캐패시터를 사용하면, 도 2에 표시된 바와 같이 적은 단계들에서 인덕턴스가 감소될 수 있다.
단점은, 도 3에 대한 논의로부터 명확해지는 바와 같이, 상기 방법이 Q-팩터(또는 품질 팩터)를 감소시킬 수 있다.
도 3은 인덕터(104) 및 가변 캐패시턴스(106)를 포함하는 직렬 회로의 실효 인덕턴스 LEFF에 따라 플롯화되는 이상적인 가변 캐패시터(106) 및 예시적인 15nH 인덕터(104)의 Q-팩터(QF)를 도면으로 나타낸다. 따라서, 세로 좌표는 Q-팩터(QF)를 퍼센트(%)로 표시하고, 가로 좌표는 실효 인덕턴스 LEFF를 nH로 표시한다.
즉, 도 3은 가변 캐패시턴스(106)를 매우 낮은 값까지 아래로 스위핑(sweeping)함으로써 급격한 방법(a drastic method)을 나타낸다. 여기서 15nH 인덕터 및 이상적인 캐패시터가 사용된다(무라타(Murata) LQW 인덕터). 인덕턴스가 너무 많이 디튜닝되지 않는 한(예를 들어, 공칭값의 10~20%), 수용가능한 값으로 Q-팩터 감소가 제한됨을 알 수 있다.
주요한 이점은 인덕턴스가 실제로 원하는 값으로 튜닝될 수 있고, 또한 이용가능한 튜닝 스텝들의 양이 보다 많다는 것이다. 안테나 챔버 내에서 전화기의 측정이 생각될 수 있고 그 안테나는 최대 방사(radiation)로 미세하게 튜닝될 수 있다. 또한, 베이스밴드는 안테나를 대역별로뿐만 아니라 주파수별로 자동으로 미세 튜닝될 수 있다.
또한 급전점(feed-point) 전압의 검출은 안테나를 그 환경에 대해 리튜닝하는 데 사용될 수 있다. 일반적으로, 안테나를 터치하는 것은 안테나에 캐패시턴스를 추가하는 것을 의미한다. 이는, 초기에 필요로 되는 것보다 많은 인덕턴스를 추가함으로써 해소될 수 있다. 따라서, 설계자는 핸드 터치 영향을 무시하기 위해 보다 큰 인덕턴스를 추가할 수 있다. 급전점이 접지이면, VSWR 표시는 쉬워진다. 보다 큰 전압, 보다 많은 부정합, 및 그에 따른 보다 큰 인덕턴스가 필요로 된다.
도 4는 안테나 튜닝 회로(100)의 개략적인 블록도를 도시한다. 안테나 튜닝 회로(100)는 안테나(102), 가변 캐패시턴스(106), 및 복수의 인덕터(104_1 내지 104_x)를 포함하되, x는 1 이상의 자연수로서, x≥1이다. 따라서, 복수의 인덕터(104_1 내지 104_x)의 각 인덕터는 상이한 인덕턴스를 포함할 수 있다.
안테나 튜닝 회로(100)는 복수의 인덕터(104_1 내지 104_x) 중 하나의 인덕터를 가변 캐패시턴스(106)에 연결하도록 구성될 수 있으며, 안테나 튜닝 회로(100)는 복수의 인덕터(104_1 내지 104_x) 중 하나의 인덕터를 예를 들어 활성 안테나 밴드(an active antenna band)에 기초하여 선택하도록 구성될 수 있다. 또한, 안테나 튜닝 회로는 가변 캐패시턴스(106)를 이용하여 안테나(102)를, 환언하면 안테나(102)의 전기 길이를 미세 튜닝하도록 구성될 수 있다.
예컨대, 도 4에 도시된 바와 같이, 안테나 튜닝 회로(100)는 복수의 인덕터(104_1 내지 104_x)와 가변 캐패시턴스(106) 사이에서 직렬로 연결된 SPxT 스위치(112)를 포함할 수 있고, 안테나 튜닝 회로(100)는 SPxT 스위치(112)를 통해(또는 이용하여) 가변 캐패시턴스(106)에 복수의 인덕터(104_1 내지 104_x) 중 하나의 인덕터를 연결하도록 구성될 수 있다.
도 4에 표시된 바와 같이, 안테나 튜닝 회로(100)는 가변 캐패시턴스(106) 및 SPxT 스위치를 포함하는 튜닝 스위치(114)를 포함할 수 있다.
따라서, 가변 캐패시턴스(106)는, 튜닝 스위치(114)를 이용해 전기적으로 변화가능한(또는 조정가능한) 적어도 하나의 가변 캐패시터를 포함할 수 있다.
또한, 인덕터(104)도 튜닝 스위치(114)를 이용해 전기적으로 변화가능(또는 조정가능)할 수 있다. 이미 언급한 바와 같이, 가변 인덕터는, 예를 들어 상이한 인덕턴스 값을 갖는 복수의 인덕터(104_1 내지 104_x), 및 가변(또는 조정가능) 캐패시턴스(106)에 복수의 인덕터(104_1 내지 104_x) 중 하나의 인덕터를 연결하도록 구성된 SPxT 스위치(112)에 의해 구현될 수 있다.
이미 표시된 바와 같이, 안테나(102)의 제 1 단자(108)는 급전 단자로서 기능한다. 예컨대, 도 4에 예시적으로 도시된 바와 같이, 안테나(102)의 제 1 단자(108)는 안테나 스위치 모듈(ASM)(113)에 연결될 수 있고, 안테나 스위치 모듈(113)은 트랜시버(115)에 연결될 수 있다.
도 4에 도시된 바와 같이, 핵심 아이디어는 튜닝 가능성을 더욱 높이기 위해 튜닝 스위치(114)의 내부에, 예를 들어 NMOS(n-Type Metal-Oxide-Semiconductor)에 의해 용이하게 실현될 수 있는 튜닝가능 캐패시터(106)를 추가하는 것이다. RFFE(Radio Frequency Front End)-디지털 버스와 결합되면, 전화기는 단지 최적의 비트 결합을 테스트하는 소프트웨어에 의해 최적화될 수 있다(도 5와 비교).
도 5는 안테나 튜닝 회로(100)의 개략적인 블록도를 도시한다. 안테나 튜닝 회로(100)는 안테나(102)(도 5에는 도시되어 있지 않음, 도 1 및 도 4 참조) 및 복수의 인덕터(104_1 내지 104_x)를 포함한다.
튜닝 스위치(114)는 캐패시터 튜닝부(116) 및 스위치부(118)로 다시 나누어질 수 있다. 캐패시터 튜닝부(116) 및 스위치부(118)는 공통의 네트워크 노드(120)를 통해 서로 연결될 수 있다.
스위치부(118)는 복수의 트랜지스터 체인(122_1 내지 122_x)을 통해 SPxT 스위치(112)를 구현할 수 있으며, 상기 복수의 트랜지스터 체인(122_1 내지 122_x)은 공통 네트워크 노드(120)에 복수의 인덕터(104_1 내지 104_x)를 연결하도록 구성된다.
예컨대, 복수의 트랜지스터 체인(122_1 내지 122_x) 중 제 1 트랜지스터 체인(122_1)은, 활성 안테나 밴드에 의존하는 제 1 인덕터(104_1)를 공통 네트워크 노드(120)에 연결하기 위해, 제 1 인덕터(104_1)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다. 복수의 트랜지스터 체인(122_1 내지 122_x) 중 제 2 트랜지스터 체인(122_2)은, 활성 안테나 밴드에 의존하는 제 2 인덕터(104_2)를 공통 네트워크 노드(120)에 연결하기 위해, 제 2 인덕터(104_2)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다. 마찬가지로, 복수의 트랜지스터 체인(122_1 내지 122_x) 중 제 x 트랜지스터 체인(122_x)은, 활성 안테나 밴드에 의존하는 제 x 인덕터(104_x)를 공통 네트워크 노드(120)에 연결하기 위해, 제 x 인덕터(104_x)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다.
스위치부(118)의 복수의 트랜지스터 체인(122_1 내지 122_x)의 각 트랜지스터 체인은 적어도 2개의 트랜지스터를 포함할 수 있고, 상기 적어도 2개의 트랜지스터의 채널들은 복수의 인덕터(104_1 내지 104_x)의 각 인덕터와 공통 네트워크 노드(120) 사이에서 직렬로 연결된다.
또한, 스위치부(118)는 그 스위치부(118)의 복수의 트랜지스터 체인(122_1 내지 122_x)의 트랜지스터들을 제어하기 위한 제어 전압(예를 들어, 양의 게이트 전압 및 음의 게이트 전압)을 제공하도록 구성된 복수의 트랜지스터 체인 제어 유닛(123_1 내지 123_x)을 포함할 수 있다.
예컨대, 제 1 트랜지스터 체인 제어 유닛(123_1)은 제 1 트랜지스터 체인(122_1)의 트랜지스터들을 제어하기 위한 제 1 제어 전압을 제공하도록 구성될 수 있고, 제 2 트랜지스터 체인 제어 유닛(123_2)은 제 2 트랜지스터 체인(122_2)의 트랜지스터들을 제어하기 위한 제 2 제어 전압을 제공하도록 구성될 수 있으며, 제 x 트랜지스터 체인 제어 유닛(123_x)은 제 x 트랜지스터 체인(122_x)의 트랜지스터들을 제어하기 위한 제 x 제어 전압을 제공하도록 구성될 수 있다.
따라서, 스위치부(118)의 복수의 트랜지스터 체인 제어 유닛(123_1 내지 123_x)의 각 트랜지스터 체인 제어 유닛은 (게이트) 저항들을 통해 각 트랜지스터 체인의 트랜지스터들에 연결될 수 있다.
캐패시터 튜닝부(116)는 복수의 캐패시터(106_1 내지 106_n) 및 복수의 트랜지스터 체인(124_1 내지 124_n)에 의해 가변 캐패시턴스(106)를 구현할 수 있고, 여기서 n은 1 이상의 자연수로서, n≥1이다. 따라서, 캐패시터 튜닝부(116)의 복수의 캐패시터(106_1 내지 106_n) 및 복수의 트랜지스터 체인(124_1 내지 124_n)은 안테나(102)의 제 2 단자(110)(도 1 및 도 4 참조)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다.
적어도 2개의 직렬로 연결된 캐패시터에 의해 복수의 캐패시터(106_1 내지 106_n) 중 하나의 캐패시터가 구현될 있음을 유의한다.
예컨대, 복수의 캐패시터(106_1 내지 106_n) 중 제 1 캐패시터(106_1) 및 복수의 트랜지스터 체인(124_1 내지 124_n) 중 제 1 트랜지스터 체인(124_1)은 안테나(102)의 제 2 단자(110)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다. 복수의 캐패시터(106_1 내지 106_n) 중 제 2 캐패시터(106_2) 및 복수의 트랜지스터 체인(124_1 내지 124_n) 중 제 2 트랜지스터 체인(124_2)은 안테나(102)의 제 2 단자(110)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다. 마찬가지로, 복수의 캐패시터(106_1 내지 106_n) 중 제 n 캐패시터(106_n) 및 복수의 트랜지스터 체인(124_1 내지 124_n) 중 제 n 트랜지스터 체인(124_n)은 안테나(102)의 제 2 단자(110)와 공통 네트워크 노드(120) 사이에서 직렬로 연결될 수 있다.
캐패시터 튜닝부(116)의 복수의 트랜지스터 체인(124_1 내지 124_n)의 각 트랜지스터 체인이 적어도 2개의 트랜지스터를 포함할 수 있고, 상기 적어도 2개의 트랜지스터의 채널들이 복수의 캐패시터(106_1 내지 106_n)의 각 캐패시터와 공통 네트워크 노드(120) 사이에서 직렬로 연결되는 것을 주목한다.
또한, 캐패시터 튜닝부(116)는 그 캐패시터 튜닝부(116)의 복수의 트랜지스터 체인(124_1 내지 124_n)의 트랜지스터들을 제어하기 위한 제어 전압(예를 들어, 양의 게이트 전압 및 음의 게이트 전압)을 제공하도록 구성된 복수의 트랜지스터 체인 제어 유닛(125_1 내지 125_n)을 포함할 수 있다.
예컨대, 제 1 트랜지스터 체인 제어 유닛(125_1)은 제 1 트랜지스터 체인(124_1)의 트랜지스터들을 제어하기 위한 제 1 제어 전압을 제공하도록 구성될 수 있고, 제 2 트랜지스터 체인 제어 유닛(125_2)은 제 2 트랜지스터 체인(124_2)의 트랜지스터들을 제어하기 위한 제 2 제어 전압을 제공하도록 구성될 수 있으며, 제 n 트랜지스터 체인 제어 유닛(125_n)은 제 n 트랜지스터 체인(124_n)의 트랜지스터들을 제어하기 위한 제 n 제어 전압을 제공하도록 구성될 수 있다.
따라서, 캐패시터 튜닝부(116)의 복수의 트랜지스터 체인 제어 유닛(125_1 내지 125_n)의 각 트랜지스터 체인 제어 유닛은 (게이트) 저항들을 통해 각 트랜지스터 체인의 트랜지스터들에 연결될 수 있다.
안테나(102)의 제 2 단자(110)와 공통 네트워크 노드(120) 사이에서 직렬로 연결된 다른 트랜지스터 체인(124_n+1)을 캐패시터 튜닝부(116)가 포함할 수 있음을 주목한다. 또한, 캐패시터 튜닝부(116)는 다른 트랜지스터 체인(124_n+1)의 트랜지스터들을 제어하기 위한 제어 전압을 제공하도록 구성된 다른 트랜지스터 체인 제어 유닛(125_n+1)을 포함할 수 있다.
안테나 튜닝 회로(100)는 SPI(Serial Peripheral Interface), I2C(Inter-Integrated Circuit) 또는 MIPI(Mobile Industry Processor Interface)와 같은 인터페이스 제어기(126)를 포함할 수 있다.
인터페이스 제어기(126)는 캐패시터 튜닝부(116)의 트랜지스터 체인 제어 유닛(125_1 내지 125_n)(및 다른 트랜지스터 체인 제어 유닛(125_n+1)) 및 스위치부(118)의 트랜지스터 체인 제어 유닛(123_1 내지 123_x)을 제어하도록 구성될 수 있다.
예컨대, 인터페이스 제어기(126)는 캐패시터 튜닝부(116)의 트랜지스터 체인 제어 유닛(125_1 내지 125_n)을 n 비트를 포함하는 제어 정보에 기초하여 제어하도록 구성될 수 있다.
따라서, 복수의 트랜지스터 체인 제어 유닛(125_1 내지 125_n)의 각 트랜지스터 체인 제어 유닛은 제어 정보의 n 비트 중 하나의 비트에 기초하여 제어될 수 있고, 예컨대 제 1 트랜지스터 체인 제어 유닛(125_1)은 제어 정보의 MSB(most significant bit)에 기초하여 제어될 수 있고, 제 n 트랜지스터 체인 제어 유닛(125_n)은 제어 정보의 LSB(least significant bit)에 의해 제어될 수 있다.
캐패시터 튜닝부(116) 및 스위치부(118)를 포함하는 튜닝 스위치(114), 및 인터페이스 제어기(126)가 공통 칩(127) 상에서 구현될 수 있음을 주목한다.
이하에서, 안테나 장치를 설명한다. 따라서, 안테나 튜닝 회로(100)에 대한 상기 설명이 안테나 장치에도 적용된다.
도 6은 안테나 장치(130)의 개략적인 블록도를 도시한다. 안테나 장치(130)는 급전 단자로서 기능하는 제 1 단자(108), 및 제 1 단자(108)로부터 이격된 제 2 단자(110)를 포함한다. 안테나 장치(130)는 제 2 단자(110)에서 트리밍 전압을 감지하고, 그 감지된 트리밍 전압으로부터 안테나(102)의 튜닝에 대한 정보를 도출하도록 구성된다.
상기에서 이미 언급한 바와 같이, 안테나(102)는 PIF 안테나일 수 있다. 따라서, 제 2 단자(110)는 자신의 위치가 안테나(102)의 전기 길이의 절반(또는 1/4)에 대응하도록 배치될 수 있다.
안테나 장치(130)는 안테나(102)의 제 2 단자(110)에서 트리밍 전압을 감지하고, 그 감지된 트리밍 전압으로부터 안테나(102)의 튜닝에 대한 정보를 도출하도록 구성된 유닛(132)을 포함할 수 있다.
또한, 안테나 장치(130)는 안테나(102)의 제 2 단자(110)에 결합된 가변 캐패시턴스(106) 및 인덕터(104)를 포함할 수 있다. 따라서, 안테나 장치(130)는 가변 캐패시턴스(106)를 변화시킴으로써 안테나(102)의 제 2 단자(110)에서의 트리밍 전압에 영향을 주도록 구성될 수 있다.
게다가, 인덕터(104)는 가변 인덕터일 수 있고, 안테나 장치(130)는 가변 인덕터의 인덕턴스를 변화시킴으로써 제 2 단자(110)에서의 트리밍 전압에 영향을 주도록 구성될 수 있다.
도 7은 안테나 장치(130)의 개략적인 블록도를 도시한다. 도 4에 도시된 안테나 튜닝 회로(100)와는 대조적으로, 도 7에 도시된 안테나 장치(130)는 안테나(102)의 제 2 단자(110)에 연결된 저항(116)를 더 포함한다.
따라서, 저항(116)는 안테나(102)의 임피던스보다 적어도 10배 높은 저항 값을 포함할 수 있다.
예컨대, 저항(116)는 500옴 또는 5킬로옴의(또는 250옴과 750옴 사이, 250옴과 7.5킬로옴 사이, 또는 2.5킬로옴과 7.5킬로옴 사이의 범위 내)의 저항 값을 포함할 수 있다.
튜닝 스위치(114) 내에서 저항(116)가 구현될 수 있음을 유의한다.
이미 위에서 상세히 설명한 바와 같이, 튜닝 스위치(114)는 가변 캐패시턴스(106) 및 SPxT 스위치(112)를 포함하되, 튜닝 스위치는 가변 캐패시턴스(106)에 대해 상이한 인덕턴스 값을 포함하는 복수의 인덕터(104_1 내지 104_x) 중 하나의 인덕터를 SPxT 스위치(112)를 통해 연결하도록 구성된다.
따라서, 안테나(102)의 제 2 단자(110)에 존재하는 트리밍 전압에 영향을 주기 위해, 튜닝 스위치(114)는 가변 캐패시턴스(106)를 변화시키거나 (복수의 인덕터(104_1 내지 104_x) 및 SPxT 스위치(112)에 의해 구현될 수 있는) 인덕터의 인덕턴스를 변화시키도록 구성될 수 있다.
예컨대, 안테나 장치(130)는 연속 근사(a successive approximation)를 이용하여 (복수의 인덕터(104_1 내지 104_x) 및 SPxT 스위치(112)에 의해 구현될 수 있는) 인덕턴스 및 가변 캐패시턴스(106) 중 적어도 하나를 변화시킴으로써, 제 2 단자(110)에 존재하는 트리밍 전압을 예컨대 튜닝 스위치(114)를 통해 줄이도록(예를 들어, 1Veff 미만) 구성될 수 있다.
즉, (안테나 튜닝 회로(100)에 대해 부분적으로 이미 언급한 바와 같이) 튜닝가능 캐패시터가 추가되는 실시예에서, 그 실시예는 예컨대 튜닝 가능성을 더욱 더하기 위해 튜닝 스위치(114) 내부의 NMOS 트랜지스터 체인에 의해 쉽게 실현될 수 있다. 예컨대, RFFE-디지털 버스와 결합되면, 전화기는 최적의 비트 조합을 단지 테스트하는 소프트웨어에 의해 최적화될 수 있다.
여기서 다른 포인트는, 안테나(102)의 부정합이 이러한 포인트에서 감지될 수 있다는 사실이다. 설계가 잘 알려져 있으면, 정확한 전압이 계산될 수 있다. 전압이 상기 값보다 높으면, 안테나(102)는 디튜닝된다(도 7에 도시된 블록 회로 참조).
추가적으로, ASM(113) 급전 포인트가 감지될 수 있을 뿐만 아니라, 거기서의 공칭 전압에 대한 차이는 안테나(102) 부정합을 나타낼 수도 있다.
검출기는, 예컨대, 연결 포인트(톱 링(top ring))에서의 전형적인 전압 검출기일 수 있다. 다이오드로서, NMOS 트랜지스터 또는 그와 유사한 디바이스가 사용될 수 있다.
또한 PIN 다이오드 또는 GaAs pHEMT(p-Type High-Electron-Mobility Transistor)를 사용하여 스위치가 구현될 수 있음을 유의한다. 캐패시터 뱅크 또한 병렬이 아닌 직렬의 캐패시터 구성으로 실현될 수 있다. 그러나, 여기서는 높은 캐패시턴스가 요구됨에 따라, 병렬 방식은 훨씬 소형의 사이즈를 초래한다.
이하에서, (가변 캐패시턴스(106)를 통한) 인덕터(104)의 튜닝에 대해 보다 상세히 설명한다.
L-C 결합(인덕터(104)와 가변 캐패시턴스(106) 결합)은 2개의 주요한 문제점을 가질 수 있다.
한편, 인덕턴스 값(L 값)은 최대 절반으로 될 수 있고, 이와 달리 Q-팩터는 심하게 떨어진다(예를 들어, Q=10 미만).
다른 한편, (인덕터(104)와 가변 캐패시턴스(106)의) 결합은 자기 공진(self-resonance)과 충돌할 수 있다. 이는 2개의 부정적인 영향을 가진다. 첫 번째로, 전압 스트레스가 극적으로 증가하여, 훨씬 높은 스태킹(stacking)을 필요로 하며, 결과적으로 Q-팩터의 손실을 야기한다. 두 번째로, 이러한 높은 전압은 IMD(Intermodulation Distortion) 및 고조파(harmonics)에 부정적으로 영향을 미칠 수 있다.
따라서, 경험으로 보아, 자기 공진 및 높은 RF 전압 스윙(swing)의 가능성을 막기 위해 보다 높은 최소 캐패시턴스 값(보다 높은 값의 Cmin)이 유리하다.
예컨대, 8.2nH의 인덕턴스 값을 갖는 인덕터(104)와 10pF의 최소 캐패시턴스 값을 갖는 가변 캐패시턴스(106)와의 결합은, Q=15(700MHz)의 Q-팩터를 유발하는 4nH의 실효 인덕턴스를 야기한다.
또한, 8.2nH의 인덕턴스 값을 갖는 인덕터(104)와 7.5pF의 최소 캐패시턴스 값을 갖는 가변 캐패시턴스(106)와의 결합은, 더 이상 관심이 없는 Q=8(700MHz)의 Q-팩터를 유발하는 2.8nH의 실효 인덕턴스를 야기한다.
또한, 8.2nH의 인덕턴스 값을 갖는 인덕터(104)와 2.5pF의 최소 캐패시턴스 값을 갖는 가변 캐패시턴스(106)와의 결합은, 용량성이며 최대 90V RF(34dBm VSWR12)이다.
도 8은 튜닝가능 캐패시터 및 하나의 인덕터에 대한 개략적인 회로도, 및 LC 회로에 대해 모든 가능한 부하 및 제 2 플롯으로서 정합 기능으로 인한 포트로의 결과적인 부하를 나타내는 VSWR12 원형 내부의 임의의 임피던스에 대한 스미스 차트를 나타낸다.
도 9는 도 2에 도시된 바와 같이 동작되는 튜닝 캐패시터의 캐패시턴스에 따라 플롯화되는 튜닝 캐패시터 상의 최대 전압에 대한 결과를 도면 시뮬레이션으로 나타낸다. 따라서, 세로 좌표는 튜닝 캐패시터 상의 전압 MAXVC3를 V로 표시하고, 가로 좌표는 조정된 캐패시턴스 CS를 pF로 표시한다.
도 9에 도시된 바와 같이, 10nH의 인덕턴스 값을 갖는 인덕터(104) 및 10pF(700MHz)의 최소 캐패시턴스 값 Cmin을 갖는 가변 캐패시턴스(106)(또는 튜닝 캐패시터)의 결합은, 15 이하의 Q-팩터, 즉 Q≤15, 및 5nH 이하의 실효 유도율(inductivity), 즉 L≤5nH를 특징으로 하는 낮은 Q-팩터(및 공진) 영역(150)을 피한다. 그러나, 10pF(700MHz)의 최소 캐패시턴스 값 Cmin은, 15보다 큰 Q-팩터, 즉 Q>15 및, 5nH보다 큰 실효 유도율, 즉 L>5nH를 특징으로 하는 Q-팩터 영역(160)으로 이어진다(도 9에서 포인트 m5에 대하여 포인트 m6 및 m7를 비교함).
또한, 가변 캐패시턴스(106)가 바이패스되고 인덕터(104)가 안테나(102)의 제 2 단자(110)에 직접 연결되면(예컨대, 스위치 오프 포지션, 예를 들어 도 5에 도시된 다른 트랜지스터 체인(124_n+1)을 통해), 낮은 Q-팩터 영역(150)은 피하게 될 수 없다(도 9에서 포인트 m4를 비교함).
도 10(a) 내지 도 10(d)는 인덕터(104)의 4개의 상이한 인덕턴스 값 L에 대한 튜닝 캐패시터의 캐패시턴스에 따라 플롯화되는 튜닝 캐패시터 상의 최대 전압 MAXVC3의 시뮬레이션 결과를 도면으로 나타낸다. 도 10(a) 내지 도 10(d)에서, 세로 좌표는 제 3 캐패시터 상의 전압 MAXVC3를 V로 표시하고, 가로 좌표는 캐패시턴스 CS를 pF로 표시한다.
즉, 도 10(a) 내지 도 10(d)는 다음의 파라미터: 700MHz, 34dBm 및 VSWR12에 대한 테스트 케이스 결과를 나타낸다.
도 11(a) 내지 도 11(d)는 인덕터(104)의 4개의 상이한 인덕턴스 값 L에 대한 제 3 캐패시터의 캐패시턴스에 따라 플롯화되는 제 3 캐패시터 상의 최대 전압 MAXVC3의 시뮬레이션 결과를 도면으로 나타낸다. 도 11(a) 내지 도 11(d)에서, 세로 좌표는 제 3 캐패시터 상의 전압 MAXVC3를 V로 표시하고, 가로 좌표는 캐패시턴스 CS를 pF로 표시한다.
즉, 도 11(a) 내지 도 11(d)는 다음의 파라미터: 1700MHz, 31dBm 및 VSWR12에 대한 테스트 케이스 결과를 나타낸다.
도 12(a) 내지 도 12(d)는 700MHz에서의 인덕터(104)의 4개의 상이한 인덕턴스 값 L에 대한 가변 캐패시턴스(106) 및 인덕터(104)를 포함하는 직렬 회로의 실효 인덕턴스 LEFF에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다. 도 12(a) 내지 도 12(d)에서, 세로 좌표는 Q-팩터를 표시하고, 가로 좌표는 실효 인덕턴스 LEFF를 nH로 표시한다.
도 13(a) 내지 도 13(d)는 1700MHz에서의 인덕터(104)의 4개의 상이한 인덕턴스 값 L에 대한 가변 캐패시턴스(106) 및 인덕터(104)를 포함하는 직렬 회로의 실효 인덕턴스 LEFF에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다. 도 13(a) 내지 도 13(d)에서, 세로 좌표는 Q-팩터를 표시하고, 가로 좌표는 실효 인덕턴스 LEFF를 nH로 표시한다.
도 14(a) 내지 도 14(d)는 2600MHz에서의 인덕터(104)의 4개의 상이한 인덕턴스 값 L에 대한 가변 캐패시턴스(106) 및 인덕터(104)를 포함하는 직렬 회로의 실효 인덕턴스 LEFF에 따라 플롯화되는 Q-팩터의 시뮬레이션 결과를 도면으로 나타낸다. 도 14(a) 내지 도 14(d)에서, 세로 좌표는 Q-팩터를 표시하고, 가로 좌표는 실효 인덕턴스 LEFF를 nH로 표시한다.
도 15는 인덕터(104), 가변 캐패시턴스(106), 및 안테나(102)를 포함하는 안테나 튜닝 회로(100)의 개략적인 회로도를 도시한다. 인덕터(104) 및 가변 캐패시턴스(106)는 접지 전위와 같은 기준 전위를 제공하도록 구성된 기준 단자(109)와 안테나(102)의 제 2 단자(110) 사이에서 직렬로 연결될 수 있다.
도 15에서 50옴 임피던스를 이용하여 안테나(102)가 도시됨을 유의한다.
도 15에 도시된 바와 같이, 가변 캐패시턴스(106)는 안테나(102)의 제 2 단자(110)와 인덕터(104) 사이에서 직렬로 결합된 복수의 캐패시터(106_1 내지 106_n(n=4))와, 이 복수의 캐패시터(106_1 내지 106_n)에 병렬로 연결된 복수의 바이패스 스위치(107_1 내지 107_n(n=4))에 의해 구현될 수 있어, 복수의 바이패스 스위치(107_1 내지 107_n)의 각 바이패스 스위치가 복수의 캐패시터(106_1 내지 106_n) 중 하나의 캐패시터를 바이패스할 수 있다.
예컨대, 복수의 바이패스 스위치(107_1 내지 107_n) 중 제 1 바이패스 스위치(107_1)는 예를 들어 활성 안테나 밴드에 따라 제 1 캐패시터(106_1)를 바이패스하기 위해 복수의 캐패시터(106_1 내지 106_n) 중 제 1 캐패시터(106_1)에 병렬로 연결될 수 있다.
마찬가지로, 복수의 바이패스 스위치(107_1 내지 107_n) 중 제 2 바이패스 스위치(107_2)는 예를 들어 활성 안테나 밴드에 따라 제 2 캐패시터(106_2)를 바이패스하기 위해 복수의 캐패시터(106_1 내지 106_n) 중 제 2 캐패시터(106_2)에 병렬로 연결될 수 있다.
그에 따라, 복수의 캐패시터(106_1 내지 106_n)는 동일한 캐패시턴스 값을 포함할 수 있다.
따라서, 안테나(102)의 제 2 단자(110)와 인덕터(104) 사이에서 실효성 있게 직렬로 연결되는 복수의 캐패시터(106_1 내지 106_n)의 캐패시터의 수를 변화시킴으로써(또는 조정함으로써) 가변 캐패시턴스(106)의 캐패시턴스가 변화(또는 조정)될 수 있다.
또한, 도 15에 도시된 바와 같이, 다른 스위치(107_n+1)는 가변 캐패시턴스(106)와 인덕터(104) 사이에서 직렬로 연결될 수 있다.
도 16은 직렬 회로의 실효 인덕턴스 LEFF에 따라 플롯화되는 도 15에 도시된 가변 캐패시턴스(106) 및 인덕터(104)를 포함하는 직렬 회로의 Q-팩터의 결과를 도면 시뮬레이션으로 나타낸다. 그에 따라, 세로 좌표는 Q-팩터를 표시하고, 가로 좌표는 실효 인덕턴스 LEFF를 nH로 표시한다.
상기 도면은 5개의 스위치 상태 및 주파수에 따른 그것들의 동작을 나타낸다. 5개의 라인은 하나의 캐패시턴스 결합을 각각 나타낸다. 바이패스(모든 트랜지스터가 온임) 모드에서, 10nH 본래 값을 획득하는 반면에, 캐패시턴스의 연속 저하에 의해 인덕턴스가 감소한다. 뿐만 아니라, Q 팩터가 하락한다. (이 도면은 실제 트랜지스터 모델을 포함해서 튜닝가능 캐패시터가 비이상적임).
도 17은 안테나를 튜닝하기 위한 방법(200)의 흐름도를 나타낸다. 안테나는 급전 단자로서 기능하는 제 1 단자와, 제 1 단자로부터 이격된 제 2 단자를 포함하되, 인덕터 및 가변 캐패시턴스는 제 2 단자에 결합되어 있다. 방법(200)은 캐패시턴스를 변화시켜 안테나를 튜닝하는 단계(202)를 포함한다.
도 18은 안테나 장치를 동작시키기 위한 방법(230)의 흐름도를 나타낸다. 안테나 장치는 급전 단자로서 기능하는 제 1 단자와, 제 1 단자로부터 이격된 제 2 단자를 포함한다. 방법(230)은 제 2 단자에서 전압을 감지하는 단계(232)와, 감지된 전압으로부터 안테나의 튜닝에 대한 정보를 도출하는 단계(234)를 포함한다.
장치와 관련해서 일부 측면이 설명되었지만, 이들 측면 역시 블록 또는 디바이스가 방법 단계 또는 방법 단계의 특징에 대응하는 당해 방법의 설명을 나타내는 것이 분명하다. 유사하게, 방법 단계와 관련해서 설명되는 측면 역시 대응 블록 또는 항목 또는 대응 장치의 특징의 설명을 나타낸다. 방법 단계들의 일부 또는 전체는 예를 들어 마이크로프로세서, 프로그램 가능한 컴퓨터 또는 전자 회로와 같은 하드웨어 장치에 의해(또는 하드웨어 장치를 사용하여) 실행될 수 있다. 일부 실시예에서, 가장 중요한 방법 단계들 중 하나 이상의 일부 방법 단계들은 이러한 장치에 의해 실행될 수 있다.
일부 실시예에서, 프로그래밍가능 로직 디바이스(예컨대, FPGA)는 본 명세서에서 설명된 방법의 기능들 중 일부 또는 전부를 수행하는 데 사용될 수 있다. 일부 실시예에서, FPGA는 본 명세서에서 설명된 방법들 중 하나를 수행하기 위해 마이크로프로세서와 협력할 수 있다. 일반적으로, 방법들은 임의의 하드웨어 장치에 의해 수행되는 것이 바람직하다.
상기한 실시예들은 본 발명의 원리를 위해 단지 예시한 것이다. 본 명세서에서 설명된 구성 및 상세에 대한 수정 및 변화가 당업자에게 있어서 명백할 것임을 이해한다. 따라서, 본 명세서에서의 실시예에 대한 기재 및 설명에 의해 제시되는 특정한 상세가 아니라 다음의 특허청구범위에 의해서만 제한되도록 의도된다.

Claims (26)

  1. 안테나 튜닝 회로로서,
    급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 갖는 안테나를 포함하되,
    상기 안테나를 튜닝하기 위해 상기 제 2 단자에는 인덕터 및 가변 캐패시턴스가 결합되어 있는
    안테나 튜닝 회로.
  2. 제 1 항에 있어서,
    상기 안테나는 자신의 전기 길이(electrical length)로 상기 가변 캐패시턴스에 의해 튜닝 가능한
    안테나 튜닝 회로.
  3. 제 1 항에 있어서,
    상기 인덕터는 가변 인덕터이고,
    상기 안테나는 자신의 전기 길이로 상기 인덕터에 의해 튜닝 가능한
    안테나 튜닝 회로.
  4. 제 1 항에 있어서,
    상기 인덕터는 상기 가변 캐패시턴스와 직렬 회로로 되는
    안테나 튜닝 회로.
  5. 제 4 항에 있어서,
    상기 인덕터의 실효 인덕턴스는 상기 가변 캐패시턴스에 의해 감소되고,
    상기 인덕터의 상기 실효 인덕턴스는 상기 가변 캐패시턴스에 의해 50% 미만으로 감소되는
    안테나 튜닝 회로.
  6. 제 4 항에 있어서,
    상기 가변 캐패시턴스의 전기 리액턴스(electrical reactance)는 상기 인덕터의 전기 리액턴스의 50% 미만인
    안테나 튜닝 회로.
  7. 제 1 항에 있어서,
    상기 가변 캐패시턴스는 튜닝 스위치를 이용하여 전기적으로 변화가능한 적어도 하나의 캐패시터를 포함하거나, 또는 상기 인덕터는 상기 튜닝 스위치를 이용하여 전기적으로 변화가능한 가변 인덕터인
    안테나 튜닝 회로.
  8. 제 7 항에 있어서,
    상기 튜닝 스위치는 제어기, 디지털 버스 시스템, 및 적어도 하나의 단극형 트랜지스터를 포함하는
    안테나 튜닝 회로.
  9. 제 8 항에 있어서,
    상기 튜닝 스위치는 적어도 10개의 단극형 트랜지스터를 포함하는
    안테나 튜닝 회로.
  10. 제 8 항에 있어서,
    상기 단극형 트랜지스터는 NMOS-트랜지스터인
    안테나 튜닝 회로.
  11. 제 7 항에 있어서,
    상기 가변 캐패시턴스는 상기 가변 캐패시턴스의 적어도 하나의 캐패시터를 단락시킴으로써 변화가능한
    안테나 튜닝 회로.
  12. 제 7 항에 있어서,
    상기 튜닝 스위치는 핀-다이오드 또는 SPxT(single-pole-x-throw) 스위치를 포함하는
    안테나 튜닝 회로.
  13. 제 1 항에 있어서,
    상기 안테나, 상기 인덕터, 및 상기 가변 캐패시턴스를 포함하는 오실로스코프의 Q-팩터(factor)는 10보다 큰
    안테나 튜닝 회로.
  14. 제 1 항에 있어서,
    선택된 캐패시턴스 및 선택된 인덕턴스는 활성 안테나 밴드(an active antenna band)에 의존하는
    안테나 튜닝 회로.
  15. 안테나 튜닝 회로로서,
    급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 갖는 안테나를 포함하되,
    상기 제 2 단자에는 인덕터 및 가변 캐패시턴스가 직렬 회로로 연결되어 있고,
    상기 안테나는 자신의 전기 길이로, 튜닝 스위치를 이용하여 전기적으로 변화가능한 상기 가변 캐패시턴스에 의해 튜닝 가능한
    안테나 튜닝 회로.
  16. 안테나를 튜닝하는 방법으로서,
    상기 안테나는 급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 갖는 안테나를 포함하고, 상기 제 2 단자에는 인덕터 및 가변 캐패시턴스가 연결되어 있되,
    상기 방법은,
    상기 가변 캐패시턴스를 변화시켜 상기 안테나를 튜닝하는 단계를 포함하는
    안테나 튜닝 방법.
  17. 안테나 장치로서,
    급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 갖는 안테나를 포함하되,
    상기 안테나 장치는 상기 제 2 단자에서 트리밍 전압(a trimming voltage)을 감지하고, 상기 감지된 트리밍 전압으로부터 상기 안테나의 튜닝에 대한 정보를 도출하도록 구성되는
    안테나 장치.
  18. 제 17 항에 있어서,
    상기 제 2 단자는 자신의 위치가 상기 안테나의 전기 길이의 1/2 또는 1/4에 대응하도록 배치되는
    안테나 장치.
  19. 제 17 항에 있어서,
    상기 제 2 단자에는 인덕터 및 가변 캐패시턴스가 결합되고,
    상기 안테나 장치는 상기 가변 캐패시턴스를 변화시키거나 상기 인덕터의 인덕턴스를 변화시킴으로써 상기 제 2 단자에서의 상기 트리밍 전압에 영향을 주도록 구성되는
    안테나 장치.
  20. 제 19 항에 있어서,
    상기 제 2 단자에서의 상기 트리밍 전압은 1VEFF 미만인
    안테나 장치.
  21. 제 19 항에 있어서,
    상기 안테나 장치는 상기 트리밍 전압에 영향을 주기 위해 상기 가변 캐패시턴스를 변화시키거나 상기 인덕터의 인덕턴스를 변화시키도록 구성된 튜닝 스위치를 포함하는
    안테나 장치.

  22. 제 19 항에 있어서,
    상기 안테나 장치는 연속 근사(a successive approximation)를 이용하여 상기 가변 캐패시턴스와 상기 인덕턴스 중 적어도 하나를 변화시킴으로써 상기 제 2 단자에 존재하는 상기 트리밍 전압을 감소시키도록 구성되는
    안테나 장치.
  23. 제 19 항에 있어서,
    상기 제 2 단자에는 저항이 연결되고, 상기 저항의 저항 값은 상기 안테나의 임피던스보다 적어도 10배보다 더 높으며,
    상기 트리밍 전압은 상기 저항에서 감지되는
    안테나 장치.
  24. 제 23 항에 있어서,
    상기 저항은 500옴 또는 5킬로옴의 저항 값을 포함하는
    안테나 장치.

  25. 안테나 장치로서,
    급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격되며 자신의 위치가 상기 안테나의 전기 길이의 1/2 또는 1/4에 대응하도록 배치되는 제 2 단자를 갖는 안테나와,
    상기 제 2 단자에 직렬 회로로 결합된 인덕터 및 가변 캐패시턴스를 포함하되,
    상기 안테나 장치는 상기 제 2 단자에서 트리밍 전압을 감지하고, 상기 감지된 트리밍 전압으로부터 상기 안테나의 튜닝에 대한 정보를 도출하며, 상기 가변 캐패시턴스를 변화시키거나 인덕턴스를 변화시킴으로써 상기 제 2 단자에서의 트리밍 전압에 영향을 주도록 구성되는
    안테나 장치.
  26. 안테나 장치를 동작시키는 방법으로서,
    상기 안테나 장치는 급전 단자로서 기능하는 제 1 단자와, 상기 제 1 단자로부터 이격된 제 2 단자를 갖는 안테나를 포함하되,
    상기 방법은,
    상기 안테나의 상기 제 2 단자에서 전압을 감지하는 단계와,
    상기 감지된 전압으로부터 상기 안테나의 튜닝에 대한 정보를 도출하는 단계를 포함하는
    안테나 장치의 동작 방법.
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