KR20140141822A - 소자분리구조물 및 그 제조방법, 소자분리구조물을 구비한 이미지 센서 - Google Patents
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Abstract
본 기술은 복수의 디바이스영역을 분리하고 인접한 디바이스영역 사이의 간섭을 방지할 수 있는 소자분리구조물에 관한 것으로, 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리; 및 상기 기판에 형성된 제1불순물영역과 상기 제1불순물영역 가장자리를 따라 형성되어 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리를 포함하고, 상기 제1소자분리와 상기 제2소자분리가 적층된 소자분리구조물를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 소자분리구조물 및 그 제조방법, 소자분리구조물을 구비한 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 장치이다. 이미지 센서는 CCD타입(Charge coupled device type) 및 CMOS타입(Complementary metal oxide semiconductor type)으로 분류될 수 있다. CMOS타입의 이미지 센서는 통상 'CIS(CMOS image sensor)'라고 약칭된다. CIS는 2차원적으로 배열된 복수개의 픽셀(Pixel)들을 구비하고, 각각의 픽셀들은 소자분리구조물에 의해 분리된다. 소자분리구조물로 분리된 각각의 픽셀들은 포토다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
최근, 반도체 장치 제조 기술이 발전함에 따라 이미지 센서의 고집적화가 가속화되고 있다. 이러한 고집적화에 의해 픽셀들 각각의 크기 및 픽셀들 사이의 간격이 점점 작아짐에 따라 픽셀간의 크로스토크(cross talk)에 의해 특성이 열화되는 문제점이 있다.
본 발명의 실시예는 복수의 디바이스영역을 구비하는 반도체 장치에서 인접한 디바이스영역 사이의 간섭을 방지할 수 있는 소자분리구조물 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 크로스토크를 방지할 수 있는 소자분리구조물을 구비한 이미지 센서를 제공한다.
본 발명의 실시예에 따른 소자분리구조물은 복수의 디바이스영역을 분리하는 소자분리구조물로서, 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리; 및 상기 기판에 형성된 제1불순물영역과 상기 제1불순물영역 가장자리를 따라 형성되어 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리를 포함하고, 상기 제1소자분리와 상기 제2소자분리가 적층된 소자분리구조물을 포함할 수 있다.
본 발명의 실시예에 따른 소자분리구조물의 제조방법은 복수의 디바이스영역을 분리하는 소자분리구조물의 제조방법으로, 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 아래 기판에 상기 기판보다 낮은 융용온도를 갖는 비정질영역을 형성하는 단계; 상기 비정질영역에 불순물을 이온주입하는 단계; 및 상기 비정질영역을 용융시켜 주입된 불순물을 활성화시킴과 동시에 재결정화시키는 어닐을 진행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리 및 상기 기판에 형성된 제1불순물영역과 상기 제1불순물영역 가장자리를 따라 형성되어 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리가 적층된 소자분리구조물; 및 상기 소자분리구조물에 의해 분리된 복수의 픽셀들에 대응하여 상기 기판에 형성된 광전변환영역을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 제1소자분리와 제2소자분리가 적층된 소자분리구조물을 제공함으로써, 복수의 디바이스영역들 사이의 간섭을 방지할 수 있다. 구체적으로, 인접한 픽셀들 사이의 물리적 크로스토크 및 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리는 제1불순물영역을 감싸는 제2불순물영역의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 비정질영역을 선택적으로 용융시키는 어닐공정을 통해 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기형성된 구조물에 가해지는 열적 부담을 경감시킬 수 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 등가회로도.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 평면도.
도 3a는 본 발명의 제1실시예에 따른 이미지 센서를 도시한 단면도.
도 3b는 본 발명의 제1실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 5a는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 단면도.
도 5b는 본 발명의 제2실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 7a는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 단면도.
도 7b는 본 발명의 제3실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 8a 내지 도 8g는 본 발명의 제3실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 9는 선택적 용융을 포함한 레이져어닐을 통해 형성된 불순물영역의 불순물 도핑농도를 나타낸 그래프.
도 10은 레이져 조사 에너지에 따라 서로 다른 결정구조를 갖는 실리콘의 용융 여부를 나타낸 그래프.
도 11은 레이져어닐에 따른 격자이동을 나타낸 이미지.
도 12는 본 발명의 실시예에 따른 이미지 센서의 구성을 나타낸 블럭도.
도 13은 본 발명의 실시예에 따른 이미지 센서를 포함하는 시스템을 나타낸 블럭도.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 평면도.
도 3a는 본 발명의 제1실시예에 따른 이미지 센서를 도시한 단면도.
도 3b는 본 발명의 제1실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 5a는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 단면도.
도 5b는 본 발명의 제2실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 7a는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 단면도.
도 7b는 본 발명의 제3실시예에 따른 이미지 센서의 변형예를 도시한 단면도.
도 8a 내지 도 8g는 본 발명의 제3실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도.
도 9는 선택적 용융을 포함한 레이져어닐을 통해 형성된 불순물영역의 불순물 도핑농도를 나타낸 그래프.
도 10은 레이져 조사 에너지에 따라 서로 다른 결정구조를 갖는 실리콘의 용융 여부를 나타낸 그래프.
도 11은 레이져어닐에 따른 격자이동을 나타낸 이미지.
도 12는 본 발명의 실시예에 따른 이미지 센서의 구성을 나타낸 블럭도.
도 13은 본 발명의 실시예에 따른 이미지 센서를 포함하는 시스템을 나타낸 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예들에서는 복수의 디바이스영역(Device region)을 구비하는 반도체 장치에서 인접한 디바이스영역 사이의 간섭을 방지할 수 있는 소자분리구조물 및 그 제조방법을 제공한다. 구체적으로, 본 발명의 실시예에서는 복수의 픽셀(Pixel)들을 구비한 이미지 센서에서 인접한 픽셀들 사이의 크로스토크(cross talk)를 방지할 수 있는 소자분리구조물 및 이를 구비한 이미지 센서, 그 제조방법을 제공한다. 이를 위해, 본 발명의 실시예들은 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리와 전하(carrier)의 이동을 차단하는 전위장벽(potential barrier)으로 작용하는 불순물영역을 포함한 제2소자분리가 적층된 구조를 갖는 소자분리구조물 및 이를 구비한 이미지 센서, 그 제조방법을 제공한다.
한편, 이미지 센서는 CCD타입(Charge coupled device type) 및 CMOS타입(Complementary metal oxide semiconductor type)을 분류할 수 있으며, CMOS타입의 이미지 센서는 전면조사방식(Front-Side Illumination, FSI) 및 후면조사방식(Back-Side Illumination, BSI)로 분류할 수 있다. 이하의 설명에서는 후면조사방식의 이미지 센서를 예시하여 본 발명의 기술사상을 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 등가회로도이다.
도 1에 도시된 바와 같이, 실시예에 따른 이미지 센서의 픽셀들 각각은 광전변환영역(PD), 트랜스퍼 트랜지스터(Tx), 선택 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변환부들을 포함할 수 있다. 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드일 수 있다. 트랜스퍼 트랜지스터(Tx, transfer transistor)의 트랜스퍼 게이트는 기판 내부로 연장될 수 있다. 즉, 트랜스퍼 게이트는 리세스게이트(Recess Gate), 세들핀게이트(Saddle-Fin Gate) 또는 매립게이트(Buried Gate) 형태를 가질 수 있다. 트랜스퍼 트랜지스터(Tx)의 드레인(Drain)은 부유확산영역(FD)으로 이해될 수 있다. 부유확산영역(FD)은 리셋 트랜지스터(Rx, reset transistor)의 소스(Source)일 수 있다. 부유확산영역(FD)은 선택 트랜지스터(Sx, selection transistor)의 선택 게이트와 전기적으로 연결될 수 있다. 선택 트랜지스터(Sx)와 리셋 트랜지스터(Rx)는 일렬로 연결될 수 있다. 선택 트랜지스터(Sx)는 억세스 트랜지스터(Ax, access transistor)에 연결된다. 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)는 이웃하는 픽셀들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다.
실시예에 따른 이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 리셋 트랜지스터(Rx)의 드레인과 선택 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하여 부유확산영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 광전변환영역(PD)에 입사시키면, 광전변환영역(PD)에서 전자-정공 쌍(Electrin-Hole pair)이 생성된다. 생성된 정공은 P형 불순물영역으로, 생성된 전자는 N형 불순물영역으로 이동하여 축적된다. 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 축적된 전자 및 정공과 같은 전하가 부유확산영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 선택 트랜지스터(Sx)의 게이트 바이어스가 변하여, 선택 트랜지스터(Sx)의 소스 전위의 변화를 초래하게 된다. 이때 억세스 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.
여기서, 이미지 센서가 고집적화됨에 따라 픽셀들 각각의 크기 및 픽셀들 사이의 간격이 점차 감소하여 인접한 픽셀들 사이의 간섭에 기인한 특성 열화 즉, 크로스토크에 의한 특성 열화가 심화된다. 이러한, 크로스토크를 방지하기 위해 기판에는 각각의 픽셀들 사이를 분리시키는 소자분리구조물이 형성된다.
소자분리구조물은 기판에 불순물을 이온주입하여 형성된 불순물영역이거나, 또는 기판에 형성된 트렌치 내부에 절연물이 갭필된 절연물영역일 수 있다. 불순물영역은 픽셀들 사이의 전하 이동(carrier transferring)을 차단하는 전위장벽(potential barrier)으로 작용하여 전기적 크로스토크를 방지할 수 있다는 장점이 있다. 그러나, 불순물영역은 입사광에 의한 물리적 크로스토크를 방지할 수 없고, 형성공정시 불순물의 확산(diffusition)을 제어하기가 매우 힘들어 사실상 소자분리구조물의 집적도를 증가시킬 수 없으며, 확산된 불순물에 기인한 특성 열화를 유발하는 단점이 있다. 반면에, 절연물영역은 집적화가 용이하고 입사광에 의한 물리적 크로스토크 및 전기적 크로스토크를 방지할 수 있다는 장점이 있으나, 표면에 존재하는 수많은 결함(defect) 및 댕글링본드(dangling bond)에 의해 소자분리를 위한 절연물영역 자체가 암전류(Dark current) 발생의 원인으로 작용하는 단점이 있다.
따라서, 후술하는 본 발명의 실시예들에서는 전하 이동에 의한 전기적 크로스토크 및 입사광에 의한 물리적 크로스토크를 방지함과 동시에 집적화가 용이하고, 암전류 발생을 방지할 수 있는 소자분리구조물, 이를 구비한 이미지 센서 및 그 제조방법에 대하여 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 평면도이고, 도 3a 및 도 3b는 도 2에 도시된 A-A'절취선을 따라 도시한 단면도이다. 도 3a는 본 발명의 제1실시예에 따른 이미지 센서를 도시한 단면도이고, 도 3b는 본 발명의 제1실시예에 따른 이미지 센서의 변형예를 도시한 단면도이다.
도 2, 도 3a 및 도 3b에 도시된 바와 같이, 실시예에 따른 이미지 센서는 기판(101)에 형성되어 복수의 픽셀(Pixel)들을 분리하는 제1소자분리(110)와 제2소자분리(120)를 포함한 소자분리구조물(130) 및 소자분리구조물(130)에 의하여 분리된 각각의 픽셀들에 대응하여 기판(101)에 형성된 광전변환영역(PD)을 포함할 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(101)은 단결정의 실리콘함유 재료를 포함할 수 있다.
광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변환부들을 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드(Photo Diode)일 수 있다. 광전변환영역(PD)과 소자분리구조물(130)은 소정 간격 이격된 형태를 가질 수 있다.
제1소자분리(110)는 기판(101)에 형성된 트렌치(111)를 갭필하는 절연막(112)을 포함할 수 있다. 절연막(112)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층된 적층막일 수 있다. 일례로, 도면에 도시하지는 않았지만 절연막(112)은 열산화법으로 트렌치(111) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(111)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)을 포함한 유동성절연막이 적층된 적층막일 수 있다.
제2소자분리(120)는 광전변환영역(PD)에 대한 전위장벽으로 작용하는 불순물영역을 포함할 수 있다. 불순물영역은 불순물 이온주입공정 및 어닐공정을 통해 형성된 것일 수 있으며, 어닐공정의 특성에 의해 불순물영역의 가장자리를 따라 주입된 불순물이 축적된(pile up) 형태를 가질 수 있다(도 9 참조). 구체적으로, 제2소자분리(120)는 제1불순물영역(121) 및 제1불순물영역(121) 가장자리를 따라 형성되고 제1불순물영역(121)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(122)을 포함할 수 있다. 제1불순물영역(121)보다 제2불순물영역(122)의 불순물 도핑농도가 크기 때문에 불순물영역 경계면에서의 전위장벽 크기를 더욱더 증가시켜 전기적 크로스토크를 효과적으로 방지할 수 있다. 제1불순물영역(121) 및 제2불순물영역(122)은 서로 동일한 도전형을 가질 수 있으며, 어닐공정의 특성에 의해 제1불순물영역(121) 및 제2불순물영역(122)은 동시에 형성된 것일 수 있다. 제1불순물영역(121) 및 제2불순물영역(122)의 도전형은 인접한 광전변환영역(PD)의 도전형에 따라 선택할 수 있다. 예컨대, 제2소자분리(120)와 인접한 광전변환영역(PD)의 도전형이 N형인 경우에 제1불순물영역(121) 및 제2불순물영역(122)의 도전형은 광전변환영역(PD)에 대한 전위장벽을 형성할 수 있는 P형일 수 있다.
또한, 실시예에 따른 소자분리구조물(130)의 제1소자분리(110)와 제2소자분리(120)는 수직적으로 중첩된 구조를 가질 수 있다. 구체적으로, 기판(101) 후면(Back-Side)을 기준으로 제2소자분리(120) 상에 제1소자분리(110)가 적층된 구조를 갖거나(도 3a 참조), 또는 제1소자분리(110) 상에 제2소자분리(120)가 적층된 구조를 가질 수 있다(도 3b 참조). 기판(101) 후면(Back-Side)을 기준으로 제2소자분리(120) 상에 제1소자분리(110)가 적층된 구조의 소자분리구조물(130)은 입사광에 의한 물리적 크로스토크를 보다 효과적으로 방지할 수 있으며, 기판(101) 후면(Back-Side)을 기준으로 제1소자분리(110) 상에 제2소자분리(120)가 적층된 구조의 소자분리구조물(130)은 암전류 발생을 보다 효과적으로 방지할 수 있다. 따라서, 소자분리구조물(130)에서 제1소자분리(110)와 제2소자분리(120)의 위치는 요구되는 장치 특성에 따라 선택할 수 있다. 그리고, 소자분리구조물(130)은 기판(101) 전면(Front-Side)을 기준으로 광전변환영역(PD)의 깊이보다 큰 깊이를 가질 수 있다. 이는 인접한 픽셀 사이의 분리 특성을 향상시킴과 동시에 크로스토크를 보다 효과적으로 방지하기 위함이다. 일례로, 소자분리구조물(130)은 기판(101)을 관통하는 형태를 가질 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(101)의 전면에 형성된 층간절연막(103), 층간절연막(103) 내부에 형성된 신호생성회로 및 기판(101)과 층간절연막(103) 사이에 형성된 보호막(102)을 포함할 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(104)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(104)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(104)과 전기적으로 연결될 수 있다. 보호막(102)은 공정간 신호생성회로 특히, 다층의 금속배선(104)이 손상되는 것을 방지하는 역할을 수행한다. 보호막(102)은 기판(101)보다 열전도성(thermal conductivity)이 낮은 물질막을 포함할 수 있으며, 기판(101)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막일 수 있다. 일례로, 기판(101)이 실리콘함유 재료를 포함하는 경우에 보호막(102)은 실리콘함유 절연막(112) 및 금속함유 절연막(112)을 포함할 수 있다. 실리콘함유 절연막(112)은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막(112)은 지르코늄산화막(ZrO2)을 포함할 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(101) 후면(Back-Side)에 형성된 컬러필터(105) 및 컬러필터(105) 상에 형성된 마이크로렌즈(106)를 포함할 수 있다.
상술한 구조를 갖는 이미지 센서는 제1소자분리(110)와 제2소자분리(120)가 수직적으로 중첩되는 소자분리구조물(130)을 구비함으로써, 인접한 픽셀 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제1불순물영역(121)을 감싸는 제2불순물영역(122)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도로, 도 3a에 도시된 이미지 센서 제조방법의 일례를 설명하기 위한 것이다.
도 4a에 도시된 바와 같이, 복수의 픽셀(Pixel)들이 정의된 기판(11)을 준비한다. 기판(11)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(11)은 단결정의 실리콘함유 재료를 포함할 수 있다.
다음으로, 복수의 픽셀들이 접하는 경계지역을 따라 기판(11)을 선택적으로 식각하여 제1소자분리를 위한 트렌치(12)를 형성한다. 트렌치(12)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다.
다음으로, 트렌치(12)를 갭필하도록 절연막(13)을 형성한다. 절연막(13)은 트렌치(12)를 갭필하도록 기판(11)상에 절연막(13)을 형성한 후에 기판(11) 표면이 노출될때까지 평탄화공정을 진행하는 일련의 과정을 통해 형성할 수 있다. 절연막(13)은 산화막, 질화막 및 산화질화막로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 일례로, 도면에 도시하지는 않았지만 열산화법으로 트렌치(12) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(12)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)을 포함한 유동성절연막이 적층된 적층막으로 절연막(13)을 형성할 수 있다.
이로써, 기판(11)에 형성된 트렌치(12)를 갭필하는 절연막(13)을 포함한 제1소자분리(14)를 형성할 수 있다.
다음으로, 각각의 픽셀에 대응하도록 기판(11)에 광전변환영역(PD)을 형성한다. 광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변화부를 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드일 수 있다. 포토다이오드는 불순물 이온주입공정을 통해 형성할 수 있다.
도 4b에 도시된 바와 같이, 제1소자분리(14) 및 광전변환영역(PD)을 포함한 기판(11) 상에 보호막(15)을 형성한다. 보호막(15)은 기판(11)보다 열전도성이 낮은 물질막으로 형성할 수 있으며, 기판(11)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막으로 형성할 수 있다. 일례로, 기판(11)이 실리콘함유 재료를 포함하는 경우에 보호막(15)은 실리콘함유 절연막 또는/및 금속함유 절연막으로 형성할 수 있다. 실리콘함유 절연막은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막은 지르코늄산화막(ZrO2)을 포함할 수 있다.
다음으로, 보호막(15) 상에 신호생성회로를 포함한 층간절연막(16)을 형성한다. 층간절연막(16)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있으며, 다층구조를 가질 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(17)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(17)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(17)과 전기적으로 연결될 수 있다.
한편, 도면에 도시하지는 않았지만 신호생성회로를 형성한 이후에 기판(11) 후면(Back-Side)에 대한 씨닝공정(Thinning process)을 진행하여 기판(11)의 두께를 감소시킬 수 있다. 이는 광전변환영역(PD)으로 입사하는 입사광의 도달거리를 감소시켜 수광효율을 증가시키기 위한 것이다. 씨닝공정은 백그라인딩(backgrinding)과 연마(polishing)를 통하여 진행할 수 있다.
도 4c에 도시된 바와 같이, 신호생성회로가 형성된 기판(11)을 반전시킨 후에 기판(11) 후면(Back-Side) 상에 마스크패턴(미도시)을 형성한다. 마스크패턴은 소자분리구조물이 형성될 영역만을 오픈하는 형태를 가질 수 있다. 즉, 마스크패턴은 기판(11) 전면(Front-Side)에서 형성된 제1소자분리(14)에 대응하는 기판(11) 후면을 오픈하는 형태를 가질 수 있다.
다음으로, 마스크패턴(미도시)을 이온주입장벽으로 기판(11) 후면에 불순물을 이온주입하는 선비정질화(Pre amorphization)를 진행한다. 기판(11)이 실리콘함유 재료인 경우에 선비정질화를 위한 불순물로는 저마늄(Ge), 실리콘(Si), 카본(C) 등을 사용할 수 있다. 선비정질화를 통해 기판(11)에 비정질영역(18)을 형성할 수 있으며, 비정질영역(18)의 저면이 제1소자분리(14)의 저면과 접하도록 형성할 수 있다.
선비정질화는 단결정 상태의 기판(11)보다 낮은 용융온도(melting temperature)를 갖는 비정질영역(18)을 형성하기 위한 것이다. 구체적으로, 선비정질화를 통해 형성된 비정질영역(18)은 단결정 상태의 기판(11)보다 낮은 용융온도를 가질 수 있다. 일례로, 비정질 실리콘은 단결정 실리콘보다 약 200℃ 정도 낮은 용융온도를 갖는다.
도 4d에 도시된 바와 같이, 마스크패턴(미도시)을 이온주입장벽으로 비정질영역(18)에 광전변환영역(PD)에 대한 전위장벽으로 작용할 수 있는 불순물을 이온주입한다. 이하, 불순물이 주입된 비정질영역(18)의 도면부호를 '19'로 변경하여 표기하기로 한다.
광전변환영역(PD)에 대한 전위장벽을 형성할 수 있는 불순물은 인접한 광전변환영역(PD)의 도전형과 상보적인 도전형을 갖는 불순물을 의미할 수 있다. 예컨대, 비정질영역(19)과 마주보는 측벽을 갖는 광전변환영역(PD)의 도전형이 N형인 경우에 광전변환영역(PD)에 대한 전위장벽으로 작용할 수 있는 불순물로는 P형 불순물(예컨대, 붕소)을 사용할 수 있다.
도 4e에 도시된 바와 같이, 비정질영역(19)에 주입된 불순물을 활성화시킴과 동시에 비정질영역(19)을 재결정화시키기 위한 어닐공정(Anneal process)을 진행한다. 어닐공정시 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시키기 위해 비정질영역(19)에 대해서만 선택적으로 어닐을 진행한다. 이를 위해, 어닐공정은 국부적인 어닐이 가능한 레이져어닐(Laser anneal)로 진행할 수 있다.
레이져어닐을 사용한 어닐공정은 불순물이 주입된 비정질영역(19)에 예정된 시간동안 레이져를 조사하여 단결정 상태의 기판(11) 대비 상대적으로 낮은 용융온도를 갖는 비정질영역(19)을 용융(melting)시키고, 레이져 조사가 중단되는 시점으로부터 용융된 비정질영역(19)이 응고(solidification)되면서 단결정 상태로 재결정화됨과 동시에 주입된 불순물이 활성화되는 일련의 과정을 통해 진행할 수 있다. 이때, 단결정 상태의 기판(11)과 비정질영역(19) 사이의 용융온도 차이로 인해 레이져가 기판(11)에 조사되더라도 기판(11)은 용융되지 않는다. 즉, 비정질영역(19)을 형성함에 따라 선택적 용융(selective melting)이 가능하다(도 10 참조).
이로써, 제1불순물영역(20) 및 제1불순물영역(20) 가장자리를 따라 형성되고 제1불순물영역(20)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(21)을 포함하는 제2소자분리(22)를 형성할 수 있다. 어닐공정시 불순물이 주입된 비정질영역(19)을 용융시킴에 따라 양질의 재결정화가 가능하고, 주입된 불순물의 활성화률을 향상시킬 수 있으며, 재결정화 과정에서 경계지역으로 주입된 불순물이 축적되어(pile up) 제1불순물영역(20) 및 제2불순물영역(21)을 포함한 제2소자분리(22)를 용이하게 형성할 수 있다(도 9 참조).
한편, 어닐공정시 기판(11)보다 낮은 열전도성을 갖는 물질막을 포함한 보호막(15)에 의하여 기형성된 신호생성회로 특히, 다층의 금속배선(17)이 손상되는 것을 방지할 수 있다.
다음으로, 공지된 제조기술을 이용하여 이미지 센서를 완성할 수 있다. 예컨대, 수직적으로 중첩되는 제1소자분리(14)와 제2소자분리(22)를 포함한 소자분리구조물(23)을 포함한 기판(11) 후면에 컬러필터 및 마이크로렌즈를 순차적으로 형성하여 이미지 센서를 완성할 수 있다.
상술한 제조방법을 통해 형성된 이미지 센서는 제1소자분리(14)와 제2소자분리(22)가 수직적으로 중첩되는 소자분리구조물(23)을 구비함으로써, 인접한 픽셀 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리(22)는 제1불순물영역(20)을 감싸는 제2불순물영역(21)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 단결정 상태의 기판(11) 대비 낮은 용융온도를 갖는 비정질영역(19)을 선택적으로 용융시키는 어닐공정을 통해 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시킬 수 있다.
도 5a 및 도 5b는 도 2에 도시된 A-A'절취선을 따라 도시한 단면도이다. 도 5a는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 단면도이고, 도 5b는 본 발명의 제2실시예에 따른 이미지 센서의 변형예를 도시한 단면도이다.
도 2, 도 5a 및 도 5b에 도시된 바와 같이, 실시예에 따른 이미지 센서는 기판(201)에 형성되어 복수의 픽셀들을 분리하는 제1소자분리(210)와 제2소자분리(220)를 포함한 소자분리구조물(230) 및 소자분리구조물(230)에 의하여 분리된 각각의 픽셀들에 대응하여 기판(201)에 형성된 광전변환영역(PD)을 포함할 수 있다. 기판(201)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(201)은 단결정의 실리콘함유 재료를 포함할 수 있다.
광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변환부들을 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드(Photo Diode)일 수 있다. 광전변환영역(PD)과 소자분리구조물(230)은 소정 간격 이격된 형태를 가질 수 있다.
제1소자분리(210)는 기판(201)에 형성된 트렌치(211)를 갭필하는 절연막(212)을 포함할 수 있다. 절연막(212)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층된 적층막일 수 있다. 일례로, 도면에 도시하지는 않았지만 절연막(122)은 열산화법으로 트렌치(211) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(211)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)을 포함한 유동성절연막이 적층된 적층막일 수 있다.
제2소자분리(220)는 광전변환영역(PD)에 대한 전위장벽으로 작용하는 불순물영역을 포함할 수 있다. 불순물영역은 불순물 이온주입공정 및 어닐공정을 통해 형성된 것일 수 있으며, 어닐공정 특성에 의하여 불순물영역의 가장자리를 따라 주입된 불순물이 축적된(pile up) 형태를 가질 수 있다(도 9 참조). 구체적으로, 제2소자분리(220)는 제1불순물영역(221), 제1불순물영역(221) 가장자리를 따라 형성되고 제1불순물영역(221)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(222) 및 기판(201)과 제1소자분리(210) 사이로 확장된 제3불순물영역(223)을 포함할 수 있다. 제1불순물영역(221)보다 제2불순물영역(222)의 불순물 도핑농도가 크기 때문에 불순물영역 경계면에서의 전위장벽 크기를 증가시켜 전기적 크로스토크를 보다 효과적으로 방지할 수 있다. 기판(201)과 제1소자분리(210) 사이에 형성된 제3불순물영역(223)은 제1소자분리(210)와 기판(201)이 접하는 계면에서의 댕글링본드, 결함(defect)등을 제거하여 암전류 발생을 방지하는 역할을 수행한다. 제1불순물영역(221) 및 제2불순물영역(222)은 서로 동일한 도전형을 가질 수 있으며, 제3불순물영역(223)은 제1불순물영역(221) 및 제2불순물영역(222)과 동일한 도전형을 갖거나, 또는 서로 상이한 도전형을 가질 수 있다. 제1불순물영역(221) 내지 제3불순물영역(223)의 도전형은 인접한 광전변환영역(PD)의 도전형에 따라 선택할 수 있다.
또한, 실시예에 따른 소자분리구조물(230)의 제1소자분리(210)와 제2소자분리(220)는 수직적으로 중첩된 구조를 가질 수 있다. 구체적으로, 기판(201) 후면(Back-Side)을 기준으로 제2소자분리(220) 상에 제1소자분리(210)가 적층된 구조를 갖거나(도 5b 참조), 또는 제1소자분리(210) 상에 제2소자분리(220)가 적층된 구조를 가질 수 있다(도 5a 참조). 기판(201) 후면(Back-Side)을 기준으로 제2소자분리(220) 상에 제1소자분리(210)가 적층된 구조의 소자분리구조물(230)은 입사광에 의한 물리적 크로스토크를 보다 효과적으로 방지할 수 있으며, 기판(201) 후면(Back-Side)을 기준으로 제1소자분리(210) 상에 제2소자분리(220)가 적층된 구조의 소자분리구조물(230)은 암전류 발생을 보다 효과적으로 방지할 수 있다. 따라서, 소자분리구조물(230)에서 제1소자분리(210)와 제2소자분리(220)의 위치는 요구되는 장치 특성에 따라 선택할 수 있다. 그리고, 소자분리구조물(230)은 기판(201) 전면(Front-Side)을 기준으로 광전변환영역(PD)의 깊이보다 큰 깊이를 가질 수 있다. 이는 인접한 픽셀들 사이의 분리 특성을 향상시킴과 동시에 크로스토크를 보다 효과적으로 방지하기 위함이다. 일례로, 소자분리구조물(230)은 기판(201)을 관통하는 형태를 가질 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(201)의 전면에 형성된 층간절연막(203), 층간절연막(203) 내부에 형성된 신호생성회로 및 기판(201)과 층간절연막(203) 사이에 형성된 보호막(202)을 포함할 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(204)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(204)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(204)과 전기적으로 연결될 수 있다. 보호막(202)은 공정간 신호생성회로 특히, 다층의 금속배선(204)이 손상되는 것을 방지하는 역할을 수행한다. 보호막(202)은 기판(201)보다 열전도성(thermal conductivity)이 낮은 물질막을 포함할 수 있으며, 기판(201)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막일 수 있다. 일례로, 기판(201)이 실리콘함유 재료를 포함하는 경우에 보호막(202)은 실리콘함유 절연막 및 금속함유 절연막을 포함할 수 있다. 실리콘함유 절연막은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막은 지르코늄산화막(ZrO2)을 포함할 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(201) 후면(Back-Side)에 형성된 컬러필터(205) 및 컬러필터(205) 상에 형성된 마이크로렌즈(206)를 포함할 수 있다.
상술한 구조를 갖는 이미지 센서는 제1소자분리(210)와 제2소자분리(220)가 수직적으로 중첩되는 소자분리구조물(230)을 구비함으로써, 인접한 픽셀들 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리(220)는 제1불순물영역(221)을 감싸는 제2불순물영역(222)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 제2소자분리(220)는 제1소자분리(210)와 기판(201)이 접하는 계면으로 확장된 제3불순물영역(223)을 구비함으로써, 암전류 발생을 효과적으로 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도로, 도 5a에 도시된 이미지 센서 제조방법의 일례를 설명하기 위한 것이다.
도 6a에 도시된 바와 같이, 복수의 픽셀(Pixel)들이 정의된 기판(31)을 준비한다. 기판(31)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(31)은 단결정의 실리콘함유 재료를 포함할 수 있다.
다음으로, 각각의 픽셀들에 대응하도록 기판(31)에 광전변환영역(PD)을 형성한다. 광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변화부를 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드일 수 있다. 포토다이오드는 불순물 이온주입공정을 통해 형성할 수 있다.
다음으로, 광전변환영역(PD)을 포함한 기판(31) 상에 보호막(32)을 형성한다. 보호막(32)은 기판(31)보다 열전도성이 낮은 물질막으로 형성할 수 있으며, 기판(31)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막으로 형성할 수 있다. 일례로, 기판(31)이 실리콘함유 재료를 포함하는 경우에 보호막(32)은 실리콘함유 절연막 또는/및 금속함유 절연막으로 형성할 수 있다. 실리콘함유 절연막은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막은 지르코늄산화막(ZrO2)을 포함할 수 있다.
다음으로, 보호막(32) 상에 신호생성회로를 포함한 층간절연막(33)을 형성한다. 층간절연막(33)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있으며, 다층구조를 가질 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(34)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(34)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(34)과 전기적으로 연결될 수 있다.
도 6b에 도시된 바와 같이, 신호생성회로가 형성된 기판(31)을 반전시킨 후에 기판(31) 후면(Back-Side) 상에 마스크패턴(미도시)을 형성한다. 마스크패턴은 소자분리구조물이 형성될 영역만을 오픈하는 형태를 가질 수 있다.
다음으로, 마스크패턴(미도시)을 식각장벽으로 기판(31)을 식각하여 제1소자분리를 위한 트렌치(35)를 형성한다. 트렌치(35)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다.
다음으로, 마스크패턴(미도시)을 이온주입장벽으로 트렌치(35)가 형성된 기판(31) 후면에 불순물을 이온주입하는 선비정질화(Pre amorphization)를 진행한다. 선비정질화는 불순물 이온 주입각을 변화시키면서 복수회 진행할 수 있다. 기판(31)이 실리콘함유 재료인 경우에 선비정질화를 위한 불순물로는 저마늄(Ge), 실리콘(Si), 카본(C) 등을 사용할 수 있다. 선비정질화를 통해 기판(31)에 비정질영역(36)을 형성할 수 있다. 비정질영역(36)은 상부면 및 저면이 각각 트렌치(35)의 저면 및 기판(31)의 전면(Front-Side)에 접하는 필라형태로 형성할 수 있다. 또한, 비정질영역(36)은 일부가 트렌치(35)의 측벽에 접하도록 확장된 형태를 갖도록 형성할 수도 있다. 즉, 트렌치(35)의 측벽 기판(31)에도 비정질영역(36)을 형성할 수 있다.
선비정질화는 단결정 상태의 기판(31)보다 낮은 용융온도(melting temperature)를 갖는 비정질영역(36)을 형성하기 위한 것이다. 구체적으로, 선비정질화를 통해 비정질영역(36)은 단결정 상태의 기판(31)보다 낮은 용융온도를 가질 수 있다. 일례로, 비정질 실리콘은 단결정 실리콘보다 약 200℃ 정도 낮은 용융온도를 갖는다.
한편, 도면에 도시하지는 않았지만 신호생성회로를 형성한 이후에 기판(31) 후면(Back-Side)에 대한 씨닝공정(Thinning process)을 진행하여 기판(31)의 두께를 감소시킬 수 있다. 이는 광전변환영역(PD)으로 입사하는 입사광의 도달거리를 감소시켜 수광효율을 증가시키기 위한 것이다. 씨닝공정은 백그라인딩(backgrinding)과 연마(polishing)를 통하여 진행할 수 있다.
도 6c에 도시된 바와 같이, 마스크패턴(미도시)을 이온주입장벽으로 비정질영역(36)에 광전변환영역(PD)에 대한 전위장벽으로 작용할 수 있는 불순물을 이온주입한다. 불순물 이온주입은 이온 주입각을 변화시키면서 복수회 진행할 수 있다. 이하, 불순물이 주입된 비정질영역(36)의 도면부호를 '37'로 변경하여 표기하기로 한다.
광전변환영역(PD)에 대한 전위장벽을 형성할 수 있는 불순물은 인접한 광전변환영역(PD)의 도전형과 상보적인 도전형을 갖는 불순물을 의미할 수 있다. 예컨대, 비정질영역(37)과 마주보는 측벽을 갖는 광전변환영역(PD)의 도전형이 N형인 경우에 이온주입공정시 불순물로는 P형 불순물(예컨대, 붕소)을 사용할 수 있다.
도 6d에 도시된 바와 같이, 비정질영역(37)에 주입된 불순물을 활성화시킴과 동시에 비정질영역(37)을 재결정화시키기 위한 어닐공정(Anneal process)을 진행한다. 어닐공정시 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시키기 위해 비정질영역(37)에 대해서만 선택적으로 어닐을 진행한다. 이를 위해, 어닐공정은 국부적인 어닐이 가능한 레이져어닐(Laser anneal)로 진행할 수 있다.
레이져어닐을 사용한 어닐공정은 불순물이 주입된 비정질영역(37)에 예정된 시간동안 레이져를 조사하여 단결정 상태의 기판(31) 대비 상대적으로 낮은 용융온도를 갖는 비정질영역(37)을 용융(melting)시키고, 레이져 조사가 중단되는 시점으로부터 용융된 비정질영역(37)이 응고되면서 재결정화됨과 동시에 주입된 불순물이 활성화되는 일련의 과정을 통해 진행할 수 있다. 이때, 단결정 상태의 기판(31)과 비정질영역(37) 사이의 용융온도 차이로 인해 레이져가 기판(31)에 조사되더라도 기판(31)은 용융되지 않는다. 즉, 비정질영역(37)을 형성함에 따라 선택적 용융(selective melting)이 가능하다(도 10 참조).
이로써, 제1불순물영역(38), 제1불순물영역(38) 가장자리를 따라 형성되고 제1불순물영역(38)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(39) 및 트렌치(35) 측벽에 형성된 제3불순물영역(40)을 포함하는 제2소자분리(41)를 형성할 수 있다. 어닐공정시 불순물이 주입된 비정질영역(37)을 용융시킴에 따라 양질의 재결정화가 가능하고, 주입된 불순물의 활성화률을 향상시킬 수 있으며, 재결정화 과정에서 경계지역으로 주입된 불순물이 축적되어(pile up) 제1불순물영역(38) 내지 제3불순물영역(40)을 포함한 제2소자분리(41)를 용이하게 형성할 수 있다(도 9 참조). 아울러, 제3불순물영역(40)에 의해 트렌치(35) 표면에서의 댕글링본드, 결함등이 제거됨에 따라 암전류 발생을 효과적으로 방지할 수 있다.
한편, 어닐공정시 기판(31)보다 낮은 열전도성을 갖는 물질막을 포함한 보호막(32)에 의하여 기형성된 신호생성회로 특히, 다층의 금속배선(34)이 손상되는 것을 방지할 수 있다.
도 6e에 도시된 바와 같이, 트렌치(35)를 갭필하도록 절연막(42)을 형성한다. 절연막(42)은 트렌치(35)를 갭필하도록 기판(31)상에 절연막(42)을 형성한 후에 기판(31) 표면이 노출될때까지 평탄화공정을 진행하는 일련의 과정을 통해 형성할 수 있다. 절연막(42)은 산화막, 질화막 및 산화질화막로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 일례로, 도면에 도시하지는 않았지만 열산화법으로 트렌치(35) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(35)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)을 포함한 유동성절연막이 적층된 적층막으로 절연막(42)을 형성할 수 있다.
이로써, 기판(31)에 형성된 트렌치(35)를 갭필하는 절연막(42)을 포함한 제1소자분리(43)를 형성할 수 있다. 또한, 수직적으로 중첩되는 제1소자분리(43)와 제2소자분리(41)를 포함하는 소자분리구조물(44)을 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만 공지된 제조기술을 이용하여 이미지 센서를 완성할 수 있다. 예컨대, 기판(31) 후면에 컬러필터 및 마이크로렌즈를 순차적으로 형성하여 이미지 센서를 완성할 수 있다.
상술한 제조방법을 통해 형성된 이미지 센서는 제1소자분리(43)와 제2소자분리(41)가 수직적으로 중첩되는 소자분리구조물(44)을 구비함으로써, 인접한 픽셀 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리(41)는 제1불순물영역(38)을 감싸는 제2불순물영역(39)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 제2소자분리(41)의 제3불순물영역(40)에 의해 암전류 발생을 효과적으로 방지할 수 있다.
또한, 단결정 상태의 기판(31) 대비 낮은 용융온도를 갖는 비정질영역(37)을 선택적으로 용융시키는 어닐공정을 통해 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시킬 수 있다.
도 7a 및 도 7b는 도 2에 도시된 A-A'절취선을 따라 도시한 단면도이다. 도 7a는 본 발명의 제3실시예에 따른 이미지 센서를 도시한 단면도이고, 도 7b는 본 발명의 제3실시예에 따른 이미지 센서의 변형예를 도시한 단면도이다.
도 2, 도 7a 및 도 7b에 도시된 바와 같이, 실시예에 따른 이미지 센서는 제1소자분리(310)와 제2소자분리(320)를 포함하는 소자분리구조물(330)에 의하여 분리된 복수의 픽셀(Pixel)들을 갖고 각각의 픽셀들에 대응하여 돌출된 표면(301A)을 갖는 기판(301) 및 소자분리구조물(330)에 의하여 분리된 각각의 픽셀들에 대응하여 기판(301)에 형성된 광전변환영역(PD)을 포함할 수 있다. 기판(301)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(301)은 단결정의 실리콘함유 재료를 포함할 수 있다. 돌출된 표면(301A)은 입사광에 대한 포커싱 능력을 향상시키는 역할을 수행하는 것으로, 입사광이 진입하는 기판(301) 후면(Back-Side)에 형성할 수 있다. 돌출된 표면(301A)은 효과적인 입사광의 포커싱을 위해 곡률을 가질 수 있다. 예컨대, 곡률을 갖는 돌출된 표면(301A)은 기판(301) 후면 위로 돌출된 볼록한 형태를 가질 수 있다.
광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변환부들을 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드(Photo Diode)일 수 있다. 광전변환영역(PD)과 소자분리구조물(330)은 소정 간격 이격된 형태를 가질 수 있다.
제1소자분리(310)는 기판(301)에 형성된 트렌치(311)를 갭필하는 절연막(312)을 포함할 수 있다. 절연막(312)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층된 적층막일 수 있다. 일례로, 도면에 도시하지는 않았지만 절연막(112)은 열산화법으로 트렌치(311) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(311)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)을 포함한 유동성절연막이 적층된 적층막일 수 있다.
제2소자분리(320)는 광전변환영역(PD)에 대한 전위장벽으로 작용하는 불순물영역을 포함할 수 있다. 불순물영역은 불순물 이온주입공정 및 어닐공정을 통해 형성된 것일 수 있으며, 어닐공정의 특성에 의하여 불순물영역의 가장자리를 따라 주입된 불순물이 축적된(pile up) 형태를 가질 수 있다(도 9 참조). 구체적으로, 제2소자분리(320)는 제1불순물영역(321) 및 제1불순물영역(321) 가장자리를 따라 형성되고 제1불순물영역(321)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(322)을 포함할 수 있다(도 7a 참조). 또한, 제2소자분리(320)는 제1불순물영역(321), 제2불순물영역(322)과 더불어서 기판(301)과 제1소자분리(310) 사이에 형성된 제3불순물영역(323)을 더 포함할 수 있다(도 7b 참조). 제1불순물영역(321)보다 제2불순물영역(322)의 불순물 도핑농도가 크기 때문에 불순물영역 경계면에서의 전위장벽을 증가시켜 전기적 크로스토크를 보다 효과적으로 방지할 수 있다. 기판(301)과 제1소자분리(310) 사이에 형성된 제3불순물영역(323)은 제1소자분리(310)와 기판(301)이 접하는 계면에서의 댕글링본드, 결함(defect)등을 제거하여 암전류 발생을 방지하는 역할을 수행한다. 제1불순물영역(321) 및 제2불순물영역(322)은 서로 동일한 도전형을 가질 수 있으며, 제3불순물영역(323)은 제1불순물영역(321) 및 제2불순물영역(322)과 동일한 도전형을 갖거나, 또는 서로 상이한 도전형을 가질 수 있다. 제1불순물영역(321) 내지 제3불순물영역(323)의 도전형은 인접한 광전변환영역(PD)의 도전형에 따라 선택할 수 있다.
또한, 실시예에 따른 소자분리구조물(330)의 제1소자분리(310)와 제2소자분리(320)는 수직적으로 중첩된 구조를 가질 수 있다. 구체적으로, 기판(301) 후면(Back-Side)을 기준으로 제1소자분리(310) 상에 제2소자분리(320)가 적층된 구조를 가질 수 있다. 기판(301) 후면(Back-Side)을 기준으로 제1소자분리(310) 상에 제2소자분리(320)가 적층된 구조의 소자분리구조물(330)은 암전류 발생을 효과적으로 방지할 수 있다. 그리고, 소자분리구조물(330)은 기판(301) 전면(Front-Side)을 기준으로 광전변환영역(PD)의 깊이보다 큰 깊이를 가질 수 있다. 이는 인접한 픽셀 사이의 분리 특성을 향상시킴과 동시에 크로스토크를 보다 효과적으로 방지하기 위함이다. 일례로, 소자분리구조물(330)은 기판(301)을 관통하는 형태를 가질 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(301)의 전면에 형성된 층간절연막(303), 층간절연막(303) 내부에 형성된 신호생성회로 및 기판(301)과 층간절연막(303) 사이에 형성된 보호막(302)을 포함할 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(304)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(304)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(304)과 전기적으로 연결될 수 있다. 보호막(302)은 공정간 신호생성회로 특히, 다층의 금속배선(304)이 손상되는 것을 방지하는 역할을 수행한다. 보호막(302)은 기판(301)보다 열전도성(thermal conductivity)이 낮은 물질막을 포함할 수 있으며, 기판(301)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막일 수 있다. 일례로, 기판(301)이 실리콘함유 재료를 포함하는 경우에 보호막(302)은 실리콘함유 절연막(312) 및 금속함유 절연막(312)을 포함할 수 있다. 실리콘함유 절연막(312)은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막(312)은 지르코늄산화막(ZrO2)을 포함할 수 있다.
또한, 실시예에 따른 이미지 센서는 기판(301) 후면(Back-Side)에 형성된 평탄화막(307), 평탄화막(307) 상에 형성된 컬러필터(305) 및 컬러필터(305) 상에 형성된 마이크로렌즈(306)를 포함할 수 있다. 평탄화막(307)은 돌출된 표면(301A)에 의한 단차를 제거하는 역할을 수행한다.
상술한 구조를 갖는 이미지 센서는 제1소자분리(310)와 제2소자분리(320)가 수직적으로 중첩되는 소자분리구조물(330)을 구비함으로써, 인접한 픽셀 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리(320)는 제1불순물영역(321)을 감싸는 제2불순물영역(322)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 제2소자분리(320)는 제1소자분리(310)와 기판(301)이 접하는 계면으로 확장된 제3불순물영역(323)을 구비함으로써, 암전류 발생을 효과적으로 방지할 수 있다.
또한, 기판(301)에 돌출된 표면(301A)을 구비함으로써, 입사광에 대한 포커싱을 향상시킬 수 있다.
도 8a 내지 도 8g는 본 발명의 제3실시예에 따른 이미지 센서의 제조방법을 도시한 공정단면도로, 도 7a에 도시된 이미지 센서 제조방법의 일례를 설명하기 위한 것이다.
도 8a에 도시된 바와 같이, 복수의 픽셀(Pixel)들이 정의된 기판(51)을 준비한다. 기판(51)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 기판(51)은 단결정의 실리콘함유 재료를 포함할 수 있다.
다음으로, 각각의 픽셀에 대응하도록 기판(51)에 광전변환영역(PD)을 형성한다. 광전변환영역(PD)은 수직적으로 중첩되는 복수개의 광전변화부를 포함할 수 있으며, 광전변환부들 각각은 N형 불순물영역과 P형 불순물영역을 포함하는 포토다이오드일 수 있다. 포토다이오드는 불순물 이온주입공정을 통해 형성할 수 있다.
다음으로, 광전변환영역(PD)을 포함한 기판(51) 상에 보호막(52)을 형성한다. 보호막(52)은 기판(51)보다 열전도성이 낮은 물질막으로 형성할 수 있으며, 기판(51)보다 열전도성이 낮은 물질막을 이용한 단일막 또는 적층막으로 형성할 수 있다. 일례로, 기판(51)이 실리콘함유 재료를 포함하는 경우에 보호막(52)은 실리콘함유 절연막 또는/및 금속함유 절연막으로 형성할 수 있다. 실리콘함유 절연막은 실리콘산화막(SiO2)을 포함할 수 있고, 금속함유 절연막은 지르코늄산화막(ZrO2)을 포함할 수 있다.
다음으로, 보호막(52) 상에 신호생성회로를 포함한 층간절연막(53)을 형성한다. 층간절연막(53)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있으며, 다층구조를 가질 수 있다. 신호생성회로는 광전변환영역(PD)에서 생성된 전하에 상응하는 전기신호를 생성(또는 출력)하는 역할을 수행한다. 구체적으로, 신호생성회로는 복수의 트랜지스터 및 다층의 금속배선(54)을 포함할 수 있다. 복수의 트랜지스터는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 그리고, 다층의 금속배선(54)은 복수의 콘택플러그(미도시)를 통해 복수의 트랜지스터 및 복수의 금속배선(54)과 전기적으로 연결될 수 있다.
도 8b에 도시된 바와 같이, 신호생성회로가 형성된 기판(51)을 반전시킨 후에 기판(51) 후면(Back-Side) 상에 마스크패턴(미도시)을 형성한다. 마스크패턴은 소자분리구조물이 형성될 영역만을 오픈하는 형태를 가질 수 있다.
다음으로, 마스크패턴(미도시)을 식각장벽으로 기판(51)을 식각하여 제1소자분리를 위한 트렌치(55)를 형성한다. 트렌치(55)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다.
한편, 도면에 도시하지는 않았지만 신호생성회로를 형성한 이후에 기판(51) 후면(Back-Side)에 대한 씨닝공정(Thinning process)을 진행하여 기판(51)의 두께를 감소시킬 수 있다. 이는 광전변환영역(PD)으로 입사하는 입사광의 도달거리를 감소시켜 수광효율을 증가시키기 위한 것이다. 씨닝공정은 백그라인딩(backgrinding)과 연마(polishing)를 통하여 진행할 수 있다.
도 8c에 도시된 바와 같이, 1차 어닐공정(1st Anneal process)을 진행하여 광전변환영역(PD)에 대응하는 기판(51) 후면에 기판(51)이 돌출된 표면(51A)을 형성한다. 1차 어닐공정은 광전변환영역(PD)에 대응하는 기판(51) 후면에 선택적으로 돌출된 표면(51A)을 형성하기 위해 국부적인 어닐이 가능한 레이져어닐로 진행할 수 있다. 돌출된 표면(51A)은 입사광에 대한 포커싱을 향상시키기 위한 것으로, 1차 어닐공정시 발생하는 격자이동을 통해 형성할 수 있다(도 11 참조).
한편, 트렌치(55) 형성공정시 트렌치(55) 표면에 발생된 손상(또는 결함)도 1차 어닐공정에 의해 치유할 수 있다. 따라서, 1차 어닐공정을 통해 암전류 발생을 방지할 수 있다. 그리고, 1차 어닐공정시 기판(51)보다 낮은 열전도성을 갖는 물질막을 포함한 보호막(52)에 의하여 기형성된 신호생성회로 특히, 다층의 금속배선(54)이 손상되는 것을 방지할 수 있다.
도 8d에 도시된 바와 같이, 트렌치(55)를 오픈하는 마스크패턴(미도시)을 이온주입장벽으로 트렌치(55)가 형성된 기판(51) 후면에 불순물을 이온주입하는 선비정질화(Pre amorphization)를 진행한다. 기판(51)이 실리콘함유 재료인 경우에 선비정질화를 위한 불순물로는 저마늄(Ge), 실리콘(Si), 카본(C) 등을 사용할 수 있다. 선비정질화를 통해 기판(51)에 비정질영역(56)을 형성할 수 있다. 비정질영역(56)은 상부면 및 저면이 각각 트렌치(55)의 저면 및 기판(51)의 전면(Front-Side)에 접하는 필라형태로 형성할 수 있다.
선비정질화는 단결정 상태의 기판(51)보다 낮은 용융온도(melting temperature)를 갖는 비정질영역(56)을 형성하기 위한 것이다. 구체적으로, 선비정질화를 통해 비정질영역(56)은 단결정 상태의 기판(51)보다 낮은 용융온도를 가질 수 있다. 일례로, 비정질 실리콘은 단결정 실리콘보다 약 200℃ 정도 낮은 용융온도를 갖는다.
도 8e에 도시된 바와 같이, 마스크패턴(미도시)을 이온주입장벽으로 비정질영역(56)에 광전변환영역(PD)에 대한 전위장벽으로 작용할 수 있는 불순물을 이온주입한다. 이하, 불순물이 주입된 비정질영역(56)의 도면부호를 '57'로 변경하여 표기하기로 한다.
광전변환영역(PD)에 대한 전위장벽을 형성할 수 있는 불순물은 인접한 광전변환영역(PD)의 도전형과 상보적인 도전형을 갖는 불순물을 의미할 수 있다. 예컨대, 비정질영역(57)과 마주보는 측벽을 갖는 광전변환영역(PD)의 도전형이 N형인 경우에 이온주입공정시 불순물로는 P형 불순물(예컨대, 붕소)을 사용할 수 있다.
도 8f에 도시된 바와 같이, 주입된 불순물을 활성화시킴과 동시에 비정질영역(57)을 재결정화시키기 위한 2차 어닐공정(2nd Anneal process)을 진행한다. 2차 어닐공정시 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시키기 위해 비정질영역(57)에 대해서만 선택적으로 어닐을 진행한다. 이를 위해, 2차 어닐공정은 국부적인 어닐이 가능한 레이져어닐로 진행할 수 있다.
레이져어닐을 사용한 2차 어닐공정은 불순물이 주입된 비정질영역(57)에 예정된 시간동안 레이져를 조사하여 단결정 상태의 기판(51) 대비 상대적으로 낮은 용융온도를 갖는 비정질영역(57)을 용융(melting)시키고, 레이져 조사가 중단되는 시점으로부터 용융된 비정질영역(57)이 재결정화됨과 동시에 주입된 불순물이 활성화되는 일련의 과정을 통해 진행할 수 있다. 이때, 단결정 상태의 기판(51)과 비정질영역(57) 사이의 용융온도 차이로 인해 레이져가 기판(51)에 조사되더라도 기판(51)은 용융되지 않는다. 즉, 비정질영역(57)을 형성함에 따라 선택적 용융(selective melting)이 가능하다(도 10 참조).
이로써, 제1불순물영역(58) 및 제1불순물영역(58) 가장자리를 따라 형성되고 제1불순물영역(58)보다 큰 불순물 도핑농도를 갖는 제2불순물영역(59)을 포함하는 제2소자분리(60)를 형성할 수 있다. 2차 어닐공정시 불순물이 주입된 비정질영역(57)을 용융시킴에 따라 양질의 재결정화가 가능하고, 주입된 불순물의 활성화률을 향상시킬 수 있으며, 재결정화 과정에서 경계지역으로 주입된 불순물이 축적되어(pile up) 제1불순물영역(58) 및 제2불순물영역(59)을 동시에 형성할 수 있다(도 9 참조).
한편, 2차 어닐공정시 기판(51)보다 낮은 열전도성을 갖는 물질막을 포함한 보호막(52)에 의하여 기형성된 신호생성회로 특히, 다층의 금속배선(54)이 손상되는 것을 방지할 수 있다.
도 8g에 도시된 바와 같이, 트렌치(55)를 갭필하도록 절연막(61)을 형성한다. 절연막(61)은 트렌치(55)를 갭필하도록 기판(51)상에 절연막(61)을 형성한 후에 기판(51) 표면이 노출될때까지 평탄화공정을 진행한 다음, 돌출된 표면이 드러나도록 절연막(61)을 일부 리세스(recess)하는 일련의 공정과정을 통해 형성할 수 있다. 절연막(61)은 산화막, 질화막 및 산화질화막로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 일례로, 도면에 도시하지는 않았지만 열산화법으로 트렌치(55) 표면상에 형성된 측벽산화막(Wall Oxide), 측벽산화막 상의 라이너질화막(Liner Nitride), 라이너질화막 상의 라이너산화막(Liner Oxide) 및 라이너산화막 상에서 트렌치(55)를 갭필하는 고밀도플라즈마산화막(High Density Plasma Oxide, HDP) 또는 스핀온절연막(61)(Spin On Dielectric, SOD)을 포함한 유동성절연막(61)이 적층된 적층막으로 절연막(61)을 형성할 수 있다.
이로써, 기판(51)에 형성된 트렌치(55)를 갭필하는 절연막(61)을 포함한 제1소자분리(62)를 형성할 수 있다. 또한, 수직적으로 중첩되는 제1소자분리(62)와 제2소자분리(60)를 포함하는 소자분리구조물(63)을 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만 공지된 제조기술을 이용하여 이미지 센서를 완성할 수 있다. 예컨대, 기판(51) 후면에 평탄화막, 컬러필터 및 마이크로렌즈를 순차적으로 형성하여 이미지 센서를 완성할 수 있다.
상술한 제조방법을 통해 형성된 이미지 센서는 제1소자분리(62)와 제2소자분리(60)가 수직적으로 중첩되는 소자분리구조물(63)을 구비함으로써, 인접한 픽셀 사이의 물리적, 전기적 크로스토크를 효과적으로 방지할 수 있다.
또한, 제2소자분리(60)는 제1불순물영역(58)을 감싸는 제2불순물영역(59)의 불순물 도핑농도가 더 크기 때문에 전기적 크로스토크를 보다 효과적으로 방지할 수 있다.
또한, 1차 어닐공정을 통해 돌출된 표면(51A)을 형성함으로써, 입사광에 대한 포커싱을 향상시킬 수 있으며, 암전류 발생을 방지할 수 있다.
또한, 단결정 상태의 기판(51) 대비 낮은 용융온도를 갖는 비정질영역(57)을 선택적으로 용융시키는 2차 어닐공정을 통해 주입된 불순물의 확산에 기인한 특성 열화를 방지함과 동시에 기 형성된 구조물에 가해지는 열적 부담을 경감시킬 수 있다.
도 9는 선택적 용융을 포함한 레이져어닐을 통해 형성된 불순물영역의 불순물 도핑농도를 나타낸 그래프이다.
도 9를 참조하면, 선택적 용융(selective melting)을 포함한 레이져어닐에 의해 활성화된 불순물영역 즉, 제2소자분리는 경계지역으로 주입된 불순물이 축적된(pile up) 것을 확인할 수 있다. 즉, 제1불순물영역 및 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역이 선택적 용융을 포함한 레이져어닐에 의해 형성된 것임을 알 수 있다.
아울러, 제1불순물영역은 깊이에 따라 비교적 균일한 불순물 도핑농도를 유지하고 있으며, 레이져 조사 에너지에 따라 제2소자분리의 깊이를 조절할 수 있다.
도 10은 레이져 조사 에너지에 따라 서로 다른 결정구조를 갖는 실리콘의 용융 여부를 나타낸 그래프이다.
도 10을 참조하면, 비정질 실리콘과 단결정 실리콘에 동일한 에너지의 레이져를 조사한 경우에 그 결정구조의 차이로 인해 선택적인 용융이 가능하다는 것을 확인할 수 있다. 즉, 비정질 실리콘과 단결정 실리콘은 그 결정구조의 차이로 인해 용융온도가 서로 상이하며, 이러한 차이를 이용하여 비정질 실리콘만 선택적으로 용융시킬 수 있다.
도 11은 레이져어닐에 따른 격자이동을 나타낸 이미지이다.
도 11을 참조하면, 레이져 조사 에너지가 증가할수록 사각형(제3실시예에서의 트렌치에 대응함) 모서리가 라운드진 형태로 변형되는 것을 확인할 수 있다. 즉, 레이져어닐에 의하여 실리콘 격자가 이동하여 그 형태가 변형되는 바, 이를 이용하여 돌출된 표면을 형성할 수 있다.
도 12는 본 발명의 실시예에 따른 이미지 센서의 구성을 나타낸 블럭도이다.
도 12에 도시된 바와 같이, CMOS 이미지 센서(2100)는 액티브 픽셀 센서 어레이(APS array, 2110), 컨트롤러(2130), 로우 드라이버(2120) 및 픽셀 신호 처리부(2140)를 포함할 수 있다. 액티브 픽셀 센서 어레이(2110)는 본 발명의 제1실시예 내지 제3실시예에 따른 이미지 센서를 포함할 수 있다. 구체적으로, 액티브 픽셀 센서 어레이(2110)는 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리 및 기판에 형성된 제1불순물영역과 제1불순물영역 가장자리를 따라 형성되어 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리가 적층된 소자분리구조물 및 소자분리구조물에 의해 분리된 복수의 픽셀들에 대응하여 기판에 형성된 광전변환영역을 포함한 이미지 센서를 포함할 수 있다. 또한, 제2소자분리는 기판과 제1소자분리 사이에 형성된 제3불순물영역을 더 포함할 수 있다. 또한, 기판 전면에 형성된 보호막, 보호막 상에 형성되어 금속배선을 포함하는 층간절연막 및 광전변환영역에 대응하여 기판 후면에 돌출된 표면을 더 포함할 수 있다. 광전변환영역에서 변환된 전기적 신호는 수직 신호 라인을 통해서 픽셀 신호 처리부(2140)로 제공된다. 액티브 픽셀 센서 어레이(2110) 내의 픽셀 센서들은 로우(row) 단위로 한 번에 하나씩 출력(read out)된다. 따라서, 액티브 픽셀 센서 어레이(2110)의 하나의 로우(row)에 있는 픽셀들은 로우 드라이버(2120)의 출력인 로우 선택 신호에 의해 동시에 모두 활성화된다.
또한, 선택된 로우에 있는 각 화소는 수신된 빛에 대응하는 신호를 해당하는 칼럼의 출력 라인에 제공한다. 액티브 픽셀 센서 어레이(APS: 1210)내에서, 각 칼럼은 선택 라인을 갖고, 각 칼럼의 픽셀 셀들은 칼럼 선택 신호에 응답하여 선택적으로 출력된다. 액티브 픽셀 센서 어레이(APS: 2110) 내에 있는 로우(row)들은 로우 드라이버(2120)의 출력 신호에 응답하여 활성화된다.
컨트롤러(2130)는 액티브 픽셀 센서 어레이(2110)로부터 출력된 픽셀 신호의 적절한 처리를 위해 로우 드라이버(2120)와 픽셀 신호 처리부(2140)를 제어한다. 픽셀 신호 처리부(2140)는 상관 이중 샘플러(CDS: 2142), 아날로그-디지털 컨버터(ADC: 2144) 및 버퍼(Buffer: 2146)를 포함한다.
상관 이중 샘플러(CDS: 2142)는 액티브 픽셀 센서 어레이(2110)에서 생성된 전기 신호를 수직 신호 라인을 통해 수신하여 샘플링(sample) 및 홀드(hold)한다. 즉, 특정한 잡음 레벨과 생성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다. 램프 신호 생성기(Ramp Gen.: 2148)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과를 출력단으로 출력할 수 있다. 상기 램프 신호 생성기(Ramp Gen.: 2148)는 컨트롤러(2130)에서 발생된 제어신호에 기초해 동작할 수 있다.
아날로그-디지털 컨버터(ADC: 2144)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환한다. 버퍼(Buffer: 2146)는 컬럼 메모리 블록(미도시) 및 센스 엠프(미도시)를 포함하고, 상기 컬럼 메모리 블록(미도시)은 복수의 메모리(미도시)들을 포함할 수 있다.
버퍼(Buffer: 2146)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(미도시)에서 디코딩 결과에 따라 순차적으로 이미지 프로세서(미도시)로 출력된다.
도 12의 CMOS 이미지 센서(2100)는 이미지 프로세서(미도시)를 더 포함하여 하나의 반도체 칩으로 구현될 수 있다. 이미지 프로세서(미도시)는 디지털화된 픽셀 신호들에 대해 적절한 이미지 처리를 수행하여 이미지 데이터를 출력한다. 상기 CMOS 이미지 센서(2100)는 이미지 프로세서(미도시)의 제어에 의해 렌즈를 통해 촬상된 물체(object)를 센싱하고, 상기 이미지 프로세서(미도시)는 상기 이미지 센서(2100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(미도시)에 출력할 수 있다. 이때, 디스플레이 유닛(미도시)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(미도시)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다. 도 12에 도시된 본 발명의 실시예에 따른 CMOS 이미지 센서(2100)는 본 발명의 제1실시예 내지 제3실시예에 따른 이미지 센서를 포함할 수 있따. 따라서, 인접한 픽셀간의 크로스토크 및 암전류에 의하여 손상되지 않은 이미지 데이터를 출력할 수 있다.
도 13은 본 발명의 실시예에 따른 이미지 센서를 포함하는 시스템을 나타낸 블럭도이다.
여기서, 도 13의 시스템(2200)은 이미지 데이터를 필요로 하는 컴퓨터 시스템, 카메라 시스템, 스캐너, 차량 네비게이션, 비디오 폰, 경비 시스템, 움직임 검출 시스템일 수 있다.
도 13에 도시된 바와 같이, 시스템(2200)은 중앙처리장치(CPU: 2210) 또는 프로세서(Processor: 2210), 비휘발성 메모리(2220), 이미지 센서(2230), 입출력 장치(I/O: 2240) 및 RAM(Random Access Memory: 2250)을 포함한다.
중앙처리장치(CPU: 2210)는 버스(2260)를 통해 입출력 장치(I/O: 2240)와 통신을 한다.
이미지 센서(2230)는 버스(2260)를 통해 중앙처리장치(CPU: 2210)와 통신한다. 또한, RAM(2250)과 비휘발성 메모리(2220)도 버스(2260)를 통해 중앙처리장치(CPU: 2210)와 통신한다. 이미지 센서(2230)는 독립된 반도체 칩으로 존재할 수도 있고, 중앙처리장치(2210)와 결합되어 하나의 반도체 칩을 구성할 수 있다.
도 13의 시스템에 포함된 이미지 센서(2230)는 본 발명의 제1실시예 내지 제3실시예에 따른 이미지 센서를 포함할 수 있다. 따라서, 인접한 픽셀간의 크로스토크 및 암전류에 의하여 손상되지 않은 이미지 데이터를 출력할 수 있다.
상술한 본 발명의 실시예들에서는 이미지 센서에 본 발명의 기술 사상에 따른 소자분리구조를 적용한 경우를 예시하여 설명하였으나, 본 발명의 기술 사상에 따른 소자분리구조는 메모리, 로직회로 등의 소자분리구조가 필요한 모든 반도체 장치에 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 보호막
103 : 층간절연막 104 : 금속배선
105 : 컬러필터 106 : 마이크로렌즈
110 : 제1소자분리 111 : 트렌치
112 : 절연막 120 : 제2소자분리
121 : 제1불순물영역 122 : 제2불순물영역
130 : 소자분리구조물
103 : 층간절연막 104 : 금속배선
105 : 컬러필터 106 : 마이크로렌즈
110 : 제1소자분리 111 : 트렌치
112 : 절연막 120 : 제2소자분리
121 : 제1불순물영역 122 : 제2불순물영역
130 : 소자분리구조물
Claims (20)
- 복수의 디바이스영역을 분리하는 소자분리구조물로서,
기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리; 및
상기 기판에 형성된 제1불순물영역과 상기 제1불순물영역 가장자리를 따라 형성되어 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리를 포함하고,
상기 제1소자분리와 상기 제2소자분리가 적층된 소자분리구조물.
- 제1항에 있어서,
상기 제2소자분리는 상기 기판과 상기 제1소자분리 사이에 형성된 제3불순물영역을 더 포함하는 소자분리구조물.
- 제1항에 있어서,
상기 제2소자분리는 상기 디바이스영역에 대응하는 기판에 대한 전위장벽으로 작용하는 불순물을 포함하는 소자분리구조물.
- 제1항에 있어서,
상기 제1소자분리 상에 상기 제2소자분리가 적층되거나, 또는 상기 제2소자분리 상에 상기 제1소자분리가 적층된 소자분리구조물.
- 제1항에 있어서,
상기 제1소자분리와 상기 제2소자분리가 적층되어 상기 기판을 관통하는 소자분리구조물.
- 복수의 디바이스영역을 분리하는 소자분리구조물의 제조방법으로,
기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
상기 트렌치 아래 기판에 상기 기판보다 낮은 융용온도를 갖는 비정질영역을 형성하는 단계;
상기 비정질영역에 불순물을 이온주입하는 단계; 및
상기 비정질영역을 용융시켜 주입된 불순물을 활성화시킴과 동시에 재결정화시키는 어닐을 진행하는 단계
를 포함하는 소자분리구조물 제조방법.
- 제6항에 있어서,
상기 비정질영역을 형성하기 이전 또는 상기 어닐을 진행한 이후에 상기 트렌치를 갭필하는 절연막을 형성하는 단계를 더 포함하는 소자분리구조물 제조방법.
- 제6항에 있어서,
상기 트렌치를 형성한 이후에 어닐을 진행하는 단계를 더 포함하는 소자분리구조물 제조방법.
- 제6항에 있어서,
상기 비정질영역은 선비정질화를 통해 형성하는 소자분리구조물 제조방법.
- 제6항에 있어서,
상기 어닐은 레이져어닐을 포함하는 소자분리구조물 제조방법.
- 제10항에 있어서,
상기 어닐을 진행하는 단계는,
예정된 시간동안 레이져를 조사하여 상기 비정질영역을 용융시키는 단계; 및
상기 레이져 조사를 차단하여 용융된 상기 비정질영역을 응고시키는 단계
를 포함하는 소자분리구조물 제조방법.
- 제6항에 있어서,
상기 비정질영역에 불순물을 이온주입하는 단계에서,
상기 불순물은 상기 디바이스영역에 대응하는 기판에 대해 전위장벽으로 작용하는 불순물을 포함하는 소자분리구조물 제조방법.
- 기판에 형성된 트렌치를 갭필하는 절연막을 포함한 제1소자분리 및 상기 기판에 형성된 제1불순물영역과 상기 제1불순물영역 가장자리를 따라 형성되어 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함한 제2소자분리가 적층된 소자분리구조물; 및
상기 소자분리구조물에 의해 분리된 복수의 픽셀들에 대응하여 상기 기판에 형성된 광전변환영역
을 포함하는 이미지 센서.
- 제13항에 있어서,
상기 제2소자분리는 상기 기판과 상기 제1소자분리 사이에 형성된 제3불순물영역을 더 포함하는 이미지 센서.
- 제13항에 있어서,
상기 제2소자분리는 상기 광전변환영역에 대한 전위장벽으로 작용하는 불순물을 포함하는 이미지 센서.
- 제13항에 있어서,
상기 제1소자분리 상에 상기 제2소자분리가 적층되거나, 또는 상기 제2소자분리 상에 상기 제1소자분리가 적층된 이미지 센서.
- 제13항에 있어서,
상기 광전변환영역의 깊이보다 상기 소자분리구조물의 깊이가 더 큰 이미지 센서.
- 제13항에 있어서,
상기 소자분리구조물은 상기 기판을 관통하는 이미지 센서.
- 제13항에 있어서,
상기 기판 전면 상에 형성된 보호막;
상기 보호막 상에 형성되어 금속배선을 포함하는 층간절연막; 및
상기 광전변환영역에 대응하여 상기 기판 후면에 돌출된 표면
을 더 포함하는 이미지 센서
- 제19항에 있어서,
상기 보호막은 상기 기판보다 열전도성이 낮은 물질막을 포함하는 이미지 센서.
Priority Applications (4)
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20060075763A (ko) * | 2004-12-29 | 2006-07-04 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조 방법 |
| KR20070029369A (ko) * | 2005-09-09 | 2007-03-14 | 매그나칩 반도체 유한회사 | 암전류 발생을 억제할 수 있는 이미지센서 제조 방법 |
-
2013
- 2013-05-31 KR KR1020130062477A patent/KR102026310B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR102026310B1 (ko) | 2019-09-30 |
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