KR20140134104A - Garbage processing circuit for display apparatus - Google Patents

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KR20140134104A KR1020130053832A KR20130053832A KR20140134104A KR 20140134104 A KR20140134104 A KR 20140134104A KR 1020130053832 A KR1020130053832 A KR 1020130053832A KR 20130053832 A KR20130053832 A KR 20130053832A KR 20140134104 A KR20140134104 A KR 20140134104A
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Abstract

Disclosed is a garbage processing circuit for a display apparatus which improves garbage processing performed by a power sequence. The garbage processing circuit of the display device provides a garbage voltage to prevent a screen from flashing due to synchronization with the garbage process in the power on and power off of the power sequence.

Description

표시 장치의 가비지 프로세싱 회로{GARBAGE PROCESSING CIRCUIT FOR DISPLAY APPARATUS}[0001] DESCRIPTION [0002] GARBAGE PROCESSING CIRCUIT FOR DISPLAY APPARATUS [0003]

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 턴온 또는 턴오프 시점에 이루어지는 파워 시퀀스에서 수행되는 가비지 프로세싱을 개선한 표시 장치의 가비지 프로세싱 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a garbage processing circuit of a display device that improves the garbage processing performed in a power sequence performed at a turn-on or turn-off time.

화상을 디스플레이하기 위한 표시 장치로서 평판 디스플레이 장치가 널리 보급되어 사용되고 있다.A flat panel display device has been widely used as a display device for displaying an image.

평판 디스플레이 장치는 액정표시장치, 유기 발광다이오드 표시장치 등 다양하게 개발되고 있다.Flat panel display devices are being developed variously, including liquid crystal display devices and organic light emitting diode display devices.

일 예로, 종래의 액정 표시 장치는 구동 방식에 의하여 구분될 수 있으며, 그 중 IPS(In-Plane Switching) 방식으로 구동되는 IPS 패널이 개발된 바 있다.For example, a conventional liquid crystal display device can be classified by a driving method, and an IPS panel driven by an IPS (In-Plane Switching) method has been developed.

IPS 패널은 TN(TWISTED NEMATIC) 패널보다 넓은 시야각을 가지면서 향상된 색 표현력을 갖는다.The IPS panel has a wider viewing angle than the TN (TWISTED NEMATIC) panel and has improved color expression power.

일반적으로, 표시 장치를 포함하는 시스템은 파워 온 또는 파워 오프에 대응하는 파워 시퀀스를 갖는다. 특히, IPS 패널을 채용한 시스템의 경우 파워 온이나 파워 오프의 경우 가비지 프로세싱을 수행하는 파워 시퀀스를 갖는다.Generally, a system including a display device has a power sequence corresponding to power on or power off. Particularly, a system employing an IPS panel has a power sequence for performing garbage processing in case of power-on or power-off.

종래의 IPS 패널을 채용한 시스템의 파워 시퀀스에 포함된 가비지 프로세싱은 도 1a와 같이 파워 온인 경우와 도 1b와 같이 파워 오프인 경우로 구분될 수 있다.The garbage processing included in the power sequence of the system employing the conventional IPS panel can be classified into a power-on state as shown in FIG. 1A and a power-off state as shown in FIG. 1B.

종래의 IPS 패널을 채용한 시스템의 가비지 프로세싱은 소스 드라이브 집적 회로 내의 화상 신호를 출력하는 멀티플렉서를 턴오프하고 소스 드라이브 집적회로의 출력을 그라운드 전압(GND, VSSH)로 연결한다. 즉, 가비지 프로세싱은 화면이 화이트로 출력되도록 수행된다. The garbage processing of a system employing a conventional IPS panel turns off the multiplexer that outputs the image signal in the source drive integrated circuit and connects the output of the source drive integrated circuit to the ground voltage (GND, VSSH). That is, the garbage processing is performed so that the screen is output in white.

그러므로, 종래의 IPS 패널은 도 1a와 같이 파워 온에 대응한 가비지 프로세싱을 수행하거나 도 1b와 같이 파워 오프에 대응한 가비지 프로세싱을 수행하는 경우 화면이 화이트로 출력되는 과정이 포함됨에 따라서 가비지 프로세싱 중에 화면이 번뜩이는 문제점이 있었다.
Therefore, when the conventional IPS panel performs garbage processing corresponding to power-on as shown in FIG. 1A or performs garbage processing corresponding to power-off as shown in FIG. 1B, a process of outputting a screen in white is included in the process of garbage processing There was a problem that the screen flashed.

본 발명은 IPS 패널을 채용한 표시 장치에서 가비지 프로세싱에 의하여 표현되는 화면을 블랙으로 처리하여서 파워 온 또는 파워 오프에 대응한 파워 시퀀스 수행시 가비지 프로세싱 중에 화면 번뜩이는 것을 방지할 수 있는 표시 장치의 가비지 프로세싱 회로를 제공함을 목적으로 한다.The present invention relates to a display device capable of preventing screen flicker during garbage processing during a power sequence corresponding to power on or power off by processing a screen represented by garbage processing in a display device employing an IPS panel, And to provide a garbage processing circuit.

본 발명은 표시 장치의 가비지 프로세싱을 위하여 감마 회로에서 화면을 블랙으로 처리하는 가비지 전압을 제공하여서 파워 온 또는 파워 오프에 대응한 파워 시퀀스 수행시 가비지 프로세싱 중에 화면 번뜩이는 것을 방지할 수 있는 표시 장치의 가비지 프로세싱 회로를 제공함을 다른 목적으로 한다.
The present invention provides a display device capable of preventing garbage processing during garbage processing during a power sequence corresponding to power on or power off by providing a garbage voltage for processing a screen in a gamma circuit in a gamma circuit for garbage processing of a display device The present invention provides a garbage processing circuit of the present invention.

본 발명에 따른 표시 장치의 가비지 프로세싱 회로는, 화면을 블랙으로 표현하는 가비지 전압을 제공하는 감마 회로; 파워 온 및 파워 오프에 대응하는 파워 시퀀스에 수행되는 가비지 프로세싱에 동기하여 상기 가비지 전압을 스위칭하는 가비지 스위치부; 및 소스 드라이버 집적회로의 출력단을 노멀 모드에 대응하여 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 가비지 전압을 적용하기 위하여 상기 가비지 스위치부에 연결하는 멀티플렉서부;를 포함함을 특징으로 한다.A garbage processing circuit of a display device according to the present invention includes: a gamma circuit for providing a garbage voltage representing a screen in black; A garbage switch for switching the garbage voltage in synchronization with garbage processing performed on a power sequence corresponding to power-on and power-off; And a multiplexer unit for connecting an output terminal of the source driver integrated circuit to the display panel in correspondence with the normal mode and for connecting the display unit to the garbage switch unit in order to apply the garbage voltage corresponding to the garbage processing.

또한, 본 발명에 따른 표시 장치의 가비지 프로세싱 회로는, 화면을 블랙으로 표현하는 가비지 전압을 제공하는 감마 회로; 파워 온 및 파워 오프에 대응하는 파워 시퀀스에 수행되는 가비지 프로세싱에 동기하여 상기 가비지 전압을 스위칭하는 제1 및 제2 가비지 스위치; 소스 드라이버 집적회로의 비반전 신호의 출력단을 노멀 모드에 대응하여 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 제1 가비지 스위치로 연결하는 제1 멀티플렉서;및 소스 드라이버 집적회로의 반전 신호의 출력단을 노멀 모드에 대응하여 상기 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 제2 가비지 스위치로 연결하는 제2 멀티플렉서;를 포함함을 특징으로 한다.
Also, a garbage processing circuit of a display device according to the present invention includes: a gamma circuit for providing a garbage voltage representing a screen in black; First and second garbage switches for switching the garbage voltage in synchronization with garbage processing performed on a power sequence corresponding to power on and power off; A first multiplexer for connecting the output terminal of the non-inverted signal of the source driver integrated circuit to the display panel in correspondence with the normal mode and for connecting to the first garbage switch in response to the garbage processing; And a second multiplexer connected to the display panel corresponding to the normal mode and connected to the second garbage switch corresponding to the garbage processing.

따라서, 본 발명에 의하면 IPS 패널을 채용한 시스템에서 파워 온 또는 파워 오프에 대응하는 파워 시퀀스에서 가비지 프로세싱을 수행하는 과정에서 화면 번뜩임이 발생하는 것이 방지될 수 있는 효과가 있다.
Therefore, according to the present invention, it is possible to prevent the occurrence of screen glare in the process of performing the garbage processing in the power sequence corresponding to the power-on or power-off in the system employing the IPS panel.

도 1a는 종래의 파워 온 시점의 파워 시퀀스에서 가비지 프로세싱에 따른 화면 변화를 표시하는 도면.
도 1b는 종래의 파워 오프 시점의 파워 시퀀스에서 가비지 프로세싱에 따른 화면 변화를 표시하는 도면.
도 2는 본 발명에 따른 표시 장치의 실시예를 나타내는 평면도.
도 3은 도 2의 소스 드라이버 집적회로를 나타내는 블록도.
도 4는 도 3의 출력 버퍼, 멀티플렉서부 및 가비지 스위치부의 상세 회로도.
도 5는 감마 전압을 설명하는 도면.
도 6a는 본 발명에 따른 파워 온 시점의 파워 시퀀스에서 가비지 프로세싱에 따른 화면 변화를 표시하는 도면.
도 6b는 본 발명에 따른 파워 오프 시점의 파워 시퀀스에서 가비지 프로세싱에 따른 화면 변화를 표시하는 도면.FIG. 1A is a diagram illustrating a screen change according to a conventional power-on time power sequence according to garbage processing; FIG.
FIG. 1B is a diagram illustrating a screen change according to the conventional garbage processing in a power sequence at a power-off time. FIG.
2 is a plan view showing an embodiment of a display device according to the present invention.
Figure 3 is a block diagram illustrating the source driver integrated circuit of Figure 2;
FIG. 4 is a detailed circuit diagram of the output buffer, the multiplexer, and the garbage switch in FIG. 3; FIG.
5 is a view for explaining a gamma voltage;
FIG. 6A is a diagram illustrating a screen change according to garbage processing in a power-on time power-on sequence according to the present invention; FIG.
FIG. 6B illustrates a screen change according to garbage processing in a power sequence at a power-off time according to the present invention; FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the terminology used herein is for the purpose of description and should not be interpreted as limiting the scope of the present invention.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
The embodiments described in the present specification and the configurations shown in the drawings are preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention and thus various equivalents and modifications Can be.

본 발명에 따른 표시 장치의 일 실시 예는 도 2와 같이 표시 패널(10)을 포함하며, 표시 패널(10)을 구동하기 위하여 소스 드라이버 집적회로(12), 게이트 드라이버 집적회로(14) 및 타이밍 컨트롤러(16)를 포함한다. 여기에서, 소스 드라이버 집적회로(12), 게이트 드라이버 집적회로(14) 및 타이밍 컨트롤러(16)는 COG(Chip-on-glass) 또는 COF(chip-on-film) 등 다양한 형태로 실장될 수 있다. 그리고, 표시 장치는 각 부의 동작에 필요한 전압을 제공하기 위한 파워관리 집적회로(18)을 포함할 수 있다.An embodiment of the display device according to the present invention includes a display panel 10 as shown in FIG. 2 and includes a source driver integrated circuit 12, a gate driver integrated circuit 14, And a controller 16. Here, the source driver integrated circuit 12, the gate driver integrated circuit 14 and the timing controller 16 may be mounted in various forms such as chip-on-glass (COG) or chip-on-film (COF) . And, the display device may include a power management integrated circuit 18 for providing the voltage required for the operation of each part.

본 발명에 따른 실시예로 구성되는 표시 패널(10)은 액정 패널이나 유기 발광다이오드 패널 등과 같이 평판 디스플레이를 구현하는 패널로 구성될 수 있다.The display panel 10 according to an embodiment of the present invention may be constituted by a panel implementing a flat panel display such as a liquid crystal panel or an organic light emitting diode panel.

타이밍 컨트롤러(16)는 외부에서 전송되는 클럭 신호와 데이터를 소스 드라이버 집적회로(12)와 게이트 드라이버 집적회로(14)로 전달하는 구성을 갖는다. The timing controller 16 has a configuration for transferring externally transmitted clock signals and data to the source driver integrated circuit 12 and the gate driver integrated circuit 14.

그리고, 파워관리 집적회로(18)는 1.8V, 4.5V 및 9V와 같은 다양한 전압을 생성하여서 타이밍 컨트롤러(16), 소스 드라이버 집적회로(12) 및 게이트 드라이버 집적회로(14) 등에 공급하는 구성을 갖는다.The power management integrated circuit 18 generates various voltages such as 1.8V, 4.5V, and 9V and supplies them to the timing controller 16, the source driver integrated circuit 12, and the gate driver integrated circuit 14 .

소스 드라이버 집적회로(12)는 타이밍 컨트롤러(16)에서 클럭과 데이터를 전달받아서 소스 구동 신호를 표시 패널(10)로 제공하여 화상을 구동하는 동작을 수행한다.The source driver integrated circuit 12 receives the clock and data from the timing controller 16, and supplies the source driving signal to the display panel 10 to drive the image.

그리고, 게이트 드라이버 집적회로(14)는 타이밍 컨트롤러(16) 또는 소스 드라이버 집적회로(12)에서 클럭 신호와 제어 신호를 수신하여서 표시 패널(10) 상에 화상이 구현되는 것을 제어한다.The gate driver integrated circuit 14 receives a clock signal and a control signal from the timing controller 16 or the source driver integrated circuit 12 to control the implementation of the image on the display panel 10.

한편, 소스 드라이버 집적회로(12)는 도 3과 같이 예시될 수 있다.On the other hand, the source driver integrated circuit 12 can be illustrated as shown in FIG.

소스 드라이버 집적회로(12)는 수신부(30), 데이터 레지스터부(32), 래치부(34), 디지털-아날로그 변환부(36), 출력 버퍼부(38), 멀티플렉서부(40), 가비지 스위치부(42)를 포함하여 구성될 수 있다.The source driver integrated circuit 12 includes a receiving section 30, a data register section 32, a latch section 34, a digital-analog conversion section 36, an output buffer section 38, a multiplexer section 40, (42). ≪ / RTI >

수신부(30)는 외부에서 전송되는 클럭과 데이터를 수신하고, 데이터와 클럭을 구분하여서 출력하도록 구성된다. The receiving unit 30 is configured to receive clocks and data transmitted from the outside, and to output the data and the clocks separately.

데이터 레지스터부(32)는 수신부(30)에서 제공되는 데이터를 라인 단위와 같은 일정 분량을 저장한 후 출력하는 구성을 갖는다.The data register unit 32 has a structure in which data supplied from the receiving unit 30 is stored in a predetermined amount, such as a line unit, and then outputted.

래치부(34)는 데이터 레지스터부(32)에서 출력되는 데이터를 래치하여 디지털-아날로그 변환부(36)로 전달하는 구성을 갖는다.The latch unit 34 latches the data output from the data register unit 32 and transfers the latched data to the digital-analog converter 36.

디지털-아날로그 변환부(36)는 디지털 값을 갖는 데이터를 화상으로 구현하기 위한 아날로그 신호로 변환하여 출력하는 구성을 갖는다.The digital-analog converter 36 has a configuration for converting data having a digital value into an analog signal for realizing an image and outputting the analog signal.

출력 버퍼부(38)는 디지털-아날로그 변환부(36)에서 출력되는 아날로그 신호들을 소스 구동 신호들로 출력하는 구성을 갖는다.The output buffer unit 38 has a configuration for outputting the analog signals output from the digital-analog converter 36 as source driving signals.

멀티플렉서부(40)는 출력 버퍼(38)에서 출력되는 소스 구동 신호들 중 반전 출력과 비반전 출력을 스위칭하여 표시 패널(10)에 인가하는 구성을 갖는다.The multiplexer unit 40 has a configuration in which an inverted output and a non-inverted output of the source driving signals output from the output buffer 38 are switched and applied to the display panel 10.

가비지 스위치부(42)는 파워 온 및 파워 오프에 대응하는 파워 시퀀스에 포함되어 수행되는 가비지 프로세싱에 대응하여 가비지 전압(Vg)이 멀티 플렉서부(40)에 제공되도록 스위칭한다.The garbage switch unit 42 switches the garbage voltage Vg to be provided to the multiplexer 40 in response to the garbage processing performed in the power sequence corresponding to the power-on and power-off.

가비지 전압(Vg)은 감마 회로(44)에서 제공된다. 감마 회로(44)는 파워관리 집적회로(18)에서 제공되는 구동 전압(VDD)을 이용하여 계조를 표현하기 위한 분압된 감마 전압들을 제공하는 구성을 갖는다. 감마 회로(44)는 구동 전압(VDD)이 인가되는 저항 스트링을 포함할 수 있으며, 저항 스트링의 직렬 연결된 저항들 간의 노드들에서 분압된 감마 전압이 출력되도록 구성될 수 있다.The garbage voltage Vg is provided in the gamma circuit 44. [ The gamma circuit 44 has a configuration for providing divided gamma voltages for expressing the gradation using the driving voltage VDD provided from the power management integrated circuit 18. [ The gamma circuit 44 may include a resistor string to which the drive voltage VDD is applied and may be configured such that the divided gamma voltage at the nodes between the series connected resistors of the resistor string is output.

감마 회로(44)는 가비지 전압(Vg)을 VDD/2 또는 그에 근사하는 레벨로 제공하도록 구성될 수 있다. 감마 회로(44)의 상기한 가비지 전압(Vg)은 가비지 프로세싱에서 화면을 블랙으로 표시하기 위한 레벨을 갖는 전압을 의미한다.The gamma circuit 44 may be configured to provide a garbage voltage Vg at a level approximating VDD / 2. The garbage voltage Vg of the gamma circuit 44 means a voltage having a level for displaying a screen in black in the garbage processing.

감마 회로(44)에서 출력되는 가비지 전압(Vg)은 가비지 스위치부(42)에 제공된다.The garbage voltage Vg output from the gamma circuit 44 is supplied to the garbage switch unit 42. [

상기한 바와 같이 소스 드라이버 집적회로(12)를 구성하는 수신부(30), 데이터 레지스터부(32), 래치부(34), 디지털-아날로그 변환부(36), 출력 버퍼부(38) 및 멀티플렉서부(40)는 일반적으로 개시되는 수준의 구성이므로 이들에 대한 구체적인 동작의 설명은 생략한다.As described above, the receiving unit 30, the data register unit 32, the latch unit 34, the digital-analog conversion unit 36, the output buffer unit 38, and the multiplexer unit 32, which constitute the source driver integrated circuit 12, The description of the specific operation thereof is omitted.

상기한 구성에서 멀티플렉서부(40)와 가비지 스위치부(42)는 본 발명에 따른 실시예에 의한 가비지 프로세싱에 따른 제어를 수행하기 위하여 도 4와 같은 구성을 갖는다.In the above configuration, the multiplexer unit 40 and the garbage switch unit 42 are configured as shown in FIG. 4 to perform the control according to the garbage processing according to the embodiment of the present invention.

도 4는 본 발명에 따른 실시예를 설명하기 위하여 소스 드라이버 집적회로(12)에 포함되는 출력 버퍼부(38), 멀티플렉서부(40) 및 가비지 스위치부(42)를 보다 상세히 도시한 것이다.4 shows the output buffer unit 38, the multiplexer unit 40 and the garbage switch unit 42 included in the source driver integrated circuit 12 in more detail in order to explain the embodiment according to the present invention.

여기에서, 출력 버퍼부(38)는 소스 드라이버 집적회로(12)의 출력에 대응하는 버퍼들(50, 52)을 포함한다. 여기에서, 버퍼(50)는 비반전 출력을 갖는 것이고, 버퍼(52)는 비반전 출력을 갖는 것으로 정의할 수 있다.Here, the output buffer section 38 includes buffers 50 and 52 corresponding to the output of the source driver integrated circuit 12. [ Here, the buffer 50 has a non-inverted output, and the buffer 52 has a non-inverted output.

멀티플렉서부(40)는 버퍼(50)의 비반전 출력을 스위칭하기 위한 멀티플렉스(54)와 버퍼(52)의 반전 출력을 스위칭하기 위한 멀티플렉서(56)를 포함한다.The multiplexer unit 40 includes a multiplexer 54 for switching the non-inverted output of the buffer 50 and a multiplexer 56 for switching the inverted output of the buffer 52. [

그리고, 가비지 스위치부(42)는 멀티플렉서(56)의 출력을 가비지 전압(Vg)에 연결하는 것을 스위칭하는 가비지 스위치(58)와 멀티플렉서(54)의 출력을 가비지 전압(Vg)에 연결하는 것을 스위칭하는 가비지 스위치(60)를 포함한다.The garbage switch unit 42 switches between connecting the output of the multiplexer 56 to the garbage voltage Vg and the garbage switch 58 connecting the output of the multiplexer 54 to the garbage voltage Vg (Not shown).

상술한 바와 같이 실시예가 구성됨에 따라서, 노멀 상태에서 가비지 스위치(58, 60)는 턴오프 상태를 유지하고, 멀티플렉서(54, 56)는 비반전 신호 또는 반전 신호를 선택적으로 출력하기 위하여 스위칭되며 서로 반대로 턴온 또는 턴오프된다.As described above, in the normal state, the garbage switches 58 and 60 maintain the turn-off state, and the multiplexers 54 and 56 are switched to selectively output the non-inverted signal or the inverted signal, Conversely, it is turned on or off.

상기와 같은 실시예에서 파워 온 또는 파워 오프에 대응한 파워 시퀀스가 수행되면 파워 시퀀스에 포함된 가비지 프로세싱이 수행된다. 멀티플렉서부(40)의 멀티플렉서(54, 56)는 가비지 프로세싱에 동기하여서 출력을 턴오프 상태로 스위칭한다.In the above embodiment, when the power sequence corresponding to the power-on or power-off is performed, the garbage processing included in the power sequence is performed. The multiplexers 54 and 56 of the multiplexer unit 40 switch the output to the turn-off state in synchronization with the garbage processing.

그리고, 가비지 스위치(58)는 가비지 전압(Vg)을 멀티플렉서(56)의 출력단(70)에 인가하도록 스위칭되고, 가비지 스위치(60)는 가비지 전압(Vg)을 멀티플렉서(58)의 출력단(70)에 인가하도록 스위칭된다.The garbage switch 58 is switched to apply the garbage voltage Vg to the output terminal 70 of the multiplexer 56 and the garbage switch 60 switches the garbage voltage Vg to the output terminal 70 of the multiplexer 58. [ Lt; / RTI >

즉, 가비지 스위치(58, 60)는 가비지 프로세싱에 동기하여 가비지 전압(Vg)의 출력을 스위칭하고, 그 결과 출력단(70)으로 가비지 전압(Vg)이 출력된다. That is, the garbage switches 58 and 60 switch the output of the garbage voltage Vg in synchronization with the garbage processing, and as a result, the garbage voltage Vg is output to the output terminal 70. [

이때, 가비지 스위치(58, 60)에서 스위칭되는 가비지 전압(Vg)은 도 3의 감마 회로(44)에서 제공될 수 있다. 가비지 스위치(58, 60)는 동일한 레벨의 가비지 전압(Vg)를 제공받도록 구성됨이 바람직하다. 그리고, 가비지 전압(Vg)은 표시 패널(10)의 화면을 블랙으로 표현하는 레벨로 설정될 수 있다. At this time, the garbage voltage Vg to be switched by the garbage switches 58 and 60 may be provided in the gamma circuit 44 of FIG. It is preferable that the garbage switches 58 and 60 are configured to receive the same level of the garbage voltage Vg. The garbage voltage Vg may be set to a level that represents the screen of the display panel 10 in black.

본 발명에 따른 실시예에서 감마 회로(44)는 가비지 프로세싱에서 화면이 블랙으로 표현하기 위하여 가비지 전압(Vg)을 VDD/2로 출력하도록 구성됨이 바람직하다. In the embodiment of the present invention, the gamma circuit 44 is preferably configured to output the garbage voltage Vg at VDD / 2 in order to display the screen black in the garbage processing.

일반적으로 소스 드라이버 집적회로(12)는 VDD/2가 외부로부터 인가되거나 내부적으로 생성하여 사용하는 구성을 포함하지 않는다. 그러므로, 구성 요소를 별도로 추가하지 않고 본 발명에 따른 실시예는 상술한 바와 같이 감마 회로(44)가 가비지 전압(Vg)을 제공하도록 구성될 수 있다.In general, the source driver integrated circuit 12 does not include a configuration in which VDD / 2 is externally applied or internally generated and used. Therefore, an embodiment according to the present invention can be configured such that the gamma circuit 44 provides the garbage voltage Vg, as described above, without adding additional components.

통상, 화면의 계조를 표현하는 감마 전압은 상술한 감마 회로(44)에 의하여 제공될 수 있으며 도 5와 같이 구동 전압(VDD)과 그라운드 전압(GND) 범위에서 설정될 수 있다. 감마 전압은 VDD/2을 기준으로 VDD/2 이상 영역(VH)은 비반전 전압의 표현을 위하여 이용되는 것으로 구분될 수 있고, VDD/2 이하 영역(VL)은 반전 전압의 표현을 위하여 이용되는 것으로 구분될 수 있다.In general, the gamma voltage representing the gradation of the screen may be provided by the above-described gamma circuit 44 and may be set in the range of the driving voltage VDD and the ground voltage GND as shown in FIG. The gamma voltage can be classified as being used for VDD / 2 and VDD / 2 or more region (VH) is used for representing non-inversion voltage, and VDD / 2 or less region (VL) .

이때, 비반전 전압에서 VDD/2에 해당하는 레벨은 버텀 레벨로서 표시 패널(10)의 화면이 블랙으로 표현되며, 이는 비반전 전압의 버텀 레벨(VDDL)로 정의한다. 비반전 전압에서 VDD에 해당하는 레벨은 탑 레벨로서 표시 패널(10)의 화면이 화이트로 표현되며, 이는 비반전 전압의 탑 레벨(VDDH)로 정의한다.At this time, the level corresponding to VDD / 2 at the non-inverting voltage is the bottom level, and the screen of the display panel 10 is represented by black, which is defined as the bottom level (VDDL) of the non-inverting voltage. The level corresponding to VDD at the non-inverting voltage is the top level, and the screen of the display panel 10 is represented by white, which is defined as the top level (VDDH) of the non-inverting voltage.

그리고, 반전 전압에서 VDD/2에 해당하는 레벨은 버텀 레벨로서 표시 패널(10)의 화면이 블랙으로 표현되며, 이는 반전 전압의 버텀 레벨(VSSL)로 정의한다. 반전 전압에서 GND에 해당하는 레벨은 탑 레벨로서 표시 패널(10)의 화면이 화이트로 표현되며, 이는 반전 전압의 탑 레벨(VSSH)로 정의한다.The level corresponding to VDD / 2 at the inverted voltage is the bottom level, and the screen of the display panel 10 is represented by black, which is defined as the bottom level (VSSL) of the inverted voltage. The level corresponding to GND at the inverted voltage is the top level, and the screen of the display panel 10 is represented by white, which is defined as the top level (VSSH) of the inverted voltage.

상술한 바와 같이, 감마 회로(44)는 가비지 전압(Vg)을 비반전 전압의 버텀 레벨(VDDL)로 제공하거나, 반전 전압의 탑 레벨(VSSH)로 제공하도록 구성됨이 바람직하다. 비반전 전압의 버텀 레벨(VDDL) 또는 반전 전압의 탑 레벨(VSSH)은 실질적으로 VDD/2와 같거나 가장 비숫한 레벨을 갖는다.As described above, the gamma circuit 44 is preferably configured to provide the garbage voltage Vg at the bottom level VDDL of the non-inverting voltage or at the top level VSSH of the inverting voltage. The bottom level (VDDL) of the non-inverting voltage or the top level (VSSH) of the inverting voltage has a level substantially equal to or most similar to VDD / 2.

상기와 같이 가비지 전압(Vg)이 표시 패널(10)의 화면을 블랙으로 표현하는 전압으로 제공됨에 따라서 IPS 패널을 채용한 시스템의 파워 시퀀스는 도 6a와 같이 파워 온인 경우와 도 6b와 같이 파워 오프인 경우에 대응한 가비지 프로세싱을 수행할 수 있다.As described above, since the garbage voltage Vg is provided as a voltage representing the screen of the display panel 10 in black, the power sequence of the system employing the IPS panel is a power-on state as shown in FIG. 6A and a power- It is possible to perform the corresponding garbage processing.

즉, 도 6a와 같이 파워 온에 대응하여 가비지 프로세싱이 수행되면 표시 패널(10)의 화면은 가비지 전압(Vg)에 의하여 화면을 블랙으로 구동된 후 정상적인 프로세싱에 의한 화면을 출력할 수 있다.That is, as shown in FIG. 6A, when the garbage processing is performed corresponding to the power-on, the screen of the display panel 10 can be driven to black by the garbage voltage Vg and then output a screen based on normal processing.

또한, 도 6b와 같이 파워 오프에 대응하여 가비지 프로세싱이 수행되면 표시 패널의 화면은 정상적인 프로세싱에 의한 화면을 출력하는 상태에서 가비지 프로세싱에 의하여 가비지 전압(Vg)에 의하여 화면을 블랙으로 구동할 수 있다.6B, if the garbage processing is performed corresponding to the power-off, the screen of the display panel can be driven to black by the garbage voltage Vg by the garbage processing in a state of outputting the screen by normal processing .

본 발명에 따른 실시예는 가비지 프로세싱에 대응하여 소스 드라이버 집적회로의 출력들이 모두 동일한 블랙 레벨을 표현하는 레벨로 설정될 수 있으며, 결과적으로 화면의 번뜩임이 발생하는 것이 방지될 수 있다.The embodiment according to the present invention may be configured such that the outputs of the source driver integrated circuit corresponding to the garbage processing are all set to a level representing the same black level, and consequently, screen glare can be prevented from occurring.

따라서, 본 발명은 파워 시퀀스에 의한 가비지 프로세싱을 수행하는 과정에서 발생하는 화면 번뜩임을 해소할 수 있는 효과가 있다.
Therefore, the present invention has the effect of eliminating the screen glare that occurs during the process of performing the garbage processing by the power sequence.

10 : 표시 패널 12 : 소스 드라이버 집적회로
14 : 게이트 드라이버 집적회로 16 : 타이밍 컨트롤러
18 : 전원관리 집직회로 30 : 수신부
32 : 데이터 레지스터부 34 : 래치부
36 : 디지털-아날로그 변환부 38 : 출력 버퍼부
40 : 멀티플렉서부 42 : 가비지 스위치부
44 : 감마 회로 50, 52 : 버퍼
54, 56 : 멀티플렉서 58, 60 : 가비지 스위치10: display panel 12: source driver integrated circuit
14: Gate driver integrated circuit 16: Timing controller
18: Power management board circuit 30: Receiver
32: data register unit 34: latch unit
36: digital-analog conversion unit 38: output buffer unit
40: Multiplexer section 42: Garbage switch section
44: gamma circuit 50, 52: buffer
54, 56: multiplexer 58, 60: garbage switch

Claims (6)

화면을 블랙으로 표현하는 가비지 전압을 제공하는 감마 회로;
파워 온 및 파워 오프에 대응하는 파워 시퀀스에 수행되는 가비지 프로세싱에 동기하여 상기 가비지 전압을 스위칭하는 가비지 스위치부; 및
소스 드라이버 집적회로의 출력단을 노멀 모드에 대응하여 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 가비지 전압을 적용하기 위하여 상기 가비지 스위치부에 연결하는 멀티플렉서부;를 포함함을 특징으로 하는 표시 장치의 가비지 프로세싱 회로.
A gamma circuit for providing a garbage voltage representing a screen in black;
A garbage switch for switching the garbage voltage in synchronization with garbage processing performed on a power sequence corresponding to power-on and power-off; And
And a multiplexer unit for connecting an output terminal of the source driver integrated circuit to the display panel in response to the normal mode and for connecting the garbage switch unit to the garbage switch unit in response to the garbage processing. Garbage processing circuit.
제1 항에 있어서,
상기 표시 패널은 IPS(In-Plain Switching) 패널인 표시 장치의 가비지 프로세싱 회로.
The method according to claim 1,
Wherein the display panel is an IPS (In-Plain Switching) panel.
제1 항에 있어서,
상기 감마 회로는 감마 전압의 비반전 전압의 버텀 레벨을 상기 가비지 전압으로 제공하는 표시 장치의 가비지 프로세싱 회로.
The method according to claim 1,
Wherein the gamma circuit provides the bottom level of the non-inverting voltage of the gamma voltage as the garbage voltage.
제1 항에 있어서,
상기 감마 회로는 감마 전압의 반전 전압의 탑 레벨을 상기 가비지 전압으로 제공하는 표시 장치의 가비지 프로세싱 회로.
The method according to claim 1,
Wherein the gamma circuit provides the top level of the inverse voltage of the gamma voltage as the garbage voltage.
제1 항에 있어서,
상기 감마 회로는 감마 전압의 전체 구동 전압(VDD)의 1/2로 상기 가비지 전압을 제공하는 표시 장치의 가비지 프로세싱 회로.
The method according to claim 1,
Wherein the gamma circuit provides the garbage voltage at a half of the total driving voltage (VDD) of the gamma voltage.
화면을 블랙으로 표현하는 가비지 전압을 제공하는 감마 회로;
파워 온 및 파워 오프에 대응하는 파워 시퀀스에 수행되는 가비지 프로세싱에 동기하여 상기 가비지 전압을 스위칭하는 제1 및 제2 가비지 스위치;
소스 드라이버 집적회로의 비반전 신호의 출력단을 노멀 모드에 대응하여 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 제1 가비지 스위치로 연결하는 제1 멀티플렉서; 및
소스 드라이버 집적회로의 반전 신호의 출력단을 노멀 모드에 대응하여 상기 표시 패널로 연결하고 상기 가비지 프로세싱에 대응하여 상기 제2 가비지 스위치로 연결하는 제2 멀티플렉서;를 포함함을 특징으로 하는 표시 장치의 가비지 프로세싱 회로.
A gamma circuit for providing a garbage voltage representing a screen in black;
First and second garbage switches for switching the garbage voltage in synchronization with garbage processing performed on a power sequence corresponding to power on and power off;
A first multiplexer for connecting the output terminal of the non-inverted signal of the source driver integrated circuit to the display panel in correspondence with the normal mode and for connecting to the first garbage switch in response to the garbage processing; And
And a second multiplexer for connecting the output terminal of the inverted signal of the source driver integrated circuit to the display panel in correspondence to the normal mode and for connecting to the second garbage switch in response to the garbage processing. Processing circuit.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679271A (en) * 2016-02-22 2016-06-15 友达光电股份有限公司 Multiplexer and driving method thereof
US10304406B2 (en) 2015-12-16 2019-05-28 Samsung Display Co., Ltd. Display apparatus with reduced flash noise, and a method of driving the display apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057246A (en) * 2000-12-30 2002-07-11 주식회사 현대 디스플레이 테크놀로지 Liquid crystal display device and method for driving the same
KR20030009120A (en) * 2001-05-08 2003-01-29 세이코 엡슨 가부시키가이샤 Method for programming non-volatile semiconductor memory device
KR20090071083A (en) * 2007-12-27 2009-07-01 엘지디스플레이 주식회사 Data operating circuit for liquid crystal display device
KR20110094967A (en) * 2010-02-18 2011-08-24 삼성전자주식회사 Method for driving a liquid crystal panel, source driver and liquid crystal display system for using the method
KR20120124122A (en) * 2011-05-03 2012-11-13 주식회사 실리콘웍스 A liguid crystal drive circuit for a display stabilization

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057246A (en) * 2000-12-30 2002-07-11 주식회사 현대 디스플레이 테크놀로지 Liquid crystal display device and method for driving the same
KR20030009120A (en) * 2001-05-08 2003-01-29 세이코 엡슨 가부시키가이샤 Method for programming non-volatile semiconductor memory device
KR20090071083A (en) * 2007-12-27 2009-07-01 엘지디스플레이 주식회사 Data operating circuit for liquid crystal display device
KR20110094967A (en) * 2010-02-18 2011-08-24 삼성전자주식회사 Method for driving a liquid crystal panel, source driver and liquid crystal display system for using the method
KR20120124122A (en) * 2011-05-03 2012-11-13 주식회사 실리콘웍스 A liguid crystal drive circuit for a display stabilization

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304406B2 (en) 2015-12-16 2019-05-28 Samsung Display Co., Ltd. Display apparatus with reduced flash noise, and a method of driving the display apparatus
CN105679271A (en) * 2016-02-22 2016-06-15 友达光电股份有限公司 Multiplexer and driving method thereof
CN105679271B (en) * 2016-02-22 2018-07-20 友达光电股份有限公司 Multiplexer and driving method thereof

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