KR20140116147A - 스위칭 전원장치 및 그 장치로 사용되는 펄스폭 변조회로 - Google Patents

스위칭 전원장치 및 그 장치로 사용되는 펄스폭 변조회로 Download PDF

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Abstract

본 발명은 클락신호에 동기해서 안정적으로 동작가능한 스위칭 전원장치 및 펄스폭 변조회로를 제공하는 것을 과제로 한다. 상기 과제를 해결하기 위해서, 스위칭 전원장치(1A) 및 펄스폭 변조회로(3A)는 적분전압(Vn)이 상승해서 상방 문턱값 전압 이상이 되면 방형파 전압(VPWM)을 L레벨로 전환하고, 전압(Vn)이 하강해서 하방 문턱값 전압 이하가 되면 전압(VPWM)을 H레벨로 전환하는 방형파 전압 출력수단(8A)과, 180°의 위상차를 가지는 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 출력하는 클락수단(6A)을 구비한다. 방형파 전압 출력수단(8A)은, (1) 전압(Vn)의 하강 중에 클락신호(VCL1)가 변화되면, 전압(Vn)이 하방 문턱값 전압에 도달하고 있지 않아도 전압(VPWM)을 H레벨로 전환하고, (2) 전압(Vn)의 상승 중에 클락신호(VCL2)가 변화되면, 전압(Vn)이 상방 문턱값 전압에 도달하고 있지 않아도 전압(VPWM)을 L레벨로 전환한다.

Description

스위칭 전원장치 및 그 장치로 사용되는 펄스폭 변조회로{SWITCHING POWER SUPPLY DEVICE AND PULSE WIDTH MODULATION CIRCUIT USED THEREIN}
본 발명은 주로 멀티페이즈 방식의 전원장치에서 사용되는 스위칭 전원장치, 및 그 스위칭 전원장치에 있어서 컨버터부를 제어하기 위해서 사용되는 펄스폭 변조회로에 관한 것이다.
최근, 서로 위상을 다르게 해서 구동되는 복수의 스위칭 전원장치를 병렬접속해서 이루어지는 멀티페이즈 방식의 전원장치가 널리 사용되고 있다. 이방식의 전원장치는 페이즈 수, 즉 사용하는 스위칭 컨버터의 수에 비례한 대전류를 출력할 수 있다는 이점이 있다.
멀티페이즈 방식의 전원장치에 사용되는 스위칭 전원장치로서는 예를 들면, 도 11에 나타내는 스위칭 전원장치(100)가 알려져 있다(예를 들면, 비특허문헌 1 참조). 동 도면에 나타나 있는 바와 같이 스위칭 전원장치(100)는 직류전원(30)으로부터 출력되는 입력전압(Vi)를 강압형 DC-DC 컨버터로 이루어지는 컨버터부(2)에서 강압하고, 미리 설정된 목표전압(Vr)과 동등한 출력전압(vo)을 부하(31)로 출력하는 것으로, 상기 컨버터부(2) 이외에, 컨버터부(2)를 구성하는 스위칭 소자를 구동하기 위한 방형파 전압(VPWM)을 생성하는 펄스폭 변조회로(101)를 구비하고 있다.
펄스폭 변조회로(101)는 출력전압(vo) 및 목표전압(Vr)의 오차전압(vc)을 출력하는 에러앰프부(102)와, 제1 저항(15)을 통해서 양의 입력단자에 오차전압(vc)이 입력되고, 출력단자로부터 출력되는 방형파 전압(VPWM)을 적분해서 이루어지는 적분전압(vn)이 음의 입력단자에 입력되며, 또한 출력단자 및 양의 입력단자가 제2 저항(17)을 통해서 접속된 컴퍼레이터(16)를 가지는 컴퍼레이터부(103)와, 클락신호(VCL)를 컴퍼레이터(16)의 양의 입력단자에 인가하는 클락부(104)를 가지고 있다.
도 12(A) 및 도 12(B)에 나타나 있는 바와 같이, 스위칭 전원장치(100)에서는 양의 입력단자의 전압(vp)이 적분전압(vn) 보다도 낮을 때에 클락신호(VCL)가 변화함으로써 양의 입력단자의 전압(vp)이 강제적으로 H레벨로 끌어 올릴 수 있다. 즉, 이 스위칭 전원장치(100)에서는 클락신호(VCL)에 동기해서 방형파 전압(VPWM)이 변화된다.
일반적으로, 자려로 동작하는 스위칭 전원장치는 부하의 변동에 따라 동작 주파수가 변동하므로, 복수의 스위칭 전원장치를 병렬접속해서 멀티페이즈화했을 때에 각 페이즈의 동기를 취하는 것이 어렵다고 하는 문제가 있다. 이 점, 상기 스위칭 전원장치(100)에 의하면, 병렬접속된 각 페이즈의 스위칭 전원장치(100)에 동일한 클락신호(VCL)를 입력함으로써, 상기의 문제를 해결 할 수 있다.
K.Taniguchi, T.Sato, T.Nabeshima and K.Nishijima, "Constant Frequency Hysteretic PWM Controller for Buck Converter", 전자정보통신학회기술연구 보고, 2009년 10월, Vol.109, No.216, EE2009, pp.7-11.
그렇지만, 도 11에 나타내는 종래의 스위칭 전원장치(100)는 클락신호(VCL)의 주기(T)에 있어서의 방형파 전압(VPWM)의 듀티비(D)가 50%를 상회하면 저조파 발진이 일어나고, 도 12(C)에 나타나 있는 바와 같이, 방형파 전압(VPWM)이 불안정해진다는 문제가 있었다. 이 때문에, 종래의 스위칭 전원장치(100)에서는 어떠한 경우도 듀티비(D)가 50%를 상회하지 않도록 회로정수를 선정할 필요가 있고, 설계자에 부담이 발생하고 있었다.
본 발명은 상기 사정을 감안해서 이루어진 것으로, 그 과제로 하는 것은 듀티비(D)가 50%를 상회하는 경우에 있어서도, 클락신호에 동기해서 안정적으로 동작 가능한 스위칭 전원장치 및 펄스폭 변조회로를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명에 따른 펄스폭 변조회로는 컨버터부를 구성하는 스위칭 소자를 구동하기 위한 L레벨과 H레벨의 2개의 상태를 가진 방형파 전압을 생성하는 펄스폭 변조회로로서, 방형파 전압을 적분해서 이루어지는 적분전압이 상승해서 상방 문턱값 전압 이상이 되면 방형파 전압을 L레벨로 전환하고, 적분전압이 하강해서 하방 문턱값 전압 이하가 되면 방형파 전압을 H레벨로 전환하는 방형파 전압 출력수단과, 서로 180°의 위상차를 가지는 제1 클락신호 및 제2 클락신호를 방형파 전압 출력수단을 향해서 출력하는 클락수단을 구비하고, 방형파 전압 출력수단은, (1) 적분전압이 한창 하강하고 있을 때에 제1 클락신호가 변화되면, 적분전압이 하방 문턱값 전압에 도달하고 있지 않아도 방형파 전압을 H레벨로 전환하고, (2) 적분전압이 한창 상승하고 있을 때에 제2 클락신호가 변화되면, 적분전압이 상방 문턱값 전압에 도달하고 있지 않아도 방형파 전압을 L레벨로 전환하는 것을 특징으로 하고 있다.
상기 방형파 전압 출력수단의 구체적인 구성으로서는 예를 들면, 미리 설정된 목표전압 및 컨버터부의 출력전압의 오차전압을 출력하는 에러앰프부와, 제1 저항을 통해서 양의 입력단자에 오차전압이 입력되고, 출력단자로부터 출력되는 방형파 전압을 적분해서 이루어지는 적분전압이 음의 입력단자에 입력되며, 또한 출력단자 및 양의 입력단자가 제2 저항을 통해서 접속된 컴퍼레이터를 가지는 컴퍼레이터부와를 포함하는 구성을 들 수 있다.
이 경우에는, 상기 클락수단의 구성을 애노드에 제1 클락신호가 인가되며, 또한 제1 저항이 설치된 라인에 캐소드가 접속된 제1 다이오드와, 캐소드에 제2 클락신호가 인가되며, 또한 제1 저항이 설치된 라인에 애노드가 접속된 제2 다이오드를 포함하는 구성, 또는, 애노드에 제1 클락신호가 인가되며, 또한 제2 저항이 설치된 라인에 캐소드가 접속된 제1 다이오드와, 캐소드에 제2 클락신호가 인가되며, 또한 제2 저항이 설치된 라인에 애노드가 접속된 제2 다이오드를 포함하는 구성으로 할 수 있다.
상기 방형파 전압 출력수단의 다른 구체적인 구성으로서는 예를 들면, 미리 설정된 목표전압 및 상기 컨버터부의 출력전압의 오차전압을 출력하는 에러앰프부와, 방형파 전압을 출력하는 논리회로부와, 논리회로부의 입력에 출력단자가 접속되고, 제3 저항을 통해서 양의 입력단자에 오차전압이 입력되고, 방형파 전압을 적분해서 이루어지는 적분전압이 음의 입력단자에 입력되며, 또한 제4 저항을 통해서 양의 입력단자에 방형파 전압이 입력되는 컴퍼레이터를 가지는 컴퍼레이터부를 포함하는 구성도 들 수 있다.
이 경우에는, 상기 논리회로부의 구체적인 구성으로서는 예를 들면, 2입력형의 제1 논리연산부 및 제2 논리연산부를 포함하고, 제1 논리연산부에, 컴퍼레이터부의 출력과, 제1 클락신호 및 상기 제2 클락신호 중의 한쪽이 입력되고, 제2 논리연산부에, 제1 논리연산부의 출력과, 제1 클락신호 및 제2 클락신호 중의 다른 쪽이 입력되어, 제2 논리연산부로부터 방형파 전압이 출력되는 것과 같은 구성을 들 수 있다.
또, 상기 과제를 해결하기 위해서, 본 발명에 따른 스위칭 전원장치는 상기 펄스폭 변조회로로부터 출력되는 방형파 전압에 의해 컨버터부를 구성하는 스위칭 소자가 구동되는 것을 특징으로 하고 있다.
또, 본 명세서에 있어서의 「클락신호(제1 클락신호, 제2 클락신호)의 변화」에는 L레벨→H레벨→L레벨의 차례로 연속적으로 변화되는 상향의 펄스상의 변화와, H레벨→L레벨→H레벨의 차례로 연속적으로 변화되는 하향의 펄스상의 변화가 포함되는 것으로 한다. L레벨→H레벨의 순서로 변화되는 만큼의 스텝상의 변화, 및 H레벨→L레벨의 순서로 변화되는 만큼의 스텝상의 변화는 본 명세서에 있어서의 「클락신호의 변화」에 포함되지 않으므로 주의해야 한다.
또, 본 발명에서는 제1 클락신호 및 제2 클락신호가 서로 180°의 위상차를 가지지만, 이것은 제1 클락신호의 주기(T) 마다의 펄스상 변화와, 제2 클락신호의 주기(T) 마다의 펄스상 변화가 T/2만큼 시프트되어 있는 것을 의미하는 것으로 한다.
본 발명에 의하면, 듀티비(D)가 50%를 상회하는 경우에 있어서도, 클락신호에 동기해서 안정적으로 동작 가능한 스위칭 전원장치 및 펄스폭 변조회로를 제공 할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 스위칭 전원장치의 회로도이다.
도 2는 제1 실시형태에 따른 스위칭 전원장치의 동작 파형도면로, (A)는 제1 클락신호 및 제2 클락신호, (B)은 듀티비가 50%를 하회하는 경우의 방형파 전압 등, (C)는 듀티비가 50%를 상회하는 경우의 방형파 전압 등의 파형도이다.
도 3은 방형파 전압의 측정파형도면로, (A)는 제1 실시형태에 따른 스위칭 전원장치에 있어서 제2 클락신호를 미사용으로 했을 경우, (B)는 제1 클락신호를 미사용으로 했을 경우, (C)는 양쪽의 클락신호를 사용했을 경우의 파형도이다.
도 4는 제1 실시형태에 따른 스위칭 전원장치에 구비된 컨버터부의 구제적인 1예를 나타내는 회로도이다.
도 5는 제1 실시형태에 따른 스위칭 전원장치의 프리런시의 동작 주파수의 구제적인 1예를 나타내는 그래프이다.
도 6은 제1 실시형태에 따른 스위칭 전원장치의 변형예를 나타내는 회로도이다.
도 7은 제1 실시형태에 따른 스위칭 전원장치의 변형예를 나타내는 회로도이다.
도 8은 본 발명의 제2 실시형태에 따른 스위칭 전원장치의 회로도이다.
도 9는 제2 실시형태에 따른 스위칭 전원장치에 있어서의 논리회로부의 변형예를 나타내는 회로도이다.
도 10은 멀티페이즈 방식의 전원장치의 블럭도로, (A)는 제1 실시형태에 따른 스위칭 전원장치를 병렬접속 했을 경우, (B)는 제2 실시형태에 따른 스위칭 전원장치를 병렬접속 했을 경우의 블럭도이다.
도 11은 종래의 스위칭 전원장치의 회로도이다.
도 12는 종래의 스위칭 전원장치의 동작 파형도면로, (A)는 클락신호, (B)는 듀티비가 50%를 하회하는 경우의 방형파 전압 등, (C)는 듀티비가 50%를 상회하는 경우의 방형파 전압 등의 파형도이다.
[제1 실시형태]
우선, 도 1∼도7을 참조하면서, 본 발명의 제1 실시형태에 따른 스위칭 전원장치 및 펄스폭 변조회로에 대해서 설명한다. 또, 도 1의 괄호 내의 부호는 회로정수를 나타내고 있으며, 예를 들면, 저항(18)의 저항값은 R1[Ω], 컨덴서(19)의 용량은 C1[F]이다.
도 1에 나타나 있는 바와 같이, 본 발명의 제1 실시형태에 따른 스위칭 전원장치(1A)는 직류전원(30)으로부터 출력되는 입력전압(Vi)을 강압형 DC-DC 컨버터로 이루어지는 컨버터부(2)에서 강압하고, 미리 설정된 목표전압(Vr)과 동등한 출력전압(vo)을 부하(31)로 출력하는 것으로, 상기 컨버터부(2) 이외에, 컨버터부(2)를 구성하는 스위칭 소자를 구동하기 위한 방형파 전압(VPWM)을 생성하는 펄스폭 변조회로(3A)를 구비하고 있다.
본 발명에서는, 컨버터부(2)의 회로구성은 특별하게 한정되지 않고, 후술하는 방형파 전압(VPWM)에 의해 2 이상의 스위칭 소자(예를 들면, MOSFET)가 구동(ON/OFF제어)되고, 이것에 의해 입력전압(Vi)을 출력전압(vo)으로 변환 가능한 임의의 스위칭 컨버터를 사용할 수 있다.
본 실시형태에 따른 펄스폭 변조회로(3A)는 에러앰프부(4), 컴퍼레이터부(5A) 및 클락부(6A)를 가지고 있다. 이 중, 에러앰프부(4) 및 컴퍼레이터부(5A)는 본 발명의 「방형파 전압 출력수단」(8A)에 상당한다. 또, 클락부(6A)는 본 발명의 「클락수단」(9A)에 상당한다.
에러앰프부(4)는 컨버터부(2)의 출력전압(vo)과, 기준전원(10)으로부터 출력되는 목표전압(Vr)과의 오차전압(vc)을 출력하는 것으로, 주로 오피앰프(12)를 가지고 있다. 오피앰프(12)는 기준전원(10)에 접속된 비반전 입력단자(+)을, 저항(11)을 통해서 컨버터부(2)의 출력에 접속된 반전 입력단자(-)와, 오차전압(vc)을 출력하는 출력단자를 가지고 있다. 또, 출력단자 및 반전 입력단자는 컨덴서(13) 및 저항(14)로 이루어지는 직렬회로를 통해서 접속되어 있다.
컴퍼레이터부(5A)는 에러앰프부(4)로부터 출력되는 오차전압(vc)과, 클락부(6A)로부터 출력되는 클락신호와 의거해서 방형파 전압(VPWM)을 생성하고, 그 방형파 전압(VPWM)을 컨버터부(2)의 스위칭 소자로 출력하는 것으로, 주로 히스테리시스가 장착된 컴퍼레이터(16)를 가지고 있다. 컴퍼레이터(16)은 제1 저항(15)을 통해서 오피앰프(12)의 출력단자에 접속된 양의 입력단자(+)와, 방형파 전압(VPWM)을 출력하는 출력단자와, 출력단자에 접속된 저항(18) 및 컨덴서(19)로 이루어지는 적분회로의 중점에 접속된 음의 입력단자(-)를 구비하고 있다. 또, 출력단자 및 양의 입력단자는 제2 저항(17)을 통해서 접속되고, 양의 입력단자와 음의 입력단자 사이에는 컨덴서(20)가 접속되어 있다.
저항(18) 및 컨덴서(19)로 이루어지는 적분회로는 방형파 전압(VPWM)을 적분해서 삼각파상의 적분전압(vn)을 생성한다. 생성된 적분전압(vn)은 컴퍼레이터(16)의 음의 입력단자에 입력된다.
컴퍼레이터(16)는 음의 입력단자의 전압(적분전압(vn)) 및 양의 입력단자의 전압(vp)을 비교하고, 전압(vp) 쪽이 높은 경우에는 전압값(VOH)를 가지는 H레벨의 방형파 전압(VPWM)을 출력한다. 한편, 전압(vp) 쪽이 낮은 경우, 컴퍼레이터(16)는 전압값(VOL)을 가지는 L레벨의 방형파 전압(VPWM)을 출력한다.
클락부(6A)는 애노드에 제1 클락신호(VCL1)가 인가되며, 또한 캐소드가 컴퍼레이터(16)의 양의 입력단자에 접속된 제1 다이오드(23)와, 캐소드에 제2 클락신호(VCL2)가 인가되며, 또한 애노드가 컴퍼레이터(16)의 양의 입력단자에 접속된 제2 다이오드(24)와, 미도시의 클락신호 생성기를 가지고 있다. 도 2(A)에 나타나 있는 바와 같이, 제1 클락신호(VCL1)는 주기(T) 마다 H레벨이 되고, 제2 클락신호(VCL2)은 주기(T) 마다 L레벨이 된다. 바꿔 말하면, 제1 클락신호(VCL1)는 주기(T) 마다 상향의 펄스상으로 변화되고, 제2 클락신호(VCL2)는 주기(T) 마다 하향의 펄스상으로 변화된다. 또, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)는 180°의 위상차를 가지고 있다. 제1 클락신호(VCL1)가 H레벨이 되는 시간 및 제2 클락신호(VCL2)가 L레벨이 되는 시간은 임의로 설정 할 수 있지만, 주기(T) 보다도 충분하게 짧게 해 두는 것이 바람직하다.
제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 H레벨은 컴퍼레이터(16)의 상방 문턱값 전압(VH)보다도 높은 전압에 설정되어 있다. 또. 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 L레벨은 컴퍼레이터(16)의 하방 문턱값 전압(VL)보다도 낮은 전압으로 설정되어 있다. 제1 저항(15)의 저항값을 Ra, 제2 저항(17)의 저항값을 Rb라고 했을 때, 상방 문턱값 전압(VH) 및 하방 문턱값 전압(VL)은 각각 다음 식으로 나타난다.
Figure pct00001
본 실시형태에 따른 스위칭 전원장치(1A)에서는 방형파 전압(VPWM)이 L레벨로 되어 있을 때, 즉 컴퍼레이터(16)의 양의 입력단자의 전압(vp)이 L레벨로 되어 있을 때에 제1 클락신호(VCL1)가 H레벨이 되면, 전압(vp)이 강제적으로 H레벨로 끌어 올려지고, 이것에 의해 방형파 전압(VPWM)도 H레벨로 끌어 올려진다. 한편, 방형파 전압(VPWM)이 H레벨로 되어 있을 때, 즉 전압(vp)이 H레벨로 되어 있을 때에 제2 클락신호(VCL2)가 L레벨이 되면, 전압(vp)이 강제적으로 L레벨에 끌어 내려지고, 이것에 의해 방형파 전압(VPWM)도 L레벨로 끌어 내려진다.
도 2는 스위칭 전원장치(1A)의 동작 파형도이다. 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 주기(T)에 있어서의 방형파 전압(VPWM)의 듀티비(D)가 50%를 하회하는 경우, 스위칭 전원장치(1A)는 제1 클락신호(VCL1)에 동기하는 (도 2(B) 참조).한편, 듀티비(D)가 50%를 상회하는 경우, 스위칭 전원장치(1A)는 제2 클락신호(VCL2)에 동기한다(도 2(C) 참조).
즉, 듀티비(D)가 50%를 하회하는 경우, 제1 클락신호(VCL1)가 H레벨이 되면, 전압(vp) 및 방형파 전압(VPWM)이 강제적으로 H레벨로 끌어 올려지고, 적분전압(Vn)은 상승으로 바뀐다. 그 후에 적분전압(Vn)이 상방 문턱값 전압(VH)을 약간 상회하고, 전압(vp)과 적분전압(vn)과의 대소관계가 역전하면, 전압(vp) 및 방형파 전압(VPWM)은 L레벨이 되고, 적분전압(vn)은 하강으로 바뀐다. 그리고 제1 클락신호(VCL1)가 다음에 H레벨이 되는 타이밍에서, 전압(vp) 및 방형파 전압(VPWM)이 강제적으로 H레벨로 끌어 올려지고, 적분전압(vn)은 하방 문턱값 전압(VL)에 도달하기 전에 다시 상승으로 바뀐다.
또, 듀티비(D)가 50%를 하회하는 경우, 제2 클락신호(VCL2)가 L레벨이 되는 타이밍에서는 아무것도 발생하지 않는다. 전압(vp) 및 방형파 전압(VPWM)이 이미 L레벨로 되어 있기 때문이다.
한편, 듀티비(D)가 50%를 상회하는 경우, 제2 클락신호(VCL2)가 L레벨이 되면, 전압(vp) 및 방형파 전압(VPWM)이 강제적으로 L레벨로 끌어 내려지고, 적분전압(Vn)은 하강으로 바뀐다. 그 후에 적분전압(vn)이 하방 문턱값 전압(VL)을 약간 하회, 전압(vp)과 적분전압(vn)과의 대소관계가 역전하면, 전압(vp) 및 방형파 전압(VPWM)은 H레벨이 되고, 적분전압(vn)은 상승으로 바뀐다. 그리고 제2 클락신호(VCL2)가 다음에 L레벨이 되는 타이밍에서, 전압(vp) 및 방형파 전압(VPWM)이 강제적으로 L레벨로 끌어 내려지고, 적분전압(vn)은 상방 문턱값 전압(VH)에 도달하기 전에 다시 하강으로 바뀐다.
또, 듀티비(D)가 50%를 상회하는 경우, 제1 클락신호(VCL1)가 H레벨이 되는 타이밍에서는 아무것도 발생하지 않는다. 전압(vp) 및 방형파 전압(VPWM)이 이미 H레벨로 되어 있기 때문이다.
도 3은 방형파 전압(VPWM)의 측정파형도이다. 도3(A)에 나타나 있는 바와 같이, 제2 클락신호(VCL2)를 H레벨에 고정했을 경우, 즉 제2 클락신호(VCL2)를 미사용으로 한 경우에는, 듀티비(D)=70%의 조건하에서 저조파 발진에 의한 방형파 전압(VPWM)의 혼란이 관측되었다. 또, 제1 클락신호(VCL1)를 L레벨로 고정했을 경우, 즉 제1 클락신호(VCL1)를 미사용으로 한 경우에는, 도 3(B)에 나타나 있는 바와 같이, 듀티비(D)=30%의 조건하에서 저조파 발진에 의한 방형파 전압(VPWM)의 혼란이 관측되었다. 한편, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 사용한 경우에는, 도 3(C)에 나타나 있는 바와 같이, 듀티비(D)=30%의 조건 하에서도 듀티비(D)=70%의 조건 하에서도 저조파 발진에 의한 방형파 전압(VPWM)의 혼란은 관측되지 않았다.
이상과 같이, 본 실시형태에 따른 스위칭 전원장치(1A)는 펄스폭 변조회로(3A)를 구비한 것에 의해, 듀티비(D)가 50%를 상회하는 경우 및 듀티비(D)가 50%를 하회하는 경우의 어느 쪽의 경우에 있어서도, 저조파 발진을 발생시키지 않고, 제1 클락신호(VCL1) 또는 제2 클락신호(VCL2)에 동기해서 안정적으로 동작할 수 있다.
계속해서, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 주기(T)의 결정방법에 대해서 설명한다. 주기(T)를 결정하기 위해서는, 우선, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 사용하지 않는 프리런의 상태에서의 동작 주파수를 측정할 필요가 있다.
컨버터부(2)로서, 도 4에 나타내는 일반적인 강압형 DC-DC 컨버터를 사용하고, 회로정수를 아래와 같이 설정했을 경우, 목표전압(Vr)을 0.5∼4.5[V]의 범위에서 변화시키면, 도 5에 나타나 있는 바와 같이, 동작 주파수는 목표전압(Vr) = 2.5[V]에서 피크값의 680[kHz]이 되었다.
[회로정수]
Vi: 5[V], Vr: 0.5∼4.5[V]
R1: 12[kΩ], R2: 10[kΩ], R3: 1[kΩ]
Ra:1[kΩ], Rb: 100[kΩ]
C1: 470[pF], C2: 1000[pF], C3: 2200[pF]
L: 0.47[μH], CO: 500[μF]
본 실시형태에 따른 스위칭 전원장치(1A)에서는 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 주파수(F)가 피크값보다도 높아지도록 주기(T)를 설정할 필요가 있다. 주파수(F)가 피크값과 동등한, 또는 주파수(F)가 피크값을 하회하면, 발진할 가능성이 있기 때문이다. 피크값이 680[kHz]인 경우, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 주기(T)는 1/680k=1.47㎲ 미만으로 설정할 필요가 있다.
후술하는 바와 같이, 본 발명에는 여러 가지의 실시형태 및 변형예가 존재하지만, 어느 쪽의 경우에 있어서도, 제1 실시형태의 경우와 동일하게 프리런 시의 동작 주파수에 의거해서 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)의 주기(T)를 결정할 수 있다.
[제1 실시형태의 변형예]
도 6에, 제1 실시형태의 변형예에 따른 스위칭 전원장치(1B)를 나타낸다. 스위칭 전원장치(1B)는 컴퍼레이터부(5B)를 구비한 펄스폭 변조회로(3B)를 구비하고 있는 점에 있어서 스위칭 전원장치(1A)와 상위하고 있지만, 다른 부분의 구성은 스위칭 전원장치(1A)와 동일하다.
동 도면에 나타나 있는 바와 같이, 본 변형예에서는 컴퍼레이터부(5B)가 2분할된 제1 저항(15)을 가지고, 그 중점에 클락부(6A)의 제1 다이오드(23) 및 제2 다이오드(24)가 접속되어 있다. 바꿔 말하면, 본 변형예에서는 분할된 한쪽의 제1 저항(15)을 통해서 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)가 컴퍼레이터(16)의 양의 입력단자에 입력된다.
도 7에, 제1 실시형태의 다른 변형예에 따른 스위칭 전원장치(1C)를 나타낸다. 스위칭 전원장치(1C)는 컴퍼레이터부(5C)를 구비한 펄스폭 변조회로(3C)를 구비하고 있는 점에 있어서 스위칭 전원장치(1A)와 상위하고 있지만, 다른 부분의 구성은 스위칭 전원장치(1A)와 동일하다.
동 도면에 나타나 있는 바와 같이, 본 변형예에서는 컴퍼레이터부(5C)가 2분할된 제2 저항(17)을 가지고, 그 중점에 클락부(6A)의 제1 다이오드(23) 및 제2 다이오드(24)가 접속되어 있다. 바꿔 말하면, 본 변형예에서는 분할된 한쪽의 제2 저항(17)을 통해서 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)가 컴퍼레이터(16)의 양의 입력단자에 입력된다.
스위칭 전원장치(1A)와 동일하게, 이들 2개의 변형예에 따른 스위칭 전원장치(1B) 및 (1C)에서도, 방형파 전압(VPWM)이 L레벨로 되어 있을 때, 즉 컴퍼레이터(16)의 양의 입력단자의 전압(vp)이 L레벨로 되어 있을 때에 제1 클락신호(VCL1)가 H레벨이 되면, 전압(vp)이 강제적으로 H레벨로 끌어 올려지고, 이것에 의해 방형파 전압(VPWM)도 H레벨로 끌어 올려진다. 한편, 방형파 전압(VPWM)이 H레벨로 되어 있을 때, 즉 전압(vp)이 H레벨로 되어 있을 때에 제2 클락신호(VCL2)가 L레벨이 되면, 전압(vp)이 강제적으로 L레벨로 끌어 내려지고, 이것에 의해 방형파 전압(VPWM)도 L레벨로 끌어 내려진다.
즉, 변형예에 따른 스위칭 전원장치(1B) 및 (1C)는 스위칭 전원장치(1A)과 동일하게, 듀티비(D)가 50%를 상회하는 경우 및 듀티비(D)가 50%를 하회하는 경우의 어느 쪽의 경우에 있어서도, 저조파 발진을 일으키는 않고, 클락신호에 동기해서 안정적으로 동작할 수 있다.
제1 실시형태에 따른 스위칭 전원장치(1A)의 변형예는 이 그 외에도 여러 가지가 존재한다. 예를 들면, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 입력하는 위치는 제1 저항(15)이 설치된 라인(21)(에러앰프부(4) 및 컴퍼레이터(16)의 양의 입력단자를 접속하는 라인) 상, 또는 제2 저항(17)이 설치된 라인(22)(컴퍼레이터(16)의 출력단자 및 양의 입력단자를 접속하는 라인) 상의 임의인 위치로 적당하게 변경할 수 있다.
[제2 실시형태]
다음에, 도 8 및 도 9를 참조하면서, 본 발명의 제2 실시형태에 따른 스위칭 전원장치 및 펄스폭 변조회로에 대해서 설명한다.
도 8에 나타나 있는 바와 같이, 본 발명의 제2 실시형태에 따른 스위칭 전원장치(1D)는 직류전원(30)으로부터 출력되는 입력전압(Vi)를 컨버터부(2)에서 강압하고, 미리 설정된 목표전압(Vr)과 동등한 출력전압(vo)을 부하(31)로 출력하는 것으로, 상기 컨버터부(2) 이외에, 컨버터부(2)를 구성하는 스위칭 소자를 구동하기 위한 방형파 전압(VPWM)을 생성하는 펄스폭 변조회로(3D)를 구비하고 있다.
본 실시형태에 따른 펄스폭 변조회로(3D)는 에러앰프부(4), 컴퍼레이터부(5D), 클락부(6D)에 부가해서, 추가로 논리회로부(7D)를 가지고 있다. 이 중, 에러앰프부(4), 컴퍼레이터부(5D) 및 논리회로부(7D)는 본 발명의 「방형파 전압 출력수단」(8D)에 상당한다. 또, 클락부(6D)는 본 발명의 「클락수단」(9D)에 상당한다.
에러앰프부(4)는 제1 실시형태에 따른 스위칭 전원장치(1A)에 구비된 에러앰프부(4)와 동일한 구성을 가지고 있다.
컴퍼레이터부(5D)는 에러앰프부(4)로부터 출력되는 오차전압(vc)에 의거해서 방형파 전압(VPWM')을 생성하고, 그 방형파 전압(VPWM')을 논리회로부(7D)로 출력하는 것으로, 주로 히스테리시스가 장착된 컴퍼레이터(25)를 가지고 있다. 컴퍼레이터(25)는 제1 저항(15)을 통해서 에러앰프부(4)에 접속된 양의 입력단자(+)과, 방형파 전압(VPWM')을 출력하는 출력단자와, 논리회로부(7D)의 출력에 접속된 저항(27) 및 컨덴서(19)로부터 이루어지는 적분회로의 중점에 접속된 음의 입력단자(-)를 구비하고 있다. 또, 논리회로부(7D)(후술하는 제2 논리연산부(29D))의 출력 및 컴퍼레이터(25)의 양의 입력단자는 제3 저항(26)을 통해서 접속되고, 양의 입력단자와 음의 입력단자 사이에는 컨덴서(20)가 접속되어 있다.
저항(27) 및 컨덴서(19)부터 이루어지는 적분회로는 논리회로부(7D)로부터 출력되는 방형파 전압(VPWM)을 적분해서 삼각파상의 적분전압(Vn)을 생성한다. 생성된 적분전압(Vn)은 컴퍼레이터(25)의 음의 입력단자에 입력된다.
컴퍼레이터(25)는 음의 입력단자의 전압(적분전압(vn)) 및 양의 입력단자의 전압(vp)을 비교하고, 전압(vp) 쪽이 높은 경우에는 전압값(VOH)을 가지는 H레벨의 방형파 전압(VPWM')을 출력한다. 한편, 전압(vp) 쪽이 낮을 경우, 컴퍼레이터(25)은 전압값(VOL)을 가지는 L레벨의 방형파 전압(VPWM')을 출력한다.
클락부(6D)는 미도시의 클락신호 생성기에 의해 생성된 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 출력한다. 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)는 주기(T) 마다 H레벨이 된다. 또, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)는 180°의 위상차를 가지고 있다. 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)가 H레벨이 되는 시간은 임의로 설정할 수 있지만, 주기(T) 보다도 충분하게 짧게 해 두는 것이 바람직하다.
논리회로부(7D)는 직렬적으로 접속된 제1 논리연산부(28D) 및 제2 논리연산부(29D)를 가지고 있다. 본 실시예에서는 제1 논리연산부(28D) 및 제2 논리연산부(29D)는 모두 2입력형의 NOR회로이다.
제1 논리연산부(28D)의 한쪽의 입력에는 컴퍼레이터(25)의 출력단자로부터 출력되는 방형파 전압(VPWM')이 입력된다. 제1 논리연산부(28D)의 다른 쪽의 입력에는 클락부(6D)로부터 출력되는 제2 클락신호(VCL2)가 입력된다. 또, 제1 논리연산부(28D)의 출력으로부터는 방형파 전압(VPWM') 및 제2 클락신호(VCL2)의 쌍방이 L레벨이 되어 있을 경우에 H레벨이 되고, 그 이외의 경우에는 L레벨이 되는 신호가 출력된다.
제2 논리연산부(29D)의 한쪽의 입력에는 제1 논리연산부(28D)로부터 출력되는 신호가 입력된다. 제2 논리연산부(29D)의 다른 쪽의 입력에는, 클락부(6D)로부터 출력되는 제1 클락신호(VCL1)가 입력된다. 또, 제2 논리연산부(29D)의 출력으로부터는 컨버터부(2)를 향해서 출력되는 방형파 전압(VPWM)이 출력된다. 방형파 전압(VPWM)은 제1 논리연산부(28D)로부터 출력되는 신호 및 제1 클락신호(VCL1)의 쌍방이 L레벨이 되어 있을 경우에 H레벨이 되고, 그 이외의 경우에는 L레벨이 된다.
본 실시형태에 따른 스위칭 전원장치(1D)에서는 제1 실시형태에 따른 스위칭 전원장치(1A)와 동일하게, 적분전압(Vn)이 한창 하강하고 있을 때에 제1 클락신호(VCL1)가 변화하면(본실시예에서는 H레벨이 된다), 적분전압(Vn)이 하방 문턱값 전압에 도달하고 있지 않아도 방형파 전압(VPWM)이 H레벨로 바뀌고, 적분전압(Vn)이 한창 상승하고 있을 때에 제2 클락신호(VCL2)가 변화되면(본실시예에서는 H레벨이 된다), 적분전압(Vn)이 상방 문턱값 전압에 도달하고 있지 않아도 방형파 전압(VPWM)이 L레벨로 바뀐다.
즉, 본 실시형태에 따른 스위칭 전원장치(1D)는 펄스폭 변조회로(3D_를 구비한 것에 의해, 듀티비(D)가 50%를 상회하는 경우 및 듀티비(D)가 50%를 하회하는 경우의 어느 쪽의 경우에 있어서도, 저조파 발진을 일으키는 않고, 제1 클락신호(VCL1) 또는 제2 클락신호(VCL2)에 동기해서 안정적으로 동작할 수 있다.
[제2 실시형태의 변형예]
제2 실시형태에 따른 스위칭 전원장치(1D)(펄스폭 변조회로3D)는 논리회로부(7D) 대신에 도 9에 나타내는 논리회로부(7E, 7F 또는 7G)를 구비할 수도 있다.
도 9(A)는 제1 논리연산부(28E) 및 제2 논리연산부(29E)를 2입력형의 NAND회로로 했을 경우이다. 이 경우에는, 주기(T) 마다 L레벨이 되는 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 사용하는 것에 의해, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)에 동기한 방형파 전압(VPWM)이 수득된다.
도 9(B)는 제1 논리연산부(28F)를 2입력형의 AND회로, 제2 논리연산부(29F)를 2입력형의 OR회로로 했을 경우이다. 이 경우에는, 주기(T) 마다 H레벨이 되는 제1 클락신호(VCL1), 및 주기(T) 마다 L레벨이 되는 제2 클락신호(VCL2)를 사용하는 것에 의해, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)에 동기한 방형파 전압(VPWM)이 수득된다.
또, 도 9(C)는 제1 논리연산부(28G)를 2입력형의 OR회로, 제2 논리연산부(29G)를 2입력형의 AND회로로 했을 경우다. 이 경우에는, 주기(T) 마다 L레벨이 되는 제1 클락신호(VCL1), 및 주기(T) 마다 H레벨이 되는 제2 클락신호(VCL2)를 사용하는 것에 의해, 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)에 동기한 방형파 전압(VPWM)이 수득된다.
[멀티페이즈 방식의 전원장치]
계속해서, 도 10을 참조하면서, 멀티페이즈 방식의 전원장치에 대해서 설명한다. 또, 도 10에 있어서는, 클락부(6)의 도시를 생략하고 있다.
도 10(A)는 제1 실시형태에 따른 복수 개의 스위칭 전원장치로부 이루어지는 멀티페이즈 방식의 전원장치이다. 이 전원장치에서는 각 컨버터부(2)에 직류전원(30)으로부터 출력되는 입력전압(Vi)이 입력되는 동시에, 하나로 정리된 각 컨버터부(2)의 출력으로부터 출력전압(vo)이 출력된다. 그리고 에러앰프부(4)는 출력전압(vo)에 의거해서 생성한 오차전압(vc)을 각 컴퍼레이터부(5)로 출력하고, 각 컴퍼레이터부(5)는 클락신호에 동기한 방형파 전압(VPWM)을 대응하는 컨버터부(2)로 출력한다.
도 10(B)는 제2 실시형태에 따른 복수 개의 스위칭 전원장치로 이루어지는 멀티페이즈 방식의 전원장치이다. 이 전원장치에서는 각 컴퍼레이터부(5)의 후단에 논리회로부(7)가 접속되고 있고, 각 논리회로부(7)가 클락신호에 동기한 방형파 전압(VPWM)을 대응하는 컨버터부(2)로 출력한다.
이상, 본 발명에 따른 스위칭 전원장치 및 펄스폭 변조회로의 실시형태 및 변형예에 대해서 설명해 왔지만, 본 발명은 상기의 구성에 한정되는 것은 아니다.
즉, 본 발명에 있어서는 펄스폭 변조회로가 방형파 전압(VPWM)을 적분해서 이루어지는 적분전압(Vn)이 상승해서 상방 문턱값 전압 이상이 되면 방형파 전압(VPWM)을 L레벨로 전환하고, 적분전압(Vn)이 하강해서 하방 문턱값 전압 이하가 되면 방형파 전압(VPWM)을 H레벨로 전환하는 방형파 전압 출력수단과, 서로 180°의 위상차를 가지는 제1 클락신호(VCL1) 및 제2 클락신호(VCL2)를 방형파 전압 출력수단을 향해서 출력하는 클락수단을 구비하고 있으며, 또한, 방형파 전압 출력수단이 (1) 적분전압(Vn)이 한창 하강하고 있을 때에 제1 클락신호(VCL1)가 변화되면, 적분전압(Vn)이 하방 문턱값 전압에 도달하고 있지 않아도 방형파 전압(VPWM)을 H레벨로 전환하고, (2) 적분전압(Vn)이 한창 상승하고 있을 때에 제2 클락신호(VCL2)가 변화되면, 적분전압(Vn)이 상방 문턱값 전압에 도달하고 있지 않아도 방형파 전압(VPWM)을 L레벨로 전환하도록 구성되어 있을 수 있고, 그것을 위한 구체적인 회로구성은 상기 실시형태 및 변형예에 한정되지 않는다.
1: 스위칭 전원장치 2: 컨버터부
3: 펄스폭 변조회로 4: 에러앰프부
5: 컴퍼레이터부 6: 클락부
7: 논리회로부 8: 방형파 전압 출력수단
9: 클락수단 12: 오피앰프
15: 제1 저항 16: 컴퍼레이터
17: 제2 저항 23: 제1 다이오드
24: 제2 다이오드 25: 컴퍼레이터
26: 제3 저항 28: 제1 논리연산부
29: 제2 논리연산부 30: 직류전원
31: 부하 Vi: 입력전압
vo: 출력전압 Vr: 목표전압
vc: 오차전압 vp: 양의 입력단자의 전압
vn: 적분전압 VPWM: 방형파 전압
VCL1: 제1 클락신호 VCL2: 제2 클락신호

Claims (7)

  1. 컨버터부를 구성하는 스위칭 소자를 구동하기 위한 L레벨과 H레벨의 2개의 상태를 가진 방형파 전압을 생성하는 펄스폭 변조회로로서,
    상기 방형파 전압을 적분해서 이루어지는 적분전압이 상승해서 상방 문턱값 전압 이상이 되면 상기 방형파 전압을 L레벨로 전환하고, 상기 적분전압이 하강해서 하방 문턱값 전압 이하가 되면 상기 방형파 전압을 H레벨로 전환하는 방형파 전압 출력수단과,
    서로 180°의 위상차를 가지는 제1 클락신호 및 제2 클락신호를 상기 방형파 전압 출력수단을 향해서 출력하는 클락수단을 구비하고,
    상기 방형파 전압 출력수단은, (1) 상기 적분전압이 한창 하강하고 있을 때에 상기 제1 클락신호가 변화되면, 상기 적분전압이 상기 하방 문턱값 전압에 도달해 있지 않아도 상기 방형파 전압을 H레벨로 전환하고, (2) 상기 적분전압이 한창 상승하고 있을 때에 상기 제2 클락신호가 변화되면, 상기 적분전압이 상기 상방 문턱값 전압에 도달해 있지 않아도 상기 방형파 전압을 L레벨로 전환하는 것을 특징으로 하는 펄스폭 변조회로.
  2. 제 1 항에 있어서,
    상기 방형파 전압 출력수단이,
    미리 설정된 목표전압 및 상기 컨버터부의 출력전압의 오차전압을 출력하는 에러앰프부와,
    제1 저항을 통해서 양의 입력단자에 상기 오차전압이 입력되고, 출력단자로부터 출력되는 상기 방형파 전압을 적분해서 이루어지는 적분전압이 음의 입력단자에 입력되며, 또한 상기 출력단자 및 상기 양의 입력단자가 제2 저항을 통해서 접속된 컴퍼레이터를 가지는 컴퍼레이터부를 포함하는 것을 특징으로 하는 펄스폭 변조회로.
  3. 제 2 항에 있어서,
    상기 클락수단이,
    애노드에 상기 제1 클락신호가 인가되며, 또한 상기 제1 저항이 설치된 라인에 캐소드가 접속된 제1 다이오드와,
    캐소드에 상기 제2 클락신호가 인가되며, 또한 상기 제1 저항이 설치된 라인에 애노드가 접속된 제2 다이오드를 포함하는 것을 특징으로 하는 펄스폭 변조회로.
  4. 제 2 항에 있어서,
    상기 클락수단이,
    애노드에 상기 제1 클락신호가 인가되며, 또한 상기 제2 저항이 설치된 라인에 캐소드가 접속된 제1 다이오드와,
    캐소드에 상기 제2 클락신호가 인가되며, 또한 상기 제2 저항이 설치된 라인에 애노드가 접속된 제2 다이오드를 포함하는 것을 특징으로 하는 펄스폭 변조회로.
  5. 제 1 항에 있어서,
    상기 방형파 전압 출력수단이,
    미리 설정된 목표전압 및 상기 컨버터부의 출력전압의 오차전압을 출력하는 에러앰프부와,
    상기 방형파 전압을 출력하는 논리회로부와,
    상기 논리회로부의 입력에 출력단자가 접속되고, 제3 저항을 통해서 양의 입력단자에 상기 오차전압이 입력되고, 상기 방형파 전압을 적분해서 이루어지는 적분전압이 음의 입력단자에 입력되며, 또한 제4 저항을 통해서 상기 양의 입력단자에 상기 방형파 전압이 입력되는 컴퍼레이터를 가지는 컴퍼레이터부를 포함하는 것을 특징으로 하는 펄스폭 변조회로.
  6. 제 5 항에 있어서,
    상기 논리회로부가 2입력형의 제1 논리연산부 및 제2 논리연산부를 포함하고,
    상기 제1 논리연산부에 상기 컴퍼레이터부의 출력과, 상기 제1 클락신호 및 상기 제2 클락신호 중의 한쪽이 입력되고,
    상기 제2 논리연산부에 상기 제1 논리연산부의 출력과, 상기 제1 클락신호 및 상기 제2 클락신호 중의 다른 쪽이 입력되고,
    상기 제2 논리연산부로부터 상기 방형파 전압이 출력되는 것을 특징으로 하는 펄스폭 변조회로.
  7. 제 1 항에 기재된 펄스폭 변조회로로부터 출력되는 방형파 전압에 의해 컨버터부를 구성하는 스위칭 소자가 구동되는 것을 특징으로 하는 스위칭 전원장치.
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